KR102356838B1 - Vias with metal caps for underlying conductive lines - Google Patents

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KR102356838B1
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이-솅 린
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윌리엄 웨이룬 홍
리앙-구앙 첸
케이-웨이 첸
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    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract

반도체 디바이스는, 기판 위의 제1 유전체 층 - 제1 유전체 층은 기판으로부터 먼 쪽의 제1 유전체 층의 제1 측으로부터 제1 측에 대향하는 제1 유전체 층의 제2 측으로 연장되는 제1 유전체 물질을 포함함 -; 제1 유전체 층 위의 제2 유전체 층; 제1 유전체 층의 전도성 라인 - 전도성 라인은 제1 전도성 물질을 포함하고, 전도성 라인의 상부 표면은 제1 유전체 층의 상부 표면보다 기판에 더 근접함 -; 제1 유전체 층 내의 금속 캡 - 금속 캡은 전도성 라인 위에 존재하고 전도성 라인에 물리적으로 연결되며, 금속 캡은 제1 전도성 물질과는 상이한 제2 전도성 물질을 포함함 -; 및 제2 유전체 층에 있고 금속 캡에 물리적으로 연결되는 비아를 포함하며, 상기 비아는 제2 전도성 물질을 포함한다.The semiconductor device comprises: a first dielectric layer over the substrate, the first dielectric layer extending from a first side of the first dielectric layer away from the substrate to a second side of the first dielectric layer opposite the first side containing substances -; a second dielectric layer over the first dielectric layer; a conductive line in the first dielectric layer, the conductive line comprising a first conductive material, the upper surface of the conductive line being closer to the substrate than the upper surface of the first dielectric layer; a metal cap in the first dielectric layer, the metal cap overlying and physically connected to the conductive line, the metal cap comprising a second conductive material different from the first conductive material; and a via in the second dielectric layer and physically coupled to the metal cap, the via comprising a second conductive material.

Figure R1020190118293
Figure R1020190118293

Description

전도성 라인 하위 금속 캡을 가진 비아{VIAS WITH METAL CAPS FOR UNDERLYING CONDUCTIVE LINES}VIAS WITH METAL CAPS FOR UNDERLYING CONDUCTIVE LINES

우선권 주장 및 상호 참조Priority Claims and Cross-References

본 특허는 2018년 9월 28일에 출원된 미국 가출원 제62/738,594호를 우선권으로 주장하며, 이 가출원은 본 명세서에 전체로서 복제된 것처럼 본원에 참조로 통합된다.This patent claims priority to U.S. Provisional Application No. 62/738,594, filed on September 28, 2018, which is incorporated herein by reference as if it were incorporated herein by reference in its entirety.

반도체 산업은 다양한 전자 부품(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대체로, 집적 밀도의 이러한 개선은 최소 피처 사이즈의 반복적인 감소로 인해 더 많은 부품을 주어진 영역에 통합되게 한다. 첨단 프로세싱 기술에서 피처 사이즈가 계속하여 축소되면서, 새로운 프로세싱 단계가 사용되어, 형성된 반도체 디바이스에 대한 성능 목표를 달성할 수 있다. 새로운 프로세싱 단계는 또한 반도체 제조에 새로운 도전을 야기할 수도 있다.The semiconductor industry has experienced rapid growth due to continuous improvement in the integration density of various electronic components (eg, transistors, diodes, resistors, capacitors, etc.). All in all, this improvement in integration density allows more parts to be integrated into a given area due to iterative reduction of the minimum feature size. As feature sizes continue to shrink in advanced processing technologies, new processing steps may be used to achieve performance targets for the formed semiconductor devices. New processing steps may also pose new challenges to semiconductor manufacturing.

본 발명의 양상은, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피처의 치수는 설명의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 7, 도 8a, 도 8b 및 도 9는 일 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 10 내지 도 12는 일 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 13 내지 도 19, 도 20a, 도 20b 및 도 21은 일 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 22는 일부 실시예에서 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 도시한다.Aspects of the present invention are best understood from the following detailed description when read in conjunction with the accompanying drawings. It is noted that, in accordance with standard practice in the industry, various features are not drawn to scale. In fact, the dimensions of various features may be arbitrarily increased or decreased for clarity of description.
1-7, FIGS. 8A, 8B, and 9 show cross-sectional views of semiconductor devices at various stages of manufacture according to an embodiment.
10-12 show cross-sectional views of a semiconductor device at various stages of manufacture in accordance with one embodiment.
13-19 , 20A, 20B, and 21 illustrate cross-sectional views of semiconductor devices at various stages of fabrication according to an embodiment.
22 shows a flowchart of a method for forming a semiconductor device in some embodiments.

이하의 설명은 제공된 주체의 상이한 피처를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 본 발명을 단순화하기 위해, 컴포넌트의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 한정하려는 의도는 아니다. 예를 들면, 다음의 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않는 실시예들을 포함할 수도 있다. The following description provides a number of different embodiments, or examples, for implementing different features of a given subject matter. To simplify the present invention, specific examples of components are described below. These are, of course, examples only and are not intended to be limiting. For example, in the description that follows, forming a first feature on or on a second feature may include embodiments in which the first and second features are formed in direct contact, and wherein additional features are added to the first feature. and embodiments formed between the second features so that the first and second features do not directly contact.

또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다. Also, spatially relative terms such as "beneath", "below", "lower", "above", "upper", etc. are used in the drawings In describing the relationship between one element or feature and other element(s) or feature(s) shown in It encompasses other orientations of the device in operation The apparatus may be positioned in other orientations (rotated 90 degrees or rotated in other orientations), and spatially relative predicates used herein may thus be interpreted likewise.

본 발명의 실시예는 반도체 디바이스 제조의 맥락에서, 특히 반도체 디바이스의 비아를 형성하는 맥락에서 설명된다.Embodiments of the present invention are described in the context of semiconductor device fabrication, particularly in the context of forming vias in semiconductor devices.

일부 실시예에서, 반도체 디바이스는 제1 유전체 층에 형성된 금속 라인을 포함한다. 금속 라인은 제1 전도성 물질로 형성되고, 금속 라인의 상부 표면은 제1 유전체 층의 상부 표면으로부터 리세스된다. 반도체 디바이스는 또한 금속 라인 위에 있고 금속 라인에 연결되는 금속 캡을 포함한다. 금속 캡은 제1 전도성 물질과는 상이한 제2 전도성 물질로 형성된다. 금속 캡은 금속 라인보다 더 넓고, 금속 캡의 상부 표면이 제1 유전체 층의 상부 표면과 수평이다. 반도체 디바이스는 제1 유전체 층 위의 제2 유전체 층 및 제2 유전체 층 내의 비아를 더 포함한다. 비아는 금속 캡 위에 있고 금속 캡에 연결된다. 비아는 제2 전도성 물질로 형성된다.In some embodiments, the semiconductor device includes a metal line formed in the first dielectric layer. The metal line is formed of a first conductive material, and an upper surface of the metal line is recessed from the upper surface of the first dielectric layer. The semiconductor device also includes a metal cap over and connected to the metal line. The metal cap is formed of a second conductive material different from the first conductive material. The metal cap is wider than the metal line, and the top surface of the metal cap is level with the top surface of the first dielectric layer. The semiconductor device further includes a second dielectric layer over the first dielectric layer and a via in the second dielectric layer. The via is above the metal cap and connects to the metal cap. The via is formed of a second conductive material.

도 1 내지 도 7, 도 8a, 도 8b 및 도 9는 일 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다. 반도체 디바이스(100)는 능동 디바이스(예를 들면, 트랜지스터, 다이오드 등) 및/또는 수동 디바이스(예를 들면, 커패시터, 인덕터, 저항기 등)를 포함한 디바이스 웨이퍼일 수 있다. 일부 실시예에서, 반도체 디바이스(100)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포져(interposer) 웨이퍼이다. 본 발명의 또 다른 실시예에 따르면, 반도체 디바이스(100)는 내부에 코어를 갖는 패키지 기판일 수 있거나 또는 코어가 없는 패키지 기판일 수 있는 패키지 기판 스트립이다. 후속 설명에서, 디바이스 웨이퍼는 예시적인 반도체 디바이스(100)로서 사용된다. 본 발명의 교시는 또한 인터포져 웨이퍼, 패키지 기판 또는 다른 반도체 구조물에 적용될 수 있다.1-7, FIGS. 8A, 8B, and 9 show cross-sectional views of semiconductor devices at various stages of manufacture according to an embodiment. The semiconductor device 100 may be a device wafer including active devices (eg, transistors, diodes, etc.) and/or passive devices (eg, capacitors, inductors, resistors, etc.). In some embodiments, semiconductor device 100 is an interposer wafer, which may or may not include active and/or passive devices. According to another embodiment of the present invention, the semiconductor device 100 is a package substrate strip, which may be a package substrate with a core therein or may be a package substrate without a core. In the description that follows, a device wafer is used as the exemplary semiconductor device 100 . The teachings of the present invention may also be applied to interposer wafers, package substrates, or other semiconductor structures.

도 1에 도시된 바와 같이, 반도체 디바이스(100)는 반도체 기판(20) 및 반도체 기판(20) 상에 또는 반도체 기판(20)에 형성된 집적 회로 디바이스(22)(예를 들면, 능동 디바이스, 수동 디바이스, 전도성 패드)를 포함한다. 반도체 기판(20)은 도핑된 또는 도핑되지 않은 실리콘과 같은 반도체 물질, 또는 반도체-온-인슐레이터(semiconductor-on-insulator, SOI) 기판의 활성층을 포함할 수 있다. 반도체 기판(20)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP, 또는 이들의 조합을 포함하는 합금 반도체를 포함할 수 있다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 또한 사용될 수 있다.As shown in FIG. 1 , a semiconductor device 100 includes a semiconductor substrate 20 and an integrated circuit device 22 (eg, an active device, a passive device) formed on or on the semiconductor substrate 20 . device, conductive pad). The semiconductor substrate 20 may include a semiconductor material such as doped or undoped silicon, or an active layer of a semiconductor-on-insulator (SOI) substrate. The semiconductor substrate 20 may include other semiconductor materials such as germanium; compound semiconductors comprising silicon carbide, gallium arsenide, gallium phosphide, gallium nitride, indium phosphide, indium arsenide and/or indium antimonide; alloy semiconductors comprising SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP and/or GaInAsP, or combinations thereof. Other substrates may also be used, such as multi-layered or gradient substrates.

도 1의 예에서, 집적 회로 디바이스(22)는 반도체 기판(20) 상에 또는 내에 형성된다. 예시적인 집적 회로 디바이스(22)는 트랜지스터(예를 들면, 상보성 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor, CMOS) 트랜지스터), 저항기, 커패시터, 다이오드 등을 포함한다. 집적 회로 디바이스(22)는 임의의 적절한 방법을 사용하여 형성될 수 있으며, 세부 사항은 본원에서 설명되지 않는다.In the example of FIG. 1 , integrated circuit device 22 is formed on or in semiconductor substrate 20 . Exemplary integrated circuit device 22 includes transistors (eg, Complementary Metal-Oxide Semiconductor (CMOS) transistors), resistors, capacitors, diodes, and the like. The integrated circuit device 22 may be formed using any suitable method, and details are not set forth herein.

집적 회로 디바이스(22)가 형성된 이후, 층간 유전체(Inter-Layer Dielectric, ILD)(24)가 반도체 기판(20) 위에 및 집적 회로 디바이스(22) 위에 형성된다. ILD(24)는 집적 회로 디바이스(22)에서 트랜지스터의 게이트 스택(개별적으로 도시되지 않음) 사이의 공간을 채울 수 있다. 일부 실시예에 따르면, ILD(24)는 포스포실리케이트 유리(phosphosilicate glass, PSG), 붕규산 유리(borosilicate glass, BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass, BPSG), 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass, FSG), 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS) 등을 포함한다. ILD(24)는 스핀 코팅, 유동성 화학적 기상 퇴적(Flowable Chemical Vapor Deposition, FCVD) 등을 사용하여 형성될 수 있다. 일부 실시예에서, ILD(24)는 플라즈마 강화 화학적 기상 퇴적(Plasma Enhanced Chemical Vapor Deposition, PECVD), 저압 화학적 기상 퇴적(Low Pressure Chemical Vapor Deposition, LPCVD) 등과 같은 적절한 퇴적 방법을 사용하여 형성된다.After the integrated circuit device 22 is formed, an Inter-Layer Dielectric (ILD) 24 is formed over the semiconductor substrate 20 and over the integrated circuit device 22 . ILD 24 may fill the space between gate stacks (not individually shown) of transistors in integrated circuit device 22 . According to some embodiments, the ILD 24 is phosphosilicate glass (PSG), borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG), fluorine doped fluorine-doped silicate glass (FSG), tetraethyl orthosilicate (TEOS), and the like. ILD 24 may be formed using spin coating, Flowable Chemical Vapor Deposition (FCVD), or the like. In some embodiments, ILD 24 is formed using a suitable deposition method, such as Plasma Enhanced Chemical Vapor Deposition (PECVD), Low Pressure Chemical Vapor Deposition (LPCVD), or the like.

도 1을 참조하면, 접촉 플러그(28)가 ILD(24)에 형성되고, 집적 회로 디바이스(22)를 금속 라인, 비아 및 전도성 기둥과 같은 상위(overlying) 전도성 피처에 전기적으로 결합시킨다. 본 발명의 일부 실시예에 따르면, 접촉 플러그(28)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 이들의 합금 및/또는 이들의 다층과 같은 전도성 물질로 형성된다. 접촉 플러그(28)의 형성은 ILD(24)에 접촉 개구를 형성하는 단계, 접촉 개구 내에 전도성 물질(들)을 채우는 단계, 및 접촉 플러그(28)의 상부 표면을 ILD(24)의 상부 표면과 수평하게 하기 위해 화학적 기계적 연마(Chemical Mechanical Polish, CMP)와 같은 평탄화 프로세스를 수행하여 상부 표면을 평평하게 하는 단계를 포함할 수 있다.1 , contact plugs 28 are formed in ILD 24 and electrically couple integrated circuit devices 22 to overlying conductive features, such as metal lines, vias, and conductive posts. According to some embodiments of the present invention, the contact plug 28 is formed of a conductive material such as tungsten, aluminum, copper, titanium, tantalum, titanium nitride, tantalum nitride, alloys thereof, and/or multilayers thereof. Formation of the contact plug 28 includes forming contact openings in the ILD 24 , filling the contact openings with conductive material(s), and bonding the upper surface of the contact plug 28 with the upper surface of the ILD 24 . It may include performing a planarization process such as Chemical Mechanical Polish (CMP) to level the upper surface to level it.

그 다음에, 도 2에서, 금속간 유전체(inter-Metal Dielectric, IMD) 층(30)이 ILD(24) 위에 형성되고, 개구(32)가 IMD 층(30)에 형성되어, 접촉 플러그(28)를 노출시킨다. IMD 층(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물 등과 같은 유전체 물질로 형성될 수 있다. 일부 실시예에 따르면, IMD 층(30)은 3.0 보다 낮은, 예를 들면, 대략 2.5, 대략 2.0 또는 훨씬 더 낮은 유전 상수(k-값)를 갖는 로우-k 유전체 물질로 형성된다. IMD 층(30)은 블랙 다이아몬드(어플라이드 머티리얼즈 사의 등록 상표), 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane, HSQ), 메틸 실세스퀴옥산(Methyl SilsesQuioxane, MSQ) 등을 포함할 수 있다. IMD 층(30)의 형성은 ILD(24) 위에 포로젠(porogen)-함유 유전체 물질을 퇴적하는 단계 및 그 다음에 포로젠을 제거하기 위한 경화 프로세스를 실행하는 단계를 포함해서, 예로서 다공성인 IMD 층(30)을 형성한다. 다른 적절한 방법이 또한 사용되어, IMD 층(30)을 형성할 수도 있다.Then, in FIG. 2 , an inter-Metal Dielectric (IMD) layer 30 is formed over the ILD 24 , and an opening 32 is formed in the IMD layer 30 , so that the contact plug 28 ) is exposed. The IMD layer 30 may be formed of a dielectric material such as silicon oxide, silicon nitride, silicon carbide, silicon oxynitride, or the like. According to some embodiments, IMD layer 30 is formed of a low-k dielectric material having a dielectric constant (k-value) less than 3.0, for example, about 2.5, about 2.0, or even lower. The IMD layer 30 is formed of black diamond (registered trademark of Applied Materials), a carbon-containing low-k dielectric material, Hydrogen SilsesQuioxane (HSQ), Methyl SilsesQuioxane (MSQ), or the like. may include Formation of the IMD layer 30 includes depositing a porogen-containing dielectric material over the ILD 24 and then performing a curing process to remove the porogen, e.g., a porous An IMD layer 30 is formed. Other suitable methods may also be used to form the IMD layer 30 .

개구(32)는 포토리소그래피 및 에칭 기술과 같은 적절한 방법을 사용하여 형성된다. 도 2의 설명된 예에서, 개구(32)는 폭(W1)을 갖는 상부 부분과 폭(W2)을 갖는 하부 부분을 가지며, 여기서 W1은 W2보다 더 크다. 개구(32)는 설명된 예에서 직선 측벽(예를 들면, ILD(24)의 상부 표면에 수직)을 갖는다. 다른 실시예에서, 개구는 경사진 측벽(예를 들면, 도 14의 개구(33) 참조), 또는 개구를 형성하는데 사용된 프로세싱으로 인한 다른 형상을 가질 수 있다. 개구(32)는 예를 들면, 두 개의 별개의 포토리소그래피 및 에칭 프로세스를 사용함으로써 형성될 수 있다. 예를 들면, 제1 마스크 층을 사용한 제1 포토리소그래피 및 에칭 프로세스가 실행되어, 폭(W2)을 갖는 제1 개구를 형성할 수 있으며, 여기서 제1 개구는 IMD 층(30)을 통해 연장되고 접촉 플러그(28)를 노출시킨다. 그 다음, 제1 마스크 층을 제거한 이후, 제2 마스크 층을 사용한 제2 포토리소그래피 및 에칭 프로세스를 수행하여 폭(W1)을 갖는 개구(32)의 상부 부분을 형성할 수 있다. 개구(32)를 형성하기 위한 다른 방법이 또한 가능하고 본 발명의 범위 내에 완전히 포함되도록 의도된다.The opening 32 is formed using any suitable method, such as photolithography and etching techniques. In the illustrated example of FIG. 2 , the opening 32 has an upper portion having a width W 1 and a lower portion having a width W 2 , where W 1 is greater than W 2 . The opening 32 has a straight sidewall (eg, perpendicular to the top surface of the ILD 24 ) in the illustrated example. In other embodiments, the opening may have a beveled sidewall (see eg opening 33 in FIG. 14 ), or other shape resulting from the processing used to form the opening. Opening 32 may be formed, for example, by using two separate photolithography and etching processes. For example, a first photolithography and etching process using a first mask layer may be performed to form a first opening having a width W 2 , wherein the first opening extends through the IMD layer 30 . and expose the contact plug 28 . Then, after removing the first mask layer, a second photolithography and etching process using the second mask layer may be performed to form an upper portion of the opening 32 having a width W 1 . Other methods for forming the opening 32 are also possible and are intended to be fully included within the scope of the present invention.

그 다음, 도 3에 도시된 바와 같이, 전도성 물질(36)이 형성되어, 개구(32)를 채운다(도 2의 라벨 참조). 전도성 물질(36)은 예를 들면, 전도성 라인을 형성하기 위한 임의의 적절한 전기 전도성 물질일 수 있다. 일 실시예에서, 전도성 물질(36)은 코발트(Co)이다. 전도성 물질(36)을 위한 물질의 다른 예는 W, Cu 및 Ru를 포함한다. 도 3에 도시된 바와 같이, 전도성 물질(36)의 하부 부분(36L)은 개구(32)의 하부 부분을 채우고, 전도성 물질(36)의 상부 부분(36U)은 개구(32)의 상부 부분을 채운다. 전도성 물질(36)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 도금(예를 들면, 전기 도금 또는 무전해 도금), 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 전도성 물질(36)은 개구(32)를 오버필(overfill)하고 IMD 층(30)의 상부 표면을 덮고, 그 결과 CMP와 같은 평탄화 프로세스가 수행되어, 전도성 물질(36)의 과잉 부분을 IMD 층(30)의 상부 표면으로부터 제거한다.A conductive material 36 is then formed to fill the opening 32, as shown in FIG. 3 (see the label in FIG. 2). Conductive material 36 may be, for example, any suitable electrically conductive material for forming conductive lines. In one embodiment, the conductive material 36 is cobalt (Co). Other examples of materials for conductive material 36 include W, Cu, and Ru. As shown in FIG. 3 , the lower portion 36L of the conductive material 36 fills the lower portion of the opening 32 , and the upper portion 36U of the conductive material 36 fills the upper portion of the opening 32 . fill Conductive material 36 may be formed by chemical vapor deposition (CVD), physical vapor deposition (PVD), plating (eg, electroplating or electroless plating), or other suitable method. In some embodiments, the conductive material 36 overfills the openings 32 and covers the top surface of the IMD layer 30 , as a result of which a planarization process such as CMP is performed to remove the conductive material 36 . The excess portion is removed from the top surface of the IMD layer 30 .

일부 실시예에서, 전도성 물질(36)이 형성되기 이전에, 장벽 층(31)(또한 확산 장벽 층으로 지칭됨)이 개구(32)에 형성되며, 이 장벽 층(31)은 개구(32)의 측벽과 바닥을 정렬시킨다. 장벽 층(31)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있으며, CVD, PVD, 원자 층 퇴적(ALD) 등에 의해 형성될 수 있다. 다른 실시예에서, 장벽 층(31)은 생략된다. 간략화를 위해, 본 발명의 후속 도면은, IMD 층(30)과 전도성 물질(36) 사이에 장벽 층(31)이 형성될 수도 있다는 것을 이해하면서, IMD 층(30)과 전도성 물질(36) 사이에 장벽 층(31)을 도시하지 않을 수 있다.In some embodiments, before the conductive material 36 is formed, a barrier layer 31 (also referred to as a diffusion barrier layer) is formed in the opening 32 , the barrier layer 31 forming the opening 32 . Align the sidewalls and floor of the The barrier layer 31 may include titanium, titanium nitride, tantalum, tantalum nitride, or the like, and may be formed by CVD, PVD, atomic layer deposition (ALD), or the like. In another embodiment, the barrier layer 31 is omitted. For the sake of simplicity, subsequent drawings of the present invention depict between the IMD layer 30 and the conductive material 36 , with the understanding that a barrier layer 31 may be formed between the IMD layer 30 and the conductive material 36 . The barrier layer 31 may not be shown.

다음에 도 4를 참조하면, IMD 층(30)의 두께를 감소시키고 씨닝(thinning) 프로세스가 수행되어, 전도성 물질(36)의 상부 부분(36U)의 두께를 감소시킨다. CMP와 같은 씨닝 프로세스가 평탄화 프로세스로서 사용될 수 있다. 씨닝 프로세스는 도 4에 도시된 바와 같이, 전도성 물질(36)의 하부 부분(36L)에 도달하기 이전에 멈춘다. 씨닝 프로세스 후, 도시된 실시예에서, 상부 부분(36U)의 잔여 부분의 두께(T1)는 대략 5 nm와 대략 10 nm 사이이고, IMD 층(30)의 두께는 대략 0 nm와 대략 30 nm 사이이며, 상부 부분(36U)의 잔여 부분의 측벽과 하부 부분(36L)의 대응하는 측벽 사이의 거리(W3)는 대략 2 nm 내지 대략 3 nm 사이이다. 전술된 치수는 비제한적인 예이다. 다른 치수도 또한 가능하며 본 발명의 범위 내에 완전히 포함되도록 의도된다. 예를 들면, 치수(W3 및 T1)에 대한 값은 상이한 프로세싱 노드에서 변경(예를 들면, 비율에 따라 증감함)될 수 있다.Referring next to FIG. 4 , a thinning process is performed to reduce the thickness of the IMD layer 30 , thereby reducing the thickness of the upper portion 36U of the conductive material 36 . A thinning process such as CMP may be used as the planarization process. The thinning process stops before reaching the lower portion 36L of the conductive material 36 , as shown in FIG. 4 . After the thinning process, in the illustrated embodiment, the thickness T 1 of the remaining portion of the upper portion 36U is between approximately 5 nm and approximately 10 nm, and the thickness of the IMD layer 30 is approximately 0 nm and approximately 30 nm and, the distance W 3 between the sidewall of the remaining portion of the upper portion 36U and the corresponding sidewall of the lower portion 36L is between approximately 2 nm and approximately 3 nm. The dimensions described above are non-limiting examples. Other dimensions are also possible and are intended to be fully included within the scope of the present invention. For example, the values for dimensions W 3 and T 1 may change (eg, increase or decrease proportionally) at different processing nodes.

그 다음, 도 5에서, 상부 부분(36U)의 잔여 부분(도 4 참조)이 제거된다. 일부 실시예에서, 습식 에칭 프로세스와 같은 에칭 프로세스가 실행되어, 상부 부분(36U)의 잔여 부분을 제거한다. 습식 에칭 프로세스는 전도성 물질(36)이 IMD 층(30)을 사실상 공격하지 않고 제거되도록 전도성 물질(36)에 대해 선택적인(예를 들면, 더 높은 에칭 속도를 갖는) 에천트(예를 들면, HF, HCl, H2O2 또는 KOH)를 사용할 수 있다. 에칭 프로세스 이후에, 개구(32)의 하부 부분에서 전도성 물질(36)의 잔여 부분이 전도성 라인(34)을 형성한다. 전도성 라인(34)의 상부 표면(34T)은 개구(32)의 상부 부분의 바닥(32B)와 수평일 수 있다. 상부 부분(36U)의 측벽을 따라 장벽 층(31)(도 3 참조)이 형성되었다면 습식 에칭 프로세스에 의해 또한 제거된다.Then, in Fig. 5, the remaining portion (see Fig. 4) of the upper portion 36U is removed. In some embodiments, an etching process, such as a wet etching process, is performed to remove the remaining portion of the upper portion 36U. The wet etch process is an etchant (eg, having a higher etch rate) selective to the conductive material 36 such that the conductive material 36 is removed without substantially attacking the IMD layer 30 . HF, HCl, H 2 O 2 or KOH) may be used. After the etching process, a remaining portion of conductive material 36 in the lower portion of opening 32 forms conductive line 34 . The upper surface 34T of the conductive line 34 may be level with the bottom 32B of the upper portion of the opening 32 . A barrier layer 31 (see FIG. 3 ), if formed along the sidewalls of the upper portion 36U, is also removed by a wet etch process.

일부 실시예에서, 별도의 습식 에칭 프로세스를 실행하는 대신에, 상부 부분(36U)(도 4 참조)의 잔여 부분이 CMP 프로세스에 의해 제거된다. 예를 들면, CMP 프로세스에 사용된 슬러리는 전도성 물질(36)이 IMD 층(30)보다 더 빠른 속도로 제거되도록 전도성 물질(36)에 대해 선택적이 되게 조정(예를 들면, 선택)될 수 있다. CMP 프로세스 후, 전도성 물질(36)의 잔여 부분이 전도성 라인(34)을 형성한다. 도 5에 도시된 바와 같이, CMP 프로세스의 디싱(dishing) 효과로 인해, CMP 프로세스에 의해 형성된 전도성 라인(34)의 상부 표면(34T')(가상으로 도시됨)은 오목할 수 있다. 간략화를 위해, 전도성 물질(36)을 제거하는데 사용된 프로세스에 따라, 전도성 라인(34)의 상부 표면은 평평(예를 들면, 34T 참조)하거나 또는 오목(예를 들면, 34T'참조)할 수 있다는 것을 이해하면서, 본 발명의 후속 도면은 전도성 라인(34)에 대해 오목한 상부 표면(34T')을 도시하지 않을 수 있다. In some embodiments, instead of performing a separate wet etch process, the remaining portion of upper portion 36U (see FIG. 4 ) is removed by a CMP process. For example, the slurry used in the CMP process may be adjusted (eg, selected) to be selective for the conductive material 36 such that the conductive material 36 is removed at a faster rate than the IMD layer 30 . . After the CMP process, the remaining portion of conductive material 36 forms conductive lines 34 . As shown in FIG. 5 , due to the dishing effect of the CMP process, the upper surface 34T′ (shown phantom) of the conductive line 34 formed by the CMP process may be concave. For simplicity, depending on the process used to remove conductive material 36, the upper surface of conductive line 34 may be flat (eg, see 34T) or concave (eg, see 34T'). With the understanding that there is, subsequent drawings of the present invention may not show the upper surface 34T' concave with respect to the conductive line 34 .

그 다음 도 6을 참조하면, 캡(38)(또한, 금속 캡으로 지칭됨)이 전도성 라인(34) 위에 형성되고 IMD 층(30)의 리세스를 채우며, 이 리세스는 전도성 물질(36)의 제거에 의해 형성된다(도 5 참조). 도시된 실시예에서, 캡(38)과 전도성 라인(34)은 상이한 물질로 형성된다. 예를 들면, 캡(38)은 전도성 라인(34)의 전도성 물질(36)과는 상이한 전도성 물질(예를 들면, 전기적전도성 물질)로 형성된다. 예시적인 실시예에서, 전도성 라인(34)은 코발트로 형성되고, 캡(38)은 텅스텐(W)으로 형성된다. 캡(38)의 물질에 대한 다른 예는 Co 및 Ru를 포함한다. 도시된 실시예에서, 캡(38)은 IMD 층(30)과 직접적으로 접촉(예를 들면, 물리적으로 접촉)한다.6 , a cap 38 (also referred to as a metal cap) is formed over the conductive line 34 and fills a recess in the IMD layer 30 , which recess is a conductive material 36 . is formed by the removal of (see Fig. 5). In the illustrated embodiment, cap 38 and conductive line 34 are formed of different materials. For example, the cap 38 is formed of a different conductive material (eg, an electrically conductive material) than the conductive material 36 of the conductive lines 34 . In an exemplary embodiment, conductive line 34 is formed of cobalt and cap 38 is formed of tungsten (W). Other examples of materials for the cap 38 include Co and Ru. In the illustrated embodiment, cap 38 is in direct contact (eg, in physical contact) with IMD layer 30 .

캡(38)은 예를 들면, CVD, PVD, 도금 또는 다른 적절한 방법을 사용하여 형성될 수 있다. 캡(38)의 물질은 IMD 층(30)의 리세스를 오버필할 수 있으며, 이 경우 CMP와 같은 평탄화 프로세스가 실행되어, 캡(38)의 물질의 과잉 부분을 제거할 수 있다. 다른 실시예에서, 캡(38)의 물질은 리세스 내에 형성되고 오버필 없이 리세스를 채우며, 그 결과 평탄화 동작은 생략된다.Cap 38 may be formed using, for example, CVD, PVD, plating, or other suitable method. The material of the cap 38 may overfill the recesses of the IMD layer 30 , in which case a planarization process such as CMP may be performed to remove the excess portion of the material of the cap 38 . In another embodiment, the material of the cap 38 is formed in the recess and fills the recess without overfill, so that the planarization operation is omitted.

일부 실시예에서, 형성된 이후, 캡(38)의 두께(T2)는 대략 5 nm 내지 대략 10 nm 사이이고, 캡(38)의 측벽과 전도성 라인(34)의 대응하는 측벽 사이의 거리(W4)는 다른 치수도 또한 가능하지만 대략 2 nm 및 대략 3 nm 사이이다. 즉, 캡(38)은 전도성 라인(34)의 폭보다 더 큰 폭(W4의 방향을 따라 측정됨)을 갖는다. 일부 실시예에서, 캡(38)의 두께(T2)와 전도성 라인(34)의 두께의 합은 5 nm 내지 대략 30 nm 사이인 IMD 층(30)의 두께와 동일하다. 이하에서 보다 상세하게 설명된 바와 같이, 캡(38)이 전도성 라인(34)보다 넓기 때문에, 그리고, 캡(38)이 전도성 라인(34)과 상이한 물질로 형성되기 때문에, 캡(38)은 비아(46)(도 8a 참조)를 형성하기 위해 후속 CMP 프로세스에서 사용된 슬러리에 의해, 전도성 라인(34)이 에칭되는 것을 방지할 수 있어, 공동이 전도성 라인(34) 위에 형성되어 지는 것을 감소시키거나 방지하는데, 공동은 전기 연결 불량 또는 디바이스 고장을 초래할 수 있다.In some embodiments, after being formed, the thickness T 2 of the cap 38 is between approximately 5 nm and approximately 10 nm, and the distance W between the sidewalls of the cap 38 and the corresponding sidewalls of the conductive line 34 . 4 ) is between approximately 2 nm and approximately 3 nm, although other dimensions are also possible. That is, the cap 38 has a width (measured along the direction of W 4 ) greater than the width of the conductive line 34 . In some embodiments, the sum of the thickness T 2 of the cap 38 and the thickness of the conductive line 34 is equal to the thickness of the IMD layer 30 that is between 5 nm and approximately 30 nm. As described in more detail below, because cap 38 is wider than conductive line 34 and because cap 38 is formed of a different material than conductive line 34 , cap 38 is By the slurry used in the subsequent CMP process to form 46 (see FIG. 8A ), it is possible to prevent the conductive line 34 from being etched, thereby reducing the formation of cavities over the conductive line 34 . However, cavities can lead to poor electrical connections or device failure.

그 다음, 도 7에서, 에칭 정지 층(42) 및 IMD 층(44)이 IMD 층(30) 및 캡(38) 위에 형성된다. 에칭 정지 층(42)은 상위 유전체 층(예를 들면, 44)에 비해 높은 에칭 선택도를 갖는 물질로 형성되며, 상위 유전체 층의 에칭 프로세스를 제어(예를 들면, 정지)하는데 사용될 수 있다. 에칭 정지 층(42)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 카보(carbo)-질화물 등으로 형성될 수 있으며, PVD, CVD, 이들의 조합 등과 같은 적절한 퇴적 프로세스를 사용하여 형성될 수 있다. IMD 층(44)은 IMD 층(30)과 동일하거나 유사한 유전체 물질(예를 들면, 로우-k 유전체 물질)로 형성될 수 있고, IMD 층(30)과 동일하거나 유사한 방법을 사용하여 형성될 수 있으며, 따라서, 세부 사항은 반복되지 않는다.Then, in FIG. 7 , an etch stop layer 42 and an IMD layer 44 are formed over the IMD layer 30 and the cap 38 . The etch stop layer 42 is formed of a material that has a high etch selectivity relative to the top dielectric layer (eg, 44 ) and can be used to control (eg, stop) the etch process of the top dielectric layer. Etch stop layer 42 may be formed of silicon carbide, silicon nitride, silicon oxynitride, silicon carbo-nitride, etc., and may be formed using a suitable deposition process such as PVD, CVD, combinations thereof, or the like. . IMD layer 44 may be formed of the same or similar dielectric material as IMD layer 30 (eg, a low-k dielectric material), and may be formed using the same or similar method as IMD layer 30 . and, therefore, details are not repeated.

그 다음, 비아 개구(43)가 포토리소그래피 및 에칭과 같은 적절한 방법을 사용하여 IMD 층(44)에 형성된다. 비아 개구(43)는 IMD 층(44) 및 에칭 정지 층(42)을 통해 연장되고 캡(38)을 노출시킨다. 도 7의 예에서, 비아 개구(43)는 캡(38)의 폭보다 더 작은 폭을 가지며, 따라서 캡(38)의 상부 표면의 일부를 노출시킨다.A via opening 43 is then formed in the IMD layer 44 using a suitable method such as photolithography and etching. Via opening 43 extends through IMD layer 44 and etch stop layer 42 and exposes cap 38 . In the example of FIG. 7 , the via opening 43 has a width that is less than the width of the cap 38 , thus exposing a portion of the top surface of the cap 38 .

그 다음, 도 8a에서, 비아(46)는 캡(38)의 전도성 물질(예를 들면, 텅스텐)을 사용하여 비아 개구(43)(도 7 참조)에 형성된다. 즉, 비아(46)와 캡(38)은 동일한 전도성 물질로 형성된다. 비아(46)는 캡(38) 상에 직접(예를 들면, 직접 접촉하여) 형성된다. 비아(46)를 형성하기 위해 사용되는 전도성 물질 및 프로세스에 따라, 비아(46)와 캡(38) 사이에 인터페이스(37)가 있을 수도 있고 없을 수도 있다. 비아(46) 및 캡(38)은 비아(48)로서 집합적으로 지칭될 수 있으며, 비아(48)는 또한 플러그 또는 전도성 플러그로서 지칭될 수 있다. 비아(46)는 전도성 플러그(48)의 상부 부분으로서 지칭될 수 있고, 캡(38)은 전도성 플러그(48)의 하부 부분으로서 지칭될 수 있다.Then, in FIG. 8A , via 46 is formed in via opening 43 (see FIG. 7 ) using the conductive material of cap 38 (eg, tungsten). That is, the via 46 and the cap 38 are formed of the same conductive material. Vias 46 are formed directly on (eg, in direct contact with) cap 38 . Depending on the conductive material and process used to form the via 46 , there may or may not be an interface 37 between the via 46 and the cap 38 . Via 46 and cap 38 may be collectively referred to as via 48 , and via 48 may also be referred to as a plug or conductive plug. The via 46 may be referred to as the upper portion of the conductive plug 48 , and the cap 38 may be referred to as the lower portion of the conductive plug 48 .

비아(46)는 CVD, PVD, 도금, ALD 등과 같은 적절한 형성 방법 또는 이들의 조합을 사용하여 비아 개구(43)에 형성될 수 있다. CMP와 같은 평탄화 동작이 실행되어, IMD 층(44)의 상부 표면 위에서 비아(46)의 물질의 과잉 부분을 제거한다.The via 46 may be formed in the via opening 43 using any suitable forming method, such as CVD, PVD, plating, ALD, or the like, or a combination thereof. A planarization operation, such as CMP, is performed to remove excess portions of the material of the vias 46 over the top surface of the IMD layer 44 .

도시된 실시예에서, 비아(46)는 비아 개구(43)에 형성되고 IMD 층(44), 에칭 정지 층(42) 및 캡(38)과 직접 접촉한다. 즉, 비아(46)와 IMD 층(44)/에칭 정지 층(42)/캡(38) 사이에 어떠한 장벽 층도 형성되지 않는다. 개선된 프로세싱 노드에서, 디바이스 사이즈가 계속 줄어면서, 형성되어질 피처(예를 들면, 비아(46))의 치수와 비교하여 장벽 층의 두께가 더 이상 무시할 수 없다. 따라서, 도시된 실시예에서, 장벽 층을 갖지 않음으로써, 비아(46)는 더 큰 부피를 가지고, 따라서 더 작은 저항을 가져서, 형성된 디바이스의 저항-커패시턴스 지연(RC 지연)을 감소시킨다. 따라서, RC 지연을 감소시키기 위해 장벽 층 없이 비아(46)를 형성하는 것이 유리할 수 있다.In the illustrated embodiment, vias 46 are formed in via openings 43 and are in direct contact with IMD layer 44 , etch stop layer 42 and cap 38 . That is, no barrier layer is formed between the via 46 and the IMD layer 44/etch stop layer 42/cap 38 . In advanced processing nodes, as device sizes continue to shrink, the thickness of the barrier layer is no longer negligible compared to the dimensions of the feature to be formed (eg, via 46 ). Thus, in the illustrated embodiment, by not having a barrier layer, the via 46 has a larger volume and thus a smaller resistance, thereby reducing the resistance-capacitance delay (RC delay) of the formed device. Accordingly, it may be advantageous to form the via 46 without a barrier layer to reduce the RC delay.

그러나, 비아(46)와 IMD 층(44) 사이의 접착제 층으로서도 또한 작용할 수 있는 장벽 층이 없으면, 비아(46)와 IMD 층(44) 사이의 접착 성이 감소될 수 있고, 결과로서 비아(46)와 IMD 층(44) 사이에 미세한 균열이 존재할 수 있다. 비아(46)의 물질의 과잉 부분을 제거하기 위한 CMP 프로세스 동안, CMP 프로세스에 사용된 슬러리는 비아(46)와 IMD 층(44) 사이의 미세한 균열을 통해 스며 들어 전도성 라인(34)에 도달할 수 있다. 전도성 라인(34)이 슬러리(또한 부식 또는 금속 부식으로 지칭 됨)에 의해 에칭되면, 공동(예를 들면, 리세스)이 전도성 라인(34)의 상부 표면에 형성될 수 있으며, 이는 비아(46)와 하위 전도성 라인(34) 사이에 신뢰할 수 없는 전기적 연결을 야기할 수 있고, 디바이스 고장 조차도 초래할 수 있다.However, without a barrier layer that can also act as an adhesive layer between the via 46 and the IMD layer 44, the adhesion between the via 46 and the IMD layer 44 can be reduced, and as a result, the via ( There may be microscopic cracks between 46 ) and the IMD layer 44 . During the CMP process to remove excess material of the via 46 , the slurry used in the CMP process will seep through the microcracks between the via 46 and the IMD layer 44 to reach the conductive line 34 . can When the conductive line 34 is etched by the slurry (also referred to as erosion or metal erosion), a cavity (eg, a recess) may form in the upper surface of the conductive line 34 , which is a via 46 . ) and the lower conductive line 34 , which can lead to unreliable electrical connections, and even device failure.

본 발명은 하위 전도성 라인(34)보다 더 넓고 전도성 라인(34)의 차폐물로서 작용하는 캡(38)을 형성함으로써 전도성 라인(34)의 부식을 방지하거나 감소시킨다. 따라서, 캡(38)은 비아(46)와 IMD 층(44) 사이의 미세한 균열을 통해 아래쪽으로 스며드는 슬러리로부터 전도성 라인(34)을 보호(예를 들면, 차폐)한다.The present invention prevents or reduces corrosion of the conductive line 34 by forming a cap 38 that is wider than the lower conductive line 34 and acts as a shield for the conductive line 34 . Thus, the cap 38 protects (eg, shields) the conductive line 34 from slurry seeping downward through the microcracks between the via 46 and the IMD layer 44 .

또한, 비아(46)는 전도성 라인(34)의 전도성 물질(예를 들면, 코발트)과는 상이한 전도성 물질(예를 들면, 텅스텐)을 사용하여 형성되기 때문에, CMP 프로세스(예를 들면, 비아(46)의 물질의 과잉 부분을 제거하기 위한)는 비아(46)의 물질에 대해 선택적이 되도록(예를 들면, 더 높은 에칭 속도를 갖게) 선택될 수 있다. 따라서, 비아(46)의 물질을 제거하기 위해 사용되는 슬러리는 전도성 라인(34)을 사실상 공격하지 않을 것이다. 즉, 비아(46)를 형성하기 위한 CMP 프로세스 동안, 비아(46)와 전도성 라인(34)의 두 개의 상이한 전도성 물질 사이의 에칭 선택도가 전도성 라인(34)의 부식을 감소시키거나 방지하기 위해 활용될 수 있다. 이는 비아(46)의 물질과 반응하지만 전도성 라인(34)의 물질과는 쉽게 반응하지 않는 산성 슬러리(예를 들면, 7보다 더 작은 PH 값을 갖는) 또는 알칼리성 슬러리(예를 들면, 7보다 더 큰 PH 값을 갖는)를 선택하는 것에 의해 달성될 수 있다. 예를 들면, 코발트는 산성 슬러리와 쉽게 반응하지만 알칼리성 슬러리와는 쉽게 반응하지 않으며, 텅스텐은 알칼리성 슬러리와 쉽게 반응하지만 산성 슬러리와는 쉽게 반응하지 않는다.Further, since via 46 is formed using a different conductive material (eg, tungsten) than the conductive material (eg, cobalt) of conductive line 34, a CMP process (eg, via The material of 46 ) may be selected to be selective (eg, have a higher etch rate) for the material of via 46 . Accordingly, the slurry used to remove the material of the via 46 will not substantially attack the conductive line 34 . That is, during the CMP process to form the via 46 , the etch selectivity between the two different conductive materials of the via 46 and the conductive line 34 is to reduce or prevent corrosion of the conductive line 34 . can be utilized. It is an acidic slurry (eg, having a PH value less than 7) or an alkaline slurry (eg, more than 7) that reacts with the material of via 46 but not readily with the material of conductive line 34 . having a large PH value). For example, cobalt reacts readily with acidic slurries but not with alkaline slurries, and tungsten readily reacts with alkaline slurries but not with acidic slurries.

예시적인 실시예에서, 전도성 라인(34)은 코발트로 형성되고, 비아(46)/캡(38)은 텅스텐으로 형성되며, 비아(46)의 물질의 과잉 부분을 제거하기 위한 CMP 프로세스는 텅스텐과 반응하나 코발트와 쉽게 반응하지 않는 알칼리 슬러리를 사용하며, 따라서 CMP 프로세스 동안 전도성 라인(34)의 부식을 감소시키거나 방지한다. 알칼리성 슬러리는 Fe(NO3)3, Fe(CN)6 3-, Co(NO3)3, Co(CN)6 3- 등과 같은 공여체(donator)로부터 철(Fe) 이온 또는 코발트(Co) 이온을 함유하는 슬러리일 수 있다. 일부 실시예에서, 슬러리는 캡(38)과 반응하고 캡(38)과 에칭 정지 층(42) 사이의 인터페이스에서 캡(38)의 물질의 부산물(들), 예를 들면, 산화물(38A)(도 8b 참조)을 형성한다. 간략화를 위해, 산화물(38A)이 캡(38)과 에칭 정지 층(42) 사이의 인터페이스에 형성될 수 있다는 것을 이해하면서, 본 발명의 후속 도면은 산화물(38A)을 도시하지 않을 수도 있다.In an exemplary embodiment, the conductive line 34 is formed of cobalt, the via 46/cap 38 is formed of tungsten, and the CMP process to remove the excess portion of the material of the via 46 is formed of tungsten and Use of an alkali slurry that reacts but does not readily react with cobalt, thus reducing or preventing corrosion of conductive lines 34 during the CMP process. The alkaline slurry is Fe(NO 3 ) 3 , Fe(CN) 6 3- , Co(NO 3 ) 3 , It may be a slurry containing iron (Fe) ions or cobalt (Co) ions from a donator such as Co(CN) 6 3 - or the like. In some embodiments, the slurry reacts with the cap 38 and by-product(s) of the material of the cap 38 at the interface between the cap 38 and the etch stop layer 42 , such as an oxide 38A ( 8b) is formed. For simplicity, subsequent drawings of the present invention may not show oxide 38A, with the understanding that oxide 38A may be formed at the interface between cap 38 and etch stop layer 42 .

도 8b는 도 8a의 비아(48)의 확대도를 도시한다. 일부 실시예에서, 캡(38) 위에 비아(46)를 형성할 때, 두 개의 상이한 형성 방법이 비아(46)를 형성하는데 사용된다. 특히, ALD 퇴적 프로세스가 실행되어 비아(46)의 제1 서브 층(46A)(예를 들면, 컨포멀 층)을 형성하고, CVD, PVD 또는 도금과 같은 상이한 퇴적 프로세스가 사용되어, 비아 개구(43) (도 7 참조)의 나머지를 채우고 비아(46)의 제2 서브 층(46B)을 형성한다. 즉, 제1 서브 층(46A) 및 제2 서브 층(46B)은 동일한 물질(예를 들면, 텅스텐)로 형성되지만 상이한 퇴적 방법을 사용한다. 제1 서브 층(46A)과 제2 서브 층(46B) 사이에는 인터페이스(47)가 있을 수 있다. 제1 서브 층(46A)은 대략 0 nm 내지 대략 3 nm의 두께를 가질 수 있다. 제1 서브 층(46A)은 ALD에 의해 형성되기 때문에, 그 밀도는 제2 서브 층(46B)보다 더 높다. 일부 실시예에서, 더 높은 품질(예를 들면, 더 높은 밀도)을 갖는 제1 서브 층(46A)을 가지므로, 형성된 비아(46)의 저항을 감소시킨다. ALD 퇴적 프로세스의 퇴적 속도가 예를 들면, PVD, CVD 또는 도금의 퇴적 속도보다 낮을 수 있기 때문에, PVD, CVD 또는 도금에 의해 제2 서브 층(46B)을 형성하므로, 제조 시간을 유리하게 감소시킬 수 있다. 따라서, 비아(46)의 두 개의 이중-서브 층 구조물은 비아(46)의 저항 감소(예를 들면, RC 지연)과 제조 시간 감소 사이에 균형이 달성될 수 있게 한다.8B shows an enlarged view of the via 48 of FIG. 8A . In some embodiments, when forming the via 46 over the cap 38 , two different forming methods are used to form the via 46 . Specifically, an ALD deposition process is performed to form the first sub-layer 46A (eg, a conformal layer) of the via 46 , and a different deposition process such as CVD, PVD or plating is used to open the via ( 43) (see FIG. 7 ) and form the second sub-layer 46B of the via 46 . That is, the first sub-layer 46A and the second sub-layer 46B are formed of the same material (eg, tungsten) but using different deposition methods. There may be an interface 47 between the first sub-layer 46A and the second sub-layer 46B. The first sub-layer 46A may have a thickness of about 0 nm to about 3 nm. Since the first sub-layer 46A is formed by ALD, its density is higher than that of the second sub-layer 46B. In some embodiments, having the first sub-layer 46A of higher quality (eg, higher density) reduces the resistance of the formed vias 46 . Since the deposition rate of the ALD deposition process may be lower than that of, for example, PVD, CVD or plating, the formation of the second sub-layer 46B by PVD, CVD or plating may advantageously reduce the manufacturing time. can Thus, the two dual-sub-layer structure of via 46 allows a balance to be achieved between reduced resistance (eg, RC delay) of via 46 and reduced manufacturing time.

일부 실시예에서, 비아(46)의 전체 밀도(예를 들면, 평균 밀도)는 캡(38)의 전체 밀도(예를 들면, 평균 밀도)가 더 높은데, 이는 비아(46)가 ALD(예를 들면, 더 높은 밀도 물질)로 형성된 제1 서브 층(46A)을 갖고, 고, 캡(38)이 CVD, PVD 또는 도금(예를 들면, 저밀도 물질)에 의해 형성되기 때문이다. 다른 실시예에서, 비아(46)는 복수의 서브 층을 갖지 않고, 대신에 비아(46)는 CVD, PVD, 도금 등과 같은 단일 퇴적 프로세스를 사용하여 형성되는데, 이 경우 비아(46) 및 캡(38) 같은 밀도를 가질 수 있다.In some embodiments, the overall density (eg, average density) of vias 46 is higher than that of cap 38 (eg, average density), which means that vias 46 are ALD (eg, average density). This is because, with the first sub-layer 46A formed of, for example, a higher density material), the cap 38 is formed by CVD, PVD, or plating (eg, a low density material). In another embodiment, via 46 does not have multiple sub-layers, but instead via 46 is formed using a single deposition process such as CVD, PVD, plating, etc., in which case via 46 and cap ( 38) can have the same density.

그 다음, 도 9에서, 전도성 피처(예를 들면, 전도성 라인 및 비아)를 포함하는 하나 이상의 IMD 층(53)은 IMD 층(예를 들면, 30 또는 44) 및 전도성 피처(예를 들면, 34, 38, 46)을 형성하기 위해 전술된 것과 동일하거나 유사한 방법을 사용하여 IMD 층(44) 위에 형성된다. 그 다음, 폴리머 층과 같은 패시베이션 층(56)이 IMD 층(53) 위에 형성된다. 패시베이션 층(56)이 형성된 이후, UBM(under bump metallurgy) 구조물(62)이 패시베이션 층(56) 위에 형성되고 IMD 층(53)의 전도성 피처(54)(예를 들면, 전도성 라인)에 전기적으로 결합된다.Then, in FIG. 9 , one or more IMD layers 53 including conductive features (eg, conductive lines and vias) are combined with an IMD layer (eg, 30 or 44) and conductive features (eg, 34). , 38 and 46 are formed over the IMD layer 44 using the same or similar method as described above. A passivation layer 56 , such as a polymer layer, is then formed over the IMD layer 53 . After the passivation layer 56 is formed, an under bump metallurgy (UBM) structure 62 is formed over the passivation layer 56 and electrically connected to the conductive features 54 (eg, conductive lines) of the IMD layer 53 . are combined

일 실시예에서, UBM 구조물(62)은 티타늄 층, 구리 층 및 니켈 층과 같은 전도성 물질의 3 개의 층을 포함한다. 그러나, UBM 구조물(62)의 형성에 적합한 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 물질 및 층의 많은 적절한 배열이 존재한다. UBM 구조물(62)에 사용될 수 있는 임의의 적절한 물질 또는 물질의 층은 본 발명의 범위 내에 완전히 포함되도록 의도된다.In one embodiment, the UBM structure 62 includes three layers of conductive material, such as a titanium layer, a copper layer, and a nickel layer. However, many suitable arrangements of materials and layers, such as a chromium/chromium-copper alloy/copper/gold arrangement, a titanium/titanium tungsten/copper arrangement, or a copper/nickel/gold arrangement, suitable for forming the UBM structure 62 . this exists Any suitable material or layer of material that may be used in the UBM structure 62 is intended to be fully included within the scope of the present invention.

UBM 구조물(62)은 IMD 층(53)의 전도성 피처(54)를 노출시키기 위해 패시베이션 층(56)에 개구를 형성하는 단계; 패시베이션 층(56) 위에 그리고 패시베이션 층의 개구의 내부를 따라 씨드(seed) 층을 형성하는 단계; 씨드 층 위에 패턴화된 마스크 층(예를 들면, 포토레지스트)을 형성하는 단계; 패턴화된 마스크 층의 개구 및 씨드 층 위에 전도성 물질(들)을 형성하는 단계(예를 들면, 도금에 의함); 마스크 층을 제거하고 전도성 물질(들)이 형성되지 않은 씨드 층의 부분을 제거하는 단계를 포함한다. UBM 구조물(62)를 형성하기 위한 다른 방법이 가능하며 본 발명의 범위 내에 완전히 포함되도록 의도된다.The UBM structure 62 is formed by forming an opening in the passivation layer 56 to expose the conductive features 54 of the IMD layer 53 ; forming a seed layer over the passivation layer (56) and along the interior of the openings in the passivation layer; forming a patterned mask layer (eg, photoresist) over the seed layer; forming (eg, by plating) conductive material(s) over the seed layer and openings in the patterned mask layer; removing the mask layer and removing the portion of the seed layer where the conductive material(s) is not formed. Other methods for forming the UBM structure 62 are possible and are intended to be fully included within the scope of the present invention.

여전히 도 9를 참조하면, 그 다음, 외부 커넥터(64)가 UBM 구조물(62) 상에 형성된다. 일 실시예에서, 외부 커넥터(64)는 C4(controlled collapse chip connection) 범프와 같은 접촉 범프이고 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질을 포함한다. 외부 커넥터(64)가 주석 솔더 범프인 실시예에서, 외부 커넥터(64)는 증발, 전기 도금, 프린팅, 솔더 전사(solder transfer), 볼 플레이스먼트(ball placement) 등과 같은 임의의 적절한 방법을 통해 주석 층을 초기에 형성함으로써 형성될 수 있다. 일단 주석 층이 구조물 상에 형성되면, 리플로우(reflow)가 실행되어, 물질을 예를 들면, 대략 80 ㎛의 직경을 갖는 범프 형상으로 성형한다.Still referring to FIG. 9 , an external connector 64 is then formed on the UBM structure 62 . In one embodiment, external connector 64 is a contact bump, such as a controlled collapse chip connection (C4) bump, and includes a material such as tin, or other suitable material such as silver or copper. In embodiments where the external connector 64 is a tin solder bump, the external connector 64 may be tinned through any suitable method, such as evaporation, electroplating, printing, solder transfer, ball placement, or the like. It can be formed by initially forming the layer. Once the tin layer is formed on the structure, a reflow is performed to shape the material into a bump shape, for example having a diameter of approximately 80 μm.

그러나, 외부 커넥터(64)가 C4 범프로서 전술되었지만, 이는 단지 예시적인 것으로 의도되고 실시예를 제한하려고 의도된 것은 아니다. 오히려, 볼 그리드 어레이(ball grid array, BGA), 마이크로 범프, 구리 기둥, 구리 층, 니켈 층, 무연(lead free, LF) 층, 무전해 니켈 무전해 팔라듐 침지 금(electroless nickel electroless palladium immersion gold, ENEPIG) 층, Cu/LF 층, Sn/Ag 층, Sn/Pb, 이들의 조합 등과 같은 임의의 적절한 타입의 외부 접촉이 대안으로 사용될 수도 있다. 임의의 적절한 외부 커넥터 및 외부 커넥터를 형성하기 위한 임의의 적절한 프로세스가 외부 커넥터(64)에 대해 사용될 수 있으며, 이러한 모든 외부 커넥터는 실시예의 범위 내에 완전히 포함되도록 의도된다.However, although the external connector 64 has been described above as a C4 bump, this is intended to be exemplary only and not to limit the embodiment. Rather, ball grid array (BGA), micro bumps, copper pillars, copper layer, nickel layer, lead free (LF) layer, electroless nickel electroless palladium immersion gold, Any suitable type of external contact may alternatively be used, such as an ENEPIG) layer, a Cu/LF layer, a Sn/Ag layer, a Sn/Pb layer, combinations thereof, and the like. Any suitable external connector and any suitable process for forming the external connector may be used for external connector 64, and all such external connectors are intended to be fully included within the scope of embodiments.

도 10 내지 도 12는 일 실시예에서, 다양한 제조 단계에서의 반도체 디바이스(200)의 단면도를 도시한다. 달리 언급되지 않는 한, 도 10 내지 도 12에서 동일한 참조 번호는 동일하거나 유사한 형성 방법에 의해 형성된 도 1 내지 도 9에서와 동일하거나 유사한 요소를 나타내며, 따라서 세부 사항은 반복되지 않을 수 있다. 도 10의 프로세싱은 도 6에 도시된 프로세싱을 따르고, 따라서 도 1 내지 도 6 및 도 10-12는 본 발명의 다른 실시예를 도시한다.10-12 show cross-sectional views of the semiconductor device 200 at various stages of fabrication, in one embodiment. Unless otherwise noted, the same reference numerals in FIGS. 10 to 12 denote the same or similar elements as in FIGS. 1 to 9 formed by the same or similar forming methods, and thus details may not be repeated. The processing of Fig. 10 follows the processing shown in Fig. 6, and thus Figs. 1-6 and Figs. 10-12 illustrate another embodiment of the present invention.

도 10을 참조하면, 도 6에 도시된 프로세싱 단계에 뒤이어, 에칭 정지 층(42) 및 IMD 층(44)이 IMD 층(30) 및 캡(38) 위에 형성된다. 그 다음, 비아 개구(45)가 포토리소그래피 및 에칭과 같은 적절한 방법을 사용하여 IMD 층(44)에 형성된다. 비아 개구(45)는 IMD 층(44) 및 에칭 정지 층(42)을 통해 연장되고 캡(38)을 노출시킨다. 도 10의 예에서, 비아 개구(45)는 캡(38)의 폭보다 더 큰 폭(W9)을 갖고, 따라서, 캡(38)의 상부 표면 및 IMD 층(30)의 상부 표면의 일부를 노출시킨다. 일부 실시예에서, 폭(W9)은 대략 15 nm 내지 대략 40 nm이다. Referring to FIG. 10 , following the processing step shown in FIG. 6 , an etch stop layer 42 and IMD layer 44 are formed over the IMD layer 30 and cap 38 . A via opening 45 is then formed in the IMD layer 44 using a suitable method such as photolithography and etching. Via opening 45 extends through IMD layer 44 and etch stop layer 42 and exposes cap 38 . In the example of FIG. 10 , the via opening 45 has a width W 9 that is greater than the width of the cap 38 , thus forming a top surface of the cap 38 and a portion of the top surface of the IMD layer 30 . expose In some embodiments, the width W 9 is between about 15 nm and about 40 nm.

그 다음, 도 11에서, 비아(46)는 캡(38)의 전도성 물질(예를 들면, 텅스텐)을 사용하여 비아 개구(45)(도 10 참조)에 형성된다. 즉, 비아(46)와 캡(38)은 동일한 전도성 물질로 형성된다. 비아(46)는 캡(38) 상에 직접(예를 들면, 직접 접촉하여) 형성된다. 비아(46)를 형성하기 위해 사용되는 전도성 물질 및 프로세스에 따라, 비아(46)와 캡(38) 사이에 인터페이스(37)가 있을 수도 있고 없을 수도 있다. 비아(46) 및 캡(38)은 집합적으로 비아(48)로서 지칭될 수 있고, 비아(48)는 또한 플러그 또는 전도성 플러그로서 지칭될 수 있다. 비아(46)는 전도성 플러그(48)의 상부 부분으로 지칭될 수 있고, 캡(38)은 전도성 플러그(48)의 하부 부분으로 지칭될 수 있다.Then, in FIG. 11 , a via 46 is formed in the via opening 45 (see FIG. 10 ) using the conductive material of the cap 38 (eg, tungsten). That is, the via 46 and the cap 38 are formed of the same conductive material. Vias 46 are formed directly on (eg, in direct contact with) cap 38 . Depending on the conductive material and process used to form the via 46 , there may or may not be an interface 37 between the via 46 and the cap 38 . Via 46 and cap 38 may be collectively referred to as via 48 , and via 48 may also be referred to as a plug or conductive plug. The via 46 may be referred to as the upper portion of the conductive plug 48 , and the cap 38 may be referred to as the lower portion of the conductive plug 48 .

비아(46)는 CVD, PVD, 도금, ALD 등, 또는 이들의 조합과 같은 적절한 형성 방법을 사용하여 비아 개구(43)에 형성될 수 있다. CMP와 같은 평탄화 프로세스가 실행되어, IMD 층(44)의 상부 표면 위에서 비아(46)의 물질의 과잉 부분을 제거할 수 있다.The via 46 may be formed in the via opening 43 using any suitable forming method, such as CVD, PVD, plating, ALD, or the like, or a combination thereof. A planarization process, such as CMP, may be performed to remove excess portions of material of via 46 over the top surface of IMD layer 44 .

도시된 실시예에서, 비아(46)는 비아 개구(45)에 형성되고 IMD 층(44), 에칭 정지 층(42), IMD 층(30), 및 캡(38)과 직접 접촉한다. 즉, 비아(46)와 IMD 층(44)/IMD 층(30)/에칭 정지 층(42) 사이에 어떠한 장벽 층도 형성되지 않으며, 이는 형성된 반도체 디바이스(200)의 RC 지연을 유리하게 줄일 수 있다. 일부 실시예에서, 캡(38) 위에 비아(46)를 형성할 때, 두 개의 상이한 형성 방법이 비아(46)를 형성하는데 사용된다. 특히, ALD 퇴적 프로세스가 실행되어 비아(46)의 제1 서브 층(46A)을 형성하고, 비아 개구(45)의 나머지를 채우는 데 CVD, PVD 또는 도금과 같은 다른 퇴적 프로세스가 사용되어, 비아 개구(45)의 나머지를 채우고 비아(46)의 제2 서브 층(46B)을 형성한다(도 10 참조). 즉, 제1 서브 층(46A) 및 제2 서브 층(46B)은 동일한 물질(예를 들면, 텅스텐)로 형성되지만 상이한 퇴적 방법을 사용한다. 제1 서브 층(46A)과 제2 서브 층(46B) 사이에는 인터페이스(47)가 있을 수 있다. 제1 서브 층(46A)은 대략 0 nm 내지 대략 3 nm의 두께를 가질 수 있다. 제1 서브 층(46A)은 ALD에 의해 형성되기 때문에, 그 밀도는 제2 서브 층(46B)보다 더 높다. 일부 실시예에서, 더 높은 품질(예를 들면, 더 높은 밀도)을 갖는 제1 서브 층(46A)을 가지므로, 형성된 비아(46)의 저항을 감소시킨다. ALD 퇴적 프로세스의 퇴적 속도가 예를 들면, PVD, CVD 또는 도금의 퇴적 속도보다 낮을 수 있기 때문에, PVD, CVD 또는 도금에 의해 제2 서브 층(46B)을 형성하므로, 제조 시간을 유리하게 감소시킬 수 있으며, 따라서, 비아(46)의 저항 감소(예를 들면, RC 지연)과 제조 시간 감소 사이에 균형을 달성할 수 있게 한다.In the illustrated embodiment, via 46 is formed in via opening 45 and is in direct contact with IMD layer 44 , etch stop layer 42 , IMD layer 30 , and cap 38 . That is, no barrier layer is formed between the via 46 and the IMD layer 44/IMD layer 30/etch stop layer 42 , which can advantageously reduce the RC delay of the formed semiconductor device 200 . have. In some embodiments, when forming the via 46 over the cap 38 , two different forming methods are used to form the via 46 . In particular, an ALD deposition process is performed to form the first sub-layer 46A of the via 46 , and another deposition process such as CVD, PVD or plating is used to fill the remainder of the via opening 45 , the via opening Fill in the remainder of 45 and form a second sub-layer 46B of via 46 (see FIG. 10). That is, the first sub-layer 46A and the second sub-layer 46B are formed of the same material (eg, tungsten) but using different deposition methods. There may be an interface 47 between the first sub-layer 46A and the second sub-layer 46B. The first sub-layer 46A may have a thickness of about 0 nm to about 3 nm. Since the first sub-layer 46A is formed by ALD, its density is higher than that of the second sub-layer 46B. In some embodiments, having the first sub-layer 46A of higher quality (eg, higher density) reduces the resistance of the formed vias 46 . Since the deposition rate of the ALD deposition process may be lower than that of, for example, PVD, CVD or plating, the formation of the second sub-layer 46B by PVD, CVD or plating may advantageously reduce the manufacturing time. Thus, it is possible to achieve a balance between reducing the resistance of the via 46 (eg, RC delay) and reducing the manufacturing time.

일부 실시예에서, 비아(46)의 전체 밀도(예를 들면, 평균 밀도)는 캡(38)의 전체 밀도(예를 들면, 평균 밀도)가 더 높은데, 이는 비아(46)가 ALD(예를 들면, 더 높은 밀도 물질)로 형성된 제1 서브 층(46A)을 갖고, 고, 캡(38)이 CVD, PVD 또는 도금(예를 들면, 저밀도 물질)에 의해 형성되기 때문이다. 다른 실시예에서, 비아(46)는 복수의 서브 층을 갖지 않고, 대신에 비아(46)는 CVD, PVD, 도금 등과 같은 단일 퇴적 프로세스를 사용하여 형성되는데, 이 경우 비아(46) 및 캡(38) 같은 밀도를 가질 수 있다.In some embodiments, the overall density (eg, average density) of vias 46 is higher than that of cap 38 (eg, average density), which means that vias 46 are ALD (eg, average density). This is because, with the first sub-layer 46A formed of, for example, a higher density material), the cap 38 is formed by CVD, PVD, or plating (eg, a low density material). In another embodiment, via 46 does not have multiple sub-layers, but instead via 46 is formed using a single deposition process such as CVD, PVD, plating, etc., in which case via 46 and cap ( 38) can have the same density.

그 다음, 도 12에서, 전도성 피처(예를 들면, 전도성 라인 및 비아)를 포함하는 하나 이상의 IMD 층(53)은 IMD 층(예를 들면, 30 또는 44) 및 전도성 피처(예를 들면, 34, 38, 46)을 형성하기 위해 전술된 것과 동일하거나 유사한 방법을 사용하여 IMD 층(44) 위에 형성된다. 그 다음, 폴리머 층과 같은 패시베이션 층(56)이 IMD 층(53) 위에 형성된다. 패시베이션 층(56)이 형성된 이후, UBM(under bump metallurgy) 구조물(62)이 패시베이션 층(56) 위에 형성되고 IMD 층(53)의 전도성 피처(54)(예를 들면, 전도성 라인)에 전기적으로 결합된다. 그 다음, 외부 커넥터(64)가 UBM 구조물(62) 상에 형성된다. UBM 구조물(62) 및 외부 커넥터(64)의 형성은 도 9에 관하여 전술된 것과 동일하거나 유사할 수 있으며, 따라서 세부 사항은 반복되지 않는다.Then, in FIG. 12 , one or more IMD layers 53 comprising conductive features (eg, conductive lines and vias) are combined with an IMD layer (eg, 30 or 44) and conductive features (eg, 34). , 38 and 46 are formed over the IMD layer 44 using the same or similar method as described above. A passivation layer 56 , such as a polymer layer, is then formed over the IMD layer 53 . After the passivation layer 56 is formed, an under bump metallurgy (UBM) structure 62 is formed over the passivation layer 56 and electrically connected to the conductive features 54 (eg, conductive lines) of the IMD layer 53 . are combined An external connector 64 is then formed on the UBM structure 62 . The formation of the UBM structure 62 and the external connector 64 may be the same or similar to that described above with respect to FIG. 9 , so details are not repeated.

도 13 내지 도 21는 일 실시예에서, 다양한 제조 단계에서의 반도체 디바이스(200)의 단면도를 도시한다. 달리 언급되지 않는 한, 도 13 내지 도 21에서 동일한 참조 번호는 동일하거나 유사한 형성 방법에 의해 형성된 도 1 내지 도 9에서와 동일하거나 유사한 요소를 나타내며, 따라서 세부 사항은 반복되지 않을 수 있다. 도 13의 프로세싱은 도 1에 도시된 프로세싱을 따르고, 따라서 도 1 및 도 13-21는 본 발명의 다른 실시예를 도시한다.13-21 show cross-sectional views of the semiconductor device 200 at various stages of fabrication, in one embodiment. Unless otherwise noted, the same reference numerals in FIGS. 13 to 21 denote the same or similar elements as in FIGS. 1 to 9 formed by the same or similar forming methods, and thus details may not be repeated. The processing of Fig. 13 follows the processing shown in Fig. 1, and thus Figs. 1 and 13-21 illustrate another embodiment of the present invention.

도 13을 참조하면, IMD 층(30)이 ILD(24) 위에 그리고 접촉 플러그(28) 위에 형성된다. 개구(33)가 IMD 층(30)에 형성되어, 포토리소그래피 및 에칭과 같은 적절한 방법을 사용하여 하위 접촉 플러그(28)를 노출시킨다. 에칭은 개구(33)의 측벽이 ILD(24)의 상부 표면에 수직이도록 이방성일 수 있다.Referring to FIG. 13 , an IMD layer 30 is formed over the ILD 24 and over the contact plug 28 . An opening 33 is formed in the IMD layer 30 to expose the lower contact plug 28 using a suitable method such as photolithography and etching. The etching may be anisotropic such that the sidewalls of the openings 33 are perpendicular to the top surface of the ILD 24 .

그 다음, 도 14에서, 개구(33)의 프로파일(예를 들면, 측벽의 형상)은 건식 에칭 프로세스와 같은 에칭 프로세스에 의해 변화된다. 일부 실시예에서, 개구(33)의 상부 부분의 폭은 다른 포토리소그래피 및 에칭 프로세스에 의해 확장되며, 그 다음에, 포토레지스트와 같은 마스크 층이 개구(33)의 하부 부분에 형성된다. 건식 에칭 프로세스가 그 다음에 수행되어 개구(33)의 상부 부분의 프로파일을 변화시킨다. 일부 실시예에서, 개구(33)의 상부 부분의 프로파일은 플라즈마 프로세스를 사용하여 변화된다. 플라즈마 프로세스는 아르곤을 포함하는 가스 소스를 사용할 수 있다. 아르곤을 포함하는 가스 소스는 플라즈마로 활성화되고, 아르곤의 플라즈마는 IMD 층(30)에 충격을 주고 개구(33)의 프로파일을 변화시킨다. 일부 실시예에서, 플라즈마 프로세스는 대략 200 와트 내지 대략 600 와트 사이의 RF 전력, 대략 25 ℃와 대략 80 ℃사이의 온도, 및 대략 0.002 토르와 대략 0.05 토르 사이의 압력으로 실행된다. 아르곤의 유량은 대략 2 표준 입방 센티미터/분(standard cubic centimeters per minute, sccm) 내지 대략 20 sccm이다. 일부 실시예에서, 플라즈마 프로세스의 RF 전력은 플라즈마 프로세스의 측면 에칭 속도를 변화하도록 조정되며, 측면 에칭 속도는 IMD 층(30)의 상부 표면으로부터 IMD의 하부 표면을 향한 방향을 따라 감소해서, 개구(33)의 상부 부분을 위한 경사진 측벽을 형성한다. 플라즈마 프로세싱이 완료된 이후, 마스크 층이 개구(33)의 바닥 부분에서 제거되어 개구(33)의 바닥 부분은 여전히 수직 측벽을 갖는다.Then, in FIG. 14 , the profile (eg, the shape of the sidewall) of the opening 33 is changed by an etching process such as a dry etching process. In some embodiments, the width of the upper portion of the opening 33 is expanded by other photolithography and etching processes, and then a mask layer, such as a photoresist, is formed in the lower portion of the opening 33 . A dry etching process is then performed to change the profile of the upper portion of the opening 33 . In some embodiments, the profile of the upper portion of the opening 33 is changed using a plasma process. The plasma process may use a gas source containing argon. A gas source comprising argon is activated with a plasma, which bombards the IMD layer 30 and changes the profile of the opening 33 . In some embodiments, the plasma process is performed with an RF power of between about 200 watts and about 600 watts, a temperature of between about 25° C. and about 80° C., and a pressure of between about 0.002 Torr and about 0.05 Torr. The flow rate of argon ranges from approximately 2 standard cubic centimeters per minute (sccm) to approximately 20 seem. In some embodiments, the RF power of the plasma process is adjusted to vary the lateral etch rate of the plasma process, the lateral etch rate decreasing along a direction from the upper surface of the IMD layer 30 toward the lower surface of the IMD, such that the opening ( 33) to form a sloping sidewall for the upper part. After plasma processing is complete, the mask layer is removed from the bottom portion of the opening 33 so that the bottom portion of the opening 33 still has vertical sidewalls.

에칭 프로세스가 완료된 이후, 개구(33)의 상부 부분은 경사진 측벽(30A)을 가지며, 개구(33)의 하부 부분은 직선(예를 들면, ILD(24)의 상부 표면에 수직한) 측벽(30C)을 갖는다. 도 14에 도시된 바와 같이, 대향 측벽(30A) 사이의 거리는 개구(33)가 IMD 층(30) 내로 연장됨에 따라 감소한다. 또한, ILD(24)의 상부 표면에 평행한 측벽(30B)은 경사진 측벽(30A)과 직선 측벽(30C) 사이의 변이를 제공한다. 따라서, 개구(33)의 측벽의 형상은 계단 형상(또한, 계단 형상으로 지칭된)을 포함한다. 도 14에서, 경사진 측벽(30A)의 바닥에서 측정된 경사진 측벽(30A) 사이의 거리(W5)는 직선 측벽(30C) 사이의 거리(W6)보다 더 크다. 거리(W5)는 대략 20 nm 내지 대략 40 nm 사이일 수 있고, 거리(W6)는 대략 15 nm 내지 대략 35 nm 사이일 수 있다.After the etching process is complete, the upper portion of the opening 33 has a sloped sidewall 30A, and the lower portion of the opening 33 has a straight (eg, perpendicular to the top surface of the ILD 24) sidewall ( 30C). 14 , the distance between the opposing sidewalls 30A decreases as the opening 33 extends into the IMD layer 30 . In addition, sidewalls 30B parallel to the top surface of ILD 24 provide a transition between sloping sidewalls 30A and straight sidewalls 30C. Accordingly, the shape of the sidewall of the opening 33 includes a step shape (also referred to as a step shape). In FIG. 14 , the distance W 5 between the sloping sidewalls 30A measured at the bottom of the sloping sidewalls 30A is greater than the distance W 6 between the straight sidewalls 30C. Distance W 5 may be between approximately 20 nm and approximately 40 nm, and distance W 6 may be between approximately 15 nm and approximately 35 nm.

그 다음, 도 15에서, 코발트와 같은 전도성 물질(36)이 개구(33)에 형성된다. 도 15에 도시된 바와 같이, 전도성 물질(36)의 하부 부분(36L)은 개구(33)의 하부를 채우고, 전도성 물질(36)의 상부 부분(36U)은 개구(33)의 상부를 채운다. 일부 실시예에서, 전도성 물질(36)은 개구(33)를 오버필하고 IMD 층(30)의 상부 표면을 덮는다. CMP와 같은 평탄화 동작이 그 다음에 수행되어 IMD 층(30)의 상부 표면 위에서 전도성 물질(36)의 과잉 부분을 제거한다.Then, in FIG. 15 , a conductive material 36 , such as cobalt, is formed in the opening 33 . As shown in FIG. 15 , the lower portion 36L of the conductive material 36 fills the lower portion of the opening 33 , and the upper portion 36U of the conductive material 36 fills the upper portion of the opening 33 . In some embodiments, conductive material 36 overfills opening 33 and covers the top surface of IMD layer 30 . A planarization operation, such as CMP, is then performed to remove excess portions of conductive material 36 over the top surface of IMD layer 30 .

일부 실시예에서, 전도성 물질(36)이 형성되기 전에, 장벽 층이 개구(33)에 형성되며, 이 장벽 층은 개구(33)의 측벽 및 바닥을 정렬시킨다. 장벽 층의 예는 도 3에 도시된다. 간략화를 위해, 장벽 층은 여기에 도시되지 않는다. 다른 실시예에서, 장벽 층은 생략된다.In some embodiments, before the conductive material 36 is formed, a barrier layer is formed in the opening 33 , which aligns the sidewalls and the bottom of the opening 33 . An example of a barrier layer is shown in FIG. 3 . For simplicity, the barrier layer is not shown here. In other embodiments, the barrier layer is omitted.

그 다음, 도 16에서, 씨닝 프로세스가 수행되어, IMD 층(30)의 두께를 감소시키고 전도성 물질(36)의 상부 부분(36U)의 두께를 감소시킨다. CMP와 같은 평탄화 동작이 씨닝 프로세스로서 사용될 수 있다. 씨닝 프로세스는 도 16에 도시된 바와 같이, 전도성 물질(36)의 하부 부분(36L)에 도달하기 이전에 멈춘다. 씨닝 프로세스 후, 도시된 실시예에서, 상부 부분(36U)의 잔여 부분의 두께(T3)는 대략 5 nm와 대략 10 nm 사이 이고, 상부 부분(36U)의 잔여 부분의 측벽과 하부 부분(36L)의 대응하는 측벽 사이의 거리(W7)는 대략 2 nm 내지 대략 3 nm이다. IMD 층(30)의 두께는 대략 0 nm 내지 대략 30 nm 사이일 수 있다. 전술된 치수는 비제한적인 예이다. 다른 치수도 또한 가능하고, 본 발명의 범위 내에 완전히 포함되도록 의도된다.Then, in FIG. 16 , a thinning process is performed to reduce the thickness of the IMD layer 30 and reduce the thickness of the upper portion 36U of the conductive material 36 . A planarization operation such as CMP may be used as the thinning process. The thinning process stops before reaching the lower portion 36L of the conductive material 36 , as shown in FIG. 16 . After the thinning process, in the illustrated embodiment, the thickness T 3 of the remaining portion of the upper portion 36U is between approximately 5 nm and approximately 10 nm, the sidewalls of the remaining portion of the upper portion 36U and the lower portion 36L ), the distance W 7 between the corresponding sidewalls is between approximately 2 nm and approximately 3 nm. The thickness of the IMD layer 30 may be between approximately 0 nm and approximately 30 nm. The dimensions described above are non-limiting examples. Other dimensions are also possible and are intended to be fully included within the scope of the present invention.

그 다음, 도 17에서, 상부 부분(36U)의 잔여 부분이 제거된다(도 16 참조). 일부 실시예에서, 습식 에칭 프로세스와 같은 에칭 프로세스가 실행되어, 상부 부분(36U)의 잔여 부분을 제거한다. 습식 에칭 프로세스는 전도성 물질(36)이 IMD 층(30)을 사실상 공격하지 않고 제거되도록 전도성 물질(36)에 대해 선택적인(예를 들면, 더 높은 에칭 속도를 갖는) 에천트(예를 들면, HF, HCl, H2O2 또는 KOH)를 사용할 수 있다. 에칭 프로세스 이후에, 개구(33)의 하부 부분에서 전도성 물질(36)의 잔여 부분이 전도성 라인(34)을 형성한다. 전도성 라인(34)의 상부 표면(34T)은 개구(32)의 상부 부분의 바닥(32B)와 수평일 수 있다.Then, in Fig. 17, the remaining portion of the upper portion 36U is removed (see Fig. 16). In some embodiments, an etching process, such as a wet etching process, is performed to remove the remaining portion of the upper portion 36U. The wet etch process is an etchant (eg, having a higher etch rate) selective to the conductive material 36 such that the conductive material 36 is removed without substantially attacking the IMD layer 30 . HF, HCl, H 2 O 2 or KOH) may be used. After the etching process, the remaining portion of conductive material 36 in the lower portion of opening 33 forms conductive line 34 . The upper surface 34T of the conductive line 34 may be level with the bottom 32B of the upper portion of the opening 32 .

일부 실시예에서, 별도의 습식 에칭 프로세스를 실행하는 대신에, 상부 부분(36U)(도 16 참조)의 잔여 부분이 CMP 프로세스에 의해 제거된다. 예를 들면, CMP 프로세스에 사용된 슬러리는 전도성 물질(36)이 IMD 층(30)보다 더 빠른 속도로 제거되도록 전도성 물질(36)에 대해 선택적일 수 있다. CMP 프로세스 후, 전도성 물질(36)의 잔여 부분이 전도성 라인(34)을 형성한다. 도 17에 도시된 바와 같이, CMP 프로세스의 디싱(dishing) 효과로 인해, CMP 프로세스에 의해 형성된 전도성 라인(34)의 상부 표면(34T')(가상으로 도시됨)은 오목할 수 있다. 간략화를 위해, 전도성 물질(36)을 제거하는데 사용된 프로세스에 따라, 전도성 라인(34)의 상부 표면은 평평(예를 들면, 34T 참조)하거나 또는 오목(예를 들면, 34T'참조)할 수 있다는 것을 이해하면서, 본 발명의 후속 도면은 전도성 라인(34)에 대해 오목한 상부 표면(34T')을 도시하지 않을 수 있다.In some embodiments, instead of performing a separate wet etch process, the remaining portion of upper portion 36U (see FIG. 16 ) is removed by a CMP process. For example, the slurry used in the CMP process may be selective for the conductive material 36 such that the conductive material 36 is removed at a faster rate than the IMD layer 30 . After the CMP process, the remaining portion of conductive material 36 forms conductive lines 34 . As shown in FIG. 17 , due to the dishing effect of the CMP process, the upper surface 34T′ (shown imaginary) of the conductive line 34 formed by the CMP process may be concave. For simplicity, depending on the process used to remove conductive material 36, the upper surface of conductive line 34 may be flat (eg, see 34T) or concave (eg, see 34T'). With the understanding that there is, subsequent drawings of the present invention may not show the upper surface 34T' concave with respect to the conductive line 34 .

그 다음, 도 18을 참조하면, 캡(38)이 전도성 라인(34) 위에 형성되고 IMD 층(30)의 리세스를 채우는데, 이 리세스는 전도성 물질(36)의 제거에 의해 형성된다(도 17 참조). 도시된 실시예에서, 캡(38)과 전도성 라인(34)은 상이한 물질로 형성된다. 예를 들면, 캡(38)은 전도성 라인(34)의 전도성 물질(36)과는 상이한 전도성 물질(예를 들면, 전기적 전도성 물질)로 형성된다. 예시적인 실시예에서, 전도성 라인(34)은 코발트로 형성되고, 캡(38)은 텅스텐(W)으로 형성된다. 캡(38)의 물질에 대한 다른 예는 Ru, Al 및 Cu를 포함한다. 도 18의 예에서, 리세스의 경사진 측벽으로 인해, 캡(38)도 또한 경사진 측벽을 갖는다.Referring then to FIG. 18 , a cap 38 is formed over the conductive line 34 and fills a recess in the IMD layer 30 , which is formed by removal of the conductive material 36 ( 17). In the illustrated embodiment, cap 38 and conductive line 34 are formed of different materials. For example, the cap 38 is formed of a different conductive material (eg, an electrically conductive material) than the conductive material 36 of the conductive lines 34 . In an exemplary embodiment, conductive line 34 is formed of cobalt and cap 38 is formed of tungsten (W). Other examples of materials for the cap 38 include Ru, Al, and Cu. In the example of FIG. 18 , due to the beveled sidewalls of the recess, the cap 38 also has a beveled sidewall.

캡(38)은 예를 들면, CVD, PVD, 도금 또는 다른 적절한 방법을 사용하여 형성될 수 있다. 캡(38)의 물질은 IMD 층(30)의 리세스를 오버필할 수 있으며, 이 경우 CMP와 같은 평탄화 동작이 실행되어, 캡(38)의 물질의 과잉 부분을 제거할 수 있다. 다른 실시예에서, 캡(38)의 물질은 리세스 내에 형성되고 오버필 없이 리세스를 채우며, 따라서, 평탄화 동작은 생략된다.Cap 38 may be formed using, for example, CVD, PVD, plating, or other suitable method. The material of the cap 38 may overfill the recesses of the IMD layer 30 , in which case a planarization operation such as CMP may be performed to remove the excess portion of the material of the cap 38 . In another embodiment, the material of the cap 38 is formed in the recess and fills the recess without overfilling, so the planarization operation is omitted.

일부 실시예에서, 형성된 이후, 캡(38)의 두께(T4)는 대략 5 nm 내지 대략 10 nm 사이이고, 캡(38)의 측벽과 전도성 라인(34)의 대응하는 측벽 사이의 거리(W8)는 다른 치수도 또한 가능하지만 대략 2 nm 및 대략 3 nm 사이이다. 도 18에 도시된 바와 같이, 캡(38)은 전도성 라인(34)의 폭보다 더 큰 폭(W8의 방향을 따라 측정 된)을 갖는다. 일부 실시예에서, 폭(W8)은 대략 1 nm 내지 대략 5 nm 사이이다.In some embodiments, after being formed, the thickness T 4 of the cap 38 is between approximately 5 nm and approximately 10 nm, and the distance W between the sidewalls of the cap 38 and the corresponding sidewalls of the conductive line 34 . 8 ) is between approximately 2 nm and approximately 3 nm, although other dimensions are also possible. 18 , the cap 38 has a width (measured along the direction of W 8 ) greater than the width of the conductive line 34 . In some embodiments, the width W 8 is between approximately 1 nm and approximately 5 nm.

그 다음, 도 19에서, 에칭 정지 층(42) 및 IMD 층(44)이 IMD 층(30) 및 캡(38) 위에 형성된다. 그 다음, 비아 개구(43)는 포토리소그래피 및 에칭과 같은 적절한 방법을 사용하여 IMD 층(40)에 형성된다. 비아 개구(43)는 IMD 층(40) 및 에칭 정지 층(42)을 통해 연장되고, 캡(38)을 노출시킨다. 도 19의 예에서, 비아 개구(43)는 캡(38)의 폭보다 더 작은 폭을 갖고, 따라서 캡(38)의 상부 표면의 일부를 노출시킨다. 다른 실시예에서, 비아 개구(43)는 도 10의 개구(45)와 유사하게, 캡(38)의 폭보다 더 큰 폭을 갖는다.Then, in FIG. 19 , an etch stop layer 42 and an IMD layer 44 are formed over the IMD layer 30 and the cap 38 . Via openings 43 are then formed in IMD layer 40 using a suitable method such as photolithography and etching. Via opening 43 extends through IMD layer 40 and etch stop layer 42 , exposing cap 38 . In the example of FIG. 19 , the via opening 43 has a width that is less than the width of the cap 38 , thus exposing a portion of the top surface of the cap 38 . In another embodiment, the via opening 43 has a width greater than the width of the cap 38 , similar to the opening 45 of FIG. 10 .

그 다음, 도 20a에서, 비아(46)는 캡(38)의 전도성 물질(예를 들면, 텅스텐)을 사용하여 비아 개구(43)에 형성된다(도 19 참조). 즉, 비아(46)와 캡(38)은 동일한 전도성 물질로 형성된다. 비아(46)는 캡(38) 상에 직접(예를 들면, 직접 접촉하여) 형성된다. 비아(46)를 형성하기 위해 사용되는 전도성 물질 및 프로세스에 따라, 비아(46)와 캡(38) 사이에 인터페이스(37)가 있을 수도 있고 없을 수도 있다. 비아(46) 및 캡(38)은 집합적으로 비아(48)로서 지칭될 수 있다.Then, in FIG. 20A , a via 46 is formed in the via opening 43 using the conductive material of the cap 38 (eg, tungsten) (see FIG. 19 ). That is, the via 46 and the cap 38 are formed of the same conductive material. Vias 46 are formed directly on (eg, in direct contact with) cap 38 . Depending on the conductive material and process used to form the via 46 , there may or may not be an interface 37 between the via 46 and the cap 38 . Via 46 and cap 38 may be collectively referred to as via 48 .

비아(46)는 CVD, PVD, 도금, ALD 등과 같은 적절한 형성 방법 또는 이들의 조합을 사용하여 비아 개구(43)에 형성될 수 있다. CMD와 같은 평탄화 동작이 실행되어, IMD 층(44)의 상부 표면 위에서 비아(46)의 물질의 과잉 부분을 제거한다. 도시된 실시예에서, 비아(46)는 비아 개구(43)에 형성되고 IMD 층(44) 및 에칭 정지 층(42)과 직접 접촉한다. 즉, 비아(46)와 IMD 층(44)/에칭 정지 층(42) 사이에 장벽 층이 형성되지 않으며, 이는 반도체 디바이스(300)의 RC 지연을 유리하게 줄일 수 있다.The via 46 may be formed in the via opening 43 using any suitable forming method, such as CVD, PVD, plating, ALD, or the like, or a combination thereof. A planarization operation, such as a CMD, is performed to remove an excess portion of the material of the via 46 over the top surface of the IMD layer 44 . In the illustrated embodiment, vias 46 are formed in via openings 43 and are in direct contact with IMD layer 44 and etch stop layer 42 . That is, no barrier layer is formed between the via 46 and the IMD layer 44/etch stop layer 42 , which can advantageously reduce the RC delay of the semiconductor device 300 .

도 20b는 도 20a의 비아(48)의 확대도를 도시한다. 일부 실시예에서, 캡(38) 위에 비아(46)를 형성할 때, 두 개의 상이한 형성 방법이 비아(46)를 형성하는데 사용된다. 특히, ALD 퇴적 프로세스가 실행되어 비아(46)의 제1 서브 층(46A)을 형성하고, 비아 개구(43)의 나머지를 채우는 데 CVD, PVD 또는 도금과 같은 다른 퇴적 프로세스가 사용되어, 비아 개구(45)의 나머지를 채우고 비아(46)의 제2 서브 층(46B)을 형성한다(도 19 참조). 즉, 제1 서브 층(46A) 및 제2 서브 층(46B)은 동일한 물질(예를 들면, 텅스텐)로 형성되지만 상이한 퇴적 방법을 사용한다. 제1 서브 층(46A)과 제2 서브 층(46B) 사이에는 인터페이스(47)가 있을 수 있다. 제1 서브 층(46A)은 ALD에 의해 형성되기 때문에, 그 밀도는 제2 서브 층(46B)보다 더 높다. 일부 실시예에서, 더 높은 품질(예를 들면, 더 높은 밀도)을 갖는 제1 서브 층(46A)을 가지므로, 형성된 비아(46)의 저항을 감소시킨다. ALD 퇴적 프로세스의 퇴적 속도가 예를 들면, PVD, CVD 또는 도금의 퇴적 속도보다 낮을 수 있기 때문에, PVD, CVD 또는 도금에 의해 제2 서브 층(46B)을 형성하므로, 제조 시간을 유리하게 감소시킬 수 있으며, 따라서, 비아(46)의 저항 감소(예를 들면, RC 지연)과 제조 시간 감소 사이에 균형을 달성할 수 있게 한다.FIG. 20B shows an enlarged view of the via 48 of FIG. 20A . In some embodiments, when forming the via 46 over the cap 38 , two different forming methods are used to form the via 46 . In particular, an ALD deposition process is performed to form the first sub-layer 46A of the via 46 , and another deposition process such as CVD, PVD or plating is used to fill the remainder of the via opening 43 , the via opening Fill in the remainder of 45 and form a second sub-layer 46B of via 46 (see FIG. 19 ). That is, the first sub-layer 46A and the second sub-layer 46B are formed of the same material (eg, tungsten) but using different deposition methods. There may be an interface 47 between the first sub-layer 46A and the second sub-layer 46B. Since the first sub-layer 46A is formed by ALD, its density is higher than that of the second sub-layer 46B. In some embodiments, having the first sub-layer 46A of higher quality (eg, higher density) reduces the resistance of the formed vias 46 . Since the deposition rate of the ALD deposition process may be lower than that of, for example, PVD, CVD or plating, the formation of the second sub-layer 46B by PVD, CVD or plating may advantageously reduce the manufacturing time. Thus, it is possible to achieve a balance between reducing the resistance of the via 46 (eg, RC delay) and reducing the manufacturing time.

여전히 도 20b를 참조하면, 일부 실시예에서, 비아(46)의 전체 밀도(예를 들면, 평균 밀도)는 캡(38)의 전체 밀도(예를 들면, 평균 밀도)가 더 높은데, 이는 비아(46)가 ALD(예를 들면, 더 높은 밀도 물질)로 형성된 제1 서브 층(46A)을 갖고, 고, 캡(38)이 CVD, PVD 또는 도금(예를 들면, 저밀도 물질)에 의해 형성되기 때문이다. 다른 실시예에서, 비아(46)는 복수의 서브 층을 갖지 않고, 대신에 비아(46)는 CVD, PVD, 도금 등과 같은 단일 퇴적 프로세스를 사용하여 형성되는데, 이 경우 비아(46) 및 캡(38) 같은 밀도를 가질 수 있다.Still referring to FIG. 20B , in some embodiments, the overall density (eg, average density) of vias 46 is higher than that of cap 38 (eg, average density), which 46) has a first sub-layer 46A formed of ALD (eg, a higher density material), and the cap 38 is not formed by CVD, PVD or plating (eg, a lower density material). Because. In another embodiment, via 46 does not have multiple sub-layers, but instead via 46 is formed using a single deposition process such as CVD, PVD, plating, etc., in which case via 46 and cap ( 38) can have the same density.

그 다음, 도 21에서, 전도성 피처(예를 들면, 전도성 라인 및 비아)를 포함하는 하나 이상의 IMD 층(53)은 IMD 층(예를 들면, 30 또는 44) 및 전도성 피처(예를 들면, 34, 38, 46)을 형성하기 위해 전술된 것과 동일하거나 유사한 방법을 사용하여 IMD 층(44) 위에 형성된다. 그 다음, 폴리머 층과 같은 패시베이션 층(56)이 IMD 층(53) 위에 형성된다. 패시베이션 층(56)이 형성된 이후, UBM(under bump metallurgy) 구조물(62)이 패시베이션 층(56) 위에 형성되고 IMD 층(53)의 전도성 피처(54)(예를 들면, 전도성 라인)에 전기적으로 결합된다. 그 다음, 외부 커넥터(64)가 UBM 구조물(62) 상에 형성된다. UBM 구조물(62) 및 외부 커넥터(64)의 형성은 도 9에 관하여 전술된 것과 동일하거나 유사할 수 있으며, 따라서 세부 사항은 반복되지 않는다.Then, in FIG. 21 , one or more IMD layers 53 including conductive features (eg, conductive lines and vias) are combined with an IMD layer (eg, 30 or 44) and conductive features (eg, 34). , 38 and 46 are formed over the IMD layer 44 using the same or similar method as described above. A passivation layer 56 , such as a polymer layer, is then formed over the IMD layer 53 . After the passivation layer 56 is formed, an under bump metallurgy (UBM) structure 62 is formed over the passivation layer 56 and electrically connected to the conductive features 54 (eg, conductive lines) of the IMD layer 53 . are combined An external connector 64 is then formed on the UBM structure 62 . The formation of the UBM structure 62 and the external connector 64 may be the same or similar to that described above with respect to FIG. 9 , so details are not repeated.

설명된 실시예에 대한 변형이 가능하고 본 발명에 완전히 포함되도록 의도된다. 예를 들면, 캡(38)이 비아(46) 아래 및 IMD 층(예를 들면, 44, 53) 내에 형성되는 것으로 도시되어 있지만, 캡(38)은 또한 접촉 플러그(28) 아래 및 ILD(24) 내에 형성될 수도 있다. 접촉 플러그(28)가 하위 전도성 피처(예를 들면, 트랜지스터의 게이트 전극 또는 트랜지스터의 소스/드레인 영역)에 연결되기 때문에, 본 발명의 원리는 접촉 플러그(28)와 집적 회로 디바이스(22)의 전도성 피처 사이에 캡(38)을 형성하도록 적용될 수도 있다. 즉, 다시 말해, 집적 회로 디바이스(22)의 전도성 피처의 물질과는 상이한 물질을 사용하여 캡(38)을 형성함으로써, 집적 회로 디바이스(22)의 전도성 특징의 침식이 방지되거나 감소될 수 있다. 다른 예로서, 캡(38)의 프로파일, 예를 들면, 캡(38)의 측벽의 형상은 다른 형상을 갖도록 변형될 수 있고, 캡(38)의 이점은 예를 들면, 캡(38)이 하위 전도성 라인(예를 들면, 34) 보다 더 넓을 시에 여전히 유지된다. 이들 및 다른 변형은 본 발명의 범위 내에 완전히 포함되도록 의도된다.Modifications to the described embodiments are possible and are intended to be fully encompassed by the present invention. For example, while cap 38 is shown formed below via 46 and within IMD layers (eg, 44 , 53 ), cap 38 is also shown below contact plug 28 and ILD 24 . ) may be formed in Because the contact plug 28 is connected to an underlying conductive feature (eg, a gate electrode of a transistor or a source/drain region of a transistor), the principles of the present invention are based on the conductivity of the contact plug 28 and the integrated circuit device 22 . It may also be applied to form a cap 38 between the features. That is, in other words, by forming the cap 38 using a material different from the material of the conductive features of the integrated circuit device 22 , erosion of the conductive features of the integrated circuit device 22 can be prevented or reduced. As another example, the profile of the cap 38 , eg, the shape of the sidewalls of the cap 38 , can be modified to have other shapes, and an advantage of the cap 38 is that, for example, the cap 38 is lower Still held when wider than the conductive line (eg 34). These and other modifications are intended to be fully included within the scope of the present invention.

실시예는 이점을 달성할 수도 있다. 캡(38)은 후속 CMP 프로세스에서 사용되는 슬러리로부터 전도성 라인(34)을 차폐하며, 따라서, 전도성 라인(34)의 침식이 방지되거나 감소되는데, 이는 형성된 디바이스의 성능을 증가시키고 생산 수율을 향상시킨다. 캡(38)과 전도성 라인(34)에 대해 두 개의 상이한 물질을 사용함으로써, 이들 두 개의 상이한 물질 사이의 에칭 선택성이 이용되어, 전도성 라인(34)의 침식을 감소시키거나 또는 방지할 수 있다. 본 발명은 비아(46)가 장벽 층 없이도 형성될 수 있게 하며, 이는 형성된 디바이스의 RC 지연을 유리하게 감소시킨다.Embodiments may achieve advantages. The cap 38 shields the conductive line 34 from the slurry used in the subsequent CMP process, and thus erosion of the conductive line 34 is prevented or reduced, which increases the performance of the formed device and improves the production yield. . By using two different materials for the cap 38 and the conductive line 34 , the etch selectivity between these two different materials can be exploited to reduce or prevent erosion of the conductive line 34 . The present invention allows vias 46 to be formed without a barrier layer, which advantageously reduces the RC delay of the formed device.

도 22는 일부 실시예에 따른 반도체 디바이스를 형성하는 방법의 플로우차트를 도시한다. 도 22에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법의 예라는 것을 이해해야 한다. 이 분야의 기술에서 통상의 숙련자는 많은 변화, 대안 및 변형을 인지할 것이다. 예를 들면, 도 22에 도시된 바와 같은 다양한 단계가 추가, 제거, 대체, 재배열 및 반복될 수 있다.22 shows a flowchart of a method of forming a semiconductor device in accordance with some embodiments. It should be understood that the embodiment method shown in Fig. 22 is merely an example of many possible embodiment methods. Many variations, alternatives, and modifications will be recognized by those skilled in the art. For example, various steps as shown in FIG. 22 may be added, removed, replaced, rearranged, and repeated.

도 22를 참조하면, 블록(1010)에서, 제1 유전체 층이 기판 위에 형성된다. 블록(1020)에서, 전도성 라인은 제1 물질을 사용하여 제1 유전체 층에 형성되며, 전도성 라인을 형성한 이후, 기판으로부터 먼 쪽의 제1 유전체 층의 상부 표면에 근접한 제1 유전체 층에 리세스가 존재하며, 리세스의 바닥은 전도성 라인의 상부 표면을 노출시킨다. 블록(1030)에서, 제1 유전체 층의 리세스가 채워져, 제1 물질과는 상이한 제2 물질을 사용한 금속 캡을 형성하며, 금속 캡은 전도성 라인보다 더 넓다. 블록(1040)에서, 제2 유전체 층이 제1 유전체 층 위에 형성된다. 블록(1050)에서, 개구가 제2 유전체 층에 개구가 형성되어, 금속 캡을 노출시킨다. 블록(1060)에서, 개구가 제2 물질을 사용하여 채워져, 비아를 형성한다.Referring to FIG. 22 , at block 1010 , a first dielectric layer is formed over the substrate. At block 1020, a conductive line is formed in the first dielectric layer using a first material, and after forming the conductive line, a conductive line is formed in the first dielectric layer proximate a top surface of the first dielectric layer distal from the substrate. A recess is present, the bottom of the recess exposing the upper surface of the conductive line. At block 1030 , the recess in the first dielectric layer is filled to form a metal cap using a second material different from the first material, the metal cap being wider than the conductive line. At block 1040 , a second dielectric layer is formed over the first dielectric layer. At block 1050 , an opening is formed in the second dielectric layer to expose the metal cap. At block 1060, an opening is filled using a second material to form a via.

일 실시예에서, 반도체 디바이스는 기판 위의 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 기판으로부터 먼 쪽의 제1 유전체 층의 제1 측으로부터 상기 제1 측면에 대향하는 상기 제1 유전체 층의 제2 측으로 연장되는 제1 유전체 물질; 상기 제1 유전체 층 위의 제2 유전체 층; 상기 제1 유전체 층의 전도성 라인 - 제1 전도성 물질을 포함하며, 상부 표면이 상기 제1 유전체 층의 상부 표면 보다 상기 기판에 더 가까움 -; 상기 제1 유전체 층의 금속 캡 - 상기 전도성 라인 위에 있고 상기 전도성 라인에 물리적으로 연결되며, 상기 제1 전도성 물질과는 상이한 제2 전도성 물질을 포함함 -; 및 상기 제2 유전체 층 내에 있고 상기 금속 캡에 물리적으로 연결되며, 상기 제2 전도성 물질을 포함하는 비아를 포함한다. 일 실시예에서, 금속 캡의 상부 표면은 제1 유전체 층의 상부 표면과 수평이다. 일 실시예에서, 금속 캡은 전도성 라인보다 더 넓다. 일 실시예에서, 금속 캡은 전도성 라인의 상부 표면에 수직인 측벽을 갖는다. 일 실시예에서, 금속 캡은 전도성 라인의 상부 표면에 대해 경사진 측벽을 갖는다. 일 실시예에서, 제1 전도성 물질은 코발트이고, 제2 전도성 물질은 텅스텐이다. 일 실시예에서, 비아는 금속 캡보다 더 넓다. 일 실시예에서, 반도체 디바이스는 제1 유전체 층과 제2 유전체 층 사이에 에칭 정지 층을 더 포함하고, 비아는 에칭 정지 층을 통해 연장된다. 일 실시예에서, 비아는 제2 유전체 층과 물리적으로 접촉한다. 일 실시예에서, 반도체 디바이스는 전도성 라인과 제1 유전체 층 사이에 장벽 층을 더 포함한다.In one embodiment, a semiconductor device includes a first dielectric layer over a substrate, wherein the first dielectric layer is opposite to the first side from a first side of the first dielectric layer that is distal from the substrate a first dielectric material extending to a second side of the layer; a second dielectric layer over the first dielectric layer; a conductive line in the first dielectric layer comprising a first conductive material, wherein a top surface is closer to the substrate than the top surface of the first dielectric layer; a metal cap of the first dielectric layer, the second conductive material over and physically connected to the conductive line, the second conductive material being different from the first conductive material; and a via in the second dielectric layer and physically connected to the metal cap, the via comprising the second conductive material. In one embodiment, the top surface of the metal cap is level with the top surface of the first dielectric layer. In one embodiment, the metal cap is wider than the conductive line. In one embodiment, the metal cap has a sidewall perpendicular to the top surface of the conductive line. In one embodiment, the metal cap has sidewalls that are inclined with respect to the top surface of the conductive line. In one embodiment, the first conductive material is cobalt and the second conductive material is tungsten. In one embodiment, the via is wider than the metal cap. In one embodiment, the semiconductor device further includes an etch stop layer between the first dielectric layer and the second dielectric layer, the via extending through the etch stop layer. In one embodiment, the via is in physical contact with the second dielectric layer. In one embodiment, the semiconductor device further includes a barrier layer between the conductive line and the first dielectric layer.

일 실시예에서, 반도체 디바이스는 기판; 상기 기판 위의 단일 층인 제1 유전체 층; 상기 제1 유전체 층의 전도성 피처 - 제1 전도성 물질을 포함하고, 상기 기판으로부터 먼 쪽의 전도성 피쳐의 제1 면이 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 제1 면 보다 기판에 더 가까운 제1 도전성 물질을 포함함 -; 상기 제1 유전체 층 및 상기 전도성 피쳐 위의 제2 유전체 층; 및 상부 부분 및 하부 부분을 갖는 전도성 플러그를 포함하며, 상기 상부 부분 및 상기 하부 부분은 상기 제1 전도성 물질과는 상이한 제2 전도성 물질을 포함하며, 상기 전도성 플러그의 상부 부분은 상기 제2 유전체 층에 배치되며, 상기 전도성 플러그의 하부 부분은 상기 제1 유전체 층으로 연장되고 상기 전도성 피처에 물리적으로 연결된다. 일 실시예에서, 전도성 플러그의 하부 부분은 전도성 피처의 폭보다 더 큰 폭을 갖는다. 일 실시예에서, 전도성 플러그는 제2 유전체 층과 물리적으로 접촉한다. 일 실시예에서, 반도체 디바이스는 전도성 피처와 제1 유전체 층 사이에 장벽 층을 더 포함한다. 일 실시예에서, 전도성 플러그의 상부 부분은 전도성 플러그의 하부 부분의 제2 밀도 보다 더 높은 제1 밀도를 갖는다.In one embodiment, a semiconductor device includes a substrate; a first dielectric layer being a single layer over the substrate; a conductive feature of the first dielectric layer - comprising a first conductive material, wherein a first side of the conductive feature distal from the substrate is closer to the substrate than the first side of the first dielectric layer distal from the substrate comprising a first conductive material; a second dielectric layer over the first dielectric layer and the conductive feature; and a conductive plug having an upper portion and a lower portion, wherein the upper portion and the lower portion include a second conductive material different from the first conductive material, wherein the upper portion of the conductive plug comprises the second dielectric layer wherein the lower portion of the conductive plug extends into the first dielectric layer and is physically connected to the conductive feature. In one embodiment, the lower portion of the conductive plug has a width greater than the width of the conductive feature. In one embodiment, the conductive plug is in physical contact with the second dielectric layer. In one embodiment, the semiconductor device further includes a barrier layer between the conductive feature and the first dielectric layer. In one embodiment, the upper portion of the conductive plug has a first density that is higher than a second density of the lower portion of the conductive plug.

일 실시예에서, 반도체 디바이스를 형성하는 방법은 기판 위에 제1 유전체 층을 형성하는 단계; 제1 물질을 사용하여 제1 유전체 층 내에 전도성 라인을 형성하는 단계 - 전도성 라인을 형성한 이후, 기판으로부터 먼 쪽의 제1 유전체 층의 상부 표면에 근접한 제1 유전체 층에 리세스가 존재하며, 리세스의 바닥은 전도성 라인의 상부 표면을 노출시킴 -; 상기 제1 유전체 층의 상기 리세스를 채워 상기 제1 물질과는 상이한 제2 물질을 사용한 금속 캡을 형성하는 단계 - 상기 금속 캡은 상기 전도성 라인 보다 더 넓음 -; 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 금속 캡을 노출하기 위해 상기 제2 유전층에 개구를 형성하는 단계; 및 비아를 형성하기 위해 제2 유전체 물질을 사용하여 개구를 채우는 단계를 포함한다. 일 실시예에서, 전도성 라인을 형성하는 단계는 제1 유전체 층에 관통 홀을 형성하는 단계 - 상기 관통 홀은 상기 제1 유전체 층의 상부 표면에 근접한 상부 부분 및 상기 상부 부분 하위의 하부 부분을 가지며, 상기 관통홀의 상부 부분은 상기 관통 홀의 하부 부분 보다 더 넓음 -; 상기 관통 홀을 제1 물질로 채우는 단계 - 상기 제1 물질의 제1 부분은 상기 관통 홀의 상부 부분을 채우고, 상기 제1 물질의 제2 부분은 상기 관통 홀의 하부 부분을 채움 -: 상기 제1 물질의 제1 부분 및 제1 유전체 층의 높이를 감소하는 단계; 및 감소 후에, 상기 제1 유전체 층에 리세스를 형성하기 위해 상기 제1 물질의 제1 부분의 잔여 부분을 제거하는 단계 - 상기 제1 물질의 제2 부분이 상기 제거 후에 전도성 라인을 형성함 - 를 포함한다. 일 실시예에서, 개구를 채우는 단계는 원자 층 퇴적(ALD)을 사용하여 개구 내에 제2 물질을 포함하는 제1 서브 층을 퇴적하는 단계; 및 ALD 이외의 퇴적 방법을 사용하여 개구 내의 제1 서브 층 위에 제2 물질을 포함하는 제2 서브 층을 퇴적하는 단게를 포함한다. 일 실시예에서, 개구는 금속 캡보다 더 넓게 형성된다. 일 실시예에서, 제1 물질은 코발트이고, 제2 물질은 텅스텐이다.In one embodiment, a method of forming a semiconductor device includes forming a first dielectric layer over a substrate; using a first material to form a conductive line in the first dielectric layer, after forming the conductive line, there is a recess in the first dielectric layer proximate a top surface of the first dielectric layer distal from the substrate; the bottom of the recess exposes the upper surface of the conductive line; filling the recess in the first dielectric layer to form a metal cap using a second material different from the first material, the metal cap being wider than the conductive line; forming a second dielectric layer over the first dielectric layer; forming an opening in the second dielectric layer to expose the metal cap; and filling the opening with a second dielectric material to form the via. In one embodiment, forming the conductive line comprises forming a through hole in the first dielectric layer, the through hole having an upper portion proximate to an upper surface of the first dielectric layer and a lower portion below the upper portion , an upper portion of the through hole is wider than a lower portion of the through hole; filling the through hole with a first material, a first portion of the first material filling an upper portion of the through hole, and a second portion of the first material filling a lower portion of the through hole: the first material reducing the height of the first portion of and the first dielectric layer; and after reduction, removing a remaining portion of the first portion of the first material to form a recess in the first dielectric layer, wherein the second portion of the first material forms a conductive line after the removal. includes In one embodiment, filling the opening comprises depositing a first sub-layer comprising a second material within the opening using atomic layer deposition (ALD); and depositing a second sub-layer comprising a second material over the first sub-layer in the opening using a deposition method other than ALD. In one embodiment, the opening is formed wider than the metal cap. In one embodiment, the first material is cobalt and the second material is tungsten.

상기의 내용은, 기술 분야의 숙련된 자가 본 발명의 양상을 더 잘 이해할 수도 있도록 하는 여러가지 실시예의 피쳐를 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시예의 동일한 이점을 달성하기 위해 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 발명의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 발명의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.The foregoing outlines features of various embodiments that may enable those skilled in the art to better understand aspects of the invention. Those skilled in the art will recognize that they may readily use the present invention as a basis for designing or modifying other processes and structures for carrying out the same purposes and/or achieving the same advantages of the embodiments introduced herein. Should be. Moreover, those skilled in the art will also realize that such equivalent constructions do not depart from the spirit and scope of the present invention, and that they may make various changes, substitutions, and modifications herein without departing from the spirit and scope of the present invention. thing, you have to realize

실시예들Examples

실시예 1. 반도체 디바이스로서, Embodiment 1. A semiconductor device comprising:

기판 위의 제1 유전체 층 - 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 제1 측으로부터 상기 제1 측에 대향하는 상기 제1 유전체 층의 제2 측으로 연장되는 제1 유전체 물질을 포함함 -;a first dielectric layer over a substrate, the first dielectric layer extending from a first side of the first dielectric layer away from the substrate to a second side of the first dielectric layer opposite the first side comprising a dielectric material;

상기 제1 유전체 층 위의 제2 유전체 층;a second dielectric layer over the first dielectric layer;

상기 제1 유전체 층 내의 전도성 라인 - 상기 전도성 라인은 제1 전도성 물질을 포함하고, 상기 전도성 라인의 상부 표면은 상기 제1 유전체 층의 상부 표면보다 상기 기판에 더 근접함 -;a conductive line in the first dielectric layer, the conductive line comprising a first conductive material, the upper surface of the conductive line being closer to the substrate than the upper surface of the first dielectric layer;

상기 제1 유전체 층 내의 금속 캡 - 상기 금속 캡은 상기 전도성 라인 위에서 상기 전도성 라인에 물리적으로 연결되며, 상기 금속 캡은 상기 제1 전도성 물질과는 상이한 제2 전도성 물질을 포함함 -; 및a metal cap in the first dielectric layer, the metal cap physically connected over the conductive line to the conductive line, the metal cap comprising a second conductive material different from the first conductive material; and

제2 유전체 층 내에서 상기 금속 캡에 물리적으로 연결되는 비아a via physically connected to the metal cap in a second dielectric layer

를 포함하고, 상기 비아는 제2 전도성 물질을 포함하는 것인, 반도체 디바이스.wherein the via comprises a second conductive material.

실시예 2. 실시예 1에 있어서,Example 2. The method of Example 1,

상기 금속 캡의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이루는 것인, 반도체 디바이스. and a top surface of the metal cap is level with a top surface of the first dielectric layer.

실시예 3. 실시예 2에 있어서,Example 3. The method of Example 2,

상기 금속 캡은 전도성 라인보다 더 넓은 것인, 반도체 디바이스.wherein the metal cap is wider than the conductive line.

실시예 4. 실시예 3에 있어서,Example 4. The method of Example 3,

상기 금속 캡은 상기 전도성 라인의 상부 표면에 수직인 측벽을 갖는 것인, 반도체 디바이스.wherein the metal cap has a sidewall perpendicular to a top surface of the conductive line.

실시예 5. 실시예 3에 있어서,Example 5. The method of Example 3,

상기 금속 캡은 상기 전도성 라인의 상부 표면에 대해 경사지는 측벽을 갖는 것인, 반도체 디바이스.wherein the metal cap has a sidewall that slopes with respect to a top surface of the conductive line.

실시예 6. 실시예 3에 있어서,Example 6. The method of Example 3,

상기 제1 전도성 물질은 코발트이고, 제2 전도성 물질은 텅스텐인 것인, 반도체 디바이스.wherein the first conductive material is cobalt and the second conductive material is tungsten.

실시예 7. 실시예 3에 있어서,Example 7. The method of Example 3,

상기 비아는 상기 금속 캡보다 더 넓은 것인, 반도체 디바이스.and the via is wider than the metal cap.

실시예 8. 실시예 3에 있어서,Example 8. The method of Example 3,

상기 제1 유전체 층과 상기 제2 유전체 층 사이에 에칭 정지 층을 더 포함하며, 상기 비아는 상기 에칭 정지 층을 통해 연장되는 것인, 반도체 디바이스.and an etch stop layer between the first dielectric layer and the second dielectric layer, wherein the via extends through the etch stop layer.

실시예 9. 실시예 3에 있어서,Example 9. The method of Example 3,

상기 비아는 상기 제2 유전체 층과 물리적으로 접촉하는 것인, 반도체 디바이스.and the via is in physical contact with the second dielectric layer.

실시예 10. 실시예 9에 있어서,Example 10. The method of Example 9,

상기 전도성 라인과 상기 제1 유전체 층 사이에 장벽 층을 더 포함하는, 반도체 디바이스.and a barrier layer between the conductive line and the first dielectric layer.

실시예 11. 반도체 디바이스로서, Embodiment 11. A semiconductor device comprising:

기판;Board;

상기 기판 위의 제1 유전체 층 - 상기 제1 유전체 층은 단일 층임 -;a first dielectric layer over the substrate, the first dielectric layer being a single layer;

상기 제1 유전체 층 내의 전도성 피처(feature) - 상기 전도성 피처는 제1 전도성 물질을 포함하고, 상기 기판으로부터 먼 쪽의 상기 전도성 피처의 제1 표면은 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 제1 표면보다 상기 기판에 더 가까움 -;a conductive feature in said first dielectric layer, said conductive feature comprising a first conductive material, and wherein a first surface of said conductive feature distal from said substrate is of said first dielectric layer distal from said substrate. closer to the substrate than to the first surface;

상기 제1 유전체 층 및 상기 전도성 피처 위의 제2 유전체 층; 및a second dielectric layer over the first dielectric layer and the conductive feature; and

상부 부분 및 하부 부분을 갖는 전도성 플러그Conductive plug having an upper part and a lower part

를 포함하고, 상기 상부 부분 및 상기 하부 부분은 상기 제1 전도성 물질과는 다른 제2 전도성 물질을 포함하며, 상기 전도성 플러그의 상부 부분은 상기 제2 유전체 층 내에 배치되며, 상기 전도성 플러그의 하부 부분은 상기 제1 유전체 층 내로 연장되고 상기 전도성 피처에 물리적으로 연결되는 것인, 반도체 디바이스.wherein the upper portion and the lower portion comprise a second conductive material different from the first conductive material, wherein the upper portion of the conductive plug is disposed in the second dielectric layer, the lower portion of the conductive plug extends into the first dielectric layer and is physically coupled to the conductive feature.

실시예 12. 실시예 11에 있어서,Example 12. The method of Example 11,

상기 전도성 플러그의 하부 부분은 상기 전도성 피처의 폭보다 더 큰 폭을 갖는 것인, 반도체 디바이스.and the lower portion of the conductive plug has a width greater than a width of the conductive feature.

실시예 13. 실시예 12에 있어서,Example 13. The method of Example 12,

상기 전도성 플러그는 상기 제2 유전체 층과 물리적으로 접촉하는 것인, 반도체 디바이스.and the conductive plug is in physical contact with the second dielectric layer.

실시예 14. 실시예 13에 있어서,Example 14. The method of Example 13,

상기 전도성 피처와 제1 유전체 층 사이에 장벽 층을 더 포함하는, 반도체 디바이스.and a barrier layer between the conductive feature and the first dielectric layer.

실시예 15. 실시예 12에 있어서,Example 15. The method of Example 12,

상기 전도성 플러그의 상부 부분은 상기 전도성 플러그의 하부 부분의 제2 밀도보다 더 높은 제1 밀도를 갖는 것인, 반도체 디바이스.and the upper portion of the conductive plug has a first density that is higher than a second density of the lower portion of the conductive plug.

실시예 16. 반도체 디바이스를 형성하는 방법으로서,Example 16. A method of forming a semiconductor device, comprising:

기판 위에 제1 유전체 층을 형성하는 단계;forming a first dielectric layer over the substrate;

제1 물질을 사용하여 상기 제1 유전체 층 내에 전도성 라인을 형성하는 단계 - 상기 전도성 라인을 형성한 이후, 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 상부 표면에 근접한 상기 제1 유전체 층 내에 리세스가 있으며, 상기 리세스의 바닥은 전도성 라인의 상부 표면을 노출시킴 -;forming a conductive line in the first dielectric layer using a first material, after forming the conductive line in the first dielectric layer proximate a top surface of the first dielectric layer distal from the substrate there is a recess, the bottom of the recess exposing an upper surface of the conductive line;

상기 제1 물질과는 상이한 제2 물질을 사용하여, 상기 전도성 라인보다 더 넓은 금속 캡을 형성하기 위해 상기 제1 유전체 층 내의 상기 리세스를 채우는 단계;using a second material different from the first material to fill the recess in the first dielectric layer to form a metal cap wider than the conductive line;

상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;forming a second dielectric layer over the first dielectric layer;

상기 금속 캡을 노출시키기 위해 상기 제2 유전체 층 내에 개구를 형성하는 단계; 및forming an opening in the second dielectric layer to expose the metal cap; and

비아를 형성하기 위해 상기 제2 물질을 사용하여 상기 개구를 채우는 단계filling the opening with the second material to form a via;

를 포함하는, 반도체 디바이스를 형성하는 방법.A method of forming a semiconductor device comprising:

실시예 17. 실시예 16에 있어서,Example 17. The method of Example 16,

상기 전도성 라인을 형성하는 단계는,Forming the conductive line comprises:

상기 제1 유전체 층 내에 관통 홀을 형성하는 단계 - 상기 관통 홀은 상기 제1 유전체 층의 상부 표면에 근접한 상부 부분 및 상기 상부 부분 하위의 하부 부분을 가지며, 상기 관통 홀의 상부 부분은 상기 관통 홀의 하부 부분 보다 더 넓음 -; forming a through hole in the first dielectric layer, the through hole having an upper portion proximate to an upper surface of the first dielectric layer and a lower portion below the upper portion, the upper portion of the through hole being a lower portion of the through hole wider than part -;

상기 관통 홀을 상기 제1 물질로 채우는 단계 - 상기 제1 물질의 제1 부분은 상기 관통 홀의 상부 부분을 채우고, 상기 제1 물질의 제2 부분은 상기 관통 홀의 하부 부분을 채움 -: filling the through hole with the first material, wherein a first portion of the first material fills an upper portion of the through hole, and a second portion of the first material fills a lower portion of the through hole;

상기 제1 물질의 제1 부분 및 상기 제1 유전체 층의 높이를 감소시키는 단계; 및 reducing the height of the first portion of the first material and the first dielectric layer; and

상기 감소 후에, 상기 제1 유전체 층 내에 상기 리세스를 형성하기 위해 상기 제1 물질의 제1 부분의 잔여 부분을 제거하는 단계after the reduction, removing a remaining portion of the first portion of the first material to form the recess in the first dielectric layer;

를 포함하고, 상기 제1 물질의 제2 부분은 상기 제거 후에 상기 전도성 라인을 형성하는 것인, 반도체 디바이스를 형성하는 방법.wherein the second portion of the first material forms the conductive line after the removal.

실시예 18. 실시예 16에 있어서,Example 18. The method of Example 16,

상기 개구를 채우는 단계는,The step of filling the opening comprises:

원자 층 퇴적(atomic layer deposition; ALD)을 사용하여 상기 개구 내에 상기 제2 물질을 포함하는 제1 서브 층(sublayer)을 퇴적하는 단계; 및 depositing a first sublayer comprising the second material in the opening using atomic layer deposition (ALD); and

ALD 이외의 퇴적 방법을 사용하여 상기 개구 내의 상기 제1 서브 층 위에 상기 제2 물질을 포함하는 제2 서브 층을 퇴적하는 단계depositing a second sub-layer comprising the second material over the first sub-layer in the opening using a deposition method other than ALD;

를 포함하는 것인, 반도체 디바이스를 형성하는 방법.A method of forming a semiconductor device comprising:

실시예 19. 실시예 16에 있어서,Example 19. The method of Example 16,

상기 개구는 상기 금속 캡보다 더 넓게 형성되는 것인, 반도체 디바이스를 형성하는 방법.and the opening is formed wider than the metal cap.

실시예 20. 실시예 16에 있어서,Example 20. The method of Example 16,

상기 제1 물질은 코발트이고, 상기 제2 물질은 텅스텐인 것인, 반도체 디바이스를 형성하는 방법.wherein the first material is cobalt and the second material is tungsten.

Claims (10)

반도체 디바이스로서,
기판 위의 제1 유전체 층 - 상기 제1 유전체 층은 단일 층이고, 상기 제1 유전체 층은 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 제1 측으로부터 상기 제1 측에 대향하는 상기 제1 유전체 층의 제2 측으로 연장되는 제1 유전체 물질을 포함함 - ;
상기 제1 유전체 층 위의 제2 유전체 층;
상기 제1 유전체 층 내의 전도성 라인 - 상기 전도성 라인은 제1 전도성 물질을 포함하고, 상기 전도성 라인의 상부 표면은 상기 제1 유전체 층의 상부 표면보다 상기 기판에 더 근접함 - ;
상기 전도성 라인 및 상기 제1 유전체 층 사이의 장벽 층;
상기 제1 유전체 층 내의 금속 캡 - 상기 금속 캡은 상기 전도성 라인 위에서 상기 전도성 라인에 물리적으로 연결되며, 상기 금속 캡은 상기 제1 전도성 물질과는 상이한 제2 전도성 물질을 포함하고, 상기 금속 캡의 상부 표면은 상기 제1 유전체 층의 상부 표면과 수평을 이루고, 상기 금속 캡은 상기 전도성 라인 및 상기 장벽 층 위에 놓이며, 상기 장벽 층을 넘어 상기 제1 유전체 층 내로 측방향으로 연장됨 - ; 및
제2 유전체 층 내에서 상기 금속 캡에 물리적으로 연결되는 비아
를 포함하고,
상기 비아는 제2 전도성 물질을 포함하는 것인, 반도체 디바이스.A semiconductor device comprising:
a first dielectric layer over a substrate, wherein the first dielectric layer is a single layer, the first dielectric layer being from a first side of the first dielectric layer away from the substrate to the first opposite to the first side a first dielectric material extending to a second side of the dielectric layer;
a second dielectric layer over the first dielectric layer;
a conductive line in the first dielectric layer, the conductive line comprising a first conductive material, wherein an upper surface of the conductive line is closer to the substrate than an upper surface of the first dielectric layer;
a barrier layer between the conductive line and the first dielectric layer;
a metal cap in the first dielectric layer, wherein the metal cap is physically connected to the conductive line over the conductive line, the metal cap comprising a second conductive material different from the first conductive material; an upper surface leveling with an upper surface of the first dielectric layer, the metal cap overlying the conductive line and the barrier layer, and extending laterally beyond the barrier layer into the first dielectric layer; and
a via physically connected to the metal cap in a second dielectric layer
including,
and the via comprises a second conductive material. 삭제delete 삭제delete 제1항에 있어서,
상기 금속 캡은 상기 전도성 라인의 상부 표면에 수직인 측벽을 갖는 것인, 반도체 디바이스.According to claim 1,
wherein the metal cap has a sidewall perpendicular to a top surface of the conductive line. 제1항에 있어서,
상기 금속 캡은 상기 전도성 라인의 상부 표면에 대해 경사지는 측벽을 갖는 것인, 반도체 디바이스.According to claim 1,
wherein the metal cap has a sidewall that slopes with respect to a top surface of the conductive line. 제1항에 있어서,
상기 제1 유전체 층과 상기 제2 유전체 층 사이에 에칭 정지 층을 더 포함하며, 상기 비아는 상기 에칭 정지 층을 통해 연장되는 것인, 반도체 디바이스.According to claim 1,
and an etch stop layer between the first dielectric layer and the second dielectric layer, wherein the via extends through the etch stop layer. 제1항에 있어서,
상기 비아는 상기 제2 유전체 층과 물리적으로 접촉하는 것인, 반도체 디바이스.According to claim 1,
and the via is in physical contact with the second dielectric layer. 반도체 디바이스로서,
기판;
상기 기판 위의 제1 유전체 층 - 상기 제1 유전체 층은 단일 층임 - ;
상기 제1 유전체 층 내의 전도성 피처(feature) - 상기 전도성 피처는 제1 전도성 물질을 포함하고, 상기 기판으로부터 먼 쪽의 상기 전도성 피처의 제1 표면은 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 제1 표면보다 상기 기판에 더 가까움 - ;
상기 제1 유전체 층 및 상기 전도성 피처 위의 제2 유전체 층; 및
상부 부분 및 하부 부분을 갖는 전도성 플러그
를 포함하고,
상기 상부 부분 및 상기 하부 부분은 상기 제1 전도성 물질과는 다른 제2 전도성 물질을 포함하며, 상기 전도성 플러그의 상부 부분은 상기 제2 유전체 층 내에 배치되며, 상기 전도성 플러그의 하부 부분은 상기 제1 유전체 층 내로 연장되고 상기 전도성 피처에 물리적으로 연결되고,
상기 제2 전도성 물질은 상기 기판으로부터 먼 쪽의 상기 상부 부분의 상부 표면으로부터 상기 전도성 피처에 접촉하는 상기 하부 부분의 하부 표면으로 인터페이스(interface) 없이 연속적으로 연장되는 것인, 반도체 디바이스.A semiconductor device comprising:
Board;
a first dielectric layer over the substrate, the first dielectric layer being a single layer;
a conductive feature in the first dielectric layer, the conductive feature comprising a first conductive material, and a first surface of the conductive feature distal from the substrate is a surface of the first dielectric layer distal from the substrate. closer to the substrate than to the first surface;
a second dielectric layer over the first dielectric layer and the conductive feature; and
Conductive plug having an upper part and a lower part
including,
the upper portion and the lower portion include a second conductive material different from the first conductive material, wherein an upper portion of the conductive plug is disposed in the second dielectric layer, and the lower portion of the conductive plug comprises the first conductive material. extending into the dielectric layer and physically connected to the conductive feature;
and the second conductive material extends continuously without an interface from an upper surface of the upper portion distal from the substrate to a lower surface of the lower portion contacting the conductive feature. 반도체 디바이스를 형성하는 방법으로서,
기판 위에 제1 유전체 층을 형성하는 단계 - 상기 제1 유전체 층은 단일 층임 - ;
상기 제1 유전체 층 내에 관통 홀을 형성하는 단계 - 상기 관통 홀은 상기 제1 유전체 층의 상부 표면에 근접한 상부 부분 및 상기 상부 부분 하위의 하부 부분을 가지며, 상기 관통 홀의 상부 부분은 상기 관통 홀의 하부 부분 보다 더 넓음 - ;
제1 물질을 사용하여 상기 제1 유전체 층 내에 전도성 라인을 형성하는 단계 - 상기 전도성 라인을 형성한 이후, 상기 기판으로부터 먼 쪽의 상기 제1 유전체 층의 상부 표면에 근접한 상기 제1 유전체 층 내에 리세스가 있으며, 상기 리세스의 바닥은 전도성 라인의 상부 표면을 노출시킴 - ;
상기 제1 물질과는 상이한 제2 물질을 사용하여, 상기 전도성 라인보다 더 넓은 금속 캡을 형성하기 위해 상기 제1 유전체 층 내의 상기 리세스를 채우는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 금속 캡을 노출시키기 위해 상기 제2 유전체 층 내에 개구를 형성하는 단계; 및
비아를 형성하기 위해 상기 제2 물질을 사용하여 상기 개구를 채우는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.A method of forming a semiconductor device, comprising:
forming a first dielectric layer over a substrate, wherein the first dielectric layer is a single layer;
forming a through hole in the first dielectric layer, the through hole having an upper portion proximate to an upper surface of the first dielectric layer and a lower portion below the upper portion, the upper portion of the through hole being a lower portion of the through hole wider than part - ;
using a first material to form a conductive line in the first dielectric layer, after forming the conductive line, in the first dielectric layer proximate the top surface of the first dielectric layer distal from the substrate. there is a recess, the bottom of the recess exposing an upper surface of the conductive line;
using a second material different from the first material to fill the recess in the first dielectric layer to form a metal cap wider than the conductive line;
forming a second dielectric layer over the first dielectric layer;
forming an opening in the second dielectric layer to expose the metal cap; and
filling the opening with the second material to form a via;
A method of forming a semiconductor device comprising: 제9항에 있어서,
상기 전도성 라인을 형성하는 단계는,
상기 관통 홀을 상기 제1 물질로 채우는 단계 - 상기 제1 물질의 제1 부분은 상기 관통 홀의 상부 부분을 채우고, 상기 제1 물질의 제2 부분은 상기 관통 홀의 하부 부분을 채움 - ;
상기 제1 물질의 제1 부분 및 상기 제1 유전체 층의 높이를 감소시키는 단계; 및
상기 감소 후에, 상기 제1 유전체 층 내에 상기 리세스를 형성하기 위해 상기 제1 물질의 제1 부분의 잔여 부분을 제거하는 단계
를 포함하고,
상기 제1 물질의 제2 부분은 상기 제거 후에 상기 전도성 라인을 형성하는 것인, 반도체 디바이스를 형성하는 방법.10. The method of claim 9,
Forming the conductive line comprises:
filling the through hole with the first material, a first portion of the first material filling an upper portion of the through hole, and a second portion of the first material filling a lower portion of the through hole;
reducing the height of the first portion of the first material and the first dielectric layer; and
after the reduction, removing a remaining portion of the first portion of the first material to form the recess in the first dielectric layer;
including,
and the second portion of the first material forms the conductive line after the removal.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110207239A1 (en) 2008-10-27 2011-08-25 Nxp B.V. Bicompatible electrodes
US20130270703A1 (en) 2011-12-21 2013-10-17 Daniel J. Zierath Electroless filled conductive structures
US20160218035A1 (en) * 2014-03-21 2016-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US20170256495A1 (en) * 2016-03-04 2017-09-07 International Business Machines Corporation Hybrid metal interconnects with a bamboo grain microstructure
US20170256488A1 (en) * 2014-10-24 2017-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437540B2 (en) * 2014-09-12 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Additional etching to increase via contact area

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110207239A1 (en) 2008-10-27 2011-08-25 Nxp B.V. Bicompatible electrodes
US20130270703A1 (en) 2011-12-21 2013-10-17 Daniel J. Zierath Electroless filled conductive structures
US20160218035A1 (en) * 2014-03-21 2016-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US20170256488A1 (en) * 2014-10-24 2017-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
US20170256495A1 (en) * 2016-03-04 2017-09-07 International Business Machines Corporation Hybrid metal interconnects with a bamboo grain microstructure

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