KR102353421B1 - 판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리 - Google Patents

판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리 Download PDF

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Abstract

판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 것을 특징으로 한다.

Description

판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMORY FOR MITIGATING CELL-TO CELL INTERFERENCE DURING READ OPERATION}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 판독 동작 시 셀간 간섭을 완화하는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 패스 전압(Vread)에 의한 간섭 현상으로, 선택된 메모리 셀의 문턱 전압(Vth)이 영향을 받는 문제점이 발생될 수 있다.
이에, 셀간 간섭으로 인한 문제점을 해결하기 위한 기술이 요구된다.
일 실시예들은 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 패스 전압에 의한 셀간 간섭 현상을 완화하기 위하여, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압들을 비선택된 인접 메모리 셀들에 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안된다.
다른 일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안된다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은, 상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가되는 패스 전압의 값은, 상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 단계; 및 상기 선택된 메모리 셀에 검증 전압을 인가하는 단계를 포함한다.
일측에 따르면, 상기 비대칭적인 패스 전압들을 각각 인가하는 단계는, 상기 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계; 및 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 단계를 포함할 수 있다.
다른 일측에 따르면, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계는, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 단계는, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은, 상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계; 및 상기 선택된 메모리 셀에 검증 전압을 인가하는 단계를 포함한다.
일측에 따르면, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계는, 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계인 것을 특징으로 할 수 있다.
일 실시예들은 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압들을 비선택된 인접 메모리 셀들에 각각 인가함으로써, 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 패스 전압에 의한 셀간 간섭 현상을 완화하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안될 수 있다.
다른 일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안될 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다.
도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 그래프이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이고, 도 4a 내지 4c는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 그래프이다.
도 3 및 4a 내지 4c를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 채널층(310), 복수의 전극층들(320) 및 적어도 하나의 전하 저장막(330)을 포함할 수 있다.
적어도 하나의 채널층(310)은 기판(미도시) 상 일 방향(예컨대, 도 2에서의 Z축 방향)으로 연장 형성된다. 이 때, 적어도 하나의 채널층(310)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 적어도 하나의 채널층(310)은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(310)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
복수의 전극층들(320)은, 적어도 하나의 채널층(310)에 대해 수직 방향으로 적층되며, 일 방향과 직교하는 다른 방향(예컨대, 도 2에서의 Y축 방향)으로 연장 형성된다. 복수의 전극층들(320)은 적어도 하나의 전하 저장막(330)이 구현하는 복수의 메모리 셀들(331, 332, 333, 334, 335)로 전압을 인가할 수 있도록 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 형성될 수 있다.
여기서, 복수의 전극층들(320) 사이에는, 복수의 절연층들(미도시)이 개재될 수 있다. 복수의 절연층들 각각은 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다.
적어도 하나의 전하 저장막(330)은 적어도 하나의 채널층(#10)을 둘러싸며 적어도 하나의 채널층(310)과 복수의 전극층들(320) 사이에 일 방향(예컨대, 도 2에서의 Z축 방향)으로 개재된 채, 복수의 전극층들(320)과 맞닿는 영역들로 복수의 메모리 셀들(331, 332, 333, 334, 335)을 구현하여 데이터 저장소로 사용된다. 이하, 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들(331, 332, 333, 334, 335)을 각각 구성하는 적어도 하나의 전하 저장막(330)의 영역들 각각이 전하를 포집, 저장하는 것으로 이진 데이터의 값을 나타내는 것을 의미한다.
예를 들어, 적어도 하나의 전하 저장막(330)은 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있으며, 이하 적어도 하나의 전하 저장막(330)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 복수의 전극층들(320)의 상하부를 덮는 수평 요소도 더 포함할 수 있다.
이러한 구조를 갖는 3차원 플래시 메모리(300)에서는, 선택된 메모리 셀(333)에 대한 판독 동작 시, 비선택된 메모리 셀들(331, 332, 334, 335) 중 선택된 메모리 셀(333)의 상하부에 인접한 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들(Vread1, Vread2)에 의한 간섭 현상으로 선택된 메모리 셀의 문턱 전압(Vth)이 영향을 받는 문제점이 발생될 수 있다. 이하, 비선택된 인접 메모리 셀들(332, 334)에 각각 패스 전압들(Vread1, Vread2)이 인가된다는 것은, 복수의 전극층들(320) 중 비선택된 인접 메모리 셀들(332, 334)에 대응하는 전극층들에 각각 패스 전압들(Vread1, Vread2)이 인가되는 것을 의미한다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(300)는 이와 같은 문제점을 해결하기 위하여, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들에 의한 간섭 현상을 해결하기 위하여, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들의 값을 조절하는 것을 특징으로 한다.
보다 상세하게, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 메모리 셀들(331, 332, 333, 334, 335) 중 선택된 메모리 셀(333)에 대한 판독 동작을 수행할 때, 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)과 상이한 값의 패스 전압들(Vread1, Vread2)을 비선택된 인접 메모리 셀들(332, 334)에 각각 인가함으로써, 선택된 메모리 셀(333)의 하부에 위치하는 비선택된 인접 메모리 셀(332)에서의 전기장을 저하시키거나, 선택된 메모리 셀(333)의 하부에 위치하는 비선택된 인접 메모리 셀(333)에서의 이동성 저하를 완화시켜, 비선택된 인접 메모리 셀들(332, 334)로부터의 간섭 현상을 해결할 수 있다.
이 때, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들(Vread1, Vread2)은, 비대칭적이거나 대칭적일 수 있다. 이하, 패스 전압들(Vread1, Vread2)이 비대칭적이라는 것은, 선택된 메모리 셀(333)의 하부에 위치하는 비선택된 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)과 선택된 메모리 셀(333)의 상부에 위치하는 비선택된 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)이 서로 상이한 값을 갖는 것을 의미하며, 패스 전압들(Vread1, Vread2)이 대칭적이라는 것은, 선택된 메모리 셀(333)의 하부에 위치하는 비선택된 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)과 선택된 메모리 셀(333)의 상부에 위치하는 비선택된 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)이 동일한 값을 갖는 것을 의미한다.
먼저, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들(Vread1, Vread2)이 비대칭적인 경우(선택된 메모리 셀(333)에 대한 판독 동작을 수행할 때, 비선택된 인접 메모리 셀들(332, 334)에 비대칭적인 패스 전압들(Vread1, Vread2)을 각각 인가하는 경우)를 설명하면, 3차원 플래시 메모리(300)는, 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1, Vread2)을 비선택된 인접 메모리 셀들(332, 334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 비선택된 나머지 메모리 셀들(332, 334)에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들(332, 334) 중 나머지 비선택된 인접 메모리 셀에 인가할 수 있다.
이 때, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들(Vread1, Vread2)은, 선택된 메모리 셀(333) 및 비선택된 인접 메모리 셀들(332, 334) 각각의 프로그램 상태에 따른 선택된 메모리 셀(333)의 문턱 전압에 기초하여 결정될 수 있다.
예를 들어, 아래의 표 1과 같이 비선택된 상부 인접 메모리 셀(334)이 소거 상태이고 비선택된 하부 인접 메모리 셀(332)이 프로그램 상태인 경우(패턴 B, F), 비선택된 하부 인접 메모리 셀(332)에서의 전기장으로 인한 간섭이 선택된 메모리 셀(333)에 크게 발생될 수 있기 때문에, 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)의 값은 비선택된 하부 인접 메모리 셀(332)에서의 전기장을 저하시키기 위하여, 도 4a와 같이 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값(410)으로 결정될 수 있다. 또한, 예시처럼 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1)이 비선택된 하부 인접 메모리 셀(332)에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)은 도 4a와 같이 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 낮은 값(420)으로 결정될 수 있다.
구분 비선택된 상부 인접 메모리 셀 선택된 메모리 셀 비선택된 하부 인접 메모리 셀
패턴 A 소거 상태 소거 상태 소거 상태
패턴 B 소거 상태 소거 상태 프로그램 상태
패턴 C 프로그램 상태 소거 상태 소거 상태
패턴 D 프로그램 상태 소거 상태 프로그램 상태
패턴 E 소거 상태 프로그램 상태 소거 상태
패턴 F 소거 상태 프로그램 상태 프로그램 상태
패턴 G 프로그램 상태 프로그램 상태 소거 상태
패턴 H 프로그램 상태 프로그램 상태 프로그램 상태
다른 예를 들면, 위의 표 1과 같이 비선택된 상부 인접 메모리 셀(334)이 프로그램 상태이고 비선택된 하부 인접 메모리 셀(332)이 소거 상태인 경우(패턴 C, G), 비선택된 상부 인접 메모리 셀(334)에서의 이동성 저하로 인한 간섭이 선택된 메모리 셀(333)에 크게 발생될 수 있기 때문에, 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)의 값은 비선택된 상부 인접 메모리 셀(334)에서의 이동성 저하를 완화시키기 위하여, 도 4b와 같이 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값(430)으로 결정될 수 있다. 또한, 예시처럼 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread2)이 비선택된 상부 인접 메모리 셀(334)에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)은 도 4b와 같이 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 낮은 값(440)으로 결정될 수 있다.
설명된 예시들은 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1, Vread2)을 비선택된 인접 메모리 셀들(332, 334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 비선택된 나머지 메모리 셀들(332, 334)에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들(332, 334) 중 나머지 비선택된 인접 메모리 셀에 인가하는 방식(비대칭 인가 방식)으로 일반화됨으로써, 위의 표 1에서의 패턴 A, E의 경우까지 적용 가능하게 될 수 있어, 결국, 비대칭 인가 방식은 패턴 A, B, C, E, G, F에 모두 적용 가능하게 될 수 있다.
또한, 설명된 예시들에서 비선택된 인접 메모리 셀들(332, 334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가되는 높은 값의 패스 전압과 패스 전압(Vread3)의 차이 및 비선택된 인접 메모리 셀들(332, 334) 중 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압과 패스 전압(Vread3)의 차이인, △V는 패스 전압(Vread3) 대비 1.5V의 값인 것으로 실험적으로 결정될 수 있다. 이에, 통상의 패스 전압(Vread3)이 6V인 것을 감안하면, 도 4a에서 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)의 값은 7.5V이고, 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)의 값은 4.5V일 수 있다. 마찬가지로, 도 4b에서 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)의 값은 4.5V이고, 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)의 값은 7.5V일 수 있다
다음으로, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압들(Vread1, Vread2)이 대칭적인 경우(선택된 메모리 셀(333)에 대한 판독 동작을 수행할 때, 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)과 상이한 값의 패스 전압(Vread1=Vread2)을 비선택된 인접 메모리 셀들(332, 334)에 대칭적으로 각각 인가하는 경우)를 설명하면, 3차원 플래시 메모리(300)는, 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1)을 비선택된 인접 메모리 셀들(332, 334) 중 비선택된 하부 인접 메모리 셀(332)에 인가하고, 마찬가지로 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread2)을 비선택된 상부 인접 메모리 셀(334)에 인가할 수 있다.
여기서, 비선택된 인접 메모리 셀들(332, 334)에 대칭적으로 인가되는 패스 전압(Vread1, Vread2)은, 선택된 메모리 셀(333) 및 비선택된 인접 메모리 셀들(332, 334) 각각의 프로그램 상태에 따른 선택된 메모리 셀(333)의 문턱 전압에 기초하여 결정될 수 있다.
예를 들어, 위의 표 1과 같이 비선택된 상부 인접 메모리 셀(334) 및 비선택된 하부 인접 메모리 셀(332) 모두가 프로그램 상태인 경우, 비선택된 하부 인접 메모리 셀(332)에서의 전기장으로 인한 간섭이 선택된 메모리 셀(333)에 크게 발생되는 동시에 비선택된 상부 인접 메모리 셀(334)에서의 이동성 저하로 인한 간섭이 선택된 메모리 셀(333)에 크게 발생될 수 있기 때문에, 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)의 값 및 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)의 값 모두는, 비선택된 하부 인접 메모리 셀(332)에서의 전기장을 저하시키는 동시에 비선택된 상부 인접 메모리 셀(334)에서의 이동성 저하를 완화시키기 위하여, 도 4c와 같이 비선택된 나머지 메모리 셀들(331, 335)에 인가되는 패스 전압(Vread3)보다 높은 값(450)으로 각각 결정될 수 있다.
이에, 설명된 예시는 위의 표 1에서의 패턴 D, H의 경우에 적용 가능할 수 있으며, 비선택된 인접 메모리 셀들(332, 334)에 각각 인가되는 패스 전압(Vread1, Vread2)과 패스 전압(Vread3)의 차이인, △V는 패스 전압(Vread3) 대비 1.5V의 값인 것으로 실험적으로 결정될 수 있다. 이에, 통상의 패스 전압(Vread3)이 6V인 것을 감안하면, 도 4c에서 비선택된 하부 인접 메모리 셀(332)에 인가되는 패스 전압(Vread1)의 값 및 비선택된 상부 인접 메모리 셀(334)에 인가되는 패스 전압(Vread2)의 값은 동일하게 7.5V 일 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다. 이하, 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법의 수행 주체는, 도 3 내지 4c를 참조하여 설명된 구조의 3차원 플래시 메모리일 수 있다.
단계(S510)에서 3차원 플래시 메모리는, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압을 각각 인가할 수 있다.
보다 상세하게, 단계(S510)에서 3차원 플래시 메모리는, 비선택된 메모리 셀들 중 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가한 뒤, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들 중 나머지 인접 메모리 셀에 인가할 수 있다.
여기서, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것은, 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위한 것일 수 있다. 또한, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 나머지 인접 메모리 셀에 인가하는 것은, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위한 것일 수 있다.
이와 같이 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은, 선택된 메모리 셀 및 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다.
그 후, 단계(S520)에서 3차원 플래시 메모리는, 선택된 메모리 셀에 검증 전압(Vverify)을 인가할 수 있다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다. 이하, 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법의 수행 주체는, 도 3 내지 4c를 참조하여 설명된 구조의 3차원 플래시 메모리일 수 있다.
단계(S610)에서 3차원 플래시 메모리는, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가할 수 있다.
보다 상세하게, 단계(S610)에서 3차원 플래시 메모리는, 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가할 수 있다.
이와 같이 어느 하나의 비선택된 인접 메모리 셀 및 나머지 비선택된 인접 메모리 셀에 각각 인가되는 패스 전압의 값은, 선택된 메모리 셀 및 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다.
그 후, 단계(S620)에서 3차원 플래시 메모리는, 선택된 메모리 셀에 검증 전압(Vverify)을 인가할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막
    을 포함하고,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 전압에 의한 셀간 간섭 현상을 완화하기 위하여, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들에만 비대칭적인 패스 전압들을 각각 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막
    을 포함하고,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제2항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제2항에 있어서,
    상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은,
    상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 삭제
  7. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막
    을 포함하고,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가되는 패스 전압의 값은,
    상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 전압에 의한 셀간 간섭 현상을 완화하기 위하여, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들에만 비대칭적인 패스 전압들을 각각 인가하는 단계; 및
    상기 선택된 메모리 셀에 검증 전압을 인가하는 단계
    를 포함하는 3차원 플래시 메모리의 판독 동작 방법.
  10. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 단계; 및
    상기 선택된 메모리 셀에 검증 전압을 인가하는 단계
    를 포함하고,
    상기 비대칭적인 패스 전압들을 각각 인가하는 단계는,
    상기 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계; 및
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 단계
    를 포함하는 3차원 플래시 메모리의 판독 동작 방법.
  11. 제10항에 있어서,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계는,
    상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.
  12. 제10항에 있어서,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 단계는,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.
  13. 제10항에 있어서,
    상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은,
    상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.
  14. 삭제
  15. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계; 및
    상기 선택된 메모리 셀에 검증 전압을 인가하는 단계
    를 포함하고,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계는,
    상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.
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