KR102346086B1 - 보상용 박막 트랜지스터를 구비한 액정 표시장치 - Google Patents

보상용 박막 트랜지스터를 구비한 액정 표시장치 Download PDF

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Abstract

본 발명은 고 개구율과 화질불량을 개선할 수 있는 액정 표시장치에 관한 것으로, 서로 교차하는 복수의 데이터 라인들 및 게이트 라인들, 제 1 전극들, 적어도 하나의 제 2 전극, 및 반도체 층을 포함한다. 복수의 게이트 라인들 각각은 복수의 데이터 라인들과 교차하도록 배치되며, 지그재그 패턴을 갖는다. 제 1 전극들은 상기 데이터 라인들 사이에 각각 배치된다. 제 2 전극은 상기 제 1 전극들과 전계를 형성하도록 기준전압이 공급받는다. 반도체 층은 상기 데이터 라인에 접속되는 제 1 영역과, 상기 게이트 라인과 2개의 위치에서 중첩되며, 제 1 연결부에 의해 상기 제 1 영역과 연결되며, 상기 게이트 라인과 제 1 위치에서 중첩되는 제 2 영역과, 상기 게이트 라인과 제 2 위치에서 중첩되고, 제 2 연결부에 의해 상기 제 2 영역과 연결되는 제 3 영역과, 상기 제 1 전극에 접속되고, 제 3 연결부에 의해 상기 제 3 영역에 연결되는 제 4 영역을 포함한다.

Description

보상용 박막 트랜지스터를 구비한 액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE HAVING A COMPENSTING THIN FILM TRANSISTOR}
본 발명은 보상용 박막 트랜지스터를 구비한 액정 표시장치에 관한 것으로, 특히 화질 및 개구율을 향상시킬 수 있는 화소 구조를 갖는 액정 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.
평판 표시장치를 구성하는 표시패널은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정 표시장치는 상하부 기판들에 대향 배치된 화소전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정 표시장치는 하부 기판에 평행하게 배치된 화소전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정 표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정 표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상·하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율 저하의 원인이 된다.
이러한 IPS 모드의 액정 표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정 표시장치가 제안되었다. FFS 타입의 액정 표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소전극을 구비하고, 그 공통전극과 화소전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 공통전극과 화소전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상·하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정 표시장치를 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 도시한 평면도이고, 도 2는 도 1의 I-I' 라인을 따라 취한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제 2 패시베이션막(PAS2)을 사이에 두고 형성된 화소전극(Px)과 공통전극(COM)을 구비한다. 화소전극(Px)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.
공통전극(COM)은 게이트 라인과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소 신호가 화소전극(Px)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 라인(GL)에서 연장된 게이트 전극(G), 데이터 라인(DL)에서 연장된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(Px)에 접속된 드레인 전극(D), 게이트 절연막(GI) 상에 배치되어 게이트 전극(G)과 중첩되며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 채널(A)을 포함한다.
반도체 채널(A)을 포함하는 반도체 층(SE)은 반도체 채널(A) 양측에 배치되는 소스영역(SA) 및 드레인 영역(DA)을 포함한다. 반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질로 형성된다. 반도체 채널(A)은 게이트 전극(G)과 중첩되도록 형성된다. 반도체 층(SE)의 소스영역(SA)과 드레인 영역(DA)은 플라즈마 처리로 도체화되어 반도체 층(SE)을 커버하는 게이트 절연막(GI)과 게이트 절연막(GI) 상의 게이트 라인(GL) 및 게이트 전극(G)을 커버하는 층간 절연막(INS)을 관통하는 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접속된다. 따라서, 다결정 실리콘으로 이루어지는 반도체 층(SE)은 소스 전극(S)에 접속된 소스 영역(SA), 드레인 전극(D)과 접속된 드레인 영역(DA), 및 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩된 반도체 채널(A)로 구분된다.
프린지 필드 스위칭 방식은 화소전극(Px)과 공통전극(COM)이 중첩되는 구조를 갖는다. 이 중첩 영역에서 보조 용량이 형성된다. 프린지 필드를 구성하고, 보조 용량을 충분히 확보하기 위해서는 고 용량의 박막 트랜지스터를 필요로 한다. 따라서, 프린지 필드 방식에서는 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터를 사용하는 것이 바람직하다.
도 2를 더 참조하여, 탑 게이트 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 구조를 설명한다. 기판(SUB) 상에 소스영역(S), 반도체 채널(A) 및 드레인 영역(D)을 갖는 반도체 층(SE)이 먼저 형성된다. 반도체 층 상에는 게이트 절연막(GI)이 전면 도포된다. 게이트 절연막(GI) 상에는 반도체 층(SE)의 중앙부인 반도체 채널(A)과 중첩되는 게이트 전극(G)이 형성된다.
게이트 전극(G) 상에는 기판(SUB) 전체를 덮는 층간 절연막(INS)이 도포된다. 층간 절연막(INS) 및 게이트 절연막(GI)에는 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 노출시키는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스 콘택홀(SH)을 통해 소스 영역(SA)에 접속되는 소스 전극(S) 및 드레인 콘택홀(DH)을 통해 드레인 영역(DA)에 접속되는 드레인 전극(D)이 형성된다.
이와 같이 형성된 탑 게이트 형 박막 트랜지스터(T)가 형성된 기판(SUB) 상 전체 면에는 제 1 패시베이션막(PAS1)이 도포된다. 그리고 제 1 패시베이션막(PAS1)을 관통하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다.
화소전극(Px)은 제 1 패시베이션막(PAS1) 상에 형성된 화소 콘택홀(PH)을 통해 드레인 전극(D)에 접속된다. 한편, 공통전극(COM)은 화소전극(Px)을 덮는 제 2 패시베이션막(PAS2)을 사이에 두고 화소전극(Px)과 중첩되게 형성된다. 화소전극(Px)과 공통전극(COM)에 화소 신호와 공통전압(또는 기준 전압)이 인가되면 이들 사이에 프린지 필드형 전계가 형성된다. 또한, 화소전극(Px)과 공통전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지므로 화소 데이터에 따른 계조를 구현할 수 있다.
다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터는 그 특성상 오프 전류(Off-Current) 특성이 열화되는 문제점이 있다. 따라서, 구동 박막 트랜지스터의 열화된 오프 특성을 보상하기 위해서는 보상용 박막 트랜지스터가 필요하다.
이하, 도 3을 참조하여, 보상용 박막 트랜지스터를 더 구비한 액정 표시장치의 경우를 설명한다. 도 3은 종래 기술에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 3은 보상 박막 트랜지스터를 포함하면서, 300PPI 이하의 저 해상도 액정 표시장치를 구현하기 위한 박막 트랜지스터 기판을 나타내는 도면이다.
도 3에 도시된 박막 트랜지스터 기판에서, 하부 기판(SUB) 상에서 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)에 의해 화소 영역이 정의된다. 화소 영역에는 프린지 필드를 형성하도록 제 2 패시베이션막(PAS2)을 사이에 두고 형성된 화소전극(Px)과 공통전극(COM)이 배치된다. 화소전극(Px)은 화소 영역에 대응하는 형상을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.
각 화소 영역에는 구동 박막 트랜지스터(T1)가 하나씩 배치된다. 또한, 구동 박막 트랜지스터(T1)에는 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터(T2)가 배치된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결된다.
이하, 직렬로 연결된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판의 구조에 대해 보다 구체적으로 설명하기로 한다. 기판(SUB) 상에는 가로 방향으로 배열되는 게이트 라인(GL)들과 세로 방향으로 배열되는 데이터 라인(DL)들의 교차 구조에 의해 매트릭스 방식의 화소 영역이 정의된다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 게이트 라인(GL)에서 화소 영역 쪽으로 연장된다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 데이터 라인(DL)으로부터 화소 영역 쪽으로 연장된다. 구동 박막 트랜지스터(T1)의 반도체 층(SE)은 반도체 채널(A1)과, 반도체 채널(A1)을 사이에 두고 플라즈마 처리에 의해 각각 도체화된 소스영역(SA1) 및 드레인 전극(D1)을 포함한다.
구동 박막 트랜지스터(T1)의 반도체 층(SE)은 소스 전극(S1) 및 게이트 전극(G1)과 중첩되도록 연장된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 별도로 형성되지 않고, 반도체 채널(A1)로부터 연장된 영역을 드레인 전극(D1)으로 이용한다.
보상 박막 트랜지스터(T2)의 게이트 전극(G2)은 별도로 형성하지 않고, 게이트 라인(DL)의 일부분을 게이트 전극(G2)으로 이용한다. 보상 박막 트랜지스터(T2)의 소스 전극(S2) 또한 별도로 형성하지 않고, 반도체 층(SE)의 드레인 전극(D1)을 소스 전극(S2)으로 이용한다. 즉, 게이트 전극(G1)과 게이트 라인(GL) 사이에 배치된 반도체 층(SE)의 영역은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)으로서 작용할 뿐 아니라 보상 박막 트랜지스터(T2)의 소스 전극(S2)으로서도 작용한다. 보상 박막 트랜지스터(T2)의 반도체 채널(A2)은 소스전극(S2)으로부터 연장되어 게이트 라인(GL)의 게이트 전극(G2)과 중첩되는 반도체 층(SE)의 영역이다. 보상 박막 트랜지스터(T2)의 드레인 전극(D2)은 반도체 층(SE)의 반도체 채널(A2)로부터 연장되는 드레인 영역(DA2)에 접속된다.
구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 직렬로 연결하기 위해서, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 해당 화소의 아래에 배치된 화소 영역으로 돌출된 구조를 갖는다. 그리고, 반도체 층(SE)은 아래 화소 영역에서 시작하여 게이트 라인(GL)과 중첩하도록 연장되어 해당 화소 영역 내에 배치된다. 보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 콘택홀(PH)을 통해 화소 영역 내에 형성된 화소전극(Px)에 연결된다.
화소전극(Px)은 보호막을 사이에 두고 공통전극(COM)과 중첩하는 구조를 갖는다. 공통전극(COM)은 게이트 라인과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소전극(Px)과 공통전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소전극(Px)과 공통전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
300PPI 정도의 해상도 액정 표시장치에서는 화소 영역의 크기가 큰 편이어서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 비율이 그리 크지 않다. 특히, 보조 용량을 따로 구성하지 않고, 화소전극(Px)과 공통전극(COM)이 중첩되어 보조 용량을 형성하는 프린지 필드 스위칭 방식의 액정 표시장치에서는 개구 영역이 충분히 확보된다. 따라서, 보상 박막 트랜지스터(T2)의 크기로 인해 줄어드는 개구 영역의 비율이 크게 문제되지 않는다.
보상 박막 트랜지스터를 더 구비한 구조를 300PPI 정도의 해상도용 액정 표시장치에 적용하기 위해, 도 3에 도시한 바와 같이, 보상 박막 트랜지스터(T2)의 게이트 전극(G2)을 별도로 형성하지 않고 게이트 라인(GL)을 이용하여 구성하였다. 그 결과, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 면적을 어느 정도 줄일 수 있었다. 이러한 구조에서는, 300PPI 전후의 해상도에서는 어느 정도 개구율을 확보할 수 있지만, 300PPI 이상의 고 해상도 액정 표시장치에서는 좀 더 개구율을 확보할 필요성이 있다.
300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치에서는 화소 영역의 크기가 이보다 낮은 해상도용에 비해서 확연히 줄어든다. 반면에, 박막 트랜지스터들(T1, T2)의 크기는, 특성을 유지하기 위해서는, 줄어드는 화소 영역에 비례하여 줄인 크기를 가질 수 없다. 즉, 고 해상도 혹은 초고 해상도를 구현하기 위한 화소 구조에서는, 화소 면적에서 박막 트랜지스터들(T1, T2) 차지하는 면적 비율이 점점 커진다. 박막 트랜지스터들(T1, T2)이 차지하는 영역은 비 투과 영역이므로, 고 해상도 및 초고 해상도에서는 개구율 감소에 중요한 원인이 된다. 300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치를 위한 박막 트랜지스터 기판은 화소 면적당 개구 영역의 비율을 좀 더 높일 수 있는 새로운 구조가 절실히 요구되고 있다.
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 다결정 실리콘 반도체 물질을 구비한 박막 트랜지스터의 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터를 구비한 액정 표시장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 다결정 실리콘 반도체 층을 갖는 보상 박막 트랜지스터를 구비하고, 고 개구율을 확보할 수 있는 화소 구조를 갖는 액정 표시장치를 제공하기 위한 것이다.
상기 목적 달성을 위한 본 발명의 액정 표시장치는 서로 교차하는 복수의 데이터 라인들 및 게이트 라인들, 제 1 전극들, 적어도 하나의 제 2 전극, 및 반도체 층을 포함한다. 복수의 게이트 라인들 각각은 복수의 데이터 라인들과 교차하도록 배치되며, 지그재그 패턴을 갖는다. 제 1 전극들은 상기 데이터 라인들 사이에 각각 배치된다. 제 2 전극은 상기 제 1 전극들과 전계를 형성하도록 기준전압이 공급받는다. 반도체 층은 상기 데이터 라인에 접속되는 제 1 영역과, 상기 게이트 라인과 2개의 위치에서 중첩되며, 제 1 연결부에 의해 상기 제 1 영역과 연결되며, 상기 게이트 라인과 제 1 위치에서 중첩되는 제 2 영역과, 상기 게이트 라인과 제 2 위치에서 중첩되고, 제 2 연결부에 의해 상기 제 2 영역과 연결되는 제 3 영역과, 상기 제 1 전극에 접속되고, 제 3 연결부에 의해 상기 제 3 영역에 연결되는 제 4 영역을 포함한다.
상기 구성에서, 상기 제 1 연결부, 상기 제 2 영역, 상기 제 2 연결부, 및 상기 게이트 라인에 의해 제 1 박막 트랜지스터가 이루어지고, 상기 제 2 연결부, 상기 제 3 영역, 상기 제 3 연결부, 및 상기 게이트 라인에 의해 제 2 박막 트랜지스터가 이루어지며, 상기 제 1 연결부는 상기 제 1 박막 트랜지스터의 제 1 소스전극이고, 상기 제 2 영역은 상기 제 1 박막 트랜지스터의 제 1 반도체 채널이며, 상기 제 2 연결부는 상기 제 1 박막 트랜지스터의 제 1 드레인 전극이고, 상기 게이트 라인은 상기 제 1 박막 트랜지스터의 게이트 전극이며, 상기 제 2 연결부는 상기 제 2 박막 트랜지스터의 제 2 소스전극이고, 상기 제 3 영역은 상기 제 2 박막 트랜지스터의 제 2 반도체 채널이며, 상기 제 3 연결부는 상기 제 2 박막 트랜지스터의 제 2 드레인 전극이고, 상기 게이트 라인은 상기 제 2 박막 트랜지스터의 게이트 전극이다.
또한,상기 제 2 영역 및 상기 제 3 영역은 상기 데이터 라인에 의해 분할된 영역들에 각각 배치된다.
또한, 상기 제 2 영역 및 제 3 영역의 적어도 하나는 평행사변형일 수 있다.
또한, 상기 제 2 연결부는 상기 데이터 라인과 직각으로 교차하며, 상기 게이트 라인과는 사선으로 교차하도록 배치된다.
또한, 상기 제 4 영역은 연결패턴을 통해 상기 제 1 전극에 접속될 수 있다.
또한, 상기 게이트 라인의 지그재그 패턴은 상기 데이터 라인 방향을 중심축으로 서로 대칭인 제 1 및 제 2 사선부들을 포함하고, 상기 연결패턴은 상기 제 1 및 제 2 사선부들과 각각 중첩되는 2개의 영역을 포함한다.
또한, 상기 반도체 층은 기판 상에 배치되고, 상기 게이트 라인은 상기 반도체 층을 커버하는 게이트 절연막 상에 배치되며, 상기 데이터 라인은 게이트 라인을 커버하는 층간 절연막 상에 배치되며, 상기 층간 절연막과 상기 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 제 1 영역에 연결된다.
또한, 상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 1 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고, 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 2 전극은 상기 제 1 전극을 커버하는 제 2 패시베이션막 상에 배치된다.
또한, 상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 2 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고, 상기 제 1 전극은 상기 제 2 전극을 커버하는 제 2 패시베이션막 상에 배치되고, 상기 제 2 패시베이션막 및 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 연결패턴에 접속된다.
본 발명의 액정 표시장치에 의하면, 게이트 라인이 지그재그 패턴으로 형성되어 게이트 라인과 반도체 층이 사선으로 교차하기 때문에, 게이트 라인과 중첩되는 반도체 층의 제 1 반도체 채널 영역 및 제 2 반도체 채널 영역이 증가하게 된다. 따라서, 게이트 라인과 반도체 층이 직각으로 교차하는 경우에 비해 제 1 반도체 채널 및 제 2 반도체 채널 영역을 증가시킬 수 있게 되므로, 그 증가분만큼 개구 영역을 줄일 수 있는 효과를 얻을 수 있다.
또한, 게이트 라인이 지그재그 패턴으로 형성되고, 제 2 드레인 전극에 접속된 연결패턴이 게이트 라인의 제 1 사선부의 일부 영역 및 제 2 사선부의 일부 영역과 중첩되므로, 제조공정 중 연결패턴이 상하좌우 어느 한 방향으로 시프트 되더라도 게이트-드레인간 오버랩 구조에 큰 차이가 없게 된다. 따라서, 게이트 라인과 드레인 간 정전용량의 변동을 최소화할 수 있게 되므로 표시패널 내의 화소 간 휘도차에 의한 화질불량을 향상시킬 수 있는 효과를 얻을 수 있다.
도 1은 종래의 산화물 반도체 층을 갖는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 2는 도 1의 I-I' 라인을 따라 취한 단면도,
도 3은 종래의 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 4는 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 5a는 도 4에 도시된 영역 R1의 반도체 층과 게이트 라인의 중첩부를 도시한 평면도,
도 5b는 도 4에 도시된 영역 R1의 연결패턴과 게이트 라인의 중첩부를 도시한 평면도,
도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도,
도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 4 내지 도 7을 참조하여, 본 발명의 실시예에 따르는 액정 표시장치에 대하여 설명하기로 한다. 도 4는 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이다. 도 5a는 도 4에 도시된 영역 R1의 반도체 층과 게이트 라인의 중첩부를 도시한 평면도이다. 도 5b는 도 4에 도시된 영역 R1의 연결패턴과 게이트 라인의 중첩부를 도시한 평면도이다. 도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도이다. 도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 구비하는 액정 표시장치의 박막 트랜지스터 기판은, 복수의 데이터 라인들(DL1, DL2, DL3,…) 및 게이트 라인들(GL1, GL2, …), 복수의 화소전극들(Px), 적어도 하나의 공통전극(도 6 및 도 7의 COM), 구동 박막 트랜지스터(T1), 및 보상 박막 트랜지스터(T2)를 포함한다. 도 4에서는 도면이 복잡해 지는 것을 피하기 위해 공통전극의 구성이 생략되어 있다.
복수의 데이터 라인들(DL1, DL2, DL3,…)은 제 1 방향으로 배열된다. 복수의 게이트 라인들(GL1, GL2, …)은 복수의 데이터 라인들(DL1, DL2, DL3,…)과 교차하는 제 2 방향으로 배열된다. 게이트 라인들(GL1, GL2, …) 각각은 지그재그 패턴을 갖는다. 예를 들어, 게이트 라인들(GL1, GL2, …) 각각은 데이터 라인(DL1, DL2, DL3, …)이 배열된 방향을 중심축으로 서로 대칭인 제 1 및 제 2 사선부들이 접합점이 꼭지점을 이루도록 연결되어 구성될 수 있다. 이때 게이트 라인(GL1, GL2, …)의 꼭지점은 데이터 라인과 중첩되도록 위치된다. 게이트 라인(GL1, GL2, …)의 제 1 사선부(SL1) 및 제 2 사선부(SL2)가 접합되는 부분은 수평부를 이루도록 형성될 수도 있다.
도 4의 예에서 제 1 방향은 x축 방향, 제 2 방향은 y축 방향인 경우를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제 1 방향은 y축 방향, 제 2 방향은 x축 방향이거나, x축 및 y축에 대해 경사각을 갖는 방향일 수 있다.
복수의 화소전극들(Px)은 복수의 데이터 라인들(DL1, DL2, DL3,…) 및 게이트 라인들(GL1, GL2, …)의 교차에 의해 정의되는 화소영역 내에 배치될 수 있다. 이와 달리, 동일 라인에 배치된 화소전극들(Px)은 데이터 라인들(DL1, DL2, DL3,…) 사이에 배치되고, 게이트 라인들(GL1, GL2, …)과 중첩되도록 배치될 수도 있다.
적어도 하나의 공통전극(도 6 및 도 7의 COM)은 화소전극들(Px)과의 사이에 수평전계가 형성되도록 배치된다. 공통전극은 게이트 라인과 나란하게 배열된 공통 배선(도시생략)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 공통전극은 전체 화소전극과 중첩되도록 하나의 전극으로 구성될 수도 있고, 일정 수의 화소전극들과 중첩되도록 복수로 분할될 수도 있다.
구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 화소영역 마다 배치된다. 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는, 구동 박막 트랜지스터(T1)의 드레인 전극(D1)이 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결되는 방식으로 서로 직렬 연결된다. 이에 따라 게이트 라인(GL1, GL2, …)을 통해 공급되는 게이트 신호에 응답하여 데이터 라인(DL1, DL2, DL3,…)의 화소 신호가 화소전극(Px)에 충전되어 유지될 수 있게 된다.
이하, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)의 연결구조에 대해, 도 4에 도시된 영역 R1 및, 도 5a와 도 5b를 중심으로 구체적으로 설명하기로 한다.
구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 반도체 층(SE)에 의해 서로 연결된다.
반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질을 이용하여 형성된다. 반도체 층(SE)은 데이터 라인(DL1)에 접속되는 제 1 영역과, 게이트 라인(GL1)의 제 1 사선부(SL1)와 중첩되는 제 2 영역과, 게이트 라인(GL1)의 제 2 사선부(SL2)와 중첩되는 제 3 영역과, 화소전극(Px)과 중첩되는 제 4 영역을 포함한다.
반도체 층(SE)은 또한 제 1 영역과 제 2 영역을 연결하는 제 1 연결부(C1)과, 제 2 영역과 제 3 영역을 연결하는 제 2 연결부(C2)와, 제 3 영역과 제 4 영역을 연결하는 제 3 연결부(C3)를 포함한다.
이에 따라, 반도체 층(SE)은 제 1 영역, 제 1 연결부(C1), 제 2 영역, 제 2 연결부(C2), 제 3 영역, 제 3 연결부(C3) 및 제 4 영역이 연속적으로 연결된 구성을 갖게 된다. 반도체 층(SE)의 제 1 영역, 제 1 연결부(C1), 제 2 연결부(C2), 제 3 연결부(C3) 및 제 4 영역은 플라즈마 처리로 도체화된 부분이고, 반도체 층(SE)의 제 2 영역 및 제 3 영역은 임계값 이상의 전압이 인가될 경우에만 도체화는 되는 반도체 채널이다.
상술한 구성에 따라, 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)은 게이트 라인(GL1)의 제 1 사선부(SL1)와 반도체 층(SE)이 중첩되는 게이트 라인(GL)의 영역이다. 즉 게이트 라인(GL1)의 제 1 사선부(SL1)의 일부 영역이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)으로 된다.
구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 1 연결부(C1)를 이용한다. 즉, 반도체 층(SE)의 제 1 연결부(C1)가 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)으로 된다.
구동 박막 트랜지스터(T1)의 제 1 드레인 전극(D1)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 2 연결부(C2)를 이용한다. 즉, 반도체 층(SE)의 제 2 연결부(C2)가 구동 박막 트랜지스터(T1)의 제 1 드레인 전극(D1)으로 된다.
구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A1)은 게이트 라인(GL1)의 제 1 사선부(SL1)와 반도체 층(SE)이 중첩되는 반도체 층(SE)의 영역이다.
따라서, 구동 박막 트랜지스터(T1)는 제 1 게이트 전극(G1), 제 1 게이트 전극(G1)과 중첩되는 제 1 반도체 채널(A1), 제 1 반도체 채널(A1)을 사이에 두고 배치되는 제 1 소스 전극(S1) 및 제 1 드레인 전극(D1)으로 구성된다.
또한, 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)은 게이트 라인(GL1)의 제 2 사선부(SL2)와 반도체 층(SE)이 중첩되는 게이트 라인(GL1)의 영역이다. 즉 게이트 라인(GL1)의 제 2 사선부(SL2)의 일부 영역이 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다.
보상 박막 트랜지스터(T2)의 제 2 소스 전극(S2)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 2 연결부(C2)를 이용한다. 즉, 반도체 층(SE)의 제 2 연결부(C2)가 보상 박막 트랜지스터(T2)의 제 2 소스 전극(S2)으로 된다.
보상 박막 트랜지스터(T2)의 제 2 드레인 전극(D2)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 3 연결부(C3)를 이용한다. 즉, 반도체 층(SE)의 제 3 연결부(C3)가 보상 박막 트랜지스터(T2)의 제 2 드레인 전극(D1)으로 된다.
보상 박막 트랜지스터(T2)의 제 2 반도체 채널(A2)은 게이트 라인(GL1)의 제 2 사선부(SL2)와 반도체 층(SE)이 중첩되는 반도체 층(SE)의 영역이다.
따라서, 보상 박막 트랜지스터(T2)는 제 2 게이트 전극(G2), 제 2 게이트 전극(G2)과 중첩되는 제 2 반도체 채널(A2), 제 2 반도체 채널(A2)을 사이에 두고 배치되는 제 2 소스 전극(S2) 및 제 2 드레인 전극(D2)으로 구성된다.
보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 영역 내에 형성된 화소 전극(Px)과 연결패턴(CP)을 통해 연결된다. 연결패턴(CP)은 도 5b에 도시된 바와 같이 게이트 라인(GL1)의 제 1 사선부(SL1) 및 제 2 사선부(SL2)와 각각 중첩되는 2개의 영역을 포함한다.
화소 전극(Px)과 공통 전극(도 6 및 도 7, COM)은 은 패시베이션막을 사이에 두고 서로 중첩되도록 배치된다. 공통전극(COM)은 게이트 라인(GL1)과 나란하게 배열된 공통 배선(도시생략)에 접속된다. 공통전극(COM)은 공통 배선을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소 전극(Px)과 공통 전극 사이에는 프린지 필드형 전계가 형성된다. 또한, 화소 전극(Px)과 공통 전극이 중첩된 영역에서는 보조 정전용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지므로 화소 데이터에 따른 계조를 구현할 수 있다.
다음으로 도 6 및 도 7을 참조하여 본 발명의 실시예에 따르는 액정 표시장치의 박막 트랜지스터 기판의 단면 구성을 설명하기로 한다. 도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도이다. 도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도이다.
본 발명의 실시예에 따르는 액정 표시장치의 박막 트랜지스터 기판에서는 다결정 실리콘 반도체 물질을 이용하여 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 형성한다. 이 경우, 반도체 층(SE)이 게이트 전극 하부에 배치되는 것이 반도체 물질의 특성상 유리하기 때문에 탑 게이트 구조의 박막 트랜지스터가 적용된다.
도 6을 참조하면, 기판(SUB) 상에는 차광층(LS1, LS2)이 배치된다. 차광층(LS1, LS2)은 반도체 채널들이 형성될 영역에 대응하여 배치된다. 즉 제 1 차광층(LS1)은 구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A)과 중첩될 영역에 배치되고, 제 2 차광층(LS2)은 보상 박막 트랜지스터(T2)의 제 1 반도체 채널(A)과 중첩될 영역에 배치된다. 제 1 및 제 2 차광층들(LS1, LS2)을 기판(SUB) 상에 배치할 경우 기판(SUB) 하부의 백 라이트 유닛으로부터 조사되는 빛에 의해 반도체 소자가 열화되는 것을 방지할 수 있는 효과를 얻을 수 있다.
제1 및 제2 광 차단층(LS1, LS2)이 형성된 기판(SUB)의 전체 표면 상에는 버퍼 층(BUF)이 도포된다. 버퍼 층(BUF) 상에는 반도체 층(SE)이 배치된다. 반도체 층(SE)은 도 4 및 도 5a와 관련하여 설명된 바와 같이 데이터 라인(DL1)과 접속되는 제 1 영역, 제 1 소스 전극(S1)으로서의 제 1 연결부(C1), 제 1 반도체 채널(A1)로서의 제 2 영역, 제 1 드레인 전극(D1)과 제 2 소스 전극(S2)으로서의 제 2 연결부(C2), 제 2 반도체 채널(A2)로서의 제 3 영역, 제 2 드레인 전극(D2)으로서의 제 3 연결부(C3), 및 연결패턴(CP)과 접속되는 제 4 영역을 포함한다.
반도체 층(SE)은 게이트 절연막(GI) 및 게이트 라인(GL1)이 중첩되는 영역 및 비 중첩 영역으로 구분된다. 게이트 라인(GL)과 비 중첩되는 영역에 불순물을 주입하여 도체화하면, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)은 반도체 채널(A1, A2)로 된다. 즉, 제 1 게이트 전극(G1)과 중첩되는 반도체 층(SE)은 구동 박막 트랜지스터(T1)의 제 1 채널 영역(A1)으로 되고, 보상 게이트 전극(G2)과 중첩되는 반도체 층(SE)은 보상 박막 트랜지스터(T2)의 반도체 채널(A2)로 된다.
반도체 층(SE)이 형성된 기판(SUB)의 전체 표면 상에는, 게이트 절연 물질과 게이트 금속물질을 도포하고 패터닝하여 형성된, 게이트 절연막(GI) 및 게이트 라인(GL1)이 배치된다. 게이트 라인(GL1)은, 각 화소당, 반도체 층(SE)과 교차하는 2개의 영역을 갖는다. 반도체 층(SE)의 제 1 및 제 2 반도체 채널(A1, A2)와 중첩되는 게이트 라인(GL1)의 2 영역은 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)과 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다.
제 1 및 제 2 게이트 전극들(G1, G2)을 포함하는 게이트 라인(GL1)이 형성된 기판(SUB) 전체 표면 상에는 층간 절연막(INS)이 도포된다.
층간 절연막(INS)에는, 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)의 일부를 노출시키는 소스 콘택홀(SH)과, 보상 박막 트랜지스터(T2)의 드레인 전극(D2)의 일부를 노출시키는 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스-드레인 금속 물질로 형성된 데이터 라인(DL1)과 연결패턴(CP)이 서로 분리되어 배치된다. 데이터 라인(DL1)은 소스 콘택홀(SH)을 통해 제 1 소스 전극(S1)에 접속된다. 연결패턴(CP)은 드레인 콘택홀(DH)을 통해 제 2 드레인 전극(D2)에 접속된다. 데이터 라인(DL1)은 게이트 라인(GL1)과 교차하도록 배치된다.
본 발명에서는 제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스 전극(S2), 및 제 2 드레인 전극(D2)을 별도로 형성하지 않고, 데이터 배선(DL1)의 일부와 반도체 층(SE)을 이용하고 있다. 따라서, 화소 영역에서 비 표시 영역의 크기를 줄일 수 있게 되어 개구율을 높일 수 있는 효과를 얻을 수 있다.
구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 패시베이션막(PAS1)이 기판(SUB) 전체 표면 상에 도포된다. 제 1 패시베이션막(PAS1) 상에는 연결패턴(CP)의 일부분을 노출시키는 화소 콘택홀(PH)가 형성된다. 화소 콘택홀(PH)이 형성된 제 1 패시베이션막(PAS1) 상에는 각 화소 영역마다 화소 전극(Px)이 배치된다. 화소 전극(Px)은 화소 콘택홀(PH)을 통해 노출된 연결패턴(CP)에 접속되며, 연결패턴(CP)을 통해 제 2 드레인 전극(D2)에 접속된다.
화소 전극(Px)이 배치된 제 1 패시베이션막(PAS1) 상의 전체 표면에는 화소 전극(Px)을 덮도록 제 2 패시베이션막(PAS2)이 배치된다. 제 2 패시베이션막(PAS2) 상에는 화소 전극과 중첩되도록 공통전극(COM)이 배치된다. 공통전극(COM)은 화소 전극(Px)과 프린지 필드형 전계를 형성하도록 개구부를 갖거나 빗살형으로 구성될 수 있다.
도 6을 참조하면, 기판(SUB) 상에는 차광층(LS1, LS2)이 배치된다. 차광층(LS1, LS2)은 반도체 채널들이 형성될 영역에 대응하여 배치된다. 즉 제 1 차광층(LS1)은 구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A)과 중첩될 영역에 배치되고, 제 2 차광층(LS2)은 보상 박막 트랜지스터(T2)의 제 1 반도체 채널(A)과 중첩될 영역에 배치된다. 제 1 및 제 2 차광층들(LS1, LS2)을 기판(SUB) 상에 배치할 경우 기판(SUB) 하부의 백 라이트 유닛으로부터 조사되는 빛에 의해 반도체 소자가 열화되는 것을 방지할 수 있는 효과를 얻을 수 있다.
제1 및 제2 광 차단층(LS1, LS2)이 형성된 기판(SUB)의 전체 표면 상에는 버퍼 층(BUF)이 도포된다. 버퍼 층(BUF) 상에는 반도체 층(SE)이 배치된다. 반도체 층(SE)은 도 4 및 도 5a와 관련하여 설명된 바와 같이 데이터 라인(DL1)과 접속되는 제 1 영역, 제 1 소스 전극(S1)으로서의 제 1 연결부(C1), 제 1 반도체 채널(A1)로서의 제 2 영역, 제 1 드레인 전극(D1)과 제 2 소스 전극(S2)으로서의 제 2 연결부(C2), 제 2 반도체 채널(A2)로서의 제 3 영역, 제 2 드레인 전극(D2)으로서의 제 3 연결부(C3), 및 연결패턴(CP)과 접속되는 제 4 영역을 포함한다.
반도체 층(SE)은 게이트 절연막(GI) 및 게이트 라인(GL1)이 중첩되는 영역 및 비 중첩 영역으로 구분된다. 게이트 라인(GL)과 비 중첩되는 영역에 불순물을 주입하여 도체화하면, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)은 반도체 채널(A1, A2)로 된다. 즉, 제 1 게이트 전극(G1)과 중첩되는 반도체 층(SE)은 구동 박막 트랜지스터(T1)의 제 1 채널 영역(A1)으로 되고, 보상 게이트 전극(G2)과 중첩되는 반도체 층(SE)은 보상 박막 트랜지스터(T2)의 반도체 채널(A2)로 된다.
반도체 층(SE)이 형성된 기판(SUB)의 전체 표면 상에는, 게이트 절연 물질과 게이트 금속물질을 도포하고 패터닝하여 형성된, 게이트 절연막(GI) 및 게이트 라인(GL1)이 배치된다. 게이트 라인(GL1)은, 각 화소당, 반도체 층(SE)과 교차하는 2개의 영역을 갖는다. 반도체 층(SE)의 제 1 및 제 2 반도체 채널(A1, A2)와 중첩되는 게이트 라인(GL1)의 2 영역은 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)과 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다.
제 1 및 제 2 게이트 전극들(G1, G2)을 포함하는 게이트 라인(GL1)이 형성된 기판(SUB) 전체 표면 상에는 층간 절연막(INS)이 도포된다.
층간 절연막(INS)에는, 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)의 일부를 노출시키는 소스 콘택홀(SH)과, 보상 박막 트랜지스터(T2)의 드레인 전극(D2)의 일부를 노출시키는 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스-드레인 금속 물질로 형성된 데이터 라인(DL1)과 연결패턴(CP)이 서로 분리되어 배치된다. 데이터 라인(DL1)은 소스 콘택홀(SH)을 통해 제 1 소스 전극(S1)에 접속된다. 연결패턴(CP)은 드레인 콘택홀(DH)을 통해 제 2 드레인 전극(D2)에 접속된다. 데이터 라인(DL1)은 게이트 라인(GL1)과 교차하도록 배치된다.
본 발명에서는 제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스 전극(S2), 및 제 2 드레인 전극(D2)을 별도로 형성하지 않고, 데이터 배선(DL1)의 일부와 반도체 층(SE)을 이용하고 있다. 따라서, 화소 영역에서 비 표시 영역의 크기를 줄일 수 있게 되어 개구율을 높일 수 있는 효과를 얻을 수 있다.
구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 패시베이션막(PAS1)이 기판(SUB) 전체 표면 상에 도포된다. 제 1 패시베이션막(PAS1) 상에는 연결패턴(CP)의 일부분을 노출시키는 화소 콘택홀(PH)가 형성된다. 화소 콘택홀(PH)이 형성된 제 1 패시베이션막(PAS1) 상에는 각 화소 영역마다 화소 전극(Px)이 배치된다. 화소 전극(Px)은 화소 콘택홀(PH)을 통해 노출된 연결패턴(CP)에 접속되며, 연결패턴(CP)을 통해 제 2 드레인 전극(D2)에 접속된다.
화소 전극(Px)이 배치된 제 1 패시베이션막(PAS1) 상의 전체 표면에는 화소 전극(Px)을 덮도록 제 2 패시베이션막(PAS2)이 배치된다. 제 2 패시베이션막(PAS2) 상에는 화소 전극과 중첩되도록 공통전극(COM)이 배치된다. 공통전극(COM)은 화소 전극(Px)과 프린지 필드형 전계를 형성하도록 복수의 개구부를 갖거나, 빗살형으로 구성될 수 있다.
도 7을 참조하면, 기판(SUB) 상에는 차광층(LS1, LS2)이 배치된다. 차광층(LS1, LS2)은 반도체 채널들이 형성될 영역에 대응하여 배치된다. 즉 제 1 차광층(LS1)은 구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A)과 중첩될 영역에 배치되고, 제 2 차광층(LS2)은 보상 박막 트랜지스터(T2)의 제 1 반도체 채널(A)과 중첩될 영역에 배치된다. 제 1 및 제 2 차광층들(LS1, LS2)을 기판(SUB) 상에 배치할 경우 기판(SUB) 하부의 백 라이트 유닛으로부터 조사되는 빛에 의해 반도체 소자가 열화되는 것을 방지할 수 있는 효과를 얻을 수 있다.
제1 및 제2 광 차단층(LS1, LS2)이 형성된 기판(SUB)의 전체 표면 상에는 버퍼 층(BUF)이 도포된다. 버퍼 층(BUF) 상에는 반도체 층(SE)이 배치된다. 반도체 층(SE)은 도 4 및 도 5a와 관련하여 설명된 바와 같이 데이터 라인(DL1)과 접속되는 제 1 영역, 제 1 소스 전극(S1)으로서의 제 1 연결부(C1), 제 1 반도체 채널(A1)로서의 제 2 영역, 제 1 드레인 전극(D1)과 제 2 소스 전극(S2)으로서의 제 2 연결부(C2), 제 2 반도체 채널(A2)로서의 제 3 영역, 제 2 드레인 전극(D2)으로서의 제 3 연결부(C3), 및 연결패턴(CP)과 접속되는 제 4 영역을 포함한다.
반도체 층(SE)은 게이트 절연막(GI) 및 게이트 라인(GL1)이 중첩되는 영역 및 비 중첩 영역으로 구분된다. 게이트 라인(GL)과 비 중첩되는 영역에 불순물을 주입하여 도체화하면, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)은 반도체 채널(A1, A2)로 된다. 즉, 제 1 게이트 전극(G1)과 중첩되는 반도체 층(SE)은 구동 박막 트랜지스터(T1)의 제 1 채널 영역(A1)으로 되고, 보상 게이트 전극(G2)과 중첩되는 반도체 층(SE)은 보상 박막 트랜지스터(T2)의 반도체 채널(A2)로 된다.
반도체 층(SE)이 형성된 기판(SUB)의 전체 표면 상에는, 게이트 절연 물질과 게이트 금속물질을 도포하고 패터닝하여 형성된, 게이트 절연막(GI) 및 게이트 라인(GL1)이 배치된다. 게이트 라인(GL1)은, 각 화소당, 반도체 층(SE)과 교차하는 2개의 영역을 갖는다. 반도체 층(SE)의 제 1 및 제 2 반도체 채널(A1, A2)와 중첩되는 게이트 라인(GL1)의 2 영역은 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)과 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다.
제 1 및 제 2 게이트 전극들(G1, G2)을 포함하는 게이트 라인(GL1)이 형성된 기판(SUB) 전체 표면 상에는 층간 절연막(INS)이 도포된다.
층간 절연막(INS)에는, 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)의 일부를 노출시키는 소스 콘택홀(SH)과, 보상 박막 트랜지스터(T2)의 드레인 전극(D2)의 일부를 노출시키는 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스-드레인 금속 물질로 형성된 데이터 라인(DL1)과 연결패턴(CP)이 서로 분리되어 배치된다. 데이터 라인(DL1)은 소스 콘택홀(SH)을 통해 제 1 소스 전극(S1)에 접속된다. 연결패턴(CP)은 드레인 콘택홀(DH)을 통해 제 2 드레인 전극(D2)에 접속된다. 데이터 라인(DL1)은 게이트 라인(GL1)과 교차하도록 배치된다.
본 발명에서는 제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스 전극(S2), 및 제 2 드레인 전극(D2)을 별도로 형성하지 않고, 데이터 배선(DL1)의 일부와 반도체 층(SE)을 이용하고 있다. 따라서, 화소 영역에서 비 표시 영역의 크기를 줄일 수 있게 되어 개구율을 높일 수 있는 효과를 얻을 수 있다.
구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 패시베이션막(PAS1)이 기판(SUB) 전체 표면 상에 도포된다. 제 1 패시베이션막(PAS1) 상에는 공통전극(COM)이 배치된다.
공통전극(COM)이 배치된 제 1 패시베이션막(PAS1)에는 공통 전극(COM)을 커버하도록 제 2 패시베이션막(PAS2)이 배치된다. 제 1 및 제 2 패시베이션막(PAS1, PAS2)에는 연결패턴(CP)을 노출시키는 화소 콘택홀(PH)이 형성된다. 화소 콘택홀(PH)이 형성된 제 2 패시베이션막(PAS1) 상에는 각 화소 영역마다 화소 전극(Px)이 배치된다. 화소 전극(Px)은 화소 콘택홀(PH)을 통해 노출된 연결패턴(CP)에 접속되며, 연결패턴(CP)을 통해 제 2 드레인 전극(D2)에 접속된다. 화소 전극(Px)은 공통 전극(COM)과 프린지 필드형 전계를 형성하도록 복수의 개구부를 갖거나, 빗살형으로 구성될 수 있다.
상술한 본 발명의 실시예에 따르는 액정 표시장치에 의하면, 게이트 라인(GL1)이 지그재그 패턴으로 형성되고, 게이트 라인(GL1)과 반도체 층(SE)이 사선으로 교차하기 때문에, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)의 제 1 반도체 채널(A1) 및 제 2 반도체 채널(A2) 영역이 평행사변형으로 된다. 따라서, 게이트 라인(GL1)과 반도체 층(SE)이 직각으로 교차하는 경우에 비해 제 1 반도체 채널(A1) 및 제 2 반도체 채널(A2) 영역이 증가하게 되므로, 그 증가분만큼 개구 영역을 줄일 수 있는 효과를 얻을 수 있다.
또한 게이트 라인(GL1)이 지그재그 패턴으로 형성되고, 제 2 드레인 전극(D2)에 접속된 연결패턴(CP)이 게이트 라인(GL1)의 제 1 사선부(SL1)의 일부 영역 및 제 2 사선부(SL2)의 일부 영역과 중첩되므로, 제조공정 중 연결패턴(CP)이 상하좌우 어느 한 방향으로 시프트 되더라도 게이트-드레인간 오버랩 구조에 큰 차이가 없게 된다. 따라서, 게이트 라인과 드레인 간 정전용량의 변동을 최소화할 수 있게 되므로 표시패널 내의 화소 간 휘도차에 의한 화질불량의 문제를 해소시킬 수 있는 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 상술한 실시예의 설명에서는 탑 게이트 방식의 박막 트랜지스터 구조에 대해서 설명하였으나 버텀 게이트(bottom gate) 방식에 적용될 수도 있다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
GL: 게이트 라인 DL: 데이터 라인
CL: 공통 배선 COM: 공통 전극
Px: 화소 전극 PH: 화소 콘택홀
T1: 구동 박막 트랜지스터 T2: 보상 박막 트랜지스터
G, G1, G2: 게이트 전극 S, S1, S2: 소스 전극
D, D1, D2: 드레인 전극 A, A1, A2: 반도체 채널
GI: 게이트 절연막 PAS1, PAS2: 패시베이션막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
INS: 층간 절연막

Claims (10)

  1. 복수의 데이터 라인들;
    상기 복수의 데이터 라인들과 교차하도록 배치되며, 지그재그 패턴을 갖는 복수의 게이트 라인들;
    상기 데이터 라인들 사이에 각각 배치되는 제 1 전극들;
    상기 제 1 전극들과 전계를 형성하도록 기준전압이 공급되는 적어도 하나의 제 2 전극;
    상기 데이터 라인에 접속되는 제 1 영역과, 제 1 연결부에 의해 상기 제 1 영역과 연결되며, 상기 게이트 라인과 제 1 위치에서 중첩되는 제 2 영역과, 상기 게이트 라인과 제 2 위치에서 중첩되고, 제 2 연결부에 의해 상기 제 2 영역과 연결되는 제 3 영역과, 상기 제 1 전극에 접속되고, 제 3 연결부에 의해 상기 제 3 영역에 연결되는 제 4 영역을 포함하는 반도체 층을 포함하며,
    상기 제 2 영역 및 상기 제 3 영역은 상기 데이터 라인에 의해 분할된 영역들에 각각 배치되는 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 연결부, 상기 제 2 영역, 상기 제 2 연결부, 및 상기 게이트 라인에 의해 제 1 박막 트랜지스터가 이루어지고,
    상기 제 2 연결부, 상기 제 3 영역, 상기 제 3 연결부, 및 상기 게이트 라인에 의해 제 2 박막 트랜지스터가 이루어지며,
    상기 제 1 연결부는 상기 제 1 박막 트랜지스터의 제 1 소스전극이고, 상기 제 2 영역은 상기 제 1 박막 트랜지스터의 제 1 반도체 채널이며, 상기 제 2 연결부는 상기 제 1 박막 트랜지스터의 제 1 드레인 전극이고, 상기 게이트 라인은 상기 제 1 박막 트랜지스터의 게이트 전극이며,
    상기 제 2 연결부는 상기 제 2 박막 트랜지스터의 제 2 소스전극이고, 상기 제 3 영역은 상기 제 2 박막 트랜지스터의 제 2 반도체 채널이며, 상기 제 3 연결부는 상기 제 2 박막 트랜지스터의 제 2 드레인 전극이고, 상기 게이트 라인은 상기 제 2 박막 트랜지스터의 게이트 전극인 액정 표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 영역 및 제 3 영역의 적어도 하나는 평행사변형인 액정 표시장치.
  5. 제 4 항에 있어서,
    상기 제 2 연결부는 상기 데이터 라인과 직각으로 교차하며, 상기 게이트 라인과는 사선으로 교차하는 액정 표시장치.
  6. 제 1 항, 제 2 항, 제 4항 및 제 5 항 중 어느 한 항에 있어서,
    상기 제 4 영역은 연결패턴을 통해 상기 제 1 전극에 접속되는 액정 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트 라인의 지그재그 패턴은 상기 데이터 라인 방향을 중심축으로 서로 대칭인 제 1 및 제 2 사선부들을 포함하고,
    상기 연결패턴은 상기 제 1 및 제 2 사선부들과 각각 중첩되는 2개의 영역을 포함하는 액정 표시장치.
  8. 제 6 항에 있어서,
    상기 반도체 층은 기판 상에 배치되고,
    상기 게이트 라인은 상기 반도체 층을 커버하는 게이트 절연막 상에 배치되며,
    상기 데이터 라인은 게이트 라인을 커버하는 층간 절연막 상에 배치되며, 상기 층간 절연막과 상기 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 제 1 영역에 연결되는 액정 표시장치.
  9. 제 8 항에 있어서,
    상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고,
    상기 제 1 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고, 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 제 4 영역에 접속되고,
    상기 제 2 전극은 상기 제 1 전극을 커버하는 제 2 패시베이션막 상에 배치되는 액정 표시장치.
  10. 제 8 항에 있어서,
    상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고,
    상기 제 2 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고,
    상기 제 1 전극은 상기 제 2 전극을 커버하는 제 2 패시베이션막 상에 배치되고, 상기 제 2 패시베이션막 및 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 연결패턴에 접속되는 액정 표시장치.
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