KR102345740B1 - 디스플레이 패널 및 이의 패턴 형성 방법 - Google Patents
디스플레이 패널 및 이의 패턴 형성 방법 Download PDFInfo
- Publication number
- KR102345740B1 KR102345740B1 KR1020190138468A KR20190138468A KR102345740B1 KR 102345740 B1 KR102345740 B1 KR 102345740B1 KR 1020190138468 A KR1020190138468 A KR 1020190138468A KR 20190138468 A KR20190138468 A KR 20190138468A KR 102345740 B1 KR102345740 B1 KR 102345740B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- circuit board
- pads
- metal powder
- hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 61
- 239000010409 thin film Substances 0.000 claims abstract description 34
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 91
- 239000002184 metal Substances 0.000 claims description 91
- 239000000843 powder Substances 0.000 claims description 80
- 239000010410 layer Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 36
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000004927 fusion Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 41
- 239000000758 substrate Substances 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 12
- 239000000956 alloy Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- 239000011241 protective layer Substances 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000007769 metal material Substances 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 229910021389 graphene Inorganic materials 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 239000012190 activator Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- -1 for example Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 239000012044 organic layer Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- 239000005751 Copper oxide Substances 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000007499 fusion processing Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 210000000707 wrist Anatomy 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Device Packages (AREA)
Abstract
발명의 실시 예에 개시된 디스플레이 패널은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판; 상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및 상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖는 복수의 LED칩을 포함하며, 상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며, 상기 회로 기판은 상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 상기 상부 패드의 상면에서 하부 패드의 하면까지 관통되는 복수의 관통 홀; 및 상기 관통 홀들 각각의 표면에 융착되고 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 관통 배선부를 포함하며, 상기 관통 배선부는 상기 관통 홀에 배치된 연결 패턴, 및 상기 상부 패드의 상면에 연장된 제1부, 및 상기 하부 패드의 하면에 연장된 제2부를 포함할 수 있다.
Description
발명의 실시 예는 마이크로 LED를 갖는 광원 모듈, 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
발명의 실시 예는 디스플레이 패널 및 이의 패턴 형성 방법에 관한 것이다.
발명의 실시 예는 박막트랜지스터부를 갖는 웨이퍼 또는 기판의 패턴 형성 방법에 관한 것이다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.
발명의 실시 예는 웨이퍼 또는 회로기판의 외곽부(또는 에지)에서 상면과 하면의 패드들을 연결하는 연결 패턴을 갖는 패널 또는 그 패턴 형성 방법을 제공할 수 있다.
발명의 실시 예는 웨이퍼 또는 회로기판의 외곽부(또는 에지)에서 상면과 하면의 패드들을 수직하게 관통된 연결 패턴을 갖는 패널 또는 그 패턴 형성 방법을 제공할 수 있다.
발명의 실시 예는 복수의 발광 다이오드 칩을 갖는 웨이퍼 또는 회로기판의 외곽부에서 전면과 후면의 패드들에 관통된 관통홀 내에 금속 파우더로 형성한 연결 패턴을 갖는 패널 또는 그 패턴 형성 방법을 제공할 수 있다.
발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 웨이퍼 또는 회로기판에서 에지측 상/하부 패드 간의 연결 패턴을 갖는 관통 배선부로 제공한 디스플레이 패널 및 그 패턴 형성 방법을 제공할 수 있다.
발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판; 상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및 상기 제1패드 위에 제1전극 및 상기 제2패드 위에 제2전극을 갖는 복수의 LED칩을 포함하며, 상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며, 상기 회로 기판은 상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 상기 상부 패드의 상면에서 하부 패드의 하면까지 관통되는 복수의 관통 홀; 및 상기 관통 홀들 각각의 표면에 융착되고 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 관통 배선부를 포함하며, 상기 관통 배선부는 상기 관통 홀에 배치된 연결 패턴, 및 상기 상부 패드의 상면에 연장된 제1부, 및 상기 하부 패드의 하면에 연장된 제2부를 포함할 수 있다.
발명의 실시 예에 의하면, 상기 상부 및 하부 패드는 동일한 다층 구조와 형성되며, 상기 관통 배선부는 단일 층으로 형성될 수 있다.
발명의 실시 예에 의하면, 상기 관통 배선부는 단일 또는 복합 금속으로 형성될 수 있다.
발명의 실시 예에 의하면, 상기 제1부의 사이즈는 상기 상부 패드의 사이즈보다 작고, 상기 제2부의 사이즈는 상기 하부 패드의 사이즈보다 작으며, 상기 연결 패턴의 폭은 상기 관통 홀의 폭과 동일할 수 있다.
발명의 실시 예에 의하면, 상기 관통 홀의 상부에 제1단차부 및 하부에 제2단차부를 포함하며, 상기 제1 및 제2부는 상기 제1 및 제2단차부 위에 형성될 수 있다.
상기 제1부 및 제2부의 두께는 1㎛ 내지 10㎛의 범위로 형성될 수 있다.
발명의 실시 예에 따른 디스플레이 패널의 패턴 형성 방법에 있어서, 회로 기판의 외곽부에 상부 패드에서 하부 패드까지 관통되는 복수의 관통 홀을 형성하는 단계; 금속 파우더 공급부를 통해 활성화된 금속 파우더를 회로기판의 관통 홀 내부로 출사하는 단계; 및 상기 회로기판의 관통 홀 내에 배치된 금속 파우더를 향해 레이저 모듈로 레이저 빔을 조사하여 관통 배선부를 형성하는 단계를 포함하며, 상기 관통 배선부의 형성 단계는, 상기 레이저 빔이 조사된 금속 파우더가 용해되고 상기 회로기판의 관통 홀의 표면 융착되어 연결 패턴으로 형성되는 단계 및, 상기 상부 패드 및 하부 패드의 표면에 상기 금속 파우더와 레이저 빔을 이용하여 제1부 및 제2부로 형성되어, 관통 배선부를 형성하는 단계를 포함할 수 있다.
발명의 실시 예는 레이저와 금속성 파우더를 이용하여 연결 패턴으로 웨이퍼 또는 회로기판의 상면 및 하면의 패드들을 서로 연결해 줄 수 있다.
발명의 실시 예는 금속 또는 금속성 파우더를 이용하여 연결 패턴을 형성해 줌으로써, 공차가 개선된 패턴을 제공할 수 있다.
발명의 실시 예는 금속 또는 금속성 파우더를 레이저로 반응시켜 웨이퍼 또는 기판의 관통홀 내부 또는/및 기판 표면에 연결 패턴을 형성시켜 줌으로써, 열 처리 공정을 줄일 수 있다.
발명의 실시 예에 따른 연결 패턴은 회로기판의 홀 내면과의 접착성이 개선될 수 있다.
발명의 실시 예는 금속 또는 금속성 파우더를 레이저로 반응시켜 웨이퍼 또는 회로기판의 내면에 연결 패턴을 형성시켜 줌으로써, 추가적인 클리닝 공정이 필요하지 않을 수 있다.
또한 발명의 실시 예는 금속 또는 금속성 파우더를 레이저로 반응시켜 웨이퍼 또는 회로기판의 관통 홀 또는/및 기판 표면에 배선 패턴을 형성시켜 줌으로써, 다양한 금속 원료를 사용할 수 있다.
또한 발명의 실시 예는 금속 또는 금속성 파우더를 캐리어 가스와 혼합시켜 제공해 줌으로써, 연결 패턴의 두께 조절과 공정 시간의 제어가 가능한 효과가 있다.
또한 발명의 실시 예는 연결 패턴의 공차 조절이 용이하고, 건조한(dry) 원료를 사용하므로, 공정을 단순화시켜 줄 수 있다.
또한 발명의 실시 예는 금속 파우더를 이용함으로써, 연결 패턴에 있는 산화막을 제거할 수 있으며 금속 순도를 향상시켜 줄 수 있다. 또한 금속 순도에 따른 면저항 수치를 개선시켜 줄 수 있으며, 연결 패턴의 형성시 파우더에 의한 분산 효과가 있으며, 금속 간의 결정화되는 것을 방지할 수 있다.
또한 발명의 실시 예는 복수의 발광다이오드 칩과 박막트랜지스터부를 갖는 기판 또는 웨이퍼에 상기와 같은 연결 패턴을 형성해 줌으로서, 디스플레이 패널의 신뢰성이 개선될 수 있다.
도 1은 발명의 실시 예에 따른 복수의 LED칩을 갖는 디스플레이 패널이 결합된 디스플레이 장치를 나타낸 도면이다.
도 2는 발명의 실시 예에 따른 디스플레이 패널의 일 예를 나타낸 정면도이다.
도 3은 도 2의 디스플레이 패널의 하면도의 예이다.
도 4는 도 2의 디스플레이 패널의 측 단면의 예를 나타낸 도면이다.
도 5는 도 4에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이다.
도 6은 도 2의 디스플레이 패널을 일부 평면도의 일 예이다.
도 7은 도 6의 회로기판에 있어서, 관통 배선부의 예를 나타낸 측 단면도이다.
도 8은 도 7의 관통 배선부의 형성 과정의 예를 나타낸 도면이다.
도 9는 도 7의 관통 배선부의 제1변형 예이다.
도 10은 도 7의 관통 배선부의 형성 과정에서 파우더 공급 및 레이저 빔의 조사되는 과정을 설명하기 위한 도면이다.
도 11은 발명의 실시 예에 따른 웨이퍼 또는 회로기판의 표면에 연결 패턴의 형성할 때, 금속 파우더를 분사하는 과정을 설명한 도면이다.
도 12는 발명의 실시 예에 따른 웨이퍼 또는 회로기판의 연결 패턴의 형성 과정을 설명한 도면이다.
도 13은 발명의 실시 예에서 마이크로 웨이브의 활성화를 통한 순수 그래핀 추출 형태를 보여준 도면이다.
도 2는 발명의 실시 예에 따른 디스플레이 패널의 일 예를 나타낸 정면도이다.
도 3은 도 2의 디스플레이 패널의 하면도의 예이다.
도 4는 도 2의 디스플레이 패널의 측 단면의 예를 나타낸 도면이다.
도 5는 도 4에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이다.
도 6은 도 2의 디스플레이 패널을 일부 평면도의 일 예이다.
도 7은 도 6의 회로기판에 있어서, 관통 배선부의 예를 나타낸 측 단면도이다.
도 8은 도 7의 관통 배선부의 형성 과정의 예를 나타낸 도면이다.
도 9는 도 7의 관통 배선부의 제1변형 예이다.
도 10은 도 7의 관통 배선부의 형성 과정에서 파우더 공급 및 레이저 빔의 조사되는 과정을 설명하기 위한 도면이다.
도 11은 발명의 실시 예에 따른 웨이퍼 또는 회로기판의 표면에 연결 패턴의 형성할 때, 금속 파우더를 분사하는 과정을 설명한 도면이다.
도 12는 발명의 실시 예에 따른 웨이퍼 또는 회로기판의 연결 패턴의 형성 과정을 설명한 도면이다.
도 13은 발명의 실시 예에서 마이크로 웨이브의 활성화를 통한 순수 그래핀 추출 형태를 보여준 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 발명의 실시 예에 따른 복수의 LED칩을 갖는 디스플레이 패널이 결합된 디스플레이 장치를 나타낸 도면이며, 도 2는 발명의 실시 예에 따른 디스플레이 패널의 일 예를 나타낸 정면도이고, 도 3은 도 2의 디스플레이 패널의 하면도의 예이며, 도 4는 도 2의 디스플레이 패널의 측 단면의 예를 나타낸 도면이고, 도 5는 도 4에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이며, 도 6은 도 2의 디스플레이 패널을 일부 평면도의 일 예이고, 도 7은 도 6의 회로기판에 있어서, 관통 배선부의 예를 나타낸 측 단면도이며, 도 8은 도 7의 관통 배선부의 형성 과정의 예를 나타낸 도면이다.
도 1 내지 도 6을 참조하면, 디스플레이 장치는 하나 또는 복수의 디스플레이 패널(11,12,13,14)을 포함할 수 있다. 상기 디스플레이 패널(11,12,13,14)은 동일 평면 상에 배열될 수 있으며, 또는 상기 패널(11,12,13,14)들 중 적어도 하나는 다른 평면 상에 배치되거나 틸트될 수 있다. 상기 디스플레이 패널(11,12,13,14)은 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 상기 단위 픽셀들의 각 서브 픽셀은 LED칩(2A,2B,2C)이 각각 배치될 수 있다. 상기 단위 픽셀은 서로 다른 컬러 예컨대, 적어도 삼색 컬러를 발광하는 LED칩(2A,2B,2C)들로 구현되거나, 서로 동일한 컬러를 발광하는 LED칩과 양자점 또는 형광체와 같은 시트의 조합으로 구현될 수 있다. 상기 단위 픽셀은 적색, 녹색 및 청색의 광을 발광할 수 있으며, 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 예컨대 LED칩(2A,2B,2C)들은 모드 동일한 컬러를 발광하는 LED칩을 포함할 수 있다. 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3ХY3)는 손목시계, 휴대폰 단말기, 혹은 타일링방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3ХY3)는 2inch 이상일 수 있으나 이에 한정되는 것은 아니다. 상기 LED칩(2A,2B,2C)은 서브 픽셀을 위해 마이크로 사이즈를 갖는 칩이며, 예컨대, 한 변의 길이는 10㎛ 내지 100㎛의 범위일 수 있다. 상기 LED칩(2A,2B,2C)의 사이즈는 LED칩의 미세제조 기술에 따라 한변의 길이가 미세크기(≤1㎛, 또는 1㎛-50㎛)의 범위일 수도 있다. 예를 들어, 상기 LED칩(2A,2B,2C)의 사이즈는 1㎛ 내지 50㎛ Х 1㎛ 내지 50㎛의 범위일 수 있으나, 이에 한정되는 것은 아니다
상기 디스플레이 패널(2A,2B,2C)들이 결합되는 경계 부분은 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널(2A,2B,2C)들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널(2A,2B,2C)들을 갖는 디스플레이 장치의 사이즈는 상기 디스플레이 패널(2A,2B,2C)의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치에서 각 패널들은 결합, 분리 또는 제거가 가능한 구조이다.
도 4 및 도 5와 같이, 디스플레이 패널의 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 즉, 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동하기 위한 박막트랜지스터(TFT)부(50)와 각종 배선들이 형성되어 있으며, 상기 박막트랜지스터가 턴-온되면, 배선을 통해 외부로부터 입력된 구동신호가 LED칩(2A,2B,2C)에 인가되고 각 LED칩이 발광하게 되어 화상을 구현하게 된다. 상기 회로기판(20)은 각 픽셀 영역(2)에 배치된 서브 픽셀 예컨대, LED칩(2A,2B,2C)들이 각각 독립적으로 구동되도록 구성된 회로 예컨대, 박막 트랜지스터를 포함할 수 있다.
상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다.
복수의 LED칩(2A,2B,2C)은 회로기판(20)의 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 회로기판(20) 상에 배치되는 박막트랜지스터와 각종 배선은 포토 공정에 의해 형성되지만, LED칩(2A,2B,2C)들은 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다.
여기서, 박막트랜지스터를 갖는 회로기판(20)과 상기 회로기판(20) 상에 배치된 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 연결되는 박막트랜지스터부(50)를 포함할 수 있다. 상기 회로기판(20)은 유리와 같은 투명한 지지부재(1)로 형성될 수 있으며, 상기 박막트랜지스터부(50)는 상기 지지부재(1)의 전면에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 광을 발생하는 발광 구조물, 및 제1 및 제2전극(105,106)을 포함할 수 있다. 상기 LED칩(2A,2B,2C)은 투명한 기판 또는 반도체 기판을 포함할 수 있다. 상기 지지부재(1)는 플라스틱 재질, 글라스 재질, 세라믹 재질 또는 금속 중 적어도 하나를 포함할 수 있다. 상기 지지부재(1)는 투명 또는 비 투명 재질의 절연 필름으로 형성될 수 있다. 상기 지지부재(1) 및 회로기판(20)는 연성 기판이거나 비 연성의 기판일 수 있다.
도 5와 같이, 상기 LED칩(2A,2B,2C)이 배치된 회로기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 투과성 커버(7)는 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.
상기 회로기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다.
상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.
소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.
도 5와 같이, 표시영역(A1)의 제1절연층(41) 위에는 제2연결 전극(59)이 형성된다. 이때, 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 제2 연결전극(59)(즉, 박막트랜지스터(TFT)의 드레인 전극(57))과 동일한 공정에 의해 형성될 수 있다.
박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 표시영역의 제1 절연층(41) 위에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.
상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다.
상기 LED칩(2A,2B,2C)의 제1전극(105)은 상기 회로기판(20)의 제1패드(61) 상에 배치되며, 제2전극(106)은 상기 제2패드(63) 상에 배치될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 제1 및 제2연결 전극(57,59)을 통해 박막트랜지스터와 전기적으로 연결되며, 상기 LED칩(2A,2B,2C)의 제1 및 제2전극(105,106)에 전기적으로 연결될 수 있다. 여기서, 상기 제1 및 제2패드(61,63)는 비 금속 물질을 포함하지 않을 수 있다. 상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다.
도 3 및 도 4와 같이, 상기 회로기판(20)의 하면에는 드라이버 IC(19) 및 이에 연결된 하부 패드(32) 등이 배치될 수 있다. 상기 회로기판(20)은 상면과 하면의 에지 영역 또는 비표시 영역(A2,A3)에 관통 배선부(30)를 포함하며, 상기 관통 배선부(30)는 회로기판(20)의 상면에서 하면까지 전기적으로 연결해 줄 수 있다. 상기 관통 배선부(30)는 상기 회로기판(20) 또는 지지부재(1)의 적어도 한 측면 또는 서로 다른 두 측면보다 안쪽 영역을 따라 배열될 수 있다. 상기 관통 배선부(30)는 픽셀의 개수에 따라 달라질 수 있으며, 수 백개 이상 배선들이 배열될 수 있으며, 예컨대 각 측면보다 내부 영역에 적어도 100개 또는 200개 이상이 배열될 수 있다. 상기 관통 배선부(30)는 회로기판(20)의 상면에 배치된 상부 패드(31)와 하면에 배치된 하부 패드(32)를 서로 연결시켜 줄 수 있다. 도 6 및 도 7과 같이, 상기 상부 패드들(31)은 복수의 LED 칩(2A,2B,2C)와 배선(La)을 통해 전기적으로 연결되거나, 상기 배선(La)의 단부에 배치될 수 있다. 상기 하부 패드(32)는 상기 회로기판(20)의 하면(Sb)에서 상기 상부 패드(31)와 대응되는 위치에 배치될 수 있다. 이러한 상부 패드(31)들과 하부 패드(32)들은 각각 복수의 관통 배선부(30)에 각각 연결될 수 있다. 이러한 상부 패드(31)와 상기 하부 패드(32)는 단층 또는 다층일 수 있으며, 다층인 경우 적어도 2층 이상 또는 3층이상일 수 있다. 상부 패드(31)와 상기 하부 패드(32)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다.
상기 회로기판(20)의 외곽부에 도전성 재질의 관통 배선부(30)를 통해 상부 패드(31)들 및 하부 패드(32)들 각각을 서로 연결시켜 줌으로써, 회로기판(20)의 측면을 통해 별도의 패턴을 형성하지 않을 수 있다. 즉, 회로기판(20)의 외 측면은 커팅된 면으로 제공될 수 있어, 별도의 패턴을 형성하는 데 어려움이 있을 수 있다.
상기 관통 배선부(30)가 배치된 회로기판(20)의 에지 영역에는 보호층(33,34)에 의해 보호될 수 있다. 상기 보호층(33,34)은 상기 상부 패드(31)과 하부 패드(32)의 표면을 보호할 수 있다. 상기 보호층(33,34)은 관통 배선부(30)의 상부 표면과 하부 표면에 형성될 수 있으며, 서로 연결되거나 상부 및 하부로 분리될 수 있다. 상기 보호층(33,34)은 상기 관통 배선부(30)의 표면에 형성되고, 인접한 관통 배선부 간의 간섭이나 전기적인 쇼트 문제나, 습기 침투를 차단할 수 있다. 상기 보호층(33,34)는 상기 상부 패드(31) 및 하부 패드(32)의 표면까지 형성되어, 상면(Sa) 및 하면(Sb)의 에지 영역을 보호할 수 있다. 상기 보호층(33,34)은 TiO2, SiO2, SiON, Al2O3 중 적어도 하나를 포함하거나, 산화막, 질화물 또는 유전율 막으로 형성될 수 있다.
도 2 및 도 5와 같이, 상기 픽셀 영역(2)은 각각의 LED칩(2A,2B,2C)들이 제1 및 제2패드(61,63) 각각의 위에 배치될 수 있다. 상기 픽셀 영역(2)을 구성하는 LED칩(2A,2B,2C)들은 라인 형상, 삼각형 형상 예컨대, 직각 삼각형 형상 또는 정 삼각형 형상으로 배치될 수 있다. 이때 각 제1패드(61)들은 패턴을 통해 공통 전극(2D, 도 2 참조)과 전기적으로 연결될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 각 LED칩(2A,2B,2C)의 제1 및 제2전극(105,106)의 사이즈보다 큰 사이즈로 제공되어, LED칩들이 용이하게 탑재될 수 있다.
발명의 실시 예는 LED칩(2A,2B,2C)의 하부에서 상기 LED칩(2A,2B,2C)과 전기적으로 연결되는 패드(61,63)의 물질을 금속 물질 또는 면 저항이 낮은 물질로 제공할 수 있다. 상기 LED칩(2A,2B,2C)의 각 전극(105,106)에 접합된 패드(61,63)의 물질이 금속 접합을 제공함으로써, LED칩(2A,2B,2C)과 연결되는 층에서의 면 저항 값이 낮추고, 발열 문제를 개선시켜 줄 수 있다.
도 6 및 도 4와 같이, 상기 회로기판(20)의 외곽부의 상면(Sa) 및 하면(Sb)에는 상기 상부 패드(31) 및 하부 패드(32)들이 배치된다. 상기 상부 패드(31) 및 하부 패드(32)는 전원 단자이거나 시그널 단자일 수 있다. 여기서, 상기 회로기판(20)의 측면이 커팅될 때, 상기 상부 및 하부 패드(31,32)는 외 측면이 상기 커팅된 측면에 배치되거나, 상기 측면보다 더 내측에 배치될 수 있다.
상기 상부 및 하부 패드(31,32)들이 회로기판(20) 또는 지지부재(1)의 외곽부에 배열됨으로써, 단위 패널은 상부 패드(31)와 하부 패드(32)를 서로 연결해 줄 수 있는 부재가 요구되고 있다. 상기 상부 및 하부 패드(31,32)들은 수직 방향으로 서로 대향될 수 있다. 관통 배선부(30)들 각각은 서로 대향되는 상기 상부 패드(31)들 및 하부 패드(32)들 각각을 전기적으로 연결시켜 줄 수 있다.
발명은 지지부재(1) 또는 회로기판(20)는 외곽부에 복수의 관통 홀(P0)을 포함하며, 상기 복수의 관통홀(P0)은 상기 상부 패드(31)와 하부 패드(32)의 영역과 수직 방향으로 중첩될 수 있다. 상기 관통 홀(P0)에는 관통 배선부(30)가 형성되며, 상기 관통 배선부(30)는 상기 상부 패드(31)와 하부 패드(32)를 각각 연결시켜 줄 수 있다. 상기 관통 배선부(30)는 관통 홀(P0)에 배치된 연결 패턴(P1)을 포함할 수 있다. 상기 연결 패턴(P1)은 상기 지지부재(1)의 두께(T0)보다 큰 높이로 형성될 수 있다. 상기 연결 패턴(P1)은 상기 상부 패드(31)의 내주면과 연결되거나 접촉될 수 있다. 상기 연결 패턴(P2)는 상기 하부 패드(32)의 내주면과 연결되거나 접촉될 수 있다. 상기 연결 패턴(P1)은 제1부(P2)와 제2부(P3)을 포함하며, 상기 제1부(P2)는 상기 회로 패턴(P1)으로부터 상기 상부 패드(31)의 상면으로 연장될 수 있으며, 상기 상부 패드(31)와 수직 방향으로 중첩될 수 있다. 상기 제2부(P3)는 상기 회로 패턴(P1)으로부터 상기 하부 패드(32)의 하면으로 연장될 수 있으며, 상기 하부 패드(32)와 수직 방향으로 중첩될 수 있다.
기존에는 상기 회로기판(20)에 관통홀을 형성한 다음, 디스펜싱 공정을 통해 각 관통홀에 페이스트를 채워 형성하게 된다. 즉, 상부 패드(31)와 하부 패드(32)를 연결할 때, 디스펜싱 공정을 이용하여 패턴을 형성하게 된다. 또한 박막트랜지스터부를 갖는 패널에서는 도금 방식을 이용하여 측면 패턴을 형성할 경우, 도금 공정 시 박막트랜지스터부가 전기적인 손해가 발생될 수 있어, 도금 공정을 이용할 수 없는 문제가 있다. 따라서, 기존에는 디스펜싱 공정을 이용하여 회로기판(20) 또는 지지부재(1)의 내부 홀에 패턴을 형성할 경우, 홀 사이즈가 디스펜싱 공정이나 페이스트 재질에 따라 커지는 문제가 있다. 즉, 인접한 홀 간의 간격 확보가 어려운 문제가 있으며, 공차 조절이 어려울 수 있다.
또한 기존에는 디스펜싱 공정에 의한 홀 패턴을 형성해 줌으로써, 패턴 물질의 순도가 낮고 면 저항 값이 높아지는 문제가 있다. 또한 디스펜싱에 의해 홀 패턴을 회로기판(20) 또는 지지부재(1)의 내부에 증착시켜 줄 때, 접착력이 낮고, 증착 후 경화 공정을 진행하여 복잡해 질 수 있다.
발명은 회로기판(20)의 외곽부에 복수의 관통 홀(P0)을 레이저 빔이 조사되는 정도의 크기 또는 금속 파우더가 삽입될 수 있는 정도의 크기로 형성해 주고, 상기 관통 홀(P0)에 금속 파우더를 주입한 다음 상기 금속 파우더에 레이저 빔을 조사하여, 패턴을 형성할 수 있다. 이때 금속 파우더가 홀(P0) 하부에서 용해되고 관통 홀 내면에 융착됨으로써, 홀 하부에서 상부를 향해 패턴이 형성될 수 있다. 또한 상부 패드(32)의 표면 또는/및 하부 패드의 표면 일부에 대해 금속 파우더를 출사하고, 레이저 빔을 조사하여, 관통 홀의 상부 및 하부 패턴을 형성해 줄 수 있다. 이러한 공정을 통해 관통 배선부(30)이 형성될 수 있다.
상기 관통 배선부(30)의 최소 폭은 상기 관통홀(P0)의 폭(W1)과 동일하며, 최대 폭(W2)은 상기 상부 패드의 폭보다 작을 수 있다. 상기 관통홀(P0)의 폭(W1)은 최소 10㎛ 이상 예컨대, 10㎛ 내지 40㎛의 범위 또는 20㎛ 내지 40㎛의 범위로 형성될 수 있다. 상기 관통홀(P0)은 상부에서 볼 때, 원 형상, 타원 형상, 또는 다각형 형상 중 적어도 하나를 포함할 수 있다. 예컨대, 관통홀(P0)의 깊이는 지지부재(1)의 두께 이상으로서, 5㎛ 내지 2000㎛의 범위로 형성될 수 있다.
여기서, 상기 관통홀(P0)는 상기 상부 및 하부 패드(31,32)의 사이즈 또는 단자 특성에 따른 사이즈에 대응되는 크기로 형성될 수 있다. 즉, 관통홀(P0)은 전원 단자인 경우, 다른 시그널 단자보다 더 크게 제공될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 상부 패드(31)와 하부 패드(32)의 사이즈는 상기 제1부(P2)와 제2부(P3)의 면적보다 클 수 있으며, 예컨대 40x120㎛ 내지 100x150㎛의 범위일 수 있다.
상기 관통 배선부(30)의 상부 폭(W2)은 가로 길이 또는 세로 길이이며, 5㎛ 이상 예컨대, 5㎛ 내지 150㎛의 범위로 형성될 수 있다. 즉, 상부 폭(W2)는 가로와 세로 길이가 서로 동일하거나 어느 하나가 더 길 수 있다. 상기 상부 폭은 제1부(P2)의 폭이며, 하부 폭은 제2부(P3)의 폭일 수 있다. 상기 하부 폭은 상부 폭과 동일하거나 더 클 수 있다. 상기 제1부(P2)는 상부 형상이 소정 폭을 갖는 라인 형상, 원 형상이거나, 타원 형상, 또는 다각형 형상일 수 있다. 상기 제2부(P3)는 하부 형상이 소정 폭을 갖는 라인 형상, 원 형상이거나, 타원 형상, 또는 다각형 형상일 수 있다. 상기 제1 및 제2부(P2,P3)은 입체 패턴으로 형성될 수 있다.
상기 관통 배선부(30)의 제1부(P2) 또는 제2부(P3)의 두께(T2)는 상기 상부 패드(31)의 두께(T1)와 같거나 얇게 형성될 수 있다. 상기 두께(T2)는 1㎛ 이상 예컨대, 1㎛ 내지 10㎛의 범위로 형성될 수 있다. 상기 상부 패드(31)의 두께(T1)는 1㎛ 이상 예컨대, 1㎛ 내지 100㎛의 범위로 형성될 수 있다.
여기서, 상기 상부 패드(31)과 하부 패드(32)는 서로 동일한 물질이거나 서로 다른 물질로 형성될 수 있다. 상기 상부 및 하부 패드(31,32)가 다층인 경우, 최하층인 제1층은 접착층이며, Ti, Ni, TiN, Mo, Pt 중 적어도 하나 또는 상기 금속을 갖는 합금을 포함할 수 있다. 상기 제1층 위에 배치된 제2층은 열 전도 및 전기 전도를 위한 재질로 형성될 수 있으며, 예컨대 Al, Cu, W 중에서 적어도 하나 또는 선택된 금속을 갖는 합금으로 형성될 수 있다. 상기 제2층 위에 배치된 제3층은 제1층과 동일한 재질이거나 Ti, Ni, TiN, Mo, Pt 중에서 적어도 하나로 형성될 수 있다. 상기 제3층 위에 배치된 제4층은 투명한 층이거나 금속 본딩층으로 형성될 수 있으며, 예컨대 ITO, Ag, 또는 Au 중 적어도 하나 또는 상기 금속을 갖는 합금 중에서 선택될 수 있다. 상기 제4층은 산화 방지를 위한 층일 수 있다.
상기 관통 배선부(30)는 상기 상부 패드(P1)의 내면에서 하부 패드(32)의 내면까지 형성될 수 있으며, 전도성 재질로 형성될 수 있다. 상기 관통 배선부(30)는 상기 상부 패드(31) 및 하부 패드(32)와 다른 층 구조를 갖고, 단일 또는 복합 금속(예, 합금)으로 형성될 수 있으며, 즉, 단일 층 구조로 형성될 수 있다. 상기 관통 배선부(30)는 상기 상부 패드(31) 및 하부 패드(32)와 다른 물질로 형성될 수 있다.
상기 관통 배선부(30)의 최대 높이는 지지 부재(1)의 두께(T0)보다 더 두꺼울 수 있다. 이러한 관통 배선부(30)의 폭 및 높이는 면 저항 값과 금속 파우더의 사이즈에 따라 달라질 수 있다.
상기 관통 배선부(30)은 하기에 설명한 바와 같이, 금속 파우더를 레이저를 이용하여 조사함으로써, 금속 파우더가 분포되는 홀 내면에 금속이 융착 또는 증착될 수 있다. 이때 증착 또는 융착되는 금속은 금속 파우더를 레이저로 용해시켜 형성됨으로써, 금속 파우더에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1) 또는 회로기판(20)의 홀 내면과의 접착력을 향상시켜 줄 수 있다. 상기 금속이 형성되는 홀 내면은 회로기판(20)이 갖는 지지부재(1)의 관통 홀일 수 있다.
상기 관통 배선부(30)는 전도성 재질 또는 금속으로 형성될 수 있으며, 예를 들면 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, Gr, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN, 이들의 둘 이상의 합금물질 중 적어도 하나를 포함할 수 있다. 예컨대, 금속은 Cu인 경우, CuGr를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
다른 예로서, 상기 관통 배선부(30)의 폭(예, W1)은 회로기판(20)의 관통 홀(P0) 내에서 일정하거나, 영역에 따라 다른 폭으로 형성될 수 있다. 예컨대, 상기 관통 홀(P0)의 폭(W1)은 상부가 넓고 하부가 좁은 형상으로 형성되거나, 상부가 좁고 하부가 넓은 형태로 형성될 수 있다.
상기 관통 배선부(30)와 상기 상부 패드(31)의 표면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다. 상기 관통 배선부(30)와 상기 하부 패드(32)의 표면의 접촉 부분은 서로 다른 두 금속의 합금이 형성될 수 있다.
발명의 실시 예는 회로기판(20) 또는 지지부재(1)의 관통 홀(P0)들 각각에 관통 배선부(30)을 금속 파우더를 이용하여 형성해 줌으로써, 도금 공정이나 디스펜싱 공정을 수행하지 않고 상부 패드(31)와 하부 패드(32)를 전기적으로 연결시켜 줄 수 있다. 또한 단일 금속으로 활성화된 금속 파우더로 관통 배선부(30)을 형성해 줌으로써, 면 저항이 낮아질 수 있어, 전기적 효율이 개선될 수 있다. 또한 관통 배선부(30)의 영역은 레이저를 지나는 회수와 파우더 사이즈에 따라 달라질 수 있으므로, 각 관통 배선부(30) 간의 공차 조절이 용이할 수 있다.
이러한 관통 배선부(30)의 형성 과정을 보면 다음과 같다.
도 8의 (A)(B)(C)와 같이, 관통 홀(P0)은 회로기판(20)의 지지부재(1)의 외곽부에 상부 및 하부 패드(31,32)를 통해 관통시켜 준다. 상기 관통 홀(P0)들 중 적어도 하나를 레이저 모듈(203)과 대응되도록 정렬시킨 후, 상기 관통 홀(P0)의 내부에 파우더 공급부(201)를 통해 활성화된 금속 파우더(Pm)를 출사하게 된다. 이때 상기 금속 파우더(Pm)가 관통 홀(P0)의 하부에 도포될 때, 레이저 빔(L1)을 상기 금속 파우더(Pm)에 조사하게 된다. 상기 레이저는 수 만(10000) 도 이상의 온도로 상기 금속 파우더(Pm)로 조사되므로, 상기 금속 파우더(Pm)는 용해가 되고, 지지부재(1)의 관통 홀(P0)의 표면에 증착 또는 융착될 수 있다. 이때 금속 파우더(Pm)를 레이저 빔(L1)를 이용하여 반복적으로 형성해 줌으로써, 상기 관통 홀(P0)에 연결 패턴(P1)이 형성될 수 있다. 또한 상부 패드(31) 상에서 상기의 과정을 계속 수행함으로써, 관통 배선부(30)의 제1부(P2)를 형성해 줄 수 있고, 하부 패드(32) 상으로 상기의 과정을 계속 수행함으로써, 관통 배선부(30)의 제2부(P3)를 형성해 줄 수 있다.
이때 금속 파우더(Pm)를 레이저 빔(L1)를 이용하여 형성해 줌으로써, 금속 파우더(Pm)에 포함되는 산소 성분이 금속 파우더가 용해될 때, 지지부재(1)의 내면과 금속 간의 접착력을 향상시켜 줄 수 있다. 상기한 공정을 수행할 때, 회로기판(20)을 수직 방향으로 이동시켜 주거나 틸트시켜 줄 수 있다.
상기 관통 배선부(30)는 상기 상부 패드(31)와 하부 패드(32)에 연결될 수 있다. 상기 금속 파우더(Pm)가 출사되는 영역에 레이저 빔(L1)이 조사됨에 의해, 관통 배선부(30)가 형성될 수 있고, 상부 패드(31)에서 하부 패드(32)까지 상기 금속 파우더(Pm)를 제공하여, 관통 배선부(30)을 형성할 수 있다. 상기 패턴 형성 과정에서, 레이저 모듈(203)과 파우더 공급부(201), 회로기판(20)이 이동 방향에 대해, 다양하게 설계할 수 있다.
상기한 관통 배선부(30)의 형성 방법에 의해, 상기 관통 배선부(30)는 지지부재(1)의 관통 홀(P0)에 형성될 수 있고, 상부 패드(31) 또는/및 상부 패드(31)의 표면에 더 형성될 수 있다. 이에 따라 상기 상부 패드(31)의 상면 또는/및 하부 패드(32)의 하면에 상기 금속 파우더를 이용하여 관통 배선부(30)을 형성해 줄 수 있다. 따라서, 상기 관통 배선부(30)는 지지부재(1)의 상면에서 패턴이나 패드가 형성된 영역에 형성되거나, 패턴이나 패드가 형성되지 않는 주변 영역에 형성될 수 있다. 상기 관통 배선부(30)는 지지부재(1)의 하면에서 패턴이나 패드가 형성된 영역이나 패턴이나 패드가 형성되지 않는 주변에 형성될 수 있다.
상기 관통 배선부(30)의 제1부(P2) 및 제2부(P3)의 측면은 각진 면이거나, 곡면을 포함할 수 있다. 상기 관통 배선부(30)의 제1부(P2)의 상면 및 제2부(P3)의 하면은 평면이거나, 볼록한 곡면을 포함할 수 있다. 이러한 제1,2부(P2,P3)의 표면 형상은 레이저 빔의 파워에 따라 달라지거나 조절될 수 있다.
여기서, 상기 관통 홀(P0)은 센터를 기준으로 상부 방향으로 상기 공정을 진행하고, 센터를 기준으로 하부 방향으로 상기 공정을 수행할 수 있다. 즉, 관통 홀(P0)의 센터부터 상부로 패턴을 형성한 다음, 센터 하부로 다시 형성할 수 있다. 또는 관통 홀(P0)들의 하부에 반사 또는 지지 필름을 배치하여, 레이저 빔이 관통 홀 내에서 금속 파우더를 효과적으로 조사될 수 있다.
따라서, 관통 배선부(30)의 연결 패턴(P1)의 적어도 일부를 형성한 다음 상부 패드(31) 상으로 제1부(P2)를 형성하고, 연결 패턴(P2)의 적어도 나머지 일부를 형성하거나 하부 패드(32) 상으로 제2부(P3)를 형성할 수 있다.
도 8의 (D)와 같이, 상기 관통 배선부(30)의 표면, 상부 및 하부 패드(31,32)의 표면에는 보호층(33,34)이 형성될 수 있다. 상기 보호층(33,34)은 상기 관통 배선부(30)의 표면을 보호할 수 있고 필요에 따라 상부 및 하부 패드(31,32)를 커버할 수 있는 영역으로 연장될 수 있다.
도 9를 참조하면, 회로기판(20)의 외곽부 상면은 적어도 하나 또는 복수의 제1단차부(ST1)가 형성될 수 있으며, 또는/및 외곽부 하면은 적어도 하나 또는 복수의 제2단차부(ST2)가 형성될 수 있다. 상기 제1 및 제2단차부(ST1,ST2)들 각각은 상부 패드(31) 및 하부 패드(32)들 각각이 형성되는 영역이 오목하게 형성될 수 있다. 즉, 관통 홀(P0)이 형성된 상부/하부 영역에 제1 및 제2단차부(ST1,ST2)가 형성될 수 잇다.
상기 제1 및 제2단차부(ST1,ST2)의 깊이는 상부 및 하부 패드(32)의 두께의 20배 이하 예컨대, 0.5 내지 5배 이하일 수 있다. 상기 제1 및 제2단차부(ST1,ST2)는 계단 형상 또는 경사진 면으로 형성될 수 있다. 이러한 제1단차부(ST1)에는 상부 패드(31)가 연장될 수 있고, 상기 제2단차부(ST2)에는 하부 패드(32)가 연장될 수 있다. 관통 배선부(30)는 상기 상부 패드(31)의 내면에서 하부 패드(32)의 내면까지 형성될 수 있다. 또는 상기 관통 배선부(30)의 제1부(P2)는 상기 상부 패드(31)의 상면까지 연장되고 상기 제1단차부(ST1)와 수직 방향으로 중첩될 수 있다. 또는 상기 관통 배선부(30)의 제2부(P3)는 상기 하부 패드(32)의 하면까지 연장되고 상기 제2단차부(ST2)와 수직 방향으로 중첩될 수 있다. 이러한 제1 및 제2단차부(ST1,ST2) 중 적어도 하나에 관통 배선부(30)을 형성해 줌으로써, 관통 배선부(30)의 접착력이 개선될 수 있다.
다른 예로서, 하나의 상부 또는/및 하부 패드(31,32) 각각에 복수의 관통 홀(P0)이 형성될 수 있고, 상기 복수의 관통홀(P0) 각각에 관통 배선부(30)이 형성되고 서로 연결될 수 있다.
도 10과 같이, 파우더 공급부(201)를 통해 회로기판(20)의 관통 홀(P0)에 금속 파우더(Pm)를 갖는 활성화된 물질을 공급해 주며, 이때 상기 활성화된 물질은 미리 설정된 경로 또는 영역을 따라 출사될 수 있다. 상기 활성화된 물질이 상기 회로기판(20)의 관통 홀(P0)에 출사될 때, 레이저 모듈(203)로부터 레이저 빔(L1)이 상기 활성화된 물질을 향해 조사될 수 있다. 이때 활성화된 물질은 상기 레이저에 의해 용해되고, 회로기판(20)의 관통 홀(P0)의 표면에 융착되거나 증착될 수 있다. 이러한 공정은 화학기상증착(CVD) 장비 예컨대, 대기압 화학기상증착(AP-CVD) 장비 내에서 진행될 수 있다. 이러한 융착 공정을 통해 회로기판(20) 상에 관통 배선부(30)를 형성해 줌으로써, 열 처리 공정이 생략될 수 있으며, 레이저 빔(L1)의 크기와 같은 최소 선 폭으로 형성될 수 있다. 상기 관통 배선부(30)의 상부 또는 하부 폭은 레이저 빔을 이용한 융착 공정을 반복함으로써, 상기 레이저의 빔 크기에 대해 1배 이상 예컨대 1 내지 3배 정도까지 증가될 수 있다. 또한 활성화된 금속 파우더(Pm)가 융착됨으로써, 순수 금속이 증착될 수 있어, 50mΩ 이하로 면 저항이 낮아질 수 있다. 상기 레이저 모듈(203)은 3차원으로 레이저 빔을 조사하는 모듈일 수 있다.
도 11 및 도 12을 참조하여, 발명의 실시 예에 따른 패턴의 형성 장치 및 그 방법에 대해 설명하기로 한다.
도 11을 참조하면, 금속 파우더의 공급은 가스 합성부(211)로부터 공급된 가스와 금속 파우더 공급부(213)로부터 전도성 재질의 파우더를 공급하게 된다(S11). 이러한 가스와 금속 파우더는 물질 저장탱크(215)에 저장될 수 있다. 상기 가스는 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있으며, 예컨대 N2, Ar, He, CF4, SF6, NH3, CF4/H2, CHF3, C2F6, H2, C2H4, CH4 중 적어도 하나와 O2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스 합성부(211) 내에서 가스의 선택 또는 함량은 조절될 수 있다.
상기 전도성 재질의 파우더는 금속성 재질이며, 예컨대 Ti, Ta, W, Al, Cu, In, Ir, Pd, Co, CNT, Cr, Mg, Mo, Zn, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru, Rh, TiN, TaN 중 적어도 하나 또는 둘 이상이 혼합된 물질로 제공될 수 있다. 상기 파우더의 사이즈는 나노 크기 예컨대 1nm 이상이거나 1nm 내지 5000nm의 범위, 1nm 내지 2000nm의 범위 또는 100nm 내지 500nm일 수 있으며, 금속 입자의 사이즈에 따라 다를 수 있다. 상기 금속성 파우더는 금속 산화물의 분쇄 물이거나, 금속 탄화물, 금속 질화물의 분쇄 물이거나, 금속의 분쇄 물이거나, 금속 산화물과 다른 첨가물을 갖는 혼합물의 분쇄 물일 수 있다. 이러한 분쇄 물은 기계적 분쇄 방법으로 분쇄될 수 있다. 상기 금속 파우더 공급부(213) 내에서 파우더의 함량이나 주입 물질은 조절될 수 있다.
상기 물질 저장 탱크(215)는 상기 가스와 금속 파우더가 저장되며, 금속 파우더를 갖는 물질을 활성화부(216)로 공급하게 된다(S12). 상기 활성화부(216)는 상기 파우더를 갖는 물질을 활성화 탱크(217)에 공급받아 저장하며, 마이크로 웨이브 장치(218)에 의해 상기 저장된 금속 파우더를 갖는 물질을 활성화시켜 줄 수 있다. 이러한 마이크로 웨이브 장치(218)를 이용하여 상기 금속 파우더를 활성화시켜 줌으로써, 활성화된 금속 물질이 파우더 공급부(201)를 통해 공급될 수 있다(S13). 상기 파우더 공급부(201)는 미리 정해진 회로기판(20)의 관통 홀(PO) 내부 또는 표면에 출사시켜 줄 수 있으며, 레이저 모듈(203)은 상기 활성화된 금속 파우더(Pm)가 출사되면, 해당 영역으로 레이저 빔(L1)을 조사하게 된다(S14). 이때 금속 파우더(Pm)는 레이저 빔(L1)의 연속적인 조사를 통해 소정 깊이 및 폭을 갖는 관통 배선부(30)로 형성될 수 있다.
이때 상기 활성화된 금속이 파우더 형태로 제공되고 레이저 빔에 의해 용해되고 회로기판(20)의 관통 홀(P0) 내부 또는/및 표면에 융착됨으로써, 순수한 금속 물질 즉, 산화물이나, 질화물, 탄화물인 경우, 상기 금속 이외의 물질이 제거된 금속 입자가 용해 및 증착될 수 있다. 즉, 상기 활성화부(216)는 금속 파우더에 포함된 산화막, 탄화막, 또는 질화막을 제거할 수 있다. 이에 따라 금속 파우더의 순도가 향상될 수 있다. 예컨대, 텅스텐 재질인 경우, 산화물이 제거되면, 기판 표면에 부착성이 더 높을 수 있다. 또한 산화 그래핀 또는 산화 구리 재질의 경우, 산화물이 제거된 경우, 그래핀 또는 구리 재질이 융착될 수 있다. 예컨대, 도 13와 같이, 산화 그래핀(A)과 같은 물질을 마이크로 웨이브를 이용하여 환원된 그래핀(B)으로 제공될 수 있다.
발명의 실시 예는 파우더 형태로 기판 내부 또는/및 패드 표면에 출사되므로, 더 넓은 영역으로 분산시켜 줄 수 있고 원가 절감 효과가 있다. 따라서, 기판 내부 또는/및 패드 표면에 증착된 금속 물질의 관통 배선부(30)는 50mΩ 이하로 면 저항이 낮고 레이저를 이용한 증착에 의해 표면 접착력이 증가될 수 있다. 또한 레이저 빔의 이동 속도는 초당 1미터 이상으로 속도와 높은 온도(10000도 이상)으로 진행되므로, 원료 입자를 최소화하고 레이저 빔 폭을 최소화하여, 균일한 분포의 연결패턴으로 형성할 수 있다. 또한 상기 금속 파우더를 출사하고 레이저 빔을 조사할 때, 흡착 장비를 이용하여 흡착시켜 줌으로써, 융착되지 않는 파우더는 흡착될 수 있어, 클리닝 공정을 별도로 진행하지 않을 수 있다. 또한 레이저를 이용하여 건조한 파우더를 융착시켜 줌으로써, 별도의 열 처리 공정을 필요하지 않게 된다. 또한 가스와 금속 재료를 다양화할 수 있어, 재료 선택의 폭이 넓어질 수 있다. 관통 배선부(30)의 두께나 높이 제어가 용이할 수 있다. 또한 패드 표면에 형성되는 패턴의 공차 조절이 용이할 수 있다. 또한 도포성 잉크나 액상의 페이스트를 사용하지 않고 되므로, 공정이 빠르게 단순해 질 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
1: 지지부재
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
41: 제1절연층
50: 박막트랜지스터부
61,63: 패드
30: 관통 배선부
31: 상부 패드
32: 상부 패드
33: 보호층
P1: 연결 패턴
P2: 제1부
P3: 제2부
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
41: 제1절연층
50: 박막트랜지스터부
61,63: 패드
30: 관통 배선부
31: 상부 패드
32: 상부 패드
33: 보호층
P1: 연결 패턴
P2: 제1부
P3: 제2부
Claims (7)
- 금속 파우더와 가스가 혼합된 혼합물질을 물질 저장탱크를 통해 활성화부에 공급하는 단계;
상기 활성화부에서 마이크로 웨이브 장치에 의해 상기 혼합물질 중 금속 파우더를 활성화시키는 단계;
상기 금속 파우더의 활성화 단계 전 또는 후에 회로 기판의 외곽부에 상부 패드에서 하부 패드까지 관통되는 복수의 관통 홀을 형성하는 단계;
상기 활성화된 금속 파우더를 상기 회로기판의 관통 홀 내부로 출사하는 단계; 및
상기 회로기판의 관통 홀 내에 배치된 상기 활성화된 금속 파우더를 향해 레이저 모듈로 레이저 빔을 조사하여 관통 배선부;를 형성하는 단계를 포함하며,
상기 관통 배선부의 형성 단계는,
상기 레이저 빔이 조사된 상기 활성화된 금속 파우더가 용해되고 상기 회로기판의 관통 홀의 표면에 융착되어 상기 상부 패드와 상기 하부 패드를 전기적으로 연결하는 연결 패턴을 형성하는 단계를 포함하는, 디스플레이 패널의 패턴 형성 방법. - 투명한 지지부재 및 상기 투명한 지지부재의 상부에 박막트랜지스터부를 갖는 회로기판;
상기 회로기판의 상면에 배치되고 상기 박막트랜지스터부에 전기적으로 연결된 복수의 제1패드 및 복수의 제2패드; 및
제1전극 및 제2전극을 구비하고, 상기 제1패드, 제2패드와 전기적으로 연결되는 복수의 LED칩을 포함하며,
상기 복수의 LED칩 각각은 상기 박막트랜지스터부에 의해 개별 구동되고 서브픽셀을 형성하며,
상기 회로 기판은,
상면 외측에 상기 LED 칩과 전기적으로 연결되는 복수의 상부 패드, 하면 외측에 복수의 하부 패드, 상기 상부 패드의 상면에서 상기 하부 패드의 하면까지 관통되는 복수의 관통 홀; 및 상기 관통 홀들 각각의 표면에 융착되고 상기 상부 패드들 각각과 상기 하부 패드 각각을 연결해 주는 복수의 관통 배선부를 포함하며,
상기 관통 배선부는
제1항에 따른 디스플레이 패널의 패턴 형성 방법에 의해 형성되며, 상기 관통 홀 내에 배치된 연결 패턴을 포함하고,
상기 연결 패턴은 상기 활성화된 금속 파우더가 상기 레이저 빔에 의해 용해되고 융착된 것을 특징으로 하는, 디스플레이 패널. - 제2항에 있어서,
상기 관통 배선부는 상기 연결 패턴으로부터 상기 상부 패드의 상면에 연장된 제1부 및 상기 연결 패턴 하부로부터 상기 하부 패드의 하면에 연장된 제2부를 포함하는, 디스플레이 패널. - 제2항에 있어서,
상기 상부 패드 및 하부 패드는 동일한 다층 구조로 형성되며,
상기 관통 배선부는 단일 층으로 형성되는 디스플레이 패널. - 제3항에 있어서,
상기 제1부의 사이즈는 상기 상부 패드의 사이즈보다 작고,
상기 제2부의 사이즈는 상기 하부 패드의 사이즈보다 작으며,
상기 연결 패턴의 폭은 상기 관통 홀의 폭과 동일한 디스플레이 패널. - 제5항에 있어서,
상기 관통 홀의 상부에 제1단차부 및 하부에 제2단차부를 포함하며,
상기 제1 및 제2부는 상기 제1 및 제2단차부 위에 형성되는 디스플레이 패널. - 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190138468A KR102345740B1 (ko) | 2019-11-01 | 2019-11-01 | 디스플레이 패널 및 이의 패턴 형성 방법 |
| PCT/KR2020/010452 WO2021025514A2 (ko) | 2019-08-06 | 2020-08-06 | 광원 모듈, 디스플레이 패널, 디스플레이 패널의 패턴, 디스플레이 장치 및 이의 제조 방법 |
| KR1020210189115A KR102620389B1 (ko) | 2019-11-01 | 2021-12-28 | 디스플레이 패널 및 이의 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190138468A KR102345740B1 (ko) | 2019-11-01 | 2019-11-01 | 디스플레이 패널 및 이의 패턴 형성 방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210189115A Division KR102620389B1 (ko) | 2019-11-01 | 2021-12-28 | 디스플레이 패널 및 이의 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210052898A KR20210052898A (ko) | 2021-05-11 |
| KR102345740B1 true KR102345740B1 (ko) | 2022-01-03 |
Family
ID=75914863
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190138468A KR102345740B1 (ko) | 2019-08-06 | 2019-11-01 | 디스플레이 패널 및 이의 패턴 형성 방법 |
| KR1020210189115A KR102620389B1 (ko) | 2019-11-01 | 2021-12-28 | 디스플레이 패널 및 이의 패턴 형성 방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210189115A KR102620389B1 (ko) | 2019-11-01 | 2021-12-28 | 디스플레이 패널 및 이의 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR102345740B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071831A (ja) * | 2006-09-12 | 2008-03-27 | Teoss Corp | 貫通電極を備えるｉｃチップ、および該ｉｃチップの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110101000A (ko) * | 2010-03-05 | 2011-09-15 | 엘지디스플레이 주식회사 | 액정표시장치의 레이저 리페어방법 |
| JP5693940B2 (ja) * | 2010-12-13 | 2015-04-01 | 株式会社トクヤマ | セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法 |
| KR20170059068A (ko) * | 2015-11-19 | 2017-05-30 | 삼성전자주식회사 | 광원 모듈, 디스플레이 패널 및 이를 구비한 디스플레이 장치 |
| JP6774898B2 (ja) * | 2016-03-28 | 2020-10-28 | 三ツ星ベルト株式会社 | 貫通電極を有する両面配線基板及びその製造方法 |
| KR102569728B1 (ko) * | 2017-12-08 | 2023-08-23 | 엘지디스플레이 주식회사 | 베젤리스 마이크로led 표시장치 |
-
2019
- 2019-11-01 KR KR1020190138468A patent/KR102345740B1/ko active IP Right Grant
-
2021
- 2021-12-28 KR KR1020210189115A patent/KR102620389B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071831A (ja) * | 2006-09-12 | 2008-03-27 | Teoss Corp | 貫通電極を備えるｉｃチップ、および該ｉｃチップの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102620389B1 (ko) | 2024-01-04 |
| KR20210052898A (ko) | 2021-05-11 |
| KR20220002219A (ko) | 2022-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113167458B (zh) | 显示模块、包括显示模块的显示装置和制造显示模块的方法 | |
| KR102578423B1 (ko) | 다중패널 유기발광 표시장치 | |
| TWI505249B (zh) | 像素晶片，顯示面板，發光面板，顯示單元及發光單元 | |
| WO2014050876A1 (ja) | 表示装置及び表示装置の製造方法 | |
| CN103229225B (zh) | 显示装置 | |
| KR102655727B1 (ko) | 표시 장치 및 표시 장치 제조 방법 | |
| US20090146159A1 (en) | Light-emitting device, method of manufacturing the light-emitting device and liquid crystal display having the light-emitting device | |
| CN114008801A (zh) | 显示模块及其制造方法 | |
| CN105551435A (zh) | 具有盖型电源的显示装置 | |
| US11856828B2 (en) | Display device and method of manufacturing the same | |
| KR102620391B1 (ko) | 디스플레이 패널, 디스플레이 패널의 패턴 형성 방법 및 디스플레이 패널의 패턴 형성 장치 | |
| KR20220114967A (ko) | 디스플레이 모듈 및 그 제조 방법 | |
| KR102345740B1 (ko) | 디스플레이 패널 및 이의 패턴 형성 방법 | |
| KR20210122729A (ko) | 광원 모듈, 디스플레이 패널 및 그 제조방법 | |
| US8269415B2 (en) | Organic light emitting device, illumination device and liquid crystal display device having high overall aperture ratio | |
| KR20220111809A (ko) | 디스플레이 모듈 및 그 제조 방법 | |
| KR102345741B1 (ko) | 디스플레이 패널, 이의 제조방법 및 패턴형성 방법 | |
| US11864455B2 (en) | Display module, display device, and method of manufacturing the display module | |
| KR102542344B1 (ko) | 측면 배선이 형성된 글라스 기판을 구비한 디스플레이 모듈 및 그 제조 방법 | |
| KR102328078B1 (ko) | 디스플레이 패널, 디스플레이 장치 및 그 제조방법 | |
| KR20200080617A (ko) | 표시 장치 및 이의 제조 방법 | |
| CN111596479B (zh) | 一种显示面板及其制造方法、显示装置 | |
| WO2023233985A1 (ja) | 電子装置およびその製造方法、発光装置、表示装置 | |
| CN217562201U (zh) | 拼接显示器组件及显示装置 | |
| US20220085265A1 (en) | Micro led display and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |