KR102340899B1 - Apparatus for depressing abnoraml high level pulse of pulse width modulation - Google Patents

Apparatus for depressing abnoraml high level pulse of pulse width modulation Download PDF

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KR102340899B1 KR1020200094533A KR20200094533A KR102340899B1 KR 102340899 B1 KR102340899 B1 KR 102340899B1 KR 1020200094533 A KR1020200094533 A KR 1020200094533A KR 20200094533 A KR20200094533 A KR 20200094533A KR 102340899 B1 KR102340899 B1 KR 102340899B1
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Abstract

The present invention relates to a device for suppressing abnormally maintained pulse high control signal. In more detail, it monitors whether high-level pulse comprised in a PWM control signal continues abnormally through a digital logic circuit. The device comprises: an input inversion unit (110); a rising edge unit (120); a falling edge unit (130); an off control unit (140); a pulse suppression output unit (150).

Description

비정상적으로 유지되는 펄스 하이 제어신호 억제 장치{APPARATUS FOR DEPRESSING ABNORAML HIGH LEVEL PULSE OF PULSE WIDTH MODULATION}Abnormally maintained pulse high control signal suppression device {APPARATUS FOR DEPRESSING ABNORAML HIGH LEVEL PULSE OF PULSE WIDTH MODULATION}

본 발명은 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치에 관한 것으로, 더욱 상세하게는 디지털 로직 회로를 통해 PWM 제어신호에 포함된 하이 레벨 펄스가 비정상적으로 지속되는지 감시하고 이를 억제하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치에 관한 것이다.The present invention relates to an apparatus for suppressing an abnormally maintained pulse high control signal, and more particularly, to monitor whether a high level pulse included in a PWM control signal is abnormally maintained through a digital logic circuit and to suppress the abnormally maintained pulse It relates to a high control signal suppression device.

일반적으로 PWM(Pulse Width Modulation) 신호를 이용한 디지털 제어시스템은 펄스 하이(High: 1)와 펄스 로우(Low: 0)가 특정 폭 및 주기로 반복되는 펄스열(Pulse string/train)을 이용하여 구동장치, 제어장치 및 전원공급장치를 비롯하여 각종 장치를 제어한다.In general, a digital control system using a PWM (Pulse Width Modulation) signal uses a driving device, It controls various devices including the control device and power supply device.

그런데, PWM 제어 신호의 펄스열 중 펄스 하이 신호는 능동적인 동작을 지시하거나 에너지 전달 명령에 해당하여, 펄스 하이 상태가 유지될 경우 불필요한 동작의 계속, 고전압/고전류의 출력 및 온도 상승 등의 문제가 발생한다.However, the pulse high signal in the pulse train of the PWM control signal indicates an active operation or corresponds to an energy transfer command, and when the pulse high state is maintained, problems such as unnecessary operation continuation, high voltage/high current output, and temperature rise occur. do.

펄스 하이 신호의 비정상적인 유지는 설정된 클락에 따라 펄스 하이와 로우가 교차로 반복하는 펄스열 즉, 제어신호와는 무관한 것으로 시스템 고장이나 외부 노이즈에 의해 발생하는 것이다.Abnormal maintenance of the pulse high signal is a pulse train that alternately repeats pulse high and low according to the set clock, that is, it is independent of the control signal and is caused by a system failure or external noise.

이를 막기 위해 통상적으로 PWM 제어회로에서는 출력을 되돌려 받아 분석하는 피드백 기능을 통해 일정 이상 펄스 하이 구간이 길어지면 이를 억제할 수 있도록 복잡한 제어기를 설계 및 추가하여 검증을 거쳐야만 하는 문제가 있다.In order to prevent this, in general, PWM control circuits have a problem in that a complex controller must be designed, added, and verified to suppress the long pulse high section through the feedback function that receives and analyzes the output.

또한, 고난이도의 제어시스템이나 소프트웨어를 탑재해야 하며 신호 변화를 관찰하기 위한 모니터링 회로에 PWM 신호뿐만 아니라 각종 제어핀, 클럭 등을 연결해서 전달해 주어야 하는 문제가 있다.In addition, there is a problem in that a high-level control system or software must be installed, and not only the PWM signal but also various control pins and clocks must be connected and transmitted to the monitoring circuit for observing signal changes.

대한민국 공개특허 제10-2016-0012189호Republic of Korea Patent Publication No. 10-2016-0012189 대한민국 공개특허 제10-2019-0107431호Republic of Korea Patent Publication No. 10-2019-0107431

본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로, 디지털 로직 회로를 통해 PWM 제어신호에 포함된 하이 레벨 펄스가 비정상적으로 지속되는지 감시하고 이를 억제하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치를 제공하고자 한다.The present invention is to solve the above problems, and provides an abnormally maintained pulse high control signal suppression device for monitoring whether a high level pulse included in a PWM control signal is abnormally continued through a digital logic circuit and suppressing it want to

이를 위해, 본 발명에 따른 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치는 펄스폭 변조(PWM) 제어신호의 하이(High)와 로우(Low)를 반전시켜 반전 입력을 제공하는 입력 반전부와; 상기 반전 입력을 시간 지연시킨 지연 펄스열의 각 상승 에지와 동기하는 상승 에지 펄스를 생성하는 상승 에지부와; 상기 반전 입력을 시간 지연시킨 상기 지연 펄스열의 각 하강 에지와 동기하는 하강 에지 펄스를 생성하는 하강 에지부와; 상기 상승 에지 펄스와 하강 에지 펄스가 설정된 시간 동안 교차 반복되지 않는 구간에서 오프 제어 펄스를 생성시키는 오프 제어부와; 상기 오프 제어 펄스가 활성화된 구간에서는 상기 반전 입력의 출력을 제한하고, 상기 오프 제어 펄스가 활성화되지 않은 나머지 구간에서 상기 반전 입력을 출력시키는 펄스 억제 출력부;를 포함하는 것을 특징으로 한다.To this end, the abnormally maintained pulse high control signal suppression apparatus according to the present invention includes: an input inverting unit providing an inverted input by inverting High and Low of a pulse width modulation (PWM) control signal; a rising edge unit generating a rising edge pulse synchronized with each rising edge of the delay pulse train in which the inversion input is delayed by a time; a falling edge unit generating a falling edge pulse synchronized with each falling edge of the delay pulse train in which the inversion input is delayed by a time; an off controller for generating an off control pulse in a section in which the rising edge pulse and the falling edge pulse are not cross-repeated for a set time; and a pulse suppression output unit for limiting the output of the inversion input in the period in which the off control pulse is activated and outputting the inversion input in the remaining period in which the off control pulse is not activated.

이때, 상기 입력 반전부, 상승 에지부, 하강 에지부, 오프 제어부 및 펄스 억제 출력부는 각각 디지털 로직 회로만으로 구성되는 것이 바람직하다.In this case, it is preferable that the input inversion unit, the rising edge unit, the falling edge unit, the off control unit, and the pulse suppression output unit each consist of only a digital logic circuit.

또한, 상기 입력 반전부는 상기 펄스폭 변조 제어신호를 입력받아 논리 부정을 수행하는 입력측 NOT 게이트인 것이 바람직하다.Preferably, the input inverting unit is an input-side NOT gate that receives the pulse width modulation control signal and performs logic negation.

또한, 상기 상승 에지부는 상기 반전 입력을 1차 지연시키는 제1 지연기와; 상기 1차 지연된 펄스열을 2차 지연시키는 제2 지연기; 및 상기 1차 지연된 펄스열과 상기 2차 지연된 신호를 반전시킨 펄스열을 각각 입력받아 논리곱을 수행하는 제1 AND 게이트;를 포함하는 것이 바람직하다.In addition, the rising edge portion includes a first delay unit for first delaying the inverted input; a second delayer for secondly delaying the firstly delayed pulse train; and a first AND gate configured to receive the first delayed pulse train and a pulse train obtained by inverting the second delayed signal, respectively, and perform an OR operation.

또한, 상기 하강 에지부는 상기 제1 지연기와; 상기 제2 지연기; 및 상기 2차 지연된 펄스열과 상기 1차 지연된 신호를 반전시킨 펄스열을 각각 입력받아 논리곱을 수행하는 제2 AND 게이트;를 포함하는 것이 바람직하다.In addition, the falling edge portion is the first delay unit; the second delayer; and a second AND gate configured to receive the second delayed pulse train and the pulse train obtained by inverting the first delayed signal, respectively, and perform an OR operation.

또한, 상기 제1 지연기는 주기가 T인 상기 반전 입력의 펄스열에 대해 T/2 초과 3T/4 미만의 시간동안 시간을 지연시키고, 상기 제2 지연기는 상기 반전 입력의 펄스열에 대해 3T/4 이상 T 미만의 시간동안 시간을 지연시키는 것이 바람직하다.In addition, the first delay unit delays time for a time greater than T/2 and less than 3T/4 for the pulse train of the inverting input having a period T, and the second delay delay is 3T/4 or more for the pulse train of the inversion input It is desirable to delay the time for a time less than T.

또한, 상기 오프 제어부는 상기 반전 입력을 데이터(D)로 하고 상기 제1 AND 게이트의 출력을 클럭(CLK)으로 하는 제1 D-플립플롭과; 상기 반전 입력을 데이터(D)로 하고 상기 제2 AND 게이트의 출력을 클럭(CLK)으로 하는 제2 D-플립플롭과; 상기 제2 D-플립플롭의 출력(Q)을 입력받아 논리 부정을 수행하는 오프측 NOT 게이트와; 상기 제1 D-플립플롭의 출력(Q)과 상기 오프측 NOT 게이트의 출력을 각각 입력받아 논리합을 수행하는 OR 게이트;를 포함하는 것이 바람직하다.In addition, the off control unit includes: a first D-flip-flop using the inverted input as data (D) and an output of the first AND gate as a clock (CLK); a second D flip-flop having the inverted input as data (D) and the output of the second AND gate as a clock (CLK); an off-side NOT gate receiving the output Q of the second D flip-flop and performing logic negation; and an OR gate configured to receive an output Q of the first D-flip-flop and an output of the off-side NOT gate, respectively, and perform an OR.

또한, 상기 펄스 억제 출력부는 상기 오프 제어 펄스가 활성화되지 않은 구간에서 상기 반전 입력을 출력시키는 멀티플렉서(Multiplexer)인 것이 바람직하다.Preferably, the pulse suppression output unit is a multiplexer that outputs the inverted input in a section in which the off control pulse is not activated.

또한, 상기 오프 제어부와 펄스 억제 출력부 사이에 구비되며, 상기 오프 제어 펄스의 활성화 구간을 구획하는 글리치(glitch) 억제부를 더 포함하는 것이 바람직하다.In addition, it is preferable to further include a glitch suppressor that is provided between the OFF control unit and the pulse suppression output unit and partitions an activation period of the OFF control pulse.

또한, 상기 글리치 억제부는 상기 OR 게이트의 출력을 데이터(D)로 하고 상기 반전 입력을 클럭(CLK)으로 하는 제3 D-플립플롭; 및 상기 OR 게이트의 출력과 상기 제3 D-플립플롭의 출력(Q)을 각각 입력받아 배타적 논리합을 수행하는 XOR 게이트;를 포함하되, 상기 XOR 게이트의 출력을 상기 멀티플렉서에서 상기 반전 입력을 출력시키는 패스(PASS) 신호로 제공하는 것이 바람직하다.In addition, the glitch suppressor includes: a third D-flip-flop having an output of the OR gate as data (D) and an inverting input as a clock (CLK); and an XOR gate receiving the output of the OR gate and the output Q of the third D-flip-flop, respectively, and performing an exclusive OR; wherein the output of the XOR gate is outputted from the multiplexer to the inverted input It is preferable to provide it as a PASS signal.

이상과 같은 본 발명은 디지털 로직 회로를 통해 PWM 제어신호에 포함된 하이 레벨 펄스가 지속되는지 감시하고, 비정상적인 하이 레벨 지속 펄스가 감지되는 경우 토글을 통해 이를 억제한다.As described above, the present invention monitors whether a high-level pulse included in the PWM control signal continues through a digital logic circuit, and when an abnormal high-level sustain pulse is detected, it is suppressed through a toggle.

따라서, 기존의 펄스폭 제어기를 그대로 유지한 상태에서 별도의 제어기나 필터 S/W 등의 필요 없이 순수 로직 회로만으로 토글에 의한 비정상 펄스 억제 기능을 구현함에 따라 간단하면서도 강력한 회로를 구현한다.Therefore, while maintaining the existing pulse width controller as it is, a simple yet powerful circuit is implemented by implementing the function of suppressing abnormal pulses by toggle only with a pure logic circuit without the need for a separate controller or filter S/W.

도 1은 본 발명에 따른 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치를 나타낸 구성도이다.
도 2는 본 발명에 따른 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치를 나타낸 디지털 로직 회로도이다.
도 3은 상기 도 2의 디지털 로직에 의해 타이밍도이다.1 is a block diagram showing an apparatus for suppressing abnormally maintained pulse high control signal according to the present invention.
2 is a digital logic circuit diagram illustrating an apparatus for suppressing abnormally maintained pulse high control signal according to the present invention.
3 is a timing diagram by the digital logic of FIG. 2 .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치에 대해 상세히 설명한다.Hereinafter, an abnormally maintained pulse high control signal suppression apparatus according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치를 나타낸 구성도이다.1 is a block diagram showing an apparatus for suppressing abnormally maintained pulse high control signal according to the present invention.

도시된 바와 같이, 본 발명의 실시예는 비정상적으로 펄스가 하이 레벨 상태를 유지하는 것을 억제하는 것으로, 입력 반전부(110), 상승 에지부(120), 하강 에지부(130), 오프 제어부(140) 및 펄스 억제 출력부(150)를 포함하며, 바람직하게는 글리치 억제부(150a)를 더 포함한다.As shown, the embodiment of the present invention is to suppress abnormally maintaining the high level of the pulse, the input inversion unit 110, the rising edge unit 120, the falling edge unit 130, the off control unit ( 140) and a pulse suppression output unit 150, preferably further comprising a glitch suppression unit 150a.

이러한 구성에서 펄스폭 변조(PWM: Pulse Width Modulation) 제어신호는 입력 제어신호로서 설정된 주기를 갖는 클럭(clock)에 따라 1 또는 0의 레벨을 갖는 펄스들이 반복되는 펄스열(Pulse string/train)을 갖는다.In this configuration, the pulse width modulation (PWM) control signal has a pulse string/train in which pulses having a level of 1 or 0 are repeated according to a clock having a period set as an input control signal. .

따라서, 펄스 하이(High: 1) 상태가 지속적으로 유지되는 펄스는 정상적인 제어신호가 아니라 제어 시스템에 이상이 있거나 외부 노이즈에 의한 것이므로, 설정된 클럭 이상 유지되면 토글(toggle)에 의해 이를 억제할 필요가 있다.Therefore, the pulse in which the pulse high (1) state is continuously maintained is not a normal control signal, but an error in the control system or caused by external noise. have.

토글에 의해 펄스 하이 상태가 비정상적으로 유지되는 것을 억제하면, 비정상적인 펄스 하이에 의해 제어 대상 장치 등에서 불필요한 동작의 계속, 고전압/고전류의 출력 및 온도 상승 등을 방지한다.By suppressing the abnormal maintenance of the pulse high state by the toggle, the continuation of unnecessary operation, the output of high voltage/high current, and the temperature rise, etc., are prevented by the abnormal pulse high.

이를 위해, 입력 반전부(110)는 펄스폭 변조 제어신호의 하이(High)와 로우(Low)를 반전시켜 반전 입력을 제공한다. 하이(High)와 로우(Low)는 펄스의 레벨을 의미하는 것으로 각각 1과 0을 의미하며, 동일한 펄스폭 상태에서 반전을 통해 레벨만 서로 뒤바뀐다.To this end, the input inverting unit 110 provides an inverted input by inverting High and Low of the pulse width modulation control signal. High and low refer to the level of the pulse, which means 1 and 0, respectively, and only the level is reversed through inversion in the same pulse width state.

상승 에지부(120)는 반전 입력을 시간 지연시킨 지연 펄스열의 각 상승 에지와 동기하는 상승 에지 펄스를 생성한다. 즉, 지연 펄스열을 기준으로 각 펄스에서의 상승 에지 시점에 상승 에지 펄스를 생성한다.The rising edge unit 120 generates a rising edge pulse synchronized with each rising edge of the delay pulse train in which the inversion input is delayed by time. That is, a rising edge pulse is generated at the time of the rising edge of each pulse based on the delay pulse train.

하강 에지부(130)는 반전 입력을 시간 지연시킨 상기 지연 펄스열의 각 하강 에지와 동기하는 하강 에지 펄스를 생성한다. 즉, 상승 에지와는 반대로 지연 펄스열을 기준으로 각 펄스에서의 하강 에지 시점에 하강 에지 펄스를 생성한다.The falling edge unit 130 generates a falling edge pulse synchronized with each falling edge of the delay pulse train in which the inversion input is delayed by time. That is, as opposed to the rising edge, the falling edge pulse is generated at the time of the falling edge of each pulse based on the delay pulse train.

상승 에지부(120)와 하강 에지부(130)에 의해 각각 생성된 에지 펄스(edge pulse)들은 정상 구간에서라면 적어도 설정 횟수 이상 서로 교차(교번)하여 발생한다. 예컨대, 상승 에지 펄스와 하강 에지 펄스는 시간의 흐름에 따라 서로 번갈아가며 나타나게 된다.The edge pulses generated by the rising edge part 120 and the falling edge part 130 respectively cross (alternate) each other for at least a set number of times in a normal section. For example, the rising edge pulse and the falling edge pulse appear alternately with the passage of time.

오프 제어부(140)는 상술한 상승 에지 펄스와 하강 에지 펄스를 감시하여 펄스 하이 상태가 비정상적으로 유지되는 펄스(구간)를 결정한다. The off controller 140 monitors the above-described rising edge pulse and falling edge pulse to determine a pulse (interval) in which the pulse high state is abnormally maintained.

펄스 하이 상태가 비정상적으로 지속되면 일정 시간 이상 펄스 로우가 나타나지 않게 된다. 이에, 상승 에지 펄스와 하강 에지 펄스가 설정된 시간 이상 교차 반복되지 않는 구간에서 오프 제어 펄스를 생성시킨다.If the pulse high state continues abnormally, the pulse low does not appear for more than a certain period of time. Accordingly, an off control pulse is generated in a section in which the rising edge pulse and the falling edge pulse are not cross-repeated for more than a set time.

따라서, 펄스 억제 출력부(150)는 상기 오프 제어 펄스가 활성화된 구간에서는 반전 입력의 출력을 제한하고, 오프 제어 펄스가 활성화되지 않은 나머지 구간에서 상기 반전 입력을 출력시킨다. Accordingly, the pulse suppression output unit 150 limits the output of the inversion input in the period in which the off control pulse is activated, and outputs the inversion input in the remaining period in which the off control pulse is not activated.

예컨대, 오프 제어 펄스가 하이(High) 상태인 구간과 대응하는 반전 입력의 신호는 강제로 로우(Low)로 토글된 상태가 됨에 따라 비정상적인 펄스 하이 상태가 제거되고, 그 구간에서는 펄스 로우를 유지하게 된다.For example, as the inverted input signal corresponding to the section in which the off control pulse is in the high state is forcibly toggled to the low state, the abnormal pulse high state is removed, and the pulse low is maintained in the period. do.

또한, 반전 입력은 입력 제어신호를 반전시킨 것이어서 약간의 시간 지연(혹은 위상차)가 있기는 하지만, 여전히 입력 신호로서 펄스열들을 제공하므로, 비정상적인 펄스 하이만을 제거한 상태에서 계속해서 제어신호의 역할도 하게 된다.In addition, since the inverted input is an inverted input control signal, there is a slight time delay (or phase difference), but since it still provides pulse trains as an input signal, it continues to serve as a control signal with only the abnormal pulse high removed. .

한편, 본 발명의 실시예에서 상기 입력 반전부(110), 상승 에지부(120), 하강 에지부(130), 오프 제어부(140) 및 펄스 억제 출력부(150)는 각각 디지털 로직(Digital Logic) 회로만으로 구성되는 것이 바람직하다. 따라서, 기존의 제어기에 로직 회로만 추가하여 비정상적인 하이 상태를 억제한다.Meanwhile, in the embodiment of the present invention, the input inverting unit 110 , the rising edge unit 120 , the falling edge unit 130 , the off control unit 140 , and the pulse suppression output unit 150 are digital logic (Digital Logic), respectively. ) is preferably composed of only a circuit. Therefore, an abnormal high state is suppressed by adding only a logic circuit to the existing controller.

도 2에는 실시예로서 본 발명을 디지털 로직으로 표현한 구성이 도시되어 있다. 이러한 디지털 로직은 위에서 도 1을 참조하여 설명한 본 발명을 구체적으로 구현 가능한 여러 로직 회로 중 바람직한 실시예를 나타낸 것이다.2 shows a configuration in which the present invention is expressed in digital logic as an embodiment. This digital logic shows a preferred embodiment among various logic circuits that can specifically implement the present invention described above with reference to FIG. 1 .

도시된 바와 같이, 입력 반전부(110)는 일 예로 기존의 제어기로부터 출력된 펄스폭 제어신호를 입력으로 전달받아 이를 반전시키는 논리 게이트이다. 이를 위해 입력 반전부(110)는 논리 부정을 수행하는 입력측 NOT 게이트(110)를 사용한다.As shown, the input inverting unit 110 is, for example, a logic gate that receives the pulse width control signal output from the existing controller as an input and inverts it. To this end, the input inversion unit 110 uses an input-side NOT gate 110 that performs logic negation.

입력측 NOT 게이트(110)는 입력 신호에 직렬로 연결됨에 따라 정상 펄스열들로 이루어진 제어신호 또는 비정상적인 펄스 하이가 포함된 펄스열을 입력받아 반전시킨다. The input-side NOT gate 110 receives and inverts a control signal made of normal pulse trains or a pulse train including abnormal pulse highs as they are serially connected to the input signal.

도 3과 같이, 펄스폭 제어신호의 입력 'IN'은 입력측 NOT 게이트(110)를 통과하여 반전 입력 'INB'를 생성하며, 그에 따라 입력과 반전 입력의 하이와 로우는 서로 뒤바뀌며, 반전 입력은 입력과 비교하여 위상차가 발생한다3 , the input 'IN' of the pulse width control signal passes through the input side NOT gate 110 to generate an inverted input 'INB', and accordingly, the high and low of the input and the inverted input are reversed, and the inverted input is out of phase with the input

상승 에지부(120)는 위와 같은 반전 입력을 추가로 시간 지연시킨 지연 펄스열을 기준으로 상승 에지 펄스를 생성한다.The rising edge unit 120 generates a rising edge pulse based on the delay pulse train in which the above inversion input is further delayed by time.

상승 에지부(120)는 제1 지연기(DE1), 제2 지연기(DE2) 및 제1 AND 게이트(121)를 포함하며, 제1 지연기(DE1)의 출력은 제2 지연기(DE2)에 연결된다. 또한, 제1 지연기(DE1)의 출력과 제2 지연기(DE2)의 출력은 각각 제1 AND 게이트(121)에 연결되며, 제2 지연기(DE2)의 출력을 반전시키도록 NOT 게이트(122)를 더 포함한다.The rising edge unit 120 includes a first delay unit DE1 , a second delay unit DE2 , and a first AND gate 121 , and an output of the first delay unit DE1 is outputted from the second delay unit DE2 . ) is connected to In addition, the output of the first delay DE1 and the output of the second delay DE2 are respectively connected to the first AND gate 121, and the NOT gate ( 122) is further included.

따라서, 제1 지연기(DE1)에 의해 반전 입력이 1차 지연되고, 제2 지연기(DE2)에 의해 1차 지연된 반전 입력이 2차 지연된다. 제1 AND 게이트(121)는 1차 지연된 펄스열과 2차 지연된 신호를 반전시킨 펄스열을 각각 입력받아 논리곱을 수행한다. 2차 지연된 신호의 반전은 상기한 NOT 게이트(122)에 의해 이루어진다.Therefore, the inverted input is delayed by the first delay by the first delayer DE1, and the inverted input delayed by the first delay by the second delay DE2 is delayed by the second. The first AND gate 121 receives the first delayed pulse train and the second delayed signal inverted pulse train, respectively, and performs an OR. Inversion of the second delayed signal is achieved by the above-described NOT gate 122 .

도 3과 같이, 제1 지연 신호(1차 지연) 'IN Delay 1'은 반전 입력으로부터 설정 주기(시간 혹은 위상)만큼 지연되고, 제2 지연 신호(2차 지연) 'IN Delay 2'는 제1 지연 신호로부터 다시 지연된다. 따라서, 상승 에지 펄스 'Rising edge'는 제1 지연 신호와 제2 지연 신호의 상승 에지 사이에 형성된다.3, the first delay signal (1st delay) 'IN Delay 1' is delayed by a set period (time or phase) from the inverted input, and the second delay signal (2nd delay) 'IN Delay 2' is the second delay signal (2nd delay). 1 is delayed again from the delay signal. Accordingly, a rising edge pulse 'Rising edge' is formed between the rising edges of the first delayed signal and the second delayed signal.

이를 위해 제1 지연기(DE1)는 주기가 T인 상기 반전 입력의 펄스열에 대해 T/2 초과 3T/4 미만의 시간동안 시간을 지연시키고, 제2 지연기(DE2)는 반전 입력의 펄스열에 대해 3T/4 이상 T 미만의 시간동안 시간을 지연시킬 수 있다.To this end, the first delayer DE1 delays the time for a time greater than T/2 and less than 3T/4 with respect to the pulse train of the inverted input having a period of T, and the second delayer DE2 is applied to the pulse train of the inversion input. The time can be delayed for more than 3T/4 and less than T.

하강 에지부(130)는 위와 같은 반전 입력을 시간 지연시킨 지연 펄스열을 기준으로 하강 에지 펄스를 생성한다.The falling edge unit 130 generates a falling edge pulse based on the delay pulse train in which the above inversion input is time-delayed.

이를 위해 하강 에지부(130)는 상술한 제1 지연기(DE1) 및 제2 지연기(DE2)를 공통으로 사용하며, 그에 더해 제2 AND 게이트(131)를 더 포함한다. To this end, the falling edge part 130 uses the above-described first and second delay units DE1 and DE2 in common, and further includes a second AND gate 131 .

이때, 제1 지연기(DE1)의 출력과 제2 지연기(DE2)의 출력은 각각 제2 AND 게이트(131)에 연결되며, 제1 지연기(DE1)의 출력을 반전시키도록 NOT 게이트(132)를 더 포함한다.At this time, the output of the first delay DE1 and the output of the second delay DE2 are respectively connected to the second AND gate 131, and the NOT gate ( 132).

따라서, 제1 지연기(DE1)에 의해 반전 입력이 1차 지연되고, 제2 지연기(DE2)에 의해 1차 지연된 반전 입력이 2차 지연된다. 또한, 제2 AND 게이트(131)는 1차 지연된 신호를 반전시킨 펄스열과 2차 지연된 펄스열을 각각 입력받아 논리곱을 수행한다. 1차 지연된 신호의 반전은 NOT 게이트(132)에 의해 이루어진다. Therefore, the inverted input is delayed by the first delay by the first delayer DE1, and the inverted input delayed by the first delay by the second delay DE2 is delayed by the second. Also, the second AND gate 131 receives a pulse train obtained by inverting the first delayed signal and a second delayed pulse train, respectively, and performs an OR. Inversion of the first delayed signal is achieved by the NOT gate 132 .

따라서, 하강 에지부(130)에서는 2차 지연된 신호를 반전시키는 상승 에지부(120)와 다르게 1차 지연된 신호를 반전시켜 이들 에지부분이 서로 상반되도록 한다.Accordingly, the falling edge portion 130 inverts the first delayed signal differently from the rising edge portion 120 that inverts the second delayed signal so that these edge portions are opposite to each other.

도 3과 같이, 제1 지연 신호 'IN Delay 1' 및 제2 지연 신호 'IN Delay 2'를 포함하는 지연 신호를 기준으로, 하강 에지 펄스 'Falling edge'는 제1 지연 신호와 제2 지연 신호의 하강 에지 사이에 형성된다.3 , on the basis of the delay signal including the first delay signal 'IN Delay 1' and the second delay signal 'IN Delay 2', the falling edge pulse 'Falling edge' is the first delay signal and the second delay signal. is formed between the falling edges of

오프 제어부(140)는 상술한 상승 에지 펄스와 하강 에지 펄스를 감시하여 펄스 하이 상태가 비정상적으로 유지되는 펄스나 구간을 결정한다. The off control unit 140 monitors the above-described rising edge pulse and falling edge pulse to determine a pulse or period in which the pulse high state is abnormally maintained.

펄스 하이 상태가 비정상적으로 지속되는 경우 일정 시간 이상 펄스 로우가 나타나지 않으므로 디지털 로직만으로도 비정상 펄스를 판단할 수 있다.When the pulse high state abnormally continues, the pulse low does not appear for a certain period of time or longer, so the abnormal pulse can be determined only by digital logic.

이에, 오프 제어부(140)는 제1 D-플립플롭(141), 제2 D-플립플롭(142), 오프측 NOT 게이트(143) 및 OR 게이트(144)를 포함한다.Accordingly, the off control unit 140 includes a first D-flip-flop 141 , a second D-flip-flop 142 , an off-side NOT gate 143 , and an OR gate 144 .

이때, 제1 D-플립플롭(141)과 제2 D-플립플롭(142)의 출력은 각각 OR 게이트(144)에 연결되고, 오프측 NOT 게이트(143)는 제2 D-플립플롭(142)과 OR 게이트(144) 사이에 연결됨에 따라 제2 D-플립플롭(142)의 출력만 반전시킨 후 OR 게이트(144)에 제공한다.At this time, outputs of the first D-flip-flop 141 and the second D-flip-flop 142 are respectively connected to the OR gate 144 , and the off-side NOT gate 143 is connected to the second D-flip-flop 142 . ) and the OR gate 144 , only the output of the second D-flip-flop 142 is inverted and then provided to the OR gate 144 .

또한, 반전 입력은 제1 D-플립플롭(141)과 제2 D-플립플롭(142)의 데이터(D)에 각각 입력되고, 제1 AND 게이트(121)의 상승 에지 펄스는 제1 D-플립플롭(141)의 클럭에 입력되며, 제2 AND 게이트(131)의 하강 에지 펄스는 제2 D-플립플롭(142)의 클럭(CLK)에 입력된다. 따라서, 별도의 클럭 펄스 생성기 등이 없이도 상승 에지와 하강 에지를 클럭(clock)으로 이용할 수 있게 된다.In addition, the inverting input is inputted to the data D of the first D-flip-flop 141 and the second D-flip-flop 142 , respectively, and the rising edge pulse of the first AND gate 121 is the first D- The falling edge pulse of the second AND gate 131 is inputted to the clock of the flip-flop 141 and is input to the clock CLK of the second D-flip-flop 142 . Accordingly, the rising edge and the falling edge can be used as clocks without a separate clock pulse generator or the like.

위와 같은 구성에 의하면, 제1 D-플립플롭(141)은 반전 입력을 데이터(D)로 하고, 제1 AND 게이트(121)의 출력(상승 에지 펄스)을 클럭(CLK)에 입력한다. 또한, 제2 D-플립플롭(142)은 반전 입력을 데이터(D)로 하고, 제2 AND 게이트(131)의 출력(하강 에지 펄스)을 클럭(CLK)으로 한다.According to the above configuration, the first D flip-flop 141 uses an inverted input as data D, and inputs the output (rising edge pulse) of the first AND gate 121 to the clock CLK. In addition, the second D flip-flop 142 uses an inverted input as data D and an output (falling edge pulse) of the second AND gate 131 as a clock CLK.

또한, 오프측 NOT 게이트(143)는 제2 D-플립플롭(142)의 출력(Q)을 입력받아 논리 부정을 수행하고, OR 게이트(144)는 제1 D-플립플롭(141)의 출력(Q)과 오프측 NOT 게이트(143)의 출력을 각각 입력받아 논리합을 수행한다.In addition, the off-side NOT gate 143 receives the output Q of the second D flip-flop 142 and performs logic negation, and the OR gate 144 receives the output Q of the first D flip-flop 141 . (Q) and the output of the off-side NOT gate 143 are respectively received and an OR is performed.

도 3과 같이 오프 제어 펄스 'OFF'는 오프 제어부(140)가 상승 에지 펄스와 하강 에지 펄스를 이용하여 비정상적인 펄스 하이가 입력된 후 생성됨을 알 수 있으며, 오프 제어 펄스는 활성화를 통해 하이(High: 1) 상태가 된다.As shown in FIG. 3 , it can be seen that the off control pulse 'OFF' is generated after an abnormal pulse high is input by the off control unit 140 using a rising edge pulse and a falling edge pulse, and the off control pulse is activated through a high (High) pulse. : 1) state.

펄스 억제 출력부(150)는 위와 같이 오프 제어 펄스가 활성화된 구간에서는 반전 입력의 출력을 제한하고, 오프 제어 펄스가 활성화되지 않은 나머지 구간에서 상기 반전 입력을 출력시킨다.The pulse suppression output unit 150 limits the output of the inverting input in the period in which the off-control pulse is activated as described above, and outputs the inverted input in the remaining period in which the off-control pulse is not activated.

이를 위해 펄스 억제 출력부(150)는 오프 제어 펄스가 활성화되지 않은 구간에서 반전 입력을 출력시키는 멀티플렉서(150)를 적용할 수 있다. 이 경우 반전 입력은 멀티플렉서의 입력단에 연결되며, 그 출력은 제어대상 장치 등에 연결된다.To this end, the pulse suppression output unit 150 may apply a multiplexer 150 that outputs an inverted input in a section in which the off-control pulse is not activated. In this case, the inverting input is connected to the input terminal of the multiplexer, and the output is connected to the control target device or the like.

따라서, 오프 제어 펄스가 하이(High) 상태인 구간과 대응하는 반전 입력의 신호는 강제로 로우(Low)로 토글된 상태가 됨에 따라 비정상적인 펄스 하이 상태가 제거되고, 그 구간에서는 펄스 로우를 유지하게 된다Therefore, the abnormal pulse high state is removed as the inverted input signal corresponding to the period in which the off control pulse is in the high state is forcibly toggled to the low state, and the pulse low is maintained in the period. do

한편, 본 발명은 글리치(glitch)를 억제하는 글리치 억제부(150a)를 더 포함할 수 있다. 글리치 억제부(150a)는 상기한 오프 제어부(140)와 펄스 억제 출력부(150) 사이에 구비되며, 오프 제어 펄스의 활성화 구간을 구획한다.Meanwhile, the present invention may further include a glitch suppressor 150a for suppressing a glitch. The glitch suppression unit 150a is provided between the off-control unit 140 and the pulse suppression output unit 150, and partitions the activation period of the off-control pulse.

이러한 글리치 억제부(150a) 역시 디지털 로직으로 구성되며, OR 게이트(144)의 출력을 데이터(D)로 하고 반전 입력을 클럭(CLK)으로 하는 제3 D-플립플롭(151a) 및 상기 OR 게이트(144)의 출력과 제3 D-플립플롭(151a)의 출력(Q)을 각각 입력받아 배타적 논리합을 수행하는 XOR 게이트(152a)를 포함한다.The glitch suppressor 150a is also composed of digital logic, and the third D-flip-flop 151a and the OR gate having the output of the OR gate 144 as data D and the inverting input as the clock CLK and an XOR gate 152a receiving the output of 144 and the output Q of the third D-flip-flop 151a, respectively, and performing an exclusive-OR.

도 3에서 제3 D-플립플롭(151a)의 출력은 'OFF_gated' 신호와 같이 나타나며, XOR 게이트(152a)의 출력을 펄스 억제 출력부(150)인 멀티플렉서에서 반전 입력을 출력시키는 패스(PASS) 신호로 제공한다. In FIG. 3 , the output of the third D-flip-flop 151a is shown as an 'OFF_gated' signal, and the output of the XOR gate 152a is output as an inverted input from the multiplexer that is the pulse suppression output unit 150. PASS provided as a signal.

따라서, XOR 게이트(152a)의 출력이 하이(High: 1)인 시간에만 반전 펄스를 출력시키므로 글리치의 발생 없이 오프 제어 구간에서 로우 상태가 유지된다.Accordingly, since the inversion pulse is output only when the output of the XOR gate 152a is high (High: 1), the low state is maintained in the off control period without the occurrence of a glitch.

이상, 본 발명의 특정 실시예에 대하여 상술하였다. 그러나, 본 발명의 사상 및 범위는 이러한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 변경하지 않는 범위 내에서 다양하게 수정 및 변형 가능하다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이해할 것이다.In the above, specific embodiments of the present invention have been described above. However, the spirit and scope of the present invention is not limited to these specific embodiments, and various modifications and variations can be made within the scope that does not change the gist of the present invention. You will understand when you grow up.

따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Therefore, since the embodiments described above are provided to fully inform those of ordinary skill in the art to which the present invention belongs the scope of the invention, it should be understood that they are exemplary in all respects and not limiting, The invention is only defined by the scope of the claims.

110: 입력 반전부 120: 상승 에지부
121: 제1 AND 게이트 122: NOT 게이트
130: 하강 에지부 131: 제2 AND 게이트
132: NOT 게이트 140: 오프 제어부
141: 제1 D-플립플롭 142: 제2 D-플립플롭
143: 오프측 NOT 게이트 144: OR 게이트
150: 펄스 억제 출력부 150a: 글리치 억제부
151a: 제3 D-플립플롭 152a: XOR 게이트
DE1: 제1 지연기 DE2: 제2 지연기110: input reversing unit 120: rising edge unit
121: first AND gate 122: NOT gate
130: falling edge portion 131: second AND gate
132: NOT gate 140: off control
141: first D-flip-flop 142: second D-flip-flop
143: off-side NOT gate 144: OR gate
150: pulse suppression output 150a: glitch suppression unit
151a: third D-flip-flop 152a: XOR gate
DE1: first delay DE2: second delay

Claims (10)

펄스폭 변조(PWM) 제어신호의 하이(High)와 로우(Low)를 반전시켜 반전 입력을 제공하는 입력 반전부(110)와;
상기 반전 입력을 시간 지연시킨 지연 펄스열의 각 상승 에지와 동기하는 상승 에지 펄스를 생성하는 상승 에지부(120)와;
상기 반전 입력을 시간 지연시킨 상기 지연 펄스열의 각 하강 에지와 동기하는 하강 에지 펄스를 생성하는 하강 에지부(130)와;
상기 상승 에지 펄스와 하강 에지 펄스를 감시하여 상기 펄스폭 변조 제어신호의 펄스 하이 상태가 비정상적으로 유지되는 구간이 발생하면, 오프 제어 펄스를 생성시키는 오프 제어부(140); 및
상기 오프 제어 펄스가 활성화된 구간에서는 상기 반전 입력의 출력을 제한하고, 상기 오프 제어 펄스가 활성화되지 않은 나머지 구간에서 상기 반전 입력을 출력시키는 펄스 억제 출력부(150);를 포함하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.an input inverting unit 110 providing an inverted input by inverting High and Low of a pulse width modulation (PWM) control signal;
a rising edge unit 120 for generating a rising edge pulse synchronized with each rising edge of the delay pulse train in which the inversion input is delayed;
a falling edge unit 130 for generating a falling edge pulse synchronized with each falling edge of the delay pulse train in which the inversion input is delayed;
an off controller 140 that monitors the rising edge pulse and the falling edge pulse and generates an off control pulse when a section in which the pulse high state of the pulse width modulation control signal is abnormally maintained occurs; and
and a pulse suppression output unit 150 for limiting the output of the inverting input in a section in which the off control pulse is activated, and outputting the inverting input in the remaining section in which the off control pulse is not activated. Abnormally maintained pulse high control signal suppression device. 제1항에 있어서,
상기 입력 반전부(110), 상승 에지부(120), 하강 에지부(130), 오프 제어부(140) 및 펄스 억제 출력부(150)는 각각 디지털 로직 회로만으로 구성되는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.According to claim 1,
The input inverting unit 110 , the rising edge unit 120 , the falling edge unit 130 , the off control unit 140 , and the pulse suppression output unit 150 are abnormally maintained, characterized in that each consists of a digital logic circuit only Pulse high control signal suppression device. 제1항에 있어서,
상기 입력 반전부(110)는,
상기 펄스폭 변조 제어신호를 입력받아 논리 부정을 수행하는 입력측 NOT 게이트(110)인 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.According to claim 1,
The input inversion unit 110,
Abnormally maintained pulse high control signal suppression device, characterized in that the input-side NOT gate 110 that receives the pulse width modulation control signal and performs logic negation. 제3항에 있어서,
상기 상승 에지부(120)는,
상기 반전 입력을 1차 지연시키는 제1 지연기(DE1)와;
상기 1차 지연된 펄스열을 2차 지연시키는 제2 지연기(DE2); 및
상기 1차 지연된 펄스열과 상기 2차 지연된 신호를 반전시킨 펄스열을 각각 입력받아 논리곱을 수행하는 제1 AND 게이트(121);를 포함하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.4. The method of claim 3,
The rising edge part 120 is,
a first delay (DE1) for first delaying the inverted input;
a second delayer (DE2) for secondly delaying the firstly delayed pulse train; and
and a first AND gate (121) configured to receive the first delayed pulse train and a pulse train obtained by inverting the second delayed signal, respectively, and perform an AND gate (121). 제4항에 있어서,
상기 하강 에지부(130)는,
상기 제1 지연기(DE1)와;
상기 제2 지연기(DE2); 및
상기 2차 지연된 펄스열과 상기 1차 지연된 신호를 반전시킨 펄스열을 각각 입력받아 논리곱을 수행하는 제2 AND 게이트(131);를 포함하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.5. The method of claim 4,
The falling edge portion 130,
the first delay unit DE1;
the second delayer DE2; and
and a second AND gate (131) configured to receive the second delayed pulse train and the pulse train obtained by inverting the first delayed signal, respectively, and perform an AND gate (131). 제5항에 있어서,
상기 제1 지연기(DE1)는,
주기가 T인 상기 반전 입력의 펄스열에 대해 T/2 초과 3T/4 미만의 시간동안 시간을 지연시키고,
상기 제2 지연기(DE2)는,
상기 반전 입력의 펄스열에 대해 3T/4 이상 T 미만의 시간동안 시간을 지연시키는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.6. The method of claim 5,
The first delay unit DE1 is
Delaying the time for a time greater than T/2 and less than 3T/4 for the pulse train of the inverting input having a period of T;
The second delay unit DE2 is
Abnormally maintained pulse high control signal suppression device, characterized in that for delaying the time for a time of 3T/4 or more and less than T with respect to the pulse train of the inversion input. 제5항에 있어서,
상기 오프 제어부(140)는,
상기 반전 입력을 데이터(D)로 하고 상기 제1 AND 게이트(121)의 출력을 클럭(CLK)으로 하는 제1 D-플립플롭(141)과;
상기 반전 입력을 데이터(D)로 하고 상기 제2 AND 게이트(131)의 출력을 클럭(CLK)으로 하는 제2 D-플립플롭(142)과;
상기 제2 D-플립플롭(142)의 출력(Q)을 입력받아 논리 부정을 수행하는 오프측 NOT 게이트(143); 및
상기 제1 D-플립플롭(141)의 출력(Q)과 상기 오프측 NOT 게이트(143)의 출력을 각각 입력받아 논리합을 수행하는 OR 게이트(144);를 포함하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.6. The method of claim 5,
The off control unit 140,
a first D flip-flop 141 having the inverted input as data D and the output of the first AND gate 121 as a clock CLK;
a second D-flip-flop 142 having the inverted input as data D and the output of the second AND gate 131 as a clock CLK;
an off-side NOT gate 143 receiving the output Q of the second D flip-flop 142 and performing logic negation; and
and an OR gate 144 receiving the output Q of the first D-flip-flop 141 and the output of the off-side NOT gate 143 and performing an OR gate, respectively; Pulse high control signal suppression device. 제7항에 있어서,
상기 펄스 억제 출력부(150)는,
상기 오프 제어 펄스가 활성화되지 않은 구간에서 상기 반전 입력을 출력시키는 멀티플렉서(Multiplexer)인 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.8. The method of claim 7,
The pulse suppression output unit 150,
Abnormally maintained pulse high control signal suppression device, characterized in that it is a multiplexer that outputs the inverted input in a section in which the off control pulse is not activated. 제8항에 있어서,
상기 오프 제어부(140)와 펄스 억제 출력부(150) 사이에 구비되며, 상기 오프 제어 펄스의 활성화 구간을 구획하는 글리치 억제부(150a)를 더 포함하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.9. The method of claim 8,
Abnormally maintained pulse high control, which is provided between the off control unit 140 and the pulse suppression output unit 150 and further includes a glitch suppression unit 150a that partitions an activation period of the off control pulse signal suppression device. 제9항에 있어서,
상기 글리치 억제부(150a)는,
상기 OR 게이트(144)의 출력을 데이터(D)로 하고 상기 반전 입력을 클럭(CLK)으로 하는 제3 D-플립플롭(151a); 및
상기 OR 게이트(144)의 출력과 상기 제3 D-플립플롭(151a)의 출력(Q)을 각각 입력받아 배타적 논리합을 수행하는 XOR 게이트(152a);를 포함하되,
상기 XOR 게이트(152a)의 출력을 상기 멀티플렉서에서 상기 반전 입력을 출력시키는 패스(PASS) 신호로 제공하는 것을 특징으로 하는 비정상적으로 유지되는 펄스 하이 제어신호 억제 장치.10. The method of claim 9,
The glitch suppression unit 150a,
a third D-flip-flop 151a having the output of the OR gate 144 as data D and the inverting input as the clock CLK; and
an XOR gate 152a receiving the output of the OR gate 144 and the output Q of the third D flip-flop 151a, respectively, and performing an exclusive-OR;
and providing an output of the XOR gate (152a) as a pass signal for outputting the inverted input from the multiplexer.
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