KR100783691B1 - Serial Transmitter with Pre-emphasis - Google Patents

Abstract

직렬 전송 회로는 멀티플렉서 단위 지연기, 반전기 및 구동기를 포함한다. 멀티플렉서는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성한다. 단위 지연기는 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성한다. 반전기는 상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성한다. 구동기는 상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된다.The serial transmission circuit includes a multiplexer unit delay, an inverter and a driver. The multiplexer produces a serialized signal that is a serialized series of n bits of parallel data signals. The unit delayer delays the serialization signal by a predetermined delay time to generate a delay signal. An inverter inverts the delay signal and produces an inverted signal whose amplitude is less than the amplitude of the serialized signal. A driver is configured to drive the serialization signal and generate a preemphasis signal at the output node by sharing an output node with the inverter.

Description

프리엠퍼시스를 가지는 직렬 전송 장치{Serial Transmitter with Pre-emphasis}Serial Transmitter with Pre-emphasis

도 1은 종래의 프리엠퍼시스를 가지는 직렬 전송 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a serial transmission apparatus having a conventional pre-emphasis.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스를 가진 직렬 전송 회로를 예시한 블록도이다. 2 is a block diagram illustrating a serial transmission circuit with pre-emphasis in accordance with one embodiment of the present invention.

도 3은 도 2의 멀티플렉서를 예시한 블록도이다.3 is a block diagram illustrating the multiplexer of FIG. 2.

도 4는 도 3의 펄스드 래치를 설명하기 위한 회로도이다.FIG. 4 is a circuit diagram illustrating the pulsed latch of FIG. 3.

도 5는 도 4의 회로에 인가되는 클럭 신호의 타이밍도이다.5 is a timing diagram of a clock signal applied to the circuit of FIG. 4.

도 6은 도 2의 직렬 전송 회로를 시뮬레이션한 결과를 나타내는 타이밍도이다.FIG. 6 is a timing diagram illustrating a result of simulating the serial transmission circuit of FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

200 : 게이트 구동 장치 210 : 선택부200: gate driving device 210: selection unit

240, 340 : 변환부 250, 350 : 전압 레벨 변환부240, 340: converter 250, 350: voltage level converter

260, 360, 460 : 출력부 260, 360, 460: output section

본 발명은 직렬 전송 장치에 관한 것으로, 더욱 상세하게는 프리엠퍼시스를 가지는 직렬 전송 장치에 관한 것이다. The present invention relates to a serial transmission device, and more particularly to a serial transmission device having a pre-emphasis.

종래에는 고속으로 데이터를 전송하고자 할 때 직렬 전송 방식보다 병렬 전송 방식이 선호되었다. 그러나, 병렬 방식으로 한 번에 전송해야 하는 데이터의 비트 수가 증가함에 따라 각 데이터 신호들의 동기, 배선, 노이즈, 전력, 면적, 핀의 수, 비용 등의 문제가 커지게 되었다. 최근에는 직렬 전송 방식이 고속 데이터 전송에 더 많이 쓰이고 있다.In the related art, when the data is to be transmitted at high speed, the parallel transmission method is preferred to the serial transmission method. However, as the number of bits of data to be transmitted at one time in a parallel manner increases, problems such as synchronization, wiring, noise, power, area, number of pins, and cost of each data signal have increased. In recent years, the serial transmission method has been used more and more for high speed data transmission.

데이터 신호가 전송선를 통과하는 동안 신호의 파형은 왜곡된다. 보통 고주파 대역에서 감쇄가 일어나며 신호의 지터가 커진다. 이러한 점을 방지하기 위해 특정 조건에서 신호의 진폭을 증가시키는 것을 프리엠퍼시스라 한다. 고속 데이터 전송에서 신호의 신뢰성을 높이기 위해 직렬 전송 장치는 프리엠퍼시스 회로를 내장하는 경우가 많다. The waveform of the signal is distorted while the data signal passes through the transmission line. Attenuation usually occurs in the high frequency bands, resulting in large jitter in the signal. To prevent this, increasing the amplitude of the signal under certain conditions is called preemphasis. In order to increase signal reliability in high-speed data transmission, serial transmission devices often include a pre-emphasis circuit.

도 1은 종래의 프리엠퍼시스를 가지는 직렬 전송 장치를 설명하기 위한 블록도이다. 도 1을 참조하면, 상기 직렬 전송 장치(10)는 4 비트 병렬 데이터를 직렬화하여 전송하는 장치로, 구동 회로(11)와 프리엠퍼시스 회로(15)를 포함한다. 상기 구동 회로(11)는 제1 멀티플렉서(12)와 구동기(13)를 포함하며, 상기 프리엠퍼시스 회로(15)는 복수의 단위 지연기(16), 제2 멀티플렉서(17) 및 반전기(18)를 포함한다.1 is a block diagram illustrating a serial transmission apparatus having a conventional pre-emphasis. Referring to FIG. 1, the serial transmission apparatus 10 is a device for serializing 4-bit parallel data and includes a driving circuit 11 and a pre-emphasis circuit 15. The driving circuit 11 includes a first multiplexer 12 and a driver 13, and the preemphasis circuit 15 includes a plurality of unit delays 16, a second multiplexer 17, and an inverter ( 18).

4 비트의 병렬 데이터가 각각 상기 제1 멀티플렉서(12) 및 4 개의 단위 지연 기(16)에 인가된다. 상기 제1 및 제2 멀티플렉서(12, 17)는 각각 외부 클럭 신호의 한 주기의 1/4 만큼 위상차를 가지는 4 개의 클럭 신호를 인가받는다. 상기 제1 멀티플렉서(12)는 상기 병렬 데이터를 직렬화한 제1 직렬화 신호를 상기 구동기(13)에 출력한다. 상기 제2 멀티플렉서(17)는 상기 단위 지연기(16)를 각각 통과한 병렬 데이터를 직렬화한 제2 직렬화 신호를 상기 반전기(18)에 출력한다. 상기 반전기(18)는 제2 직렬화 신호에 대해 반전된 논리 레벨과, 상기 제1 직렬화 신호의 절반 정도의 진폭을 가진 신호를 출력한다. 상기 구동기(13)의 출력과 상기 반전기(17)의 출력은 출력 노드에서 합성된다.Four bits of parallel data are applied to the first multiplexer 12 and four unit delays 16, respectively. The first and second multiplexers 12 and 17 receive four clock signals having a phase difference by one quarter of an interval of the external clock signal, respectively. The first multiplexer 12 outputs the first serialized signal obtained by serializing the parallel data to the driver 13. The second multiplexer 17 outputs, to the inverter 18, a second serialized signal obtained by serializing the parallel data passed through the unit delay unit 16, respectively. The inverter 18 outputs a signal having a logic level inverted with respect to the second serialized signal and an amplitude about half of the first serialized signal. The output of the driver 13 and the output of the inverter 17 are combined at the output node.

상기 직렬 전송 장치(10)에서, 상기 프리엠퍼시스 회로(15)는 각 비트마다 상응하는 단위 지연기(16)를 하나씩 필요로 하며, 멀티플렉서(17)도 필요하다. 만약 비트의 수가 더 많다면 직렬 전송 장치(10)는 그만큼 많은 수의 단위 지연부(16)를 가져야 한다. 따라서, 종래의 직렬 전송 장치(10)는 불필요하게 많은 전력을 소모하며 넓은 면적을 차지한다.In the serial transmission apparatus 10, the pre-emphasis circuit 15 requires one corresponding unit delayer 16 for each bit, and a multiplexer 17 is also required. If the number of bits is larger, the serial transmission apparatus 10 must have a larger number of unit delay units 16. Therefore, the conventional serial transmission apparatus 10 consumes a lot of power unnecessarily and occupies a large area.

본 발명의 목적은 프리엠퍼시스를 가지며 전력소모가 적고 면적을 작게 차지하는 직렬 전송 장치를 제공하는 것이다. It is an object of the present invention to provide a serial transmission apparatus having preemphasis, low power consumption and small area.

본 발명의 다른 목적은 종래의 방법에 비해 간단하게 프리엠퍼시스된 신호를 생성할 수 있는 직렬 전송 방법을 제공하는 것이다.Another object of the present invention is to provide a serial transmission method which can generate a pre-emphasized signal more simply than the conventional method.

본 발명의 일 실시예에 따른 병렬 데이터의 직렬 전송 방법은 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 단계; 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단계; 상기 지연 신호를 반전하여 반전 신호를 생성하는 단계; 및 상기 직렬화 신호와 상기 반전 신호를 합성하여 프리엠퍼시스 신호를 생성하는 단계를 포함하며, 상기 반전 신호의 진폭은 상기 직렬화 신호의 진폭보다 작다. 상기 직렬화 신호의 한 비트의 주기 및 상기 소정의 지연 시간은 상기 병렬 데이터 신호의 한 비트의 주기의 1/n 과 동일한 시간일 수 있다. In accordance with another aspect of the present invention, there is provided a serial data transmission method including: generating a serialized signal obtained by serializing n-bit parallel data signals; Generating a delay signal by delaying the serialized signal by a predetermined delay time; Inverting the delay signal to generate an inverted signal; And synthesizing the serialized signal with the inverted signal to generate a preemphasis signal, wherein the amplitude of the inverted signal is less than the amplitude of the serialized signal. The period of one bit of the serialized signal and the predetermined delay time may be the same time as 1 / n of the period of one bit of the parallel data signal.

본 발명의 다른 실시예에 따른 직렬 전송 회로는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서, 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단위 지연기, 상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성하는 반전기 및 상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된 구동기를 포함한다. A serial transmission circuit according to another embodiment of the present invention is an n: 1 multiplexer for generating a serialized signal obtained by serializing n-bit parallel data signals, and a unit delayer for delaying the serialized signal by a predetermined delay time to generate a delayed signal. Generate a pre-emphasis signal at the output node by inverting the delay signal, driving an inverter for generating an inverted signal whose amplitude is less than the amplitude of the serialized signal, and sharing the output node with the inverter; And a driver configured to.

상기 n:1 멀티플렉서는 제1 래치 및 제2 래치를 포함할 수 있다. 상기 n은 4이고, 상기 제2 래치는 제1 내지 제4 클럭 신호, 제1 내지 제4 반전 클럭 신호에 대응하여, 네 개의 병렬 데이터를 순차적으로 하나의 직렬화 신호로 출력하는 펄스드 래치일 수 있다.The n: 1 multiplexer may include a first latch and a second latch. N is 4, and the second latch may be a pulsed latch that sequentially outputs four parallel data as one serialization signal in response to the first to fourth clock signals and the first to fourth inverted clock signals. have.

본 발명의 다른 실시예에 따른 직렬 전송 회로는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서 및 상기 직렬화 신호를 소정의 지연시간만큼 지연한 후 반전한 신호와 상기 직렬화 신호를 합성하여 소정의 프리엠퍼시스 특성을 가진 프리엠퍼시스 신호를 생성하도록 구성된 프리엠퍼시스 회로를 포함한다. 이때 상기 프리엠퍼시스 특성에 의해 상기 프리엠퍼시스 신호는 같은 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 작은 진폭을 가지며, 다른 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 큰 진폭을 갖는다.According to another embodiment of the present invention, a serial transmission circuit includes an n: 1 multiplexer for generating a serialized signal obtained by serializing n-bit parallel data signals, and an inverted signal and the serialized signal after delaying the serialized signal by a predetermined delay time. And a pre-emphasis circuit configured to synthesize a to generate a pre-emphasis signal having a predetermined pre-emphasis characteristic. In this case, the preemphasis signal has a small amplitude when the same data is continuous, and the signal corresponding to the later data has a large amplitude when the other data is continuous.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for the components.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is said to be "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but other components may be present in the middle. It should be understood. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. The same reference numerals are used for the same elements in the drawings, and duplicate descriptions of the same elements are omitted.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스를 가진 직렬 전송 회로를 예시한 블록도이다. 도 2를 참조하면, 상기 직렬 전송 회로는 4 비트 병렬 데이터를 직렬 신호로 변환하여 전송하는 회로를 예시한 것이다. 2 is a block diagram illustrating a serial transmission circuit with pre-emphasis in accordance with one embodiment of the present invention. Referring to FIG. 2, the serial transmission circuit illustrates a circuit for converting 4-bit parallel data into a serial signal and transmitting the serial signal.

상기 직렬 전송회로는 멀티플렉서(21), 구동기(22), 프리엠퍼시스 회로(23)를 포함하며, 상기 프리엠퍼시스 회로(23)는 단위 지연기(24) 및 반전기(25)를 포함한다. 상기 멀티플렉서(21)는 4비트의 데이터를 인가받고 4 개의 클럭 펄스에 따라 상기 4 비트의 데이터를 순차적으로 직렬화한 직렬화 신호를 출력한다. 상기 직렬화 신호는 각각 상기 구동기(22)와 프리엠퍼시스 회로(23)로 인가된다. 상기 프리엠퍼시스 회로(23)에 인가된 직렬화 신호는 단위 지연기(24)에서 한 단위 시간(1 unit interval)만큼 지연된 후에 반전기(25)에 인가된다. 상기 구동기(22)에서 출력된 신호와 상기 프리엠퍼시스 회로(23)에서 출력된 신호는 출력 노드에서 합성되어 전송선에 출력된다.The serial transmission circuit includes a multiplexer 21, a driver 22, a preemphasis circuit 23, and the preemphasis circuit 23 includes a unit delayer 24 and an inverter 25. . The multiplexer 21 receives 4 bits of data and outputs a serialization signal obtained by serializing the 4 bits of data according to 4 clock pulses. The serialization signal is applied to the driver 22 and the pre-emphasis circuit 23, respectively. The serialization signal applied to the pre-emphasis circuit 23 is applied to the inverter 25 after being delayed by one unit interval in the unit delay unit 24. The signal output from the driver 22 and the signal output from the pre-emphasis circuit 23 are combined at the output node and output to the transmission line.

도 2의 프리엠퍼시스 회로(23)는 단위 지연기(24)를 하나만 포함하며, 멀티플렉서는 포함하지 않는다. 즉, 도 1의 프리엠퍼시스 회로(15)에 비해서, 3개의 단위 지연기와 하나의 멀티플렉서에 해당하는 전력 및 면적을 줄일 수 있다.The pre-emphasis circuit 23 of FIG. 2 includes only one unit delay 24 and does not include a multiplexer. That is, compared to the pre-emphasis circuit 15 of FIG. 1, the power and the area corresponding to three unit delays and one multiplexer can be reduced.

도 3은 도 2의 멀티플렉서(21)를 예시한 블록도이다. 도 3을 참조하면, 상기 멀티플렉서(21)는 4 개의 제1 래치(211)와 4 개의 제2 래치(212)를 포함한다. 상기 제1 래치(211)는 각각 1 비트의 병렬 데이터를 저장한다. 실시예에 따라 상기 제1 래치(211)는 속도가 빠른 전류 모드 논리 래치(current mode logic latch, CML latch)로 구현될 수 있다. 상기 제2 래치(212)는 상기 제1 래치(211)로부터 각각의 저장된 데이터를 제공받아 직렬화한 직렬화 신호를 출력한다. 실시예에 따라 상기 제2 래치는 4 개의 펄스드 래치(pulsed latch)로 구현될 수 있다. 이 경우, 상기 4 개의 펄스드 래치는 각각 1/4 주기의 위상차를 가지는 4 개의 클럭 신호를 인가받아 각각 정해진 시구간에만 동작하며, 래치된 데이터를 출력하는 방식으로 상기 직렬화 신호을 생성한다.3 is a block diagram illustrating the multiplexer 21 of FIG. 2. Referring to FIG. 3, the multiplexer 21 includes four first latches 211 and four second latches 212. Each of the first latches 211 stores one bit of parallel data. According to an embodiment, the first latch 211 may be implemented as a fast current mode logic latch (CML latch). The second latch 212 receives each stored data from the first latch 211 and outputs a serialized signal. According to an embodiment, the second latch may be implemented by four pulsed latches. In this case, the four pulsed latches receive four clock signals each having a phase difference of a quarter period, and operate only for a predetermined time period, and generate the serialized signal by outputting the latched data.

도 4는 도 3의 펄스드 래치를 설명하기 위한 회로도이고, 도 5는 도 4의 회로에 인가되는 클럭 신호의 타이밍도이다.4 is a circuit diagram illustrating the pulsed latch of FIG. 3, and FIG. 5 is a timing diagram of a clock signal applied to the circuit of FIG. 4.

도 4를 참조하면, 제1 내지 제4 펄스드 래치(41, 42, 43, 44)는 각각 두 개의 스위치들을 가진 차동쌍이다. 상기 스위치들(411, 412)은 클럭 신호(CLK0)와 반전된 클럭 신호(CLK1B)를 인가받아 차동쌍의 동작을 제어한다. 상기 차동쌍의 입력 트랜지스터들(413, 414)의 게이트에는 상기 제1 래치(211)에서 출력되는 병렬 데이터가 각각 인가된다. 상시 차동쌍에 흐르는 전류는 바이어스전압(VLOAD)에 의해 조절된다.4, the first to fourth pulsed latches 41, 42, 43, 44 are each differential pairs having two switches. The switches 411 and 412 receive the clock signal CLK0 and the inverted clock signal CLK1B to control the operation of the differential pair. Parallel data output from the first latch 211 is applied to gates of the input pairs 413 and 414 of the differential pair, respectively. The current flowing through the differential pair is regulated by the bias voltage VLOAD.

도 4 및 도 5를 함께 참조하면, 상기 4 개의 클럭 신호(CLK0, CLK1, CLK2, CLK3)는 각각 1/4 주기의 위상차를 가지며, 상기 4 개의 반전된 클럭 신호(CLK0B, CLK1B, CLK2B, CLK3B)도 각각 1/4 주기의 위상차를 가진다. 4 and 5 together, the four clock signals CLK0, CLK1, CLK2, and CLK3 each have a phase difference of 1/4 period, and the four inverted clock signals CLK0B, CLK1B, CLK2B, and CLK3B. ) Also have a phase difference of 1/4 period.

0번 클럭 신호(CLK0)와 1번 반전 클럭 신호(CLK1B)는 각 클럭 신호 주기의 첫 1/4 구간(0° ~ 90°)에서만 동시에 '하이'이다. 만약 상기 0번 클럭 신호(CLK0)와 1번 반전 클럭 신호(CLK1B)를 제1 펄스드 래치(41)의 스위치들(411, 412)에 인가하면 상기 제1 펄스드 래치(41)는 클럭 신호 주기의 첫 1/4 구간에서만 동작하여 입력된 병렬 데이터(IN0)를 출력(OUT)한다.The clock signal CLK0 and the inverted clock signal CLK1B 1 are 'high' at the same time only in the first quarter (0 ° to 90 °) of each clock signal period. If the clock signal CLK0 and the inverted clock signal CLK1B 1 are applied to the switches 411 and 412 of the first pulsed latch 41, the first pulsed latch 41 is a clock signal. It operates only in the first quarter of the cycle to output the input parallel data (IN0).

마찬가지로, 1번 클럭 신호(CLK1)와 2번 반전 클럭 신호(CLK2B)는 클럭 신호 주기의 두 번째 1/4 구간(90° ~ 180°)에서만 동시에 '하이'이다. 만약 상기 1번 클럭 신호(CLK1)와 2번 반전 클럭 신호(CLK2B)를 제2 펄스드 래치(42)의 스위치들(421, 422)에 인가하면 상기 제2 펄스드 래치(42)는 클럭 신호 주기의 두번째 1/4 구간에서만 동작하여 입력된 병렬 데이터(IN1)를 출력(OUT)한다.Similarly, the first clock signal CLK1 and the second inverted clock signal CLK2B are simultaneously 'high' only in the second quarter interval (90 ° to 180 °) of the clock signal period. If the first clock signal CLK1 and the second inverted clock signal CLK2B are applied to the switches 421 and 422 of the second pulsed latch 42, the second pulsed latch 42 is a clock signal. It operates only in the second quarter of the cycle to output the input parallel data (IN1).

이런 방식으로 각각 하나의 클럭 신호와 하나의 반전 클럭 신호가 각 펄스드 래치(41, 42, 43, 44)의 스위치들에 인가된다. 따라서, 상기 펄스드 래치(41, 42, 43, 44)는 한 클럭 신호 주기의 1/4 구간 동안 각각 동작하고 입력된 병렬 데이터를 하나씩 출력한다. 상기 펄스드 래치들(41, 42, 43, 44)의 출력 노드(OUT)는 모두 서로 연결되어 있으므로 결과적으로 4 개의 병렬 데이터(IN0, IN1, IN2, IN3)를 직렬화한 직렬화 신호가 상기 출력 노드(OUT)로부터 출력된다.In this way, one clock signal and one inverted clock signal are applied to the switches of the respective pulsed latches 41, 42, 43, 44. Accordingly, the pulsed latches 41, 42, 43, and 44 operate for one quarter intervals of one clock signal period and output one input parallel data. Since the output nodes OUT of the pulsed latches 41, 42, 43, and 44 are all connected to each other, a serialized signal obtained by serializing four parallel data IN0, IN1, IN2, and IN3 results in the output node. It is output from (OUT).

도 2로 돌아가서, 상기 직렬화 신호는 각각 구동기(22) 및 프리엠퍼시스 회로(23)에 인가된다. 상기 구동기(22)를 거쳐 출력되는 신호와 상기 프리엠퍼시스 회로(23)를 거쳐 출력되는 신호는 출력 노드에서 합성되어 프리엠퍼시스 신호가 된다. 2, the serialization signal is applied to the driver 22 and the preemphasis circuit 23, respectively. The signal output through the driver 22 and the signal output through the preemphasis circuit 23 are synthesized at an output node to become a preemphasis signal.

도 6은 도 2의 직렬 전송 회로를 시뮬레이션한 결과를 나타내는 타이밍도이다. 입력되는 병렬 데이터는 유사 랜덤 이진 시퀀스(pseudo random binary sequence, PRBS)이며, 직렬화 신호의 1 비트에 해당하는 주기는 312.5 ps이고, 따라서 프리엠퍼시스 신호(preemphasis output)는 3.2Gbps의 속도를 가진다. FIG. 6 is a timing diagram illustrating a result of simulating the serial transmission circuit of FIG. 2. The parallel data input is a pseudo random binary sequence (PRBS), the period corresponding to one bit of the serialized signal is 312.5 ps, and thus the preemphasis output has a speed of 3.2 Gbps.

도 6을 참조하면, 위로부터 4 개의 병렬 데이터(D0, D1, D2, D3) 및 프리엠퍼시스 신호가 나타나 있다. 각 신호가 나타내는 데이터도 함께 나타내었다. 병렬 데이터가 입력되고 나서 약간의 지연 시간 후에 프리엠퍼시스가 적용된 직렬화 신호 즉, 프리엠퍼시스 신호가 생성된다. Referring to FIG. 6, four parallel data D0, D1, D2, and D3 and a preemphasis signal are shown from above. The data represented by each signal is also shown. After some delay time after the parallel data is input, a pre-emphasis serialized signal, that is, a pre-emphasis signal, is generated.

상기 프리엠퍼시스 신호는 같은 논리값을 갖는 데이터가 연속할 때, 즉 00 또는 11일 때에는 상대적으로 작은 진폭으로 논리값을 나타내고, 논리값이 바뀔 때, 즉 01 또는 10에는 상대적으로 큰 진폭으로 논리값을 나타낸다. 예를 들어, 도 6의 A 구간의 병렬 데이터는 0111인데, 이에 상응하는 프리엠퍼시스 신호는 차례로 큰 진폭의 0, 큰 진폭의 1, 작은 진폭의 1 및 작은 진폭의 1의 펄스로 구성된다. 또, B 구간의 병렬 데이터는 0100인데, 이에 상응하는 프리엠퍼시스 신호는 큰 진폭의 0, 큰 진폭의 1, 큰 진폭의 0 및 작은 진폭의 0의 펄스로 구성된다.The pre-emphasis signal represents a logic value with a relatively small amplitude when data having the same logic value is continuous, that is, 00 or 11, and a logic with a relatively large amplitude when the logic value is changed, that is, 01 or 10. Indicates a value. For example, the parallel data of section A of FIG. 6 is 0111, and the corresponding pre-emphasis signal is composed of pulses of 0 of large amplitude, 1 of large amplitude, 1 of small amplitude and 1 of small amplitude. In addition, the parallel data of the section B is 0100, and the corresponding pre-emphasis signal is composed of 0 of large amplitude, 1 of large amplitude, 0 of large amplitude and 0 of small amplitude.

동일한 데이터가 연속으로 발생할 때에는 상기 프리엠퍼시스 신호는 스윙하지 않으며, 낮은 진폭을 갖기 때문에 전체적인 전송 에너지를 줄일 수 있다.When the same data is generated continuously, the pre-emphasis signal does not swing and has a low amplitude, thereby reducing the overall transmission energy.

종래의 직렬 전송 회로가 2개의 멀티플렉서와 병렬 데이터의 비트 수에 해당하는 단위 지연기를 필요로 하는 반면에, 본 발명의 일 실시예에 따른 프리엠퍼시스 회로를 가지는 직렬 전송 회로는 하나의 멀티플렉서와 하나의 단위 지연기만 필요로 한다. 따라서, 훨씬 작은 면적을 차지하며 훨씬 적은 전력을 소모한다. 본 발 명의 일 실시예에 따른 직렬 전송 방법은 종래의 방법에 비해 간단하게 프리엠퍼시스된 신호를 생성할 수 있다.While a conventional serial transmission circuit requires two multiplexers and a unit delay corresponding to the number of bits of parallel data, a serial transmission circuit having a preemphasis circuit according to an embodiment of the present invention is one multiplexer and one multiplexer. Only a unit delay is needed. Therefore, it occupies a much smaller area and consumes much less power. The serial transmission method according to an embodiment of the present invention can generate a pre-emphasized signal more simply than the conventional method.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (7)

n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 단계;generating a serialized signal by serializing n bits of parallel data signals; 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단계;Generating a delay signal by delaying the serialized signal by a predetermined delay time; 상기 지연 신호를 반전하여 반전 신호를 생성하는 단계; 및Inverting the delay signal to generate an inverted signal; And 상기 직렬화 신호와 상기 반전 신호를 합성하여 프리엠퍼시스 신호를 생성하는 단계를 포함하며, 상기 반전 신호의 진폭은 상기 직렬화 신호의 진폭보다 작은 것을 특징으로 하는 병렬 데이터의 직렬 전송 방법.Synthesizing the serialized signal with the inverted signal to generate a preemphasis signal, wherein the amplitude of the inverted signal is smaller than the amplitude of the serialized signal. 제1항에 있어서, 상기 직렬화 신호의 한 비트의 주기 및 상기 소정의 지연 시간은 상기 병렬 데이터 신호의 한 비트의 주기의 1/n 과 동일한 시간임을 특징으로 하는 병렬 데이터의 직렬 전송 방법.2. The method of claim 1, wherein the period of one bit and the predetermined delay time of the serialized signal are equal to 1 / n of the period of one bit of the parallel data signal. n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서;an n: 1 multiplexer for generating a serialized signal obtained by serializing n bits of parallel data signals; 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단위 지연기;A unit delayer for delaying the serialized signal by a predetermined delay time to generate a delayed signal; 상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성하는 반전기; 및An inverter for inverting the delay signal and producing an inverted signal whose amplitude is less than the amplitude of the serialized signal; And 상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된 구동기를 포함하는 것을 특징으로 하는 직렬 전송 회로.And a driver configured to drive the serialized signal and to generate a preemphasis signal at the output node by sharing an output node with the inverter. 제3항에 있어서, 상기 n:1 멀티플렉서는 제1 래치; 및 제2 래치를 포함하는 것을 특징으로 하는 직렬 전송 회로.4. The system of claim 3, wherein the n: 1 multiplexer comprises: a first latch; And a second latch. 제4항에 있어서, 상기 n은 4인 것을 특징으로 하는 직렬 전송 회로.5. The serial transmission circuit of claim 4 wherein n is four. 제5항에 있어서, 상기 제2 래치는 제1 내지 제4 클럭 신호, 제1 내지 제4 반전 클럭 신호에 대응하여, 네 개의 병렬 데이터를 순차적으로 하나의 직렬화 신호로 출력하는 펄스드 래치인 것을 특징으로 하는 직렬 전송 회로.6. The method of claim 5, wherein the second latch is a pulsed latch that sequentially outputs four parallel data as one serialized signal in response to the first to fourth clock signals and the first to fourth inverted clock signals. Characterized by a serial transmission circuit. n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서; 및an n: 1 multiplexer for generating a serialized signal obtained by serializing n bits of parallel data signals; And 상기 직렬화 신호를 소정의 지연시간만큼 지연한 후 반전한 신호와 상기 직렬화 신호를 합성하여 소정의 프리엠퍼시스 특성을 가진 프리엠퍼시스 신호를 생성하도록 구성된 프리엠퍼시스 회로를 포함하며,A pre-emphasis circuit configured to delay the serialized signal by a predetermined delay time, and then synthesize the inverted signal and the serialized signal to generate a pre-emphasis signal having a predetermined pre-emphasis characteristic, 상기 프리엠퍼시스 특성은 같은 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 작은 진폭을 가지며, 다른 데이터가 연속할 때에는 나중 데이터에 해 당하는 신호는 큰 진폭을 갖는 특성인 것을 특징으로 하는 직렬 전송 회로.The pre-emphasis characteristic is a serial transmission circuit characterized in that a signal corresponding to later data has a small amplitude when the same data is continuous, and a signal corresponding to later data has a large amplitude when other data is continuous. .

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