KR102330026B1 - 반도체 소자 - Google Patents

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Abstract

실시 예는, 기판; 상기 기판 상에 배치되고, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제 1 도전형 반도체층 상에 배치되는 제 1 전극; 및 상기 제 2 도전형 반도체층 상에 배치되는 제 2 전극을 포함하고, 상기 제 1 전극 및 제 2 전극 중 적어도 하나는, 상기 제 1 도전형 반도체층 또는 상기 제 2 도전형 반도체층 상에 배치되는 접합층; 상기 접합층 상에 배치되는 반사층; 상기 반사층 상에 배치되는 캡핑층; 및 상기 캡핑층 상에 배치되는 본딩층을 포함하고, 상기 캡핑층은, 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 적층되며, 상기 제 1 층은 Ti를 포함하고, 상기 제 1 층 및 제 2 층의 두께의 비는 4:7 내지 20:3인 반도체 소자를 개시한다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
반도체 소자는 고전류, 고온의 조건에서 시간에 따른 동작 전압의 변화율이 상승할 수 있다. 따라서, 이의 원인 및 이를 해결하기 위한 방안에 대한 논의가 이루어지고 있다.
실시 예는 신뢰성이 향상된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시 예에 따른 반도체 소자는, 기판; 상기 기판 상에 배치되고, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제 1 도전형 반도체층 상에 배치되는 제 1 전극; 및 상기 제 2 도전형 반도체층 상에 배치되는 제 2 전극을 포함하고, 상기 제 1 전극 및 제 2 전극 중 적어도 하나는, 상기 제 1 도전형 반도체층 또는 상기 제 2 도전형 반도체층 상에 배치되는 접합층; 상기 접합층 상에 배치되는 반사층; 상기 반사층 상에 배치되는 캡핑층; 및 상기 캡핑층 상에 배치되는 본딩층을 포함하고, 상기 캡핑층은, 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 적층되며, 상기 제 1 층은 Ti를 포함하고, 상기 제 1 층 및 제 2 층의 두께의 비는 4:7 내지 20:3으로 구성되어 상기 반도체 구조물과 상기 접합층 사이의 박리 현상을 개선할 수 있다.
실시 예에 따르면, 반도체 소자의 전극의 구조를 변경함으로써 고전류, 고온의 가혹한 조건에서의 신뢰성이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 사시도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 평면도이다.
도 3은 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 소자 중, 제 1 전극의 개념도이다.
도 5는 제 1 전극의 캡핑층 중, 제 1 층 및 제 2 층의 두께에 따른 내부 응력을 나타내는 그래프이다.
도 6은 다양한 변형에 따른 전극의 오믹 특성을 나타낸 그래프이다.
도 7은 다양한 변형에 따른 전극의 반사율을 나타낸 그래프이다.
도 8a 내지 도 8e는 전극의 다양한 변형에 따른 반도체 소자의 VF1값의 변화율을 나타낸 그래프이다.
도 9a 내지 도 9e는 전극의 다양한 변형에 따른 반도체 소자의 VF3값의 변화율을 나타낸 그래프이다.
도 10a 내지 도 10e는 전극의 다양한 변형에 따른 반도체 소자의 발광 분포를 나타낸 것이다.
도 11a 내지 도 11e는 전극의 다양한 변형에 따른 반도체 소자의 외관을 촬영한 것이다.
도 12a 내지 도 12e는 도 11a 내지 도 11e의 외관 특이사항을 상세히 촬영한 것이다.
도 13a 내지 도 13e는 다양한 변형에 따른 전극의 단면을 촬영한 것이다.
도 14a 내지 도 14e는 다양한 변형에 따른 전극의 박리 현상의 발생 여부를 관찰한 것이다.
도 15a 내지 도 15e는 다양한 변형에 따른 전극의 박리 현상의 발생 여부를 관찰한 것이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 사시도이다. 도 2는 본 발명의 실시예에 따른 반도체 소자의 평면도이다. 도 3은 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 기판(110), 반도체 구조물(120), 전류 차단층(130), 오믹층(140), 제 1 전극(150) 및 제 2 전극(160)을 포함할 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다. 기판(110)의 상면은 광 추출 효율 향상을 위하여 요철 구조를 포함할 수 있다.
한편, 기판(110)과 반도체 구조물(120) 사이에는 격자 상수의 차이를 줄이기 위한 버퍼층(미도시)이 더 배치될 수도 있다.
반도체 구조물(120)은 기판(110) 상에 배치될 수 있다. 반도체 구조물(120)은 제 1 도전형 반도체층(121), 활성층(123) 및 제 2 도전형 반도체층(122)이 순차적으로 배치될 수 있다.
제 1 도전형 반도체층(121)은 -Ⅴ족, -Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 도펀트가 도핑될 수 있다. 제 1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 도전형 반도체층(121)은 n형 도펀트를 포함하는 반도체층일 수 있다.
활성층(123)은 제 1 도전형 반도체층(121)과 제 2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제 1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(123)의 구조는 이에 한정하지 않는다.
제 2 도전형 반도체층(122)은 활성층(123) 상에 배치될 수 있다. 제 2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도펀트가 도핑될 수 있다. 제 2 도전형 반도체층(122)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제 2 도펀트가 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 도전형 반도체층(122)은 p형 도펀트를 포함하는 반도체층일 수 있다.
다만, 이에 한정하지 않고 상기 제1 도전형 반도체층은 n형 도펀트를 포함하는 반도체층일 수 있고, 상기 제2 도전형 반도체층은 p형 도펀트를 포함하는 반도체층일 수도 있다.
전류 차단층(CBL; Current Blocking Layer)(130)은 제 2 도전형 반도체층(122) 상에 배치될 수 있다. 구체적으로, 전류 차단층(130)은 제 2 도전형 반도체층(122) 중, 후술할 제 2 전극(160)이 배치될 영역에 배치될 수 있다. 즉, 전류 차단층(130)은 제 2 전극(160) 및 제 2 도전형 반도체층(122) 사이에 배치될 수 있다. 또한, 전류 차단층(130)은 제 2 전극(160)과 수직 방향(Z축 방향)으로 중첩될 수 있다. 전류 차단층(130)은 전류가 집중되는 현상을 완화하여 발광 소자의 발광 효율을 향상시킬 수 있다.
전류 차단층(130)은 전기 절연성을 갖거나 쇼트키 접촉을 형성하는 재질을 포함할 수 있다. 전류 차단층(130)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 예시적으로 전류 차단층(130)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다. 전류 차단층(130)은 경우에 따라 생략될 수도 있다.
오믹층(140)은 제 2 도전형 반도체층(122) 및 전류 차단층(130) 상에 배치될 수 있다. 오믹층(140)은 투광성이 높은 재질로 형성되어 광 추출 효율을 증가시킬 수 있다. 오믹층(140)은 경우에 따라 생략될 수도 있다.
오믹층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지는 않는다.
한편, 반도체 구조물(120)은 메사 식각(mesa etching)에 의하여 형성되는 리세스(M)를 구비할 수 있다. 즉, 반도체 구조물(120) 중 후술할 제 1 전극(150)이 배치될 영역에는 리세스(M)가 형성될 수 있다. 상기 리세스는 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제 1 도전형 반도체층(121)의 일부 영역까지 배치될 수 있다. 리세스(M)는 반도체 구조물(120), 전류 차단층(130) 및 오믹층(140)의 형성 이후, 메사 식각에 의하여 형성될 수 있다.
제 1 전극(150)은 제 1 도전형 반도체층(121) 상에 배치될 수 있다. 구체적으로, 제 1 전극(150)은 리세스(M)에 의하여 노출된 제 1 도전형 반도체층(121)의 일부 영역 상에 배치될 수 있다. 제 1 전극(150)은 제 1 패드 전극(150a) 및 복수의 제 1 가지 전극(150b)을 포함할 수 있다.
제 1 패드 전극(150a)은 와이어가 본딩되는 영역일 수 있다. 제 1 패드 전극(150a)은, 와이어 본딩을 위하여 제 1 가지 전극(150b)에 비하여 넓은 면적을 가질 수 있다. 구체적으로, 제 1 패드 전극(150a)은 제 1 가지 전극(150b)에 비하여 X축 방향으로 보다 넓은 너비를 가질 수 있다. 그러나, 제 1 패드 전극(150a)의 형상은 특별히 제한되지 않는다.
제 1 가지 전극(150b)은 제 1 패드 전극(150a)으로부터 연장될 수 있다. 제 1 가지 전극(150b)은 제 1 패드 전극(150a)으로부터 제 2 패드 전극(160a)을 향하여 연장될 수 있다. 이 때, 제 1 가지 전극(150b)은 제 1 패드 전극(150a)에 비하여 Y축 방향으로 보다 긴 길이를 가질 수 있다. 따라서, 제 1 가지 전극(150b)에 의하여 반도체 소자(100)의 전류 주입 효율 및 전류 분산 효율이 향상되어 발광 효율이 향상될 수 있다.
특히, 제 1 가지 전극(150b)은 반도체 구조물(120)의 Y축 방향과 평행인 중심선을 기준으로 양측에 하나씩 배치될 수 있다. 또한, 제 1 가지 전극(150b)은 서로 이격된 제 2 가지 전극(160b)의 사이에 하나씩 배치될 수 있다. 따라서, 제 1 가지 전극(150b)에 의하여 전류가 균일하게 분산될 수 있다. 한편, 도 1 및 도 2에서는 제 1 가지 전극(150b)이 2개로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다.
제 2 전극(160)은 제 2 도전형 반도체층(122) 상에 배치될 수 있다. 구체적으로, 제 2 전극(160)은 오믹층(140) 중, 전류 차단층(130)과 수직으로 중첩되는 영역에 배치될 수 있다. 제 2 전극(160)은 제 2 패드 전극(160a) 및 복수의 제 2 가지 전극(160b)을 포함할 수 있다.
제 2 패드 전극(160a)은 와이어가 본딩되는 영역일 수 있다. 제 2 패드 전극(160a)은, 와이어 본딩을 위하여 제 2 가지 전극(160b)에 비하여 넓은 면적을 가질 수 있다. 구체적으로, 제 2 패드 전극(160a)은 제 2 가지 전극(160b)에 비하여 X축 방향으로 보다 넓은 너비를 가질 수 있다. 그러나, 제 2 패드 전극(160a)의 형상은 특별히 제한되지 않는다.
제 2 가지 전극(160b)은 제 2 패드 전극(160a)으로부터 연장될 수 있다. 제 2 가지 전극(160b)은 제 2 패드 전극(160a)으로부터 제 1 패드 전극(150a)을 향하여 연장될 수 있다. 이 때, 제 2 가지 전극(160b)은 제 2 패드 전극(160a)에 비하여 Y축 방향으로 보다 긴 길이를 가질 수 있다. 따라서, 제 2 가지 전극(160b)에 의하여 반도체 소자(100)의 전류 주입 효율 및 전류 분산 효율이 향상되어 발광 효율이 향상될 수 있다.
특히, 제 2 가지 전극(160b)은 반도체 구조물(120)의 Y축 방향과 평행인 중심선 상에 배치될 수 있다. 또한, 제 2 가지 전극(160b)은 Y축 방향과 평행인 중심선을 기준으로 양측에 하나씩 배치될 수 있다. 구체적으로, 제 2 가지 전극(160b)과 제 1 가지 전극(150b)은 교대로 하나씩 배치될 수 있다. 이 때, 제 2 가지 전극(160b)의 개수는 제 1 가지 전극(150b)의 개수보다 많을 수 있다. 제 2 가지 전극(160b)의 개수를 늘림으로써, 홀의 주입 효율을 보다 개선할 수 있다. 도 1 및 도 2에서는 제 2 가지 전극(160b)이 3개로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다.
한편, 도 3에서는 제 1 전극(150)이 도 1 및 도 2에 비하여 비교적 짧은 길이를 갖도록 배치되었다. 그러나, 실질적으로 도 3에 도시된 제 1 전극(150)은 제 1 패드 전극(150a)일 수 있다. 즉, 단면도 상에서는 제 1 전극(150) 중 제 1 패드 전극(150a)만이 도시된 것일 수 있다.
또한, 도 3에 도시된 제 2 전극(160)은 실질적으로 제 2 패드 전극(160a)과 제 2 가지 전극(160b)이 포함된 것일 수 있다. 즉, 제 2 패드 전극(160a)과 제 2 가지 전극(160b)은 일정 두께를 갖도록 배치되므로, 단면도 상에서는 하나의 구성으로 보일 수 있다.
더불어, 전류 차단층(130)은 제 2 전극(160)과 대응되는 영역에 배치될 수 있다. 따라서, 도 3에 도시된 바와 같이, 전류 차단층(130)은 제 2 전극(160)의 제 2 패드 전극(160a) 및 제 2 가지 전극(160b) 모두와 수직(Z축 방향)으로 중첩될 수 있다. 또한, 도시되지는 않았으나, 전류 차단층(130)은 반도체 소자(100)의 중앙부에 배치된 제 2 가지 전극 외에 상하부에 배치된 제 2 가지 전극(도 1, 2 참조)의 하부에도 배치될 수 있다.
제 1 전극(150) 및 제 2 전극(160)은 복수의 층을 포함할 수 있다, 구체적으로, 제 1, 2 전극(150, 160)은 접합층, 반사층, 확산 방지층 및 본딩층을 포함할 수 있다. 이러한 구조는 제 1, 2 전극(150, 160)의 패드 전극(150a, 160a) 및 가지 전극(150b, 160b)에 모두 동일하게 적용될 수 있다. 이에 대해서는 후술하도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 소자 중, 제 1 전극의 개념도이다. 도 5는 제 1 전극의 캡핑층 중, 제 1 층 및 제 2 층의 두께에 따른 내부 응력을 나타내는 그래프이다.
도 4를 참조하면, 제 1 전극(150)은 접합층(151), 반사층(152), 캡핑층(153) 및 본딩층(154)을 포함할 수 있다. 한편, 도면에서는 제 1 전극(150)에 대해서만 도시하였으나, 이는 제 2 전극(160)에도 동일하게 적용될 수 있다. 또한, 이는 각각의 제 1, 2 전극(150, 160)의 패드 전극(150a, 160a) 및 가지 전극(150b, 160b)에 모두 동일하게 적용될 수 있다.
접합층(151)은 리세스(M)에 의하여 노출되는 제 1 도전형 반도체층(121)의 일부 영역 상에 배치될 수 있다. 접합층(151)은 제 1 도전형 반도체층(121)과 전극(150)을 용이하게 접합할 수 있다. 즉, 접합층(151)은 제 1 도전형 반도체층(121)과 반사층(152) 사이의 접합력을 향상시킬 수 있다. 또한, 접합층(151)은 제 1 도전형 반도체층(121)의 오믹 특성을 향상시킬 수 있다. 접합층(151)은 Cr을 포함할 수 있다.
반사층(152)은 접합층(151) 상에 배치될 수 있다. 반사층(152)은 반사율이 우수한 물질로 이루어질 수 있다. 예를 들어, 반사층(152)은 Al, Ag, Rh, Cu, Re, Bi, Al, Zn, W, Sn, In 또는 Ni 중 선택된 적어도 하나 또는 이들의 합금을 포함할 수 있다. 반사층(152)은 활성층(123)에서 출사되는 광을 반사하여 광출력을 향상시킬 수 있다.
캡핑층(153)은 반사층(152) 상에 배치될 수 있다. 캡핑층(153)은 반사층(152)과 본딩층(154)이 포함하는 물질들의 확산을 방지하는 장벽층일 수 있다. 캡핑층(153)은 복수의 층을 포함할 수 있다. 즉, 캡핑층(153)은 제 1 층(153a-n, n≥1) 및 제 2 층(153b-n, n≥1)이 적어도 1회 이상 교대로 적층된 구조일 수 있다. 이하에서는 편의상 복수의 제 1 층 및 제 2 층을 각각 153a 및 153b로 기재할 수 있다. 캡핑층(153)이 복수의 층이 적층된 구조를 가짐으로써, 캡핑층(153) 내의 내부 응력이 완화될 수 있다.
제 1 층(153a-n)은 반사층(152) 상에 배치될 수 있다. 또한, 제 2 층(153b-n)은 제 1 층(153a-n) 상에 배치될 수 있다. 이 때, 반사층(152) 상의 첫번째 제 1 층을 제 1-1 층(153a-1)이라고 정의할 수 있다. 그리고 본딩층(154)에 가까워질수록 제 1-2 층(미도시), 제 1-3 층(미도시), … 제 1-n 층(153a-n, n≥1)으로 정의할 수 있다. 또한, 제 1-1 층(153a-1) 상의 첫번째 제 2 층을 제 2-1 층(153b-1)으로 정의할 수 있다. 그리고 본딩층(154)에 가까워질수록 제 2-2 층(미도시), 제 2-3 층(미도시), … 제 2-n 층(153b-n, n≥1)으로 정의할 수 있다.
제 1 층(153a)은 Ti를 포함할 수 있다. 제 2 층(153b)은 Ni 또는 Pt 중 선택된 어느 하나를 포함할 수 있으며, 보다 바람직하게는 Ni를 포함할 수 있다. 서로 다른 물질을 포함하는 제 1 층(153a) 및 제 2 층(153b)이 복수로 적층됨으로써, 캡핑층(153)의 내부 응력이 완화될 수 있다. 따라서, 캡핑층의 내부 응력에 의하여 전극이 박리되는 현상이 방지될 수 있다.
예시적으로, 제 1 층(153a) 및 제 2 층(153b)은 서로 상반되는 내부 응력을 가질 수 있다. 즉, 제 1 층(153a)의 내부 응력이 압축 응력이라면, 제 2 층(153b)의 내부 응력은 인장 응력일 수 있다. 또한, 그 반대의 경우도 가능하며, 여기서 내부 응력의 형태를 한정하지는 않는다. 제 1, 2 층(153a, 153b)이 상반되는 내부 응력을 가짐으로써, 캡핑층(153)의 내부 응력이 상쇄될 수 있다. 한편, 제 1 층(153a) 및 제 2 층(153b)이 서로 상반되는 내부 응력을 갖는 것은 본 발명을 실시하기 위한 일예일 뿐이며, 이것으로 본 발명을 한정하는 것은 아니다.
제 1 층(153a) 및 제 2 층(153b)의 두께의 비는 4:7 내지 20:3일 수 있다. 바람직하게는, 제 1 층(153a) 및 제 2 층(153b)의 두께의 비는 9:7 내지 20:3일 수 있다. 또한, 제 1 층(153a)은 제 2 층(153b)보다 더 두껍게 형성될 수 있다. 제 1, 2 층(153a, 153b)의 두께의 비가 상기의 범위를 벗어날 경우, 어느 한 층의 내부 응력이 상대적으로 높아질 수 있다. 따라서, 서로 상반되는 내부 응력의 완화 효과가 미미하여 전극의 박리가 발생할 수 있다.
한편, 제 1 층(153a)의 두께는 20 내지 100nm일 수 있다. 또한, 제 2 층(153b)이 Ni를 포함할 경우, 제 2 층(153b)의 두께는 35nm 이하일 수 있다. 여기서, 캡핑층(153) 중, 제 2 층(153b)이 제 1 층(153a)보다 장벽층으로써의 역할이 강할 수 있다. 이 때, 제 2 층(153b)의 최소 두께는 15nm일 수 있다. 따라서, 보다 바람직하게는, 제 2 층(153b)의 두께는 15 내지 35nm일 수 있다. 그러나, 제 2 층(153b)이 15nm보다 작더라도, 제 1 층(153a)의 두께가 충분히 두껍다면 캡핑층(153)이 장벽층으로써 작용할 수도 있다.
특히, 도 5를 참조하면, Ti의 경우 20 내지 100nm의 구간에서 내부 응력이 0 또는 음의 값을 가질 수 있다. 또한, Ni의 경우 내부 응력이 양의 값을 가지며, 두께가 두꺼워질수록 내부 응력이 상승할 수 있다. 따라서, 도 5에 도시된 바와 같이 Ti와 Ni가 서로 반대의 응력을 갖는 구간에서는 제 1 층(153a) 및 제 2 층(153b) 사이의 내부 응력이 상쇄될 수 있다. 그리고 도 4에 도시된 바와 같이 캡핑층(153)과 접합된 반사층(152)에 작용하는 응력이 측부를 향하게 됨으로써 전극과 반도체 구조물(120) 사이 또는 전극과 오믹층(140) 사이의 박리 현상을 방지할 수 있다.
즉, 제 1 층(153a)과 제 2 층(153b)이 동일한 종류의 내부 응력을 가질 경우, 고전류, 고온의 조건에서 캡핑층(153)에 변형이 일어날 수 있다. 또한, 이러한 변형은 캡핑층(153)과 접합된 반사층(152)에도 함께 발생될 수 있다. 즉, 캡핑층(153)의 변형에 의하여 반사층(152)이 상부로 들뜨는 힘을 받게 될 수 있다. 결국, 전극(150)이 제 1 도전형 반도체층(121)으로부터 들뜨는 현상이 발생하여 동작 전압이 상승함으로써 반도체 소자(100)의 신뢰성이 저하될 수 있다. 또한, 이러한 박리 현상은 전극(160)과 제 2 도전형 반도체층(122) 사이에서도 발생할 수 있다.
하지만, 제 1 층(153a)이 제 2 층(153b)과 반대의 내부 응력을 가질 경우, 캡핑층(153) 내의 내부 응력이 상쇄되어 변형이 최소화될 수 있다. 그리고 캡핑층(153)과 접합된 반사층(152)에는 측부를 향하는 힘이 작용할 수 있다. 결국, 캡핑층(153)과 접합된 반사층(152)의 변형도 최소화되어 전극의 박리 현상이 방지되고, 반도체 소자의 신뢰성이 향상될 수 있다.
한편, Ti가 20nm 또는 100nm일 경우 갖게 되는 내부 응력인 0은 최소 내부 응력일 수 있다. 또한, Ti가 45nm일 경우 갖게 되는 내부 응력인 -1.4×10-14d/cm는 최대 내부 응력일 수 있다. 여기서, 최대 내부 응력이 음의 값을 갖는 것은 Ni와 반대 방향으로 작용하는 응력이기 때문이다.
한편, 도 5의 Ni의 경우, 수학식1과 같은 응력 값을 가질 수 있다. 여기서, S는 내부 응력(dynes/cm)을 의미하고, T는 두께(cm)를 의미할 수 있다.
Figure 112017046952569-pat00001
그리고 후술할 실험 결과를 따르면, 제 1 층(153a, Ti)이 100nm이고, 제 2 층(153b, Ni)이 15nm일 경우, 전극(150)의 박리 현상이 방지될 수 있다. 이 때, 제 1 층(153a)이 갖는 내부 응력은 대략 0일 수 있다(도 5 참조). 또한, 수학식1에 따르면, 제 2 층(153b)이 갖는 내부 응력은 1.6×10-14d/cm일 수 있다.
즉, 제 2 층(153b)이 갖는 내부 응력이 1.6×10-14d/cm일 경우, 제 1 층(153a)이 반대의 내부 응력을 갖지 않더라도 전극의 박리 현상이 방지될 수 있다. 다시 말해서, 제 1, 2 층(153a, 153b)의 내부 응력이 상쇄되지 않고, 제 2 층(153b)이 1.6×10-14d/cm의 내부 응력을 갖더라도 전극의 박리 현상이 이루어지지 않을 수 있다. 따라서, 제 1 층(153a)의 내부 응력인 0과 제 2 층(153b)의 내부 응력인 1.6×10-14d/cm를 합한 값이 제 1 층(153a) 및 제 2 층(153b)이 허용 가능한 최대 내부 응력 값(A)일 수 있다. 즉, 캡핑층(153)의 최대 내부 응력 값(A)은 1.6×10-14d/cm일 수 있다.
한편, 제 1 층(153a)의 최대 내부 응력은 -1.4×10-14d/cm일 수 있다(도 5). 제 1 층(153a)이 최대 내부 응력을 가질 때, 제 1 층(153a)과 반대의 응력을 갖는 제 2 층(153b) 역시 최대 내부 응력을 가질 수 있다. 또한, 이 때 제 1 층(153a)과 제 2 층(153b) 각각의 최대 내부 응력을 더한 값은 1.6×10-14d/cm일 수 있다(허용 가능한 최대 내부 응력 값(A)). 따라서, 제 1 층(153a)이 최대 내부 응력인 -1.4×10-14d/cm를 가질 때, 제 2 층(153b)의 최대 내부 응력은 3.0×10-14d/cm일 수 있다. 그리고 제 2 층(153b)이 최대 내부 응력을 가질 경우, 제 2 층(153b)의 두께는 대략 3.5×10-6cm(35nm)일 수 있다.
상기와 같이 하여, 제 1 층(153a)의 두께는 20 내지 100nm일 수 있다. 제 1 층(153a)의 두께가 20nm보다 작을 경우, 제 1, 2 층(153a, 153b)이 동일한 내부 응력을 가짐으로써 전극의 박리 현상이 발생할 수 있다. 또한, 제 1 층(153a)의 두께가 100nm보다 클 경우, 제 1, 2 층(153a, 153b)이 동일한 내부 응력을 가짐으로써 전극의 박리 현상이 발생할 수 있다.
제 2 층(153b)의 두께는 15 내지 35nm일 수 있다. 제 2 층(153b)의 두께가 15nm보다 작을 경우, 두께가 너무 얇아 반사층(152)과 본딩층(154) 사이의 장벽층 역할이 미미해질 수 있다. 제 2 층(153b)의 두께가 35m보다 클 경우, 내부 응력이 너무 커져 제 1 층(153a)의 내부 응력과의 상쇄 효과가 미미해지고, 전극의 박리 현상이 발생할 수 있다.
한편, 도 5에 따른 수학식1 및 두께에 따른 내부 응력 값은 본원발명의 실시를 위한 일예일 뿐이며, 이것으로 본 발명이 한정되는 것은 아니다.
본딩층(154)은 캡핑층(153) 상에 배치될 수 있다. 본딩층(154)은 와이어 본딩을 위한 층일 수 있다. 예를 들어, 본딩층(154)은 Au, Ag 중 선택된 어느 하나 또는 이들의 합금일 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
[실험예]
이하에서는 도 6 내지 도 15e를 참조하여 다양한 구조의 전극을 적용한 반도체 소자의 실험예에 대하여 설명하도록 한다. 구체적으로, 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2를 구성하여 오믹 특성, 반사율, 동작 전압, 발광 분포, 외관 특성 및 박리 현상을 비교하였다.
표 1은 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 전극의 구조를 나타낸 것이다. 한편, 전극의 구조는 제 1 전극 및 제 2 전극 모두 동일하며, 각각의 전극의 패드 전극과 가지 전극에도 모두 동일하게 적용될 수 있다.
접합층 반사층 캡핑층 본딩층 기타
비교예1 Cr Al Ni Au -
비교예2 Cr Al Ni Au SiO2 패시베이션
비교예3 Cr Al Ti/Ru/Cr/Pt Au Ti/Ru와 Cr/Pt 사이 단차
실시예1 Cr Al Ti/Ni/Ti/Ni/Ti Au -
실시예2 Cr Al Ti/Pt/Ti/Pt/ Ti/Pt Au -
표 1을 참조하면, 비교예1-3 및 실시예1,2 모두 접합층(151), 반사층(152) 및 본딩층(154)은 동일한 재료로 구성될 수 있다. 즉, 전극(150)의 각 층들은 캡핑층(153)의 구조 외에 유사하게 이루어질 수 있다.
여기서, 비교예1-3 및 실시예1,2의 접합층(151) 및 본딩층(154)의 두께는 동일하게 이루어질 수 있다. 또한, 비교예1-3 및 실시예1,2의 반사층(152)의 두께는 300 또는 360nm로 이루어질 수 있다. Al을 포함하는 반사층(152)의 경우, 300 내지 360nm의 두께에서 통상적으로 유사한 수준의 반사율을 가질 수 있다.
한편, 비교예2의 경우, 비교예1과 동일한 전극 상에 SiO2로 패시베이션층을 형성할 수 있다. 더불어, 비교예3의 경우, 캡핑층(153) 중간(Ti/Ru와 Cr/Pt 사이)에 단차(도 13c 참조)가 형성될 수 있다. 즉, Cr/Al/Ti/Ru의 너비(높이 방향과 수직인 방향의 길이)는 Cr/Pt/Au의 너비보다 클 수 있다.
실시예1 및 실시예2는 상기에서 상술한 본 발명의 실시예에 따른 전극일 수 있다. 구체적으로, 실시예1은 제1층/제2층/제1층/제2층/제1층의 구조로 이루어졌으며, 이 때 제 1 층은 Ti를 포함하고, 제 2 층은 Ni를 포함할 수 있다. 또한, 제 1 층(153a)은 100nm의 두께를 갖고, 제 2 층(153b)은 15nm의 두께를 가질 수 있다. 실시예2는 제1층/제2층/제1층/제2층/제1층/제2층의 구조로 이루어졌으며, 이 때 제 1 층은 Ti를 포함하고, 제 2 층은 Pt를 포함할 수 있다. 또한, 제 1 층은 100nm의 두께를 갖고, 제 2 층은 50nm의 두께를 가질 수 있다.
표2는 비교예1,3 및 실시예1,2의 면저항 및 반사율을 비교한 것이다.
Cr/Al/Ni/Au
(비교예1)
Cr/Al/Ti/Ru
(비교예3-1)
Cr/Pt/Au
(비교예3-2)
Cr/Al/
Ti/Ni/Ti/Ni/Ti/Au
(실시예1)
Cr/Al/
(Ti/Pt)×3/Au
(실시예2)
면저항(mΩ/sq.) 11.4 106.5 13.0 7.0 - 11.0 12.0
반사율(%) 71.7 - 39.8 - -
여기서, 비교예3의 경우, 단차를 갖는 하부층(Cr/Al/Ti/Ru)(비교예3-1)과 상부층(Cr/Pt/Au)(비교예3-2)을 각각 별도로 분리하여 면저항 및 반사율이 측정되었다. 또한, 반사율의 경우, 반사층(152)이 유사한 수준의 두께를 갖는 동일한 재료로 형성되어 비교예1에서만 반사율의 측정이 이루어졌다.
면저항은 비교예3의 하부층을 제외하고는 거의 유사한 수준인 것을 확인할 수 있다. 또한, 반사율은 비교예3의 상부층을 제외하고는 거의 유사한 수준을 가질 수 있다.
도 6은 전극의 다양한 변형에 따른 반도체 소자의 오믹 특성을 나타낸 그래프이다. 도 7은 전극의 다양한 변형에 따른 반도체 소자의 반사율을 나타낸 그래프이다. 한편, 도 6 및 도 7에서 개시된 비교예3-3 및 비교예3-4는 상술한 비교예3을 또 다른 구조로 분리한 것일 수 있다. 즉, 비교예3-3은 Cr/Al/Ti의 구조일 수 있고, 비교예3-4는 Ti/Ru/Cr/Pt/Au일 수 있다.
도 6을 참조하면, 비교예1,3 및 실시예1,2뿐만 아니라 그 외의 구조에서도 모두 유사한 저항 값을 갖는 것을 알 수 있다. 또한, 도 7을 참조하면, Al 반사층이 300 또는 360nm의 두께를 가질 경우, 전극은 유사한 수준의 반사율(70 내지 80%)을 가짐을 알 수 있다. 또한, Al 반사층이 존재하지 않는 경우, Al 반사층이 존재하는 경우에 비하여 반사율이 현저히 떨어지는 것을 확인할 수 있다.
즉, 표 2 및 도 6,7을 종합하면, 본 발명의 실시예에 따른 전극은 그 특성에 있어서 종래의 전극과 동등한 수준인 것을 알 수 있다.
도 8a 내지 도 8e는 전극의 다양한 변형에 따른 반도체 소자의 VF1값의 변화율을 나타낸 그래프이다. 도 9a 내지 도 9e는 전극의 다양한 변형에 따른 반도체 소자의 VF3값의 변화율을 나타낸 그래프이다. 도 8a 내지 도 8e는 순서대로 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 특성을 나타낸 것이고, 도 9a 내지 도 9e는 순서대로 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 특성을 나타낸 것이다.
VF1, VF3은 순방향 전류를 공급하였을 때의 순방향 동작 전압을 의미할 수 있다. 또한, ΔVF1 및 ΔVF3는 시간에 따른 동작 전압의 변화율을 의미할 수 있다. ΔVF1은 90A/cm2, 1㎂의 조건에서 측정되었고, ΔVF3은 90A/cm2, 95mA의 조건에서 측정되었다. 또한, ΔVF1 및 ΔVF3은 각각 0, 24, 96, 168시간에서 측정되었다. 더불어, 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2 모두 각각 총 10개씩의 샘플을 투입하여 측정이 이루어졌다.
VF1과 VF3의 변화율이 클수록 동작 전압의 변화가 크다는 의미일 수 있다. 따라서, ΔVF1 및 ΔVF3이 일정 수준을 유지하는 것이 신뢰성 측면에서 바람직할 수 있다. 특히, ΔVF1의 경우, ±3% 이내인 것이 신뢰성 측면에서 바람직하며, ΔVF3의 경우, ±0.06V 이내인 것이 신뢰성 측면에서 바람직할 수 있다. 특히, ΔVF3의 경우, 반도체 소자가 고전류에서 동작하므로 반도체 소자의 발열 현상이 나타날 수 있다. 따라서, ΔVF3의 측정 결과에 의하여 고온, 고전류의 가혹한 조건에서의 반도체 소자의 신뢰성을 판단할 수 있다.
비교예1의 경우, ΔVF1(도 8a)은 일정 수준을 유지하나, ΔVF3(도 9a)은 급격히 상승(최대 0.18V)하는 것을 알 수 있다. 비교예2의 경우, ΔVF1(도 8b)은 다소 감소(최대 -3.5%)하는 경향이 있으며, ΔVF3(도 9b)은 다소 증가(최대 +0.07V)하는 것을 알 수 있다. 비교예3의 경우, ΔVF1(도 8c)은 급격히 감소(최대 -6.5%)하는 경향이 있으나, ΔVF3(도 9c)은 일정 수준을 유지하는 것을 알 수 있다. 실시예1의 경우, ΔVF1(도 8d) 및 ΔVF3(도 9d) 모두 일정 수준을 유지하는 것을 알 수 있다. 실시예2의 경우, ΔVF1(도 8e)은 다소 감소(최대 -2.5%)하는 경향이 있으나, ΔVF3(도 9e)은 일정 수준을 유지하는 것을 알 수 있다.
즉, 비교예1 및 비교예3의 경우, 다른 경우에 비하여 신뢰성이 현저히 떨어진다는 것을 알 수 있다. 또한, 실시예1의 경우, ΔVF1 및 ΔVF3 모두 일정 수준을 유지하며, 10개의 샘플이 모두 유사한 특성을 나타내어 신뢰성이 가장 좋다는 것을 알 수 있다. 더불어, 실시예2의 경우, ΔVF1은 다소 감소하나 허용 가능한 범위 내에 있으며, ΔVF3이 일정한 특성을 나타내어 신뢰성 측면에서 적절하다는 것을 알 수 있다.
도 10a 내지 도 10e는 전극의 다양한 변형에 따른 반도체 소자의 발광 분포를 나타낸 것이다. 구체적으로, 도 10a 내지 도 10e는 순서대로 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 발광 분포를 나타낸 것이다. 여기서, 붉은 영역은 발광 영역을 의미할 수 있다.
비교예1의 경우, 발광은 용이하게 이루어지나, 대체적으로 제 1 전극(150, 도 1 내지 도 3 참조)과 인접한 영역에 발광 영역이 분포된 것을 알 수 있다. 비교예2,3의 경우, 비교예1에 비하여 발광 영역이 고르게 분포되어 있으나, 발광이 다소 미미하게 이루어지는 것을 알 수 있다. 실시예1의 경우, 발광 영역이 고르게 분포되며, 발광도 용이하게 이루어지는 것을 알 수 있다. 실시예2의 경우, 발광이 다소 미미하게 이루어지는 것을 알 수 있다.
결국, 실시예1의 경우, 발광이 효과적으로 이루어지며, 특히 발광 영역이 고르게 분포되어 전류 분산 효율이 상승된다는 것을 알 수 있다.
도 11a 내지 도 11e는 전극의 다양한 변형에 따른 반도체 소자의 외관을 촬영한 것이다. 도 12a 내지 도 12e는 도 11a 내지 도 11e의 외관 특이사항을 상세히 촬영한 것이다. 도 13a 내지 도 13e는 다양한 변형에 따른 전극의 단면을 촬영한 것이다. 구체적으로, 도 11a 내지 도 11e, 도 12a 내지 도 12e 및 도 13a 내지 도 13e는 순서대로 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 외관을 나타낸 것이다. 또한, 도 11a 내지 도 13e는 도 9a 내지 도 9e에 따른 신뢰성 평가 진행 후, 전극의 변화를 관찰한 것일 수 있다.
한편, 도시되지는 않았으나, 도 11a 내지 도 11e의 왼편에 배치된 전극은 제 2 전극(160)일 수 있으며, 오른편에 배치된 전극은 제 1 전극(150)일 수 있다. 또한, 앞서 상술한 바와 같이, 각각의 제 1, 2 전극은 모두 패드 전극(150a, 160a) 및 가지 전극(150b, 160b)을 포함할 수 있다. 더불어, 제 1 전극(150) 및 제 2 전극(160)은 모두 동일한 구조로 형성될 수 있다.
또한, 도 12a 및 도 12b는 제 1 가지 전극(150b)의 끝단을 관찰한 것일 수 있다. 도 12c는 제 2 패드 전극(150a)을 관찰한 것일 수 있다. 도 12d 및 도 12e는 제 1 가지 전극(150b)의 일부를 관찰한 것일 수 있다. 도 13a 내지 도 13e는 제 2 가지 전극의 일부를 관찰한 것일 수 있다.
도 11a 및 도 11b를 참조하면, 비교예1,2의 경우, 상면 상으로 관찰하였을 때, 외관상의 특이점은 발견되지 않는 것을 알 수 있다. 그러나, 도 12a 및 도 12b를 참조하면, 측부에서 바라보았을 때 비교예1,2의 제 1 전극에 미세한 박리 현상이 발생한 것을 확인할 수 있다. 즉, 비교예1,2의 경우, 전극의 박리에 의하여 반도체 소자와 비접촉 현상이 이루어지는 것을 알 수 있다. 결과적으로, 비교예1,2는 전극의 박리에 의하여 동작 전압(ΔVF3)이 상승된 것임을 알 수 있다.
도 11c 내지 도 11e를 참조하면, 비교예3 및 실시예1,2의 경우, 전극 상의 외관의 특이점을 관찰할 수 있다. 특히, 도 12c 내지 도 12e를 참조하면, 전극의 외측으로 전극 내의 물질이 빠져나온 것을 확인할 수 있다. 그러나, 이러한 현상(전극 내의 물질이 외측으로 빠져나오는 현상)이 발생하더라도 비교예3 및 실시예1,2의 동작 전압(ΔVF3)은 일정 수준을 유지한다는 것을 알 수 있다.
한편, 도 13a 및 도 13b를 참조하면, 비교예1,2는 전극의 외측으로 전극 내의 물질이 빠져나오는 현상이 관찰되지 않았다. 그러나, 도 13c 내지 도 13e를 참조하면, 비교예3 및 실시예1,2는 반사층(Al) 내에 기공이 관찰되는 것을 알 수 있다. 따라서, 전극의 외측으로 빠져나오는 물질은 반사층 내의 Al이라는 것을 알 수 있다.
즉, 본 발명의 실시예의 경우, 캡핑층(153)이 포함하는 제 1 층(153a) 및 제 2 층(153b)이 상반되는 내부 응력을 가질 수 있다. 따라서, 제 1 층(153a)과 제 2 층(153b)의 내부 응력이 서로 상쇄되어 캡핑층(153) 및 이와 접합된 반사층(152)의 변형이 최소화될 수 있다. 즉, 전극의 박리 현상이 방지될 수 있다.
이와 같이 하여, 비교예1,2의 경우, 캡핑층이 양의 내부 응력을 갖는 Ni만을 포함하므로 전극의 박리 현상이 발생한다는 것을 알 수 있다(도 12a 및 도 12b). 또한, 실시예1,2의 경우, 캡핑층의 내부 응력이 상쇄되어 반사층이 측부를 향하여 힘을 받게 되므로, 반사층이 이루는 물질이 전극의 외측으로 빠져나온 것을 알 수 있다(도 12d 및 도 12e).
도 14a 내지 도 14e는 다양한 변형에 따른 전극의 박리 현상의 발생 여부를 관찰한 것이다. 도 15a 내지 도 15e는 다양한 변형에 따른 전극의 박리 현상의 발생 여부를 관찰한 것이다. 구체적으로, 도 14a 내지 도 14e 및 도 15a 내지 도 15e는 순서대로 비교예1, 비교예2, 비교예3, 실시예1 및 실시예2의 외관을 나타낸 것이다. 또한, 도 14a 내지 도 15e는 도 9a 내지 도 9e에 따른 신뢰성 평가 진행 후, 전극의 변화를 관찰한 것일 수 있다. 더불어, 도 14a 내지 도 14e는 제 2 가지 전극의 끝단부의 박리 현상을 관찰한 것이고, 도 15a 내지 도 15e는 제 1 가지 전극의 끝단부의 박리 현상을 관찰한 것일 수 있다.
도 14a 내지 도 14e를 참조하면, 제 2 전극의 경우, 비교적 깔끔한 외관 특성을 갖는 것을 알 수 있다. 또한, 대체적으로 전극의 박리 현상이 발생하지 않는 것을 알 수 있다. 즉, 반도체 소자가 가혹 조건에서 구동되더라도 제 2 전극은 대체적으로 우수한 신뢰성을 갖는 것을 알 수 있다.
반면, 도 15a 내지 도 15e를 참조하면, 제 1 전극의 경우, 전극의 박리 현상 및 전극 내부 물질이 빠져나오는 현상이 발생하는 것을 알 수 있다. 이를 통해, 반도체 소자가 가혹 조건에서 구동될 경우, 제 2 전극보다 제 1 전극에 신뢰성에 대한 문제가 보다 많이 발생한다는 것을 알 수 있다.
구체적으로, 비교예1의 경우, 전극의 박리 현상이 관찰되었다. 따라서, 비교예1은 도 9a와 같이 동작 전압이 상승하는 결과를 갖는 것을 확인할 수 있다.
비교예2의 경우, 도 15b에서 관찰된 전극에는 박리 현상이 관찰되지 않았다. 그러나, 도 12b에서 관찰된 전극에는 박리 현상이 발생하였다. 따라서, 비교예2는 도 9b와 같이 동작 전압이 다소 상승하는 결과를 갖는 것을 확인할 수 있다.
비교예3 및 실시예1,2의 경우, 전극의 박리 현상이 관찰되지 않았다. 따라서, 비교예3 및 실시예1,2는 도 9c 내지 도 9e와 같이 동작 전압이 일정한 결과를 갖는 것을 확인할 수 있다.
결과적으로, 실시예1은 동작 전압, 발광 분포 및 외관 특성에서 볼 때 가장 우수한 신뢰성을 갖는 것을 확인할 수 있다.
이처럼, 본 발명의 실시예에 따른 반도체 소자는 제 1 전극 및 제 2 전극의 캡핑층이 복수의 층을 포함할 수 있다. 구체적으로, 캡핑층은 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 배치된 구조를 가질 수 있다. 제 1, 2 층이 교대로 적층됨으로써, 캡핑층 내의 내부 응력이 완화될 수 있다. 이 때, 제 1 층 및 제 2 층은 서로 반대되는 내부 응력을 가질 수 있다. 또는, 제 1 층의 내부 응력은 0이고, 제 2 층은 캡핑층의 변형이 이루어지지 않을 정도의 내부 응력을 갖도록 얇은 두께를 가질 수도 있다.
따라서, 제 1 층 및 제 2 층 사이의 응력이 상쇄되어 전극의 박리 현상이 방지될 수 있다. 특히, 고전류, 고온의 조건에서도 전극의 들뜸이 방지되어 반도체 소자의 신뢰성이 향상될 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100; 반도체 소자 110; 기판
120; 반도체 구조물 121; 제 1 도전형 반도체층
122; 제 2 도전형 반도체층 123; 활성층
130; 전류 차단층 140; 오믹층
150; 제 1 전극 150a; 제 1 패드 전극
150b; 제 1 가지 전극 160; 제 2 전극
160a; 제 1 패드 전극 160b; 제 2 가지 전극
151; 접합층 152; 반사층
153; 캡핑층 153a, 153b; 제 1 층, 제 2 층
154; 본딩층

Claims (13)

  1. 기판;
    상기 기판 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 전극 및 제2 전극 중 적어도 하나는, 상기 제1 도전형 반도체층 또는 상기 제2 도전형 반도체층 상에 배치되는 접합층; 상기 접합층 상에 배치되는 반사층; 상기 반사층 상에 배치되는 캡핑층; 및 상기 캡핑층 상에 배치되는 본딩층을 포함하고,
    상기 캡핑층은, 제1 층 및 제2 층이 적어도 1회 이상 교대로 적층되며,
    상기 제1 층은 Ti를 포함하고,
    상기 제1 층 및 제2 층의 두께의 비는 20:3 내지 4:7이고,
    상기 제1 층과 상기 제2 층은 서로 접하고,
    상기 제1 층 및 제2 층은 서로 상반되는 내부 응력을 갖고,
    상기 제1 층 및 제2 층의 내부 응력의 합은 1.6×10-14d/cm 이하인 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 층의 두께는 상기 제2 층의 두께보다 크며,
    상기 제1 층 및 제2 층의 두께의 비는 20:3 내지 9:7인 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 층의 내부 응력이 압축 응력일 경우, 상기 제2 층의 내부 응력은 인장 응력이고,
    상기 제1 층의 내부 응력이 인장 응력일 경우, 상기 제2 층의 내부 응력은 압축 응력인 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 층은 Ni 및 Pt 중 선택된 어느 하나를 포함하고,
    상기 제2 층이 Ni를 포함할 경우, 상기 제2 층의 두께는 35nm 이하이고,
    상기 제2 층의 내부 응력은 3.0×10-14d/cm 이하인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 전극은, 제1 패드 전극 및 상기 제1 패드 전극으로부터 연장되는 적어도 하나의 제1 가지 전극을 포함하고,
    상기 제2 전극은, 제2 패드 전극 및 상기 제2 패드 전극으로부터 연장되는 적어도 하나의 제2 가지 전극을 포함하고,
    상기 제1 패드 전극 및 제2 패드 전극은 각각 상기 반도체 소자의 일측 및 타측에 배치되며,
    상기 제1 가지 전극은 상기 제2 패드 전극을 향하여 연장되고, 상기 제2 가지 전극은 상기 제1 패드 전극을 향하여 연장되는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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