KR102329578B1 - 라인형 메모리 및 그 형성 방법 - Google Patents

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Abstract

디바이스는 제1 방향으로 길이방향을 갖는 제1 복수의 전도성 스트립, 제1 복수의 전도성 스트립과 중첩하는 선택기 어레이, 선택기 어레이와 중첩하는 전극 어레이, 전극 어레이 위의 복수의 메모리 스트립, 및 복수의 메모리 스트립과 중첩하는 제2 복수의 전도성 스트립을 포함한다. 복수의 메모리 스트립 및 제2 복수의 전도성 스트립은 제1 방향에 수직인 제2 방향으로 길이방향을 갖는다.

Description

라인형 메모리 및 그 형성 방법{LINE-SHAPED MEMORY AND METHOD FORMING SAME}
본 발명은 라인형 메모리 및 그 형성 방법에 관한 것이다.
집적 회로(integrated circuit: IC) 디바이스에서, 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM)는 비휘발성 메모리 디바이스를 위한 기술이다. 일반적으로, RRAM은 일반적으로 절연성이지만, 특정 전압의 인가 후에 형성된 필라멘트 또는 전도 경로를 통해 전도될 수 있는 유전 재료를 사용한다. 일단 필라멘트가 형성되면, 이는 적절한 전압을 인가함으로써 설정(즉, 재형성되어 RRAM을 가로지르는 더 낮은 저항을 야기함) 또는 재설정(즉, 파괴되어, RRAM을 가로질러 높은 저항을 야기함)될 수도 있다. 저저항 상태 및 고저항 상태는 저항 상태에 따라, "1" 또는 "0"의 디지털 신호를 지시하고, 이에 의해 비트를 저장할 수 있는 비휘발성 메모리 셀을 제공하기 위해 이용될 수 있다.
응용 관점으로부터, RRAM은 다수의 장점을 갖는다. RRAM은 간단한 셀 구조와 CMOS 논리 상응 프로세스(logic comparable processes)를 갖는데, 이는 다른 비휘발성 메모리 구조에 비교하여 제조 복잡성과 비용의 감소를 야기한다. 전술된 매력적인 특성에도 불구하고, 다수의 과제가 존재한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 6, 도 7a, 도 7b 및 도 7c는 몇몇 실시예에 따른 랜덤 액세스 메모리(Random Access Memory: RAM) 셀의 형성에서 중간 스테이지의 사시도 및 단면도.
도 8 내지 도 15는 몇몇 실시예에 따른 적층형 RAM 셀의 형성에서 중간 스테이지의 사시도.
도 16은 몇몇 실시예에 따른 RAM 셀의 사시도.
도 17은 몇몇 실시예에 따른 RAM 셀의 단면도.
도 18은 몇몇 실시예에 따른 RAM 셀을 형성하기 위한 프로세스 흐름을 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성 요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "아래에 놓인", "아래", "하부", "위에 놓인", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
랜덤 액세스 메모리(RAM) 셀 및 어레이 및 그 형성 방법이 몇몇 실시예에 따라 제공된다. 몇몇 실시예의 몇몇 변형예가 설명된다. 본 명세서에 설명된 실시예는 본 개시내용의 요지를 구성하거나 사용하는 것을 가능하게 하기 위해 예를 제공하기 위한 것이지만, 당 기술 분야의 숙련자는 다른 실시예들의 고려된 범주 내에 남아 있으면서 이루어질 수 있는 변경을 즉시 이해할 수 있을 것이다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 도면 부호가 유사한 요소를 나타내는데 사용된다. 방법 실시예는 특정 순서로 수행되는 것으로서 설명될 수도 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수도 있다.
본 개시내용의 몇몇 실시예에 따르면, 메모리 어레이는 복수의 행(row) 및 열(column)로서 배열된 복수의 메모리 셀을 포함한다. RAM 어레이의 동일한 행(또는 동일한 열) 내의 복수의 RAM 셀의 상태 스토리지 요소(또한 비트 스토리지 요소라 칭함)는 동일한 연속 스트립의 일부이고, 연속 스트립은 패터닝을 통해 이산 단편(discrete pieces)으로 분리되지 않는다. 이에 따라, 열을 형성하기 위한 RAM 셀의 패터닝에서, 상태 스토리지 요소 스트립은 패터닝되지 않는다. 상태 스토리지 요소 스트립이 2개의 방향이 아닌 단일 방향으로 패터닝된 상태에서, RAM 어레이에 대해 더 작은 크기를 달성하는 것이 가능하고, 간극 충전 프로세스가 더 쉽다.
도 1 내지 도 7a는 본 개시내용의 몇몇 실시예에 따른 RAM 어레이의 형성에 있어서 중간 스테이지의 사시도 및 단면도를 도시하고 있다. 대응 프로세스가 또한 도 18에 도시되어 있는 프로세스 흐름에 개략적으로 반영된다.
도 1에서, 웨이퍼(10)의 부분인 베이스 구조체(20)가 제공된다. 베이스 구조체(20)는 기판일 수도 있거나 또는 기판을 포함할 수도 있다. 기판은 벌크 반도체 기판, 반도체 온 절연체(Semiconductor-On-Insulator: SOI) 기판 등과 같은 반도체 기판일 수도 있다. 베이스 구조체(20)의 반도체 기판은 도핑될 수도 있거나(예를 들어, p형 또는 n형 도펀트로) 도핑되지 않을 수도 있다. 반도체 기판은 실리콘 웨이퍼와 같은 반도체 웨이퍼의 부분일 수도 있다. SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은 예를 들어, 매몰 산화물(buried oxide: BOX) 층, 실리콘 산화물층 등일 수도 있다. 절연체층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 형성된다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수도 있다. 몇몇 실시예에 따르면, 반도체 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비화물, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, SiC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 베이스 구조체의 기판은 또한 사파이어, 인듐 주석 산화물(ITO) 등과 같은 다른 재료로 형성될 수도 있다. 대안 실시예에 따르면, 베이스 구조체(20)의 기판은 예를 들어 실리콘 산화물 기판일 수도 있는 유전체 기판이다. 또한, 베이스 구조체(20)는 후속 프로세스에서 형성될 하부 전극 스트립(워드 라인일 수도 있음)의 아래에 놓여 접촉하게 될 비아(25)(도 16)를 포함할 수도 있다.
베이스 구조체(20)는 이들에 한정되는 것은 아니지만, 유전체층, 금속 특징부 등을 포함하는 부가의 층 및 디바이스를 또한 포함할 수도 있다. 예를 들어, 층간 유전체, 금속간 유전체(저-k 유전체층을 포함할 수도 있음), 및/또는 기타 등등이 존재할 수도 있다. 베이스 구조체(20)에 형성된 수동 디바이스(캐패시터, 저항기, 인덕터, 및/또는 기타 등등) 및/또는 능동 디바이스(트랜지스터, 다이오드, 및/또는 기타 등등)와 같은 집적 회로 디바이스가 존재할 수도 있고, 또는 존재하지 않을 수도 있는데, 이 디바이스들은 웨이퍼(10) 내의 기판에 기초하여 형성될 수도 있다.
유전체층(22)은 베이스 구조체(20) 위에 형성될 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 등, 이들의 조합 및/또는 이들의 다층으로 형성된다. 비아(25)(도 16)가 형성될 때, 비아(25)는 유전체층(22) 내로 연장된다.
몇몇 실시예에 따르면, 에칭 정지층(24)이 유전체층(22) 위에 형성된다. 에칭 정지층(24)은 또한 실리콘 산화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 등 또는 이들의 조합일 수도 있는 유전체 재료로 형성되거나 또는 이를 포함할 수도 있다. 대안 실시예에 따르면, 에칭 정지층(24)은 형성되지 않고, 이후에 형성된 하부 전극층(26)은 유전체층(22)과 접촉한다. 유전체층(22) 및 에칭 정지층(24)은 플라즈마 향상 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD), 화학 기상 증착(Chemical Vapor Deposition: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 등을 사용하여 형성될 수도 있다.
에칭 정지층(24)[또는 에칭 정지층(24)이 형성되지 않으면 유전체층(22)] 위에, 하부 전극층(26)이 퇴적된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(202)로서 도시되어 있다. 하부 전극층(26)은 전기 전도성 층이다. 몇몇 실시예에 따르면, 하부 전극층(26)은 텅스텐, 티타늄층, 코발트, 니켈 및/또는 이들의 합금일 수도 있는 금속으로 형성되거나 또는 이들을 포함한다. 형성 방법은 물리적 기상 증착(Physical Vapor Deposition: PVD), ALD, CVD 등을 포함할 수도 있다. 하부 전극층은 단일층일 수도 있거나, 또는 상이한 재료로 형성된 복수의 층을 포함할 수도 있다.
선택기 층(28)이 이어서 하부 전극층(26) 위에 퇴적된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(204)로서 도시되어 있다. 선택기 층(28)은 상이한 재료로 형성된 복수의 층을 포함할 수도 있다. 선택기 층(28)은 이후에 선택기(도 7a에서와 같이 28")를 형성하도록 패터닝되는데, 이 선택기는 각각의 선택기의 바이어스 전압에 따라, 각각 전류를 통과시키거나 차단하도록 턴온되거나 턴오프될 수도 있다. 선택기는 높은 구동 전류를 전달하는 것이 가능하다. 게다가, 비선형성 계수(non-linearity factor)(또는 정류 계수 또는 온/오프비)는 높은데, 예를 들어 약 1,000보다 높아, 고밀도를 갖는 대형 메모리 어레이의 형성을 가능하게 한다. 본 개시내용의 몇몇 실시예에 따르면, 선택기 층(28)은 P/N 접합 구조를 갖고, 여기서 p형 반도체층이 n형 반도체층과 접촉하여, P/N 접합이 형성되게 된다. 선택기 층(28)은 또한 금속/반도체/절연체/반도체/금속(M/S/I/S/M) 구조 또는 금속/저밴드갭 유전체/절연체/저밴드갭 유전체/금속(M/I/I/I/M) 구조를 가질 수도 있다. 예를 들어, 선택기 층(28)은 TiN/α-Si/Si-풍부-SiN/α-Si/TiN 스택, TiAlN/α-Si/Si-풍부-SiN/α-Si/TiAlN 스택, TiN/α-Si/N-도핑-Si/α-Si/TiN 스택, TiAlN/α-Si/N-도핑-Si/α-Si/TiAlN 스택 등을 포함할 수도 있다.
전극층(들)(30)은 선택기 층(28) 위에 퇴적된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(206)로서 도시되어 있다. 전극층(30)은 금속이거나 또는 금속을 포함할 수도 있는 전도성 층이다. 선택기 층(28) 및 이후에 퇴적되는 상태 스토리지 층의 각각은 상이한 구조를 가질 수도 있고 상이한 재료로 형성될 수도 있기 때문에, 전극층(30)은 또한 위에 놓인 상태 스토리지 층에 적합하도록 상이한 구조 및 상이한 재료의 다중 선택을 가질 수도 있다는 것이 이해된다. 몇몇 실시예에 따르면, 전극층(30)은 접착층(30A) 및 금속층(30B)을 포함한다. 몇몇 실시예에 따르면, 접착층(30A)은 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물 등 또는 이들의 합금을 포함한다. 금속층(30B)은 플래티늄(Pt), 이리듐(Ir), 금(Au), 텅스텐(W), 티타늄 질화물(TiN) 등으로 형성되거나 또는 이들을 포함할 수도 있다. 전극층(30)은 전도성 브리징 랜덤 액세스 메모리(Conductive Bridging Random Access Memories: CBRAM)가 형성될 때 불활성층일 수도 있다. 대안적으로, 금속층(30B)은 활성층일 수도 있고, 구리 또는 은 등으로 형성될 수도 있다.
몇몇 실시예에 따르면, 하부 전극층(26), 선택기 층(28) 및 전극층(30)은 블랭킷 층으로서 퇴적된다. 다음에, 에칭 마스크(32)가 전극층(30) 위에 형성된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(208)로서 도시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 에칭 마스크(32)는 하드 마스크(32A) 및 하드 마스크(32A) 위의 포토레지스트(32B)를 포함한다. 형성 프로세스는 하드 마스크층을 블랭킷 퇴적하는 것, 리소그래피를 통해 포토레지스트(32B)를 도포 및 패터닝하는 것, 및 이어서 하드 마스크층을 에칭하여 하드 마스크(32A)를 형성하는 것을 포함할 수도 있다.
전극층(30), 선택기 층(28) 및 하부 전극층(26)은 에칭 마스크(32)를 사용하여 에칭된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(210)로서 도시되어 있다. 에칭 프로세스 후에, 에칭 마스크(32)가 제거된다. 에칭 프로세스에서, 에칭 정지층(24) 또는 유전체층(22)[에칭 정지층(24)이 형성되지 않은 경우]은 에칭 프로세스를 정지시키기 위해 사용될 수도 있다. 에칭 프로세스의 결과로서, 도 2에 도시되어 있는 바와 같이, 하부 전극 스트립(26'), 선택기 스트립(28') 및 전극 스트립(30')[전극 스트립(30A', 30B')을 포함함]을 포함하는 복수의 스트립이 형성된다. 하부 전극 스트립(26'), 선택기 스트립(28') 및 전극 스트립(30')은 Y 방향으로 길이방향을 갖는 세장형 스트립이다. 넓은 스트립 및 좁은 스트립은 상이한 사양 및 크기를 갖는 메모리가 동시에 형성될 수도 있다는 것을 나타내기 위한 예로서 예시되어 있다. 복수의 스트립은 간극(34)에 의해 서로로부터 분리되어 있다. 스트립은 Y 방향으로 길이방향을 갖는다. 몇몇 실시예에 따르면, Y 방향은 행 방향이라 칭하고, X 방향은 열 방향이라 칭한다. 그러나, "행 방향" 및 "열 방향"은 상대적인 용어이고, 구조체가 보여지는 방향에 따라 상호 교환 가능하다는 것이 이해된다. 간극(34)은 패터닝된 스트립 사이에 형성된다. 몇몇 실시예에 따르면, 간극(34)은 폭(W1)을 갖는 넓은 간극(34A) 및 폭(W2)을 갖는 좁은 간극(34B)을 포함할 수도 있다. 예를 들어, 비 W1/W2는 약 1.5 초과일 수도 있고, 몇몇 실시예에 따라 약 2 내지 약 5의 범위에 있을 수도 있으며, 폭(W1)은 더 넓은 간극(34)의 폭이고, 폭(W2)은 좁은 간극(34)의 폭이다. 본 개시내용의 몇몇 실시예에 따르면, 간극(34)은 균일한 폭을 갖는다.
간극(34)은 이어서 간극 충전 프로세스에서 충전되고, 최종 간극 충전 영역(36)이 도 3에 도시되어 있다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(212)로서 도시되어 있다. 몇몇 실시예에 따르면, 간극 충전 프로세스는 하나 또는 복수의 유전체층을 퇴적하는 것, 및 이어서 퇴적된 유전 재료(들)의 과잉 부분을 제거하기 위해 화학적 기계적 연마(Chemical Mechanical Polish: CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함한다. 전극층(30B)은 평탄화 프로세스에서 연마 정지층으로서 작용할 수도 있다. 몇몇 실시예에 따르면, 간극 충전 영역(36)은 유전체층(36A, 36B)을 포함한다. 유전체층(36A)은 하부 전극 스트립(26'), 선택기 스트립(28') 및 전극 스트립(30')에 대해 우수한 접착성을 갖는 재료로 형성될 수도 있고, ALD와 같은 컨포멀 퇴적 방법(conformal deposition method)을 사용하여 형성될 수도 있다. 유전체층(36B)은 공극을 남기지 않고 간극을 충전할 수 있는 우수한 간극 충전 특성을 갖는 재료로 형성될 수도 있다. 예를 들어, 유전체층(36A)은 실리콘 질화물로 형성되거나 실리콘 질화물을 포함할 수도 있고, 유전체층(36B)은 실리콘 산화물로 형성되거나 실리콘 산화물을 포함할 수도 있다.
몇몇 실시예에 따르면, 도 3에 도시되어 있는 바와 같이, 유전체층(36A)은 좁은 간극(34B)(도 2)을 완전히 충전하고, 넓은 간극(34A)을 부분적으로 충전한다. 이에 따라, 좁은 간극(34B) 내의 간극 충전 영역(36)은 유전체층(36B)이 없다. 다른 한편으로, 넓은 간극(34A) 내의 간극 충전 영역(36)은 유전체층(36A, 36B)의 모두를 포함할 수도 있다.
도 4는 상태 스토리지 층(38)의 형성을 도시하고 있다. 설명 전체에 걸쳐, 상태 스토리지 층(38)은 또한 RAM 층(38) 또는 메모리층(38)이라 칭한다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(214)로서 도시되어 있다. 몇몇 실시예에 따르면, RAM 층(38)은 이들에 한정되는 것은 아니지만, 저항성 랜덤 액세스 메모리(Resistive Random Access Memories: RRAM), 전도성 브리징 랜덤 액세스 메모리(Conductive Bridging Random Access Memories: CBRAM), 자기 저항 랜덤 액세스 메모리(Megneto-Resistive Random Access Memories: MRAM), 상 변화 랜덤 액세스 메모리(Phase-Change Random Access Memories: PCRAM), 강유전성 랜덤 액세스 메모리(Ferroelectric Random Access Memories: FeRAM) 등을 포함하는 메모리를 형성하기 위해 사용되는 재료(들)로 형성된다. 이에 따라, RAM 층(38)은 단일 또는 복수의 층을 포함할 수도 있고, 형성될 RAM의 유형에 따라, 단일 또는 복수의 층은 적절한 구조 및 재료를 가질 수도 있다. 예를 들어, 형성될 각각의 RAM이 CBRAM일 때, RAM 층(38)은 전도성 필라멘트가 형성될 수도 있는 고체 전해질 재료로 형성될 수도 있다. 고체 전해질 재료는 이에 한정되는 것은 아니지만, GeSb2Te5와 같은 칼코게나이드 재료로 형성될 수도 있다. 대안적으로, 고체 전해질 재료는 이에 한정되는 것은 아니지만, 하프늄 산화물과 같은 금속 산화물 재료이다.
다른 예에서, 형성될 각각의 RAM이 PCRAM일 때, RAM 층(38)은 가열층 및 상 변화층을 포함할 수도 있다. 가열층은 TiN, TaN, TiSiN, TiAlN, TiCN 또는 이들의 조합으로 형성된 얇은 층일 수 있는데, 이는 이웃하는 상 변화층의 온도를 상승시키기 위해 충분한 열을 발생하도록 구성된다. 상 변화층은 예를 들어, GeSbTe로 형성되거나 이를 포함할 수도 있다. RAM 층(38)의 형성 방법은 RAM 층(38)의 층의 재료에 따라, CVD, PECVD, 금속 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition: MOCVD), 및/또는 기타 등등을 포함할 수도 있다.
도 4는 상부 전극층(40)의 형성을 또한 도시하고 있다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(216)로서 도시되어 있다. 상부 전극층(40)은 금속층이거나 또는 이를 포함할 수도 있는 전도성 층이다. 몇몇 실시예에 따르면, 상부 전극층(40)은 접착층(40A) 및 금속층(40B)을 포함한다. 몇몇 실시예에 따르면, 접착층(40A)은 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 등 또는 이들의 합금을 포함한다. 금속층(40B)은 또한 텅스텐, 구리, 은, 니켈, 플래티늄, 이리듐, 금 등으로 형성되거나 또는 이들을 포함할 수도 있다. 상부 전극층(40)은 CBRAM이 형성될 때 활성 전극 또는 불활성 전극으로서 활성일 수도 있다.
도 5를 참조하면, 에칭 마스크(42)가 상부 전극층(40) 위에 형성된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(218)로서 도시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 에칭 마스크(42)는 하드 마스크(42A) 및 하드 마스크(42A) 위의 포토레지스트(42B)를 포함한다. 형성 프로세스는 하드 마스크층을 블랭킷 퇴적하는 것, 노광 및 현상을 통해 포토레지스트(42B)를 도포 및 패터닝하는 것, 및 이어서 하드 마스크층을 에칭하여 하드 마스크(42A)를 형성하는 것을 포함할 수도 있다.
도 6을 참조하면, 상부 전극층(40) 및 RAM 층(38)이 에칭 마스크로서 에칭 마스크(42)를 사용하여 에칭된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(220)로서 도시되어 있다. 에칭 후에, 간극 충전 영역(36) 및 전극 스트립(30')이 노출된다. 상부 전극층(40)의 잔여 부분은 전극 스트립(40A', 40B')을 포함하는 상부 전극 스트립(40')을 형성한다. RAM 층(38)의 잔여 부분은 메모리 스트립(38')이라 또한 칭하는 RAM 스트립(38')을 형성한다. 상부 전극 스트립(40') 및 RAM 스트립(38')의 모두는 X 방향으로 연장하는 세장형 스트립이고, 간극(44)에 의해 서로로부터 분리되어 있다.
다음에, 에칭은 간극 충전 영역(36), 전극 스트립(30') 및 선택기 스트립(28')을 계속 에칭 관통한다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(222)로서 도시되어 있다. 에칭 프로세스 후에, 에칭 마스크(42)의 잔여 부분(42A와 같은)이 제거된다. 에칭은 하부 전극 스트립(26')의 상부면에서 정지된다. 최종 구조는 도 7a, 도 7b 및 도 7c에 도시되어 있다. 전극 스트립(30')(도 6)은 다시 에칭되어 전극(30")[전극(30A", 30B")을 포함함]을 형성하는데, 이는 X 방향으로 열 및 Y 방향으로 행을 갖는 어레이를 형성한다. 선택기 스트립(28')(도 6)은 또한 다시 에칭되어 선택기(28")를 형성하는데, 이는 또한 어레이를 형성한다. 동일한 행의 선택기(28")는 동일한 하부 전극 스트립(26') 상에 위치되고 이에 접촉한다. 하부 전극 스트립(26'), 선택기(28"), 전극(30"), RAM 스트립(38') 및 상부 전극 스트립(40')은 조합하여 RAM(50)이라 칭하는데, 이는 또한 도 16에 사시도로 도시되어 있다.
도 7b는 도 7a의 기준 단면 7B-7B를 도시하고 있다. 도 7b에 도시되어 있는 바와 같이, 상부 전극 스트립(40') 및 RAM 스트립(38')은 세장형 스트립인데, 이는 RAM(50)의 각각의 열에 전체에 걸쳐 연장된다. 이는 상태 스토리지 층이 스트립이 아닌 어레이로서 패터닝되는 종래의 메모리 어레이와는 상이하다. 대안적으로 말하면, 본 개시내용의 몇몇 실시예에 따른 동일한 행의 RAM은 이산 RAM 요소로 분리되기보다는, 연속 RAM 스트립의 부분이다. RAM 스트립(38')을 스트립으로서 유지하는 것은 몇몇 유리한 특징을 갖는다. RAM이 이산 어레이 요소로서 형성되면, RAM 층(38)(도 5)은 도 2에 도시되어 있는 바와 같이 패터닝 프로세스 전에 퇴적될 필요가 있어, RAM 층(38)이 도 2에 도시되어 있는 프로세스에서 패터닝될 수도 있게 된다. 그러나, 이는 도 2에 도시되어 있는 바와 같은 간극(34)이 더 높은 형상비(대응 폭에 대한 깊이의 비)를 갖는다는 것을 의미한다. 더 높은 형상비를 갖는 간극(34)은 간극 충전 영역(36)이 형성될 때 충전이 더 어렵고, 공극이 불리하게 발생할 수도 있다. 공극은 RAM 층(38)의 충전을 받게 되며, 이는 결함을 유발할 수도 있다. 게다가, 더 높은 형상비를 갖는 간극은 더 두꺼운 하드 마스크(32)(도 1)를 가질 필요가 있어, 대응하는 리소그래피 프로세스를 더 어렵게 만든다.
도 7c는 도 7a의 기준 단면 7C-7C를 도시하고 있다. 도 7c에 도시되어 있는 바와 같이, 하부 전극 스트립(26')은 세장형이고, 이는 각각의 행을 전체에 걸쳐 연장된다. 후속 프로세스에서, 도 7a에 도시되어 있는 바와 같은 간극(44)은 도 7c에 도시되어 있는 간극 충전 유전체 영역(46)에 의해 충전된다. 각각의 프로세스는 도 18에 도시되어 있는 프로세스 흐름(200)에서 프로세스(224)로서 도시되어 있다. 간극 충전 유전체 영역(46)의 형성 프로세스 및 재료는 간극 충전 영역(36)의 것과 유사할 수도 있고, 여기서 반복 설명되지 않는다. 최종 구조에서, 워드 라인 및 비트 라인으로서 각각 사용될 수도 있는 하부 전극 스트립(26') 및 상부 전극 스트립(40')을 포함하는 RAM 어레이(50)가 형성된다. 대안적으로, 하부 전극 스트립(26')은 비트 라인으로서 사용될 수도 있고, 상부 전극 스트립(40')은 워드 라인으로서 사용될 수도 있다. 선택기(28")는 세장형 RAM 스트립(38')(도 7a 및 도 7b)의 부분인 위에 놓인 상태 스토리지 요소에 대응한다.
후속 프로세스에서, 도 7c에 도시되어 있는 바와 같이, 비아(51)는 상부 전극 스트립(40') 위에 형성되고, 각각의 비아(51)는 상부 전극 스트립(40') 중 하나와 접촉한다. 따라서, RAM(50)을 프로그래밍하고 판독하기 위한 전압 및 전류가 상부 전극 스트립(40')에 제공될 수도 있다.
도 16은 간극 충전 영역이 도시되어 있지 않은, 도 7a, 도 7b 및 도 7c에 도시되어 있는 구조체의 사시도를 도시하고 있다. 비아(25)는 워드 라인으로서 사용될 수도 있는 각각의 하부 전극 스트립(26') 아래에 있는 것으로서 도시되어 있다. 각각의 워드 라인(26') 위에는, 복수의 이산 선택기(28")가 형성된다. 전극(30")은 또한 선택기(28") 위에 형성될 수도 있다. 동일한 행의(X 방향으로) 복수의 전극(30")은 동일한 RAM 스트립(38') 아래에 놓이고, 그와 접촉할 수도 있다. 더욱이, 상부 전극 스트립(40')은 각각의 아래에 놓인 RAM 스트립(38')과 중첩하고, 상부 전극 스트립(40')의 모든 에지는 각각의 아래에 놓인 RAM 스트립(38')의 각각의 에지와 동일 평면에 있을 수도 있다. 상부 전극 스트립(40')은 비트 라인으로서 사용될 수도 있다.
도 17은 도 16에 도시되어 있는 구조체의 단면도를 도시하고 있다. 도 17에 도시되어 있는 바와 같이, 각각의 RAM 스트립(38')은 교대로 위치된 복수의 활성부(38-A) 및 비활성부(38'-I)를 포함한다. 활성부(38-A)는 전극(30"), 선택기(28") 및 전극 스트립(26')과 중첩하는 부분이다. 비활성부(38'-I)는 활성부(38'-A) 사이에 있다. 비활성부(38'-I)는 전극(30"), 선택기(28") 및 전극 스트립(26') 중 어느 것과도 중첩되지 않는다. 비활성부(38'-I)의 상태 스토리지 재료는 그 내에 전도성 필라멘트가 없고, 따라서 항상 고저항 상태에 있다. 활성부(38'-A)는 상태를 저장하기 위해 사용되고, 그 상태는 예를 들어 하부 전극 스트립(26') 및 상부 전극 스트립(40')에 적절한 프로그래밍 전압을 인가하거나 또는 하부 전극 스트립(26')과 상부 전극 스트립(40') 사이에 적절한 프로그래밍 전류를 도통함으로써 플립될(flip) 수도 있다. 다른 한편으로, 비활성부(38'-I)는 이웃하는 활성부(38'-A)의 상태에 무관하게 고정 상태를 갖는다. 비활성부(38'-I)의 상태는 이웃하는 활성부(38'-A)로부터 판독된 값에 영향을 미치지 않을 것이다. 예를 들어, 비활성부(38'-I)는 항상 높은 저항값을 가질 수도 있고, 그 내에 전기 전도성 필라멘트 경로를 포함하지 않는다. 이에 따라, 이웃하는 RAM이 저저항 상태에 있으면, 저저항 값이 적절하게 판독될 것이고, 이웃하는 RAM이 고저항 상태일 때, 고저항 상태 값이 적절하게 판독될 것이다. RAM(50)이 CBRAM 일 때의 몇몇 실시예에 따르면, 어떠한 전도성 필라멘트도 비활성부(38'-I)에 존재하지 않고, 이웃하는 활성부(38-A)의 상태는 활성부(38'-A)가 전도성 필라멘트를 갖는지 여부에 의해 결정되고, 이웃하는 비활성부(38'-I)에 의해 영향을 받지 않는다. RAM(50)이 PCRAM일 때의 다른 예에서, 비활성부(38'-I)의 칼코게나이드 반도체 재료는 비정질이고, 따라서 높은 저항값을 갖는다. 이웃하는 활성부(38'-A)의 상태는 비정질 또는 결정질일 수도 있으며, 이는 활성부가 고저항 또는 저저항을 갖는지 여부를 결정한다.
RAM 스트립(38')은 세장형 스트립이고 어레이를 형성하지 않지만, 활성부(38'-A)는 어레이인 것이 이해된다. 비활성부(38'-I)는 상태를 기억하기 위한 메모리부의 기능부가 아니고, 활성부(38'-A)를 서로로부터 전기적으로 격리시킨다. 따라서, 비활성부(38'-I)의 기능은 유전체 영역과 유사하다. 이에 따라, 설명 전체에 걸쳐, 활성부(38'-A)가 전기 절연성 비활성부(38'-I)에 의해 어레이를 형성하지만, 활성부(38'-A) 및 비활성부(38'-I)는 퇴적 및 패터닝시에, 동일한 재료로 형성되기 때문에, 도 16 및 도 17에 도시되어 있는 바와 같은 회로는 여전히 RAM 어레이라 칭한다.
도 8 내지 도 15는 본 개시내용의 몇몇 실시예에 따른 적층형 RAM 어레이의 형성에 있어서 중간 스테이지의 단면도를 도시하고 있다. 적층형 RAM 어레이는 개별적으로 동작될 수도 있고, 반면 적층형 RAM 어레이의 형성은 공통 전극 및 동일한 패터닝 프로세스를 공유할 수 있어서, 제조 비용이 절약되게 된다. 달리 설명되지 않으면, 이들 실시예에서 구성요소의 재료 및 형성 프로세스는 도 1 내지 도 6, 도 7a, 도 7b, 및 도 7c에 도시되어 있는 이전의 실시예에서와 유사한 도면 부호에 의해 나타내는 유사한 구성요소와 본질적으로 동일하다. 따라서, 도 8 내지 도 15에 도시되어 있는 구성요소의 형성 프로세스 및 재료에 관한 상세는 이전의 실시예의 설명에서 발견될 수도 있다.
이들 실시예의 초기 단계는 도 1 내지 4에 도시되어 있는 것과 본질적으로 동일하다. RAM 층(38) 및 전극층(40)은 블랭킷 층으로서 퇴적되고, 패터닝되지 않는다. 몇몇 실시예에 따르면, 전극층(40)은 2개의 적층형 RAM 어레이의 중간에 있는 전극층이기 때문에, 상부 전극층보다는 중간 전극층이라 칭한다. 후속 프로세스는 도 8에 도시되어 있고, 여기서 선택기 층(128) 및 전극층(130)이 퇴적된다. 선택기 층(128)은 선택기 층(28)을 형성하기 위한 동일한 후보 재료 및 구조의 그룹으로부터 선택된 재료 및 구조로 형성될 수도 있다. 더욱이, 선택기 층(128)의 재료 및 구조는 선택기 층(28)의 것과 동일하거나 상이할 수도 있다. 전극층(130)은 단일층으로 형성된 단일층 구조를 가질 수도 있거나, 또는 다수의 층으로 형성된 다층 구조를 가질 수도 있다. 예를 들어, 전극층(130)은, 전극(30A", 30B")과 각각 유사하거나 동일한 재료로 형성될 수도 있는 층(130A, 130B)을 포함할 수도 있다.
도 9는 도 5에 도시되어 있는 에칭 마스크(42)와 본질적으로 동일한 패터닝된 에칭 마스크(42)의 형성을 도시하고 있다. 다음에, 패터닝 프로세스가 에칭 마스크(42)를 사용하여 수행되어, 전극층(130), 선택기 층(128), 중간 전극층(40), RAM 층(38), 전극 스트립(30'), 선택기 스트립(28') 및 간극 충전 영역(36)을 포함하는 아래에 놓인 층을 에칭한다. 에칭 프로세스 후에, 하드 마스크(42)의 잔여 부분이 제거된다. 최종 구조체가 도 10에 도시되어 있다. 에칭은 이방성이고, 하부 전극 스트립(26')의 상부면이 노출될 때 정지된다. 하부 전극 스트립(26')은 에칭 프로세스 후에 Y 방향으로 연장하는 세장형 스트립인 것으로서 유지된다. 다른 한편으로, 선택기(28") 및 전극(30")은 도 16에 도시되어 있는 바와 같이, 어레이로서 레이아웃된 이산 특징부로서 형성된다. 선택기(28")의 각각의 행은 동일한 하부 전극 스트립(26') 상에 위치되고 이에 접촉한다. 에칭의 결과로서, 전극층(130)의 잔여 부분은 스트립(130A', 130B')을 포함하는 전극 스트립(130')을 형성한다. 선택기 층(128)의 잔여 부분은 선택기 스트립(128')을 형성한다. 중간 전극층(40)의 잔여 부분은 스트립(40A', 40B')을 포함하는 중간 전극 스트립(40')을 형성한다. RAM 층(38)의 잔여 부분은 RAM 스트립(38')을 형성한다. 전극 스트립(130'), 선택기 스트립(128'), 중간 전극 스트립(40') 및 RAM 스트립(38')은 X 방향으로 길이방향을 갖는 세장형 스트립이고, 간극(44)에 의해 서로로부터 분리되어 있다. 하부 전극 스트립(26'), 선택기(28"), 전극(30"), RAM 스트립(38') 및 상부 전극 스트립(40')이 또한 도 16의 사시도에 도시되어 있다.
도 10에서, 선택기 스트립(28', 128)을 포함하는 선택기 특징부의 2개의 층은 공통 에칭 마스크(42)를 사용하여 에칭되어 선택기(28") 및 선택기 스트립(128')을 각각 형성한다. 대안적으로 말하면, 하부 RAM 스택의 선택기 및 상부 전극을 에칭하기 위한 프로세스 및 에칭 마스크(42)는 상부 RAM 어레이의 선택기 및 하부 전극의 에칭에 의해 공유된다. 따라서, 제조 비용이 절약된다. 유사하게, RAM 층(138)(도 12)은 도 11에 도시되어 있는 바와 같은 에칭 프로세스 후에 형성되어, 도 10에 도시되어 있는 에칭 프로세스가 거의 어려움 없이 수행될 수도 있게 되고, 마스크(42)(도 9)가 더 얇게 형성될 수도 있게 된다.
도 10에 도시되어 있는 간극(44)은 이어서 유전체 재료(들)로 충전되어 도 11에 도시되어 있는 간극 충전 영역(46')을 형성한다. 형성 프로세스는 유전체층(들)을 퇴적하는 것, 및 이어서 평탄화 프로세스를 수행하여 과잉의 유전체 재료를 제거하는 것을 포함할 수도 있다. 평탄화 프로세스에서, 전극 스트립(130')은 연마 정지층으로서 사용될 수도 있다.
도 12는 RAM 층(138)의 형성을 도시하고 있다. 몇몇 실시예에 따르면, RAM 층(138)은 이들에 한정되는 것은 아니지만, MRAM, CBRAM, MRAM, PCRAM, FeRAM 등을 포함하는 메모리를 형성하기 위한 것이다. 이에 따라, RAM 층(138)은 상태를 저장 및 변경하는 능력을 갖는 하나 또는 복수의 층을 포함할 수도 있다. RAM의 유형에 따라, RAM 층(138)의 하나 또는 복수의 층은 적절한 구조 및 재료를 가질 수도 있다. RAM 층(138)의 유형은 RAM 층(38)(도 4)의 것과 동일하거나 상이할 수도 있다. 예를 들어, RAM 층(38)이 CBRAM을 형성하기 위한 것일 때, RAM 층(138)은 CBRAM을 형성하기 위한 것일 수도 있고, 또는 MRAM, MRAM, PCRAM 또는 FeRAM을 형성하기 위한 것일 수도 있다.
다음에, 상부 전극층(140)이 형성된다. 상부 전극층(140)은 금속층이거나 또는 이를 포함할 수도 있는 전도성 층이다. 몇몇 실시예에 따르면, 상부 전극층(140)은 접착층(140A) 및 금속층(140B)을 포함한다. 몇몇 실시예에 따르면, 접착층(140A)은 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 등 또는 이들의 합금을 포함한다. 금속층(140B)은 또한 텅스텐, 구리, 니켈, 플래티늄, 이리듐, 금, 티타늄 질화물(TiN) 등으로 형성되거나 또는 이들을 포함할 수도 있다.
도 13을 참조하면, 에칭 마스크(142)가 상부 전극층(140) 위에 형성된다. 본 개시내용의 몇몇 실시예에 따르면, 에칭 마스크(142)는 하드 마스크(142A) 및 하드 마스크(142A) 위의 포토레지스트(142B)를 포함한다. 형성 프로세스는 하드 마스크층을 블랭킷 퇴적하는 것, 포토레지스트(142B)를 도포 및 패터닝하는 것, 및 이어서 하드 마스크층을 에칭하여 하드 마스크(142A)를 형성하는 것을 포함할 수도 있다.
도 14를 참조하면, 상부 마스크층(140) 및 RAM 층(138)이 에칭 마스크(142)를 사용하여 에칭되어 패턴을 형성한다. 간극 충전 영역(46')의 상부 부분이 또한 에칭된다. 따라서, 간극(144)이 형성된다. 에칭 후에, 간극 충전 영역(46')의 저부 부분 및 전극 스트립(40')이 노출된다. 에칭은 전극 스트립(40') 상에서 정지하고, 따라서 전극 스트립(40')은 X-방향으로 연장하는 세장형 스트립으로서 유지된다. 상부 전극층(140)의 잔여 부분은 전극 스트립(140')[전극 스트립(140A', 140B')을 포함함]이다. RAM 층(138)의 잔여 부분은 RAM 스트립(138')이다. 전극 스트립(130')(도 13)은 다시 에칭되어 전극(130")[전극(130A", 130B")을 포함함]을 형성하는데, 이는 Y 방향으로 행 및 X 방향으로 열을 갖는 어레이를 형성한다. 선택기 스트립(128')(도 13)은 또한 다시 에칭되어 선택기(128")를 형성하는데, 이는 어레이를 형성한다.
후속 프로세스에서, 간극(144)은 도 15에 도시되어 있는 간극 충전 유전체 영역(146)에 의해 충전된다. 간극 충전 유전체 영역(46)의 형성 프로세스 및 재료는 간극 충전 영역(36)의 것과 유사할 수도 있고, 여기서 반복 설명되지 않는다.
최종 구조체에는, 2개의 RAM이 존재한다. 하부 RAM(50)은 하부 전극 스트립(26'), 선택기(28"), 전극(30"), RAM 스트립(38') 및 전극 스트립(40')을 포함한다. 상부 RAM(150)은 전극 스트립(40'), 선택기(128"), 전극(130"), RAM 스트립(138') 및 전극 스트립(140')을 포함한다. 이에 따라, 전극 스트립(40')은 하부 RAM(50) 및 상부 RAM(150)의 모두에 의해 공유된다. 하부 RAM(50)이 동작될(프로그램 또는 판독될) 때, 전극 스트립(26')은 워드 라인(또는 비트 라인)으로서 사용될 수도 있고, 전극 스트립(40')은 비트 라인(또는 워드 라인)으로서 사용될 수도 있다. 상부 RAM(150)이 동작될 때, 전극 스트립(40')은 워드 라인(또는 비트 라인)으로서 사용될 수도 있고, 전극 스트립(140')은 비트 라인(또는 워드 라인)으로서 사용될 수도 있다.
본 발명의 실시예는 몇몇 유리한 특징을 갖는다. RAM에 이산 RAM 어레이 요소보다는 RAM 스트립을 채택함으로써, 유전체 재료로 충전될 간극은 더 작은 형상비를 가질 수도 있고, 간극-충전 프로세스는 더 쉽고, 간극 충전 프로세스에서 프로세스 어려움을 덜 겪게 된다. 에칭을 위한 하드 마스크는 또한 더 얇아질 수도 있어, 감소된 프로세스 난이도를 다시 야기한다. 더욱이, 2개의 방향이 아닌 하나의 방향으로 패터닝된 RAM 층(들)에 의해, RAM은 더 작게 형성될 수도 있고, 광학적 근접도 문제와 같은 작은 치수와 연관된 문제를 덜 겪게 된다.
본 개시내용의 몇몇 실시예에 따르면, 방법은 제1 전극층을 퇴적하는 단계; 제1 전극층 위에 제1 선택기 층을 퇴적하는 단계; 상기 제1 선택기 층 위에 제2 전극층을 형성하는 단계; 제1 패터닝 프로세스를 수행하는 단계로서, 상기 제1 전극층, 상기 제1 선택기 층, 및 상기 제2 전극층은 각각 제1 전극 스트립, 제1 선택기 스트립, 및 제2 전극 스트립으로서 패터닝되는 것인, 제1 패터닝 프로세스 수행 단계; 상기 제2 전극 스트립 위에 메모리층을 퇴적하는 단계; 메모리층 위에 제3 전극층을 퇴적하는 단계; 및 제2 패터닝 프로세스를 수행하는 단계로서, 제3 전극층 및 메모리층은 제3 전극 스트립 및 메모리 스트립으로서 각각 패터닝되고, 제2 전극 스트립 및 제1 선택기 스트립은 제1 전극 어레이 및 제1 선택기 어레이로서 각각 패터닝되는 것인, 제2 패터닝 프로세스 수행 단계를 포함한다. 실시예에서, 방법은 제1 패터닝 프로세스 후에, 제1 전극 스트립, 제1 선택기 스트립, 및 제2 전극 스트립 사이의 간극 내에 유전체 영역을 충전하는 단계; 및 평탄화 프로세스를 수행하는 단계로서, 제2 전극 스트립은 평탄화 프로세스에서 연마 정지층으로서 사용되는 것인, 평탄화 프로세스 수행 단계를 더 포함한다. 실시예에서, 제2 패터닝 프로세스는 제1 전극 스트립의 상부면에서 정지된다. 실시예에서, 방법은 각각 제3 전극 스트립 중 하나 위에 놓이고 이와 접촉하는 복수의 전도성 비아를 형성하는 단계를 더 포함하고, 복수의 전도성 비아가 형성된 후에, 각각의 메모리 스트립은 제1 선택기 어레이 내의 복수의 선택기와 중첩하는 부분을 갖는 연속 스트립이다. 실시예에서, 메모리층을 퇴적하는 단계는 상 변화 재료를 퇴적하는 단계를 포함한다. 실시예에서, 메모리층을 퇴적하는 단계는 산화물을 퇴적하는 단계를 포함한다. 실시예에서, 방법은 제3 전극층을 퇴적하기 전에, 제2 선택기 층을 퇴적하는 단계를 더 포함하고, 제2 패터닝 프로세스에서, 제2 선택기 층은 제2 선택기 스트립으로서 패터닝된다. 실시예에서, 방법은 제3 전극층을 퇴적하기 전에, 제2 선택기 층 위에 부가의 메모리층을 퇴적하는 단계; 부가의 메모리층 위에 제4 전극층을 퇴적하는 단계; 및 제3 패터닝 프로세스를 수행하는 단계로서, 제4 전극층 및 부가의 메모리층은 제4 전극 스트립 및 부가의 메모리 스트립으로서 각각 패터닝되는 것인, 제3 패터닝 프로세스 수행 단계를 더 포함한다.
본 개시내용의 몇몇 실시예에 따르면, 디바이스는 제1 방향으로 길이방향을 갖는 제1 복수의 전도성 스트립; 제1 복수의 전도성 스트립과 중첩하는 제1 선택기 어레이; 상기 제1 선택기 어레이와 중첩하는 제1 전극 어레이; 제1 전극 어레이 위의 제1 복수의 메모리 스트립; 및 제1 복수의 메모리 스트립과 중첩하는 제2 복수의 전도성 스트립으로서, 제1 복수의 메모리 스트립 및 제2 복수의 전도성 스트립은 제1 방향에 수직인 제2 방향으로 길이방향을 갖는 것인, 제2 복수의 전도성 스트립을 포함한다. 실시예에서, 디바이스는 각각 제2 복수의 전도성 스트립 중 하나 위에 놓이고 이와 접촉하는 복수의 전도성 비아를 더 포함한다. 실시예에서, 제1 복수의 메모리 스트립의 각각은 제1 선택기 어레이 내의 복수의 선택기와 중첩된다. 실시예에서, 디바이스는 제1 전극 어레이 내의 전극을 서로로부터 분리하고; 제1 선택기 어레이 내의 선택기를 서로로부터 분리하는 복수의 유전체 스트립을 더 포함한다. 실시예에서, 복수의 유전체 스트립의 상부면은 제1 복수의 메모리 스트립의 하부면과 접촉한다. 실시예에서, 제1 복수의 메모리 스트립은 RRAM, CBRAM, MRAM 및 PCRAM으로 이루어진 그룹으로부터 선택된 메모리의 상태 스토리지 요소를 포함한다. 실시예에서, 디바이스는 제2 복수의 전도성 스트립과 중첩하고 접촉하는 제2 선택기 어레이; 제2 선택기 어레이와 중첩하는 제2 전극 어레이; 제2 전극 어레이 위의 제2 복수의 메모리 스트립; 및 제2 복수의 메모리 스트립과 중첩하는 제3 복수의 전도성 스트립으로서, 제2 복수의 메모리 스트립 및 제3 복수의 전도성 스트립은 제1 방향으로 길이방향을 갖는 것인, 제3 복수의 전도성 스트립을 더 포함한다.
본 개시내용의 몇몇 실시예에 따르면, 디바이스는 제1 전극 어레이; 제1 전극 어레이의 열과 각각 중첩하는 제1 복수의 메모리 스트립; 각각 상기 제1 복수의 메모리 스트립 중 하나와 중첩하고 이와 접촉하는 제1 복수의 전도성 스트립; 상기 제1 복수의 전도성 스트립과 중첩하는 제2 전극 어레이; 제2 전극 어레이 위의 제2 복수의 메모리 스트립으로서, 제2 복수의 메모리 스트립의 각각은 제2 전극 어레이의 행과 중첩하는 것인, 제2 복수의 메모리 스트립; 및 제2 복수의 메모리 스트립 중 하나와 각각 중첩하는 제2 복수의 전도성 스트립을 포함한다. 실시예에서, 제1 복수의 메모리 스트립의 각각은 동일한 재료로 형성된 연속 스트립이고, 연속 스트립은 제1 전극 어레이 내의 복수의 전극을 교차하고 접촉한다. 실시예에서, 제2 복수의 메모리 스트립의 각각은 균질 재료로 형성된 연속 스트립이고, 연속 스트립은 제2 전극 어레이 내의 복수의 전극을 교차하고 접촉한다. 실시예에서, 제1 복수의 메모리 스트립은 전도성 CBRAM의 상태 스토리지 요소를 포함한다. 실시예에서, 제1 복수의 메모리 스트립은 PCRAM의 상태 스토리지 요소를 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
<부 기>
1. 방법에 있어서,
제1 전극층을 퇴적(deposit)하는 단계;
상기 제1 전극층 위에 제1 선택기 층을 퇴적하는 단계;
상기 제1 선택기 층 위에 제2 전극층을 형성하는 단계;
제1 패터닝 프로세스를 수행하는 단계로서, 상기 제1 전극층, 상기 제1 선택기 층, 및 상기 제2 전극층은 각각 제1 전극 스트립, 제1 선택기 스트립, 및 제2 전극 스트립으로서 패터닝되는 것인, 제1 패터닝 프로세스 수행 단계;
상기 제2 전극 스트립 위에 메모리층을 퇴적하는 단계;
상기 메모리층 위에 제3 전극층을 퇴적하는 단계; 및
제2 패터닝 프로세스를 수행하는 단계로서, 상기 제3 전극층 및 상기 메모리층은 제3 전극 스트립 및 메모리 스트립으로서 각각 패터닝되고, 상기 제2 전극 스트립 및 상기 제1 선택기 스트립은 제1 전극 어레이 및 제1 선택기 어레이로서 각각 패터닝되고, 각각의 메모리 스트립은 상기 제1 선택기 어레이 내의 복수의 선택기와 중첩하는 것인, 제2 패터닝 프로세스 수행 단계
를 포함하는 방법.
2. 제1항에 있어서,
상기 제1 패터닝 프로세스 후에, 상기 제1 전극 스트립, 상기 제1 선택기 스트립, 및 상기 제2 전극 스트립 사이의 간극(gap) 내에 유전체 영역을 충전하는 단계; 및
평탄화 프로세스를 수행하는 단계로서, 상기 제2 전극 스트립은 상기 평탄화 프로세스에서 연마 정지층으로서 사용되는 것인, 평탄화 프로세스 수행 단계를 더 포함하는 방법.
3. 제1항에 있어서, 상기 제2 패터닝 프로세스는 상기 제1 전극 스트립의 상부면에서 정지되는 것인 방법.
4. 제1항에 있어서,
각각 상기 제3 전극 스트립 중 하나 위에 놓이고 이와 접촉하는 복수의 전도성 비아를 형성하는 단계를 더 포함하고, 상기 복수의 전도성 비아가 형성된 이후의 시간에, 각각의 메모리 스트립은 상기 제1 전극 어레이 내의 복수의 전극과 중첩하는 부분을 갖는 연속 스트립인 것인 방법.
5. 제1항에 있어서, 상기 메모리층을 퇴적하는 단계는 상 변화 재료를 퇴적하는 단계를 포함하는 것인 방법.
6. 제1항에 있어서, 상기 메모리층을 퇴적하는 단계는 산화물을 퇴적하는 단계를 포함하는 것인 방법.
7. 제1항에 있어서,
상기 제3 전극층을 퇴적하기 전에, 제2 선택기 층을 퇴적하는 단계를 더 포함하고, 상기 제2 패터닝 프로세스에서, 상기 제2 선택기 층은 제2 선택기 스트립으로서 패터닝되는 것인 방법.
8. 제7항에 있어서,
상기 제3 전극층을 퇴적하기 전에, 상기 제2 선택기 층 위에 부가의 메모리층을 퇴적하는 단계;
상기 부가의 메모리층 위에 제4 전극층을 퇴적하는 단계; 및
제3 패터닝 프로세스를 수행하는 단계로서, 상기 제4 전극층 및 상기 부가의 메모리층은 제4 전극 스트립 및 부가의 메모리 스트립으로서 각각 패터닝되는 것인, 제3 패터닝 프로세스 수행 단계를 더 포함하는 방법.
9. 디바이스에 있어서,
방향으로 길이방향을 갖는 제1 복수의 전도성 스트립;
상기 제1 복수의 전도성 스트립과 중첩하는 제1 선택기 어레이;
상기 제1 선택기 어레이와 중첩하는 제1 전극 어레이;
상기 제1 전극 어레이 위의 제1 복수의 메모리 스트립; 및
상기 제1 복수의 메모리 스트립과 중첩하는 제2 복수의 전도성 스트립으로서, 상기 제1 복수의 메모리 스트립 및 상기 제2 복수의 전도성 스트립은 상기 제1 방향에 수직인 제2 방향으로 길이방향을 갖고, 상기 제1 복수의 메모리 스트립의 각각은 상기 제1 선택기 어레이 내의 복수의 선택기와 중첩하는 것인, 제2 복수의 전도성 스트립
을 포함하는 디바이스.
10. 제9항에 있어서, 각각 상기 제2 복수의 전도성 스트립 중 하나 위에 놓이고 이와 접촉하는 복수의 전도성 비아를 더 포함하는 디바이스.
11. 제9항에 있어서, 상기 제1 복수의 메모리 스트립의 각각은 상기 제1 선택기 어레이의 전체 행 내의 모든 선택기와 중첩되는 것인 디바이스.
12. 제9항에 있어서,
복수의 유전체 스트립으로서,
상기 제1 전극 어레이 내의 전극을 서로로부터 분리하고;
상기 제1 선택기 어레이 내의 선택기를 서로로부터 분리하는, 복수의 유전체 스트립을 더 포함하는 디바이스.
13. 제12항에 있어서, 상기 복수의 유전체 스트립의 상부면은 상기 제1 복수의 메모리 스트립의 하부면과 접촉하는 것인 디바이스.
14. 제9항에 있어서, 상기 제1 복수의 메모리 스트립은 저항성 랜덤 액세스 메모리(Resistive Random Access Memories: RRAM), 전도성 브리징 랜덤 액세스 메모리(Conductive Bridging Random Access Memories: CBRAM), 자기 저항 랜덤 액세스 메모리(Megneto-Resistive Random Access Memories: MRAM), 및 상 변화 랜덤 액세스 메모리(Phase-Change Random Access Memories: PCRAM)로 이루어진 그룹으로부터 선택된 메모리의 상태 스토리지 요소를 포함하는 것인 디바이스.
15. 제9항에 있어서,
상기 제2 복수의 전도성 스트립과 중첩하고 이와 접촉하는 제2 선택기 어레이;
상기 제2 선택기 어레이와 중첩하는 제2 전극 어레이;
상기 제2 전극 어레이 위의 제2 복수의 메모리 스트립; 및
상기 제2 복수의 메모리 스트립과 중첩하는 제3 복수의 전도성 스트립으로서, 상기 제2 복수의 메모리 스트립 및 상기 제3 복수의 전도성 스트립은 제1 방향으로 길이방향을 갖는 것인, 제3 복수의 전도성 스트립을 더 포함하는 디바이스.
16. 디바이스에 있어서,
제1 전극 어레이;
상기 제1 전극 어레이의 열(column)과 각각 중첩하는 제1 복수의 메모리 스트립;
각각 상기 제1 복수의 메모리 스트립 중 하나와 중첩하고 이와 접촉하는 제1 복수의 전도성 스트립;
상기 제1 복수의 전도성 스트립과 중첩하는 제2 전극 어레이;
상기 제2 전극 어레이 위의 제2 복수의 메모리 스트립으로서, 상기 제2 복수의 메모리 스트립의 각각은 상기 제2 전극 어레이의 행 내의 복수의 전극과 중첩하는 것인, 제2 복수의 메모리 스트립; 및
상기 제2 복수의 메모리 스트립 중 하나와 각각 중첩하는 제2 복수의 전도성 스트립
을 포함하는 디바이스.
17. 제16항에 있어서, 상기 제1 복수의 메모리 스트립의 각각은 동일한 재료로 형성된 연속 스트립이고, 상기 연속 스트립은 상기 제1 전극 어레이 내의 복수의 전극과 교차하고 이와 접촉하는 것인 디바이스.
18. 제16항에 있어서, 상기 제2 복수의 메모리 스트립의 각각은 균질 재료로 형성된 연속 스트립이고, 상기 연속 스트립은 상기 제2 전극 어레이 내의 복수의 전극과 교차하고 이와 접촉하는 것인 디바이스.
19. 제16항에 있어서, 상기 제1 복수의 메모리 스트립은 전도성 브리징 랜덤 액세스 메모리(Conductive Bridging Random Access Memories: CBRAM)의 상태 스토리지 요소를 포함하는 것인 디바이스.
20. 제16항에 있어서, 상기 제1 복수의 메모리 스트립은 상 변화 랜덤 액세스 메모리(Phase-Change Random Access Memories: PCRAM)의 상태 스토리지 요소를 포함하는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 전극층을 퇴적(deposit)하는 단계;
    상기 제1 전극층 위에 제1 선택기(selector) 층을 퇴적하는 단계;
    상기 제1 선택기 층 위에 제2 전극층을 형성하는 단계;
    제1 패터닝 프로세스를 수행하는 단계로서, 상기 제1 전극층, 상기 제1 선택기 층, 및 상기 제2 전극층은 각각 제1 전극 스트립들, 제1 선택기 스트립들, 및 제2 전극 스트립들로서 패터닝되는 것인, 상기 제1 패터닝 프로세스를 수행하는 단계;
    상기 제2 전극 스트립들 위에 메모리층을 퇴적하는 단계;
    상기 메모리층 위에 제3 전극층을 퇴적하는 단계; 및
    제2 패터닝 프로세스를 수행하는 단계로서, 상기 제3 전극층 및 상기 메모리층은 제3 전극 스트립들 및 메모리 스트립들로서 각각 패터닝되고, 상기 제2 전극 스트립들 및 상기 제1 선택기 스트립들은 제1 전극 어레이 및 제1 선택기 어레이로서 각각 패터닝되고, 상기 메모리 스트립들 중 각각은 상기 제1 선택기 어레이 내의 복수의 선택기들과 중첩하는 것인, 상기 제2 패터닝 프로세스를 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 패터닝 프로세스 후에, 상기 제1 전극 스트립들, 상기 제1 선택기 스트립들, 및 상기 제2 전극 스트립들 사이의 간극들(gap) 내에 유전체 영역을 충전하는 단계; 및
    평탄화 프로세스를 수행하는 단계로서, 상기 제2 전극 스트립들은 상기 평탄화 프로세스에서 연마 정지층으로서 사용되는 것인, 상기 평탄화 프로세스를 수행하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 제2 패터닝 프로세스는 상기 제1 전극 스트립들의 상부면 상에서 정지되는 것인 방법.
  4. 제1항에 있어서,
    각각 상기 제3 전극 스트립들 중 하나 위에 놓이고 이와 접촉하는 복수의 전도성 비아들을 형성하는 단계를 더 포함하고, 상기 복수의 전도성 비아들이 형성된 이후의 시간에, 상기 메모리 스트립들 중 각각은 상기 제1 전극 어레이 내의 복수의 전극들과 중첩하는 부분을 가지는 연속 스트립인 것인 방법.
  5. 제1항에 있어서, 상기 메모리층을 퇴적하는 단계는 상 변화 재료를 퇴적하는 단계를 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 메모리층을 퇴적하는 단계는 산화물을 퇴적하는 단계를 포함하는 것인 방법.
  7. 제1항에 있어서,
    상기 제3 전극층을 퇴적하기 전에, 제2 선택기 층을 퇴적하는 단계를 더 포함하고, 상기 제2 패터닝 프로세스에서, 상기 제2 선택기 층은 제2 선택기 스트립들로서 패터닝되는 것인 방법.
  8. 제7항에 있어서,
    상기 제3 전극층을 퇴적하기 전에, 상기 제2 선택기 층 위에 부가의 메모리층을 퇴적하는 단계;
    상기 부가의 메모리층 위에 제4 전극층을 퇴적하는 단계; 및
    제3 패터닝 프로세스를 수행하는 단계로서, 상기 제4 전극층 및 상기 부가의 메모리층은 제4 전극 스트립들 및 부가의 메모리 스트립들로서 각각 패터닝되는 것인, 상기 제3 패터닝 프로세스를 수행하는 단계를 더 포함하는 방법.
  9. 디바이스에 있어서,
    제1 방향으로 길이방향을 가지는 제1 복수의 전도성 스트립들;
    상기 제1 복수의 전도성 스트립들과 중첩하는 제1 선택기 어레이;
    상기 제1 선택기 어레이와 중첩하는 제1 전극 어레이;
    상기 제1 전극 어레이 위의 제1 복수의 메모리 스트립들; 및
    상기 제1 복수의 메모리 스트립들과 중첩하는 제2 복수의 전도성 스트립들로서, 상기 제1 복수의 메모리 스트립들 및 상기 제2 복수의 전도성 스트립들은 상기 제1 방향에 수직인 제2 방향으로 길이방향을 가지고, 상기 제1 복수의 메모리 스트립들 중 각각은 상기 제1 선택기 어레이 내의 복수의 선택기들과 중첩하는 것인, 상기 제2 복수의 전도성 스트립들
    을 포함하는 디바이스.
  10. 디바이스에 있어서,
    제1 전극들의 어레이;
    상기 제1 전극들의 어레이의 열(column)과 각각 중첩하는 제1 복수의 메모리 스트립들;
    각각 상기 제1 복수의 메모리 스트립들 중 하나와 중첩하고 이와 접촉하는 제1 복수의 전도성 스트립들;
    상기 제1 복수의 전도성 스트립들과 중첩하는 제2 전극들의 어레이;
    상기 제2 전극들의 어레이 위의 제2 복수의 메모리 스트립들로서, 상기 제2 복수의 메모리 스트립들 중 각각은 상기 제2 전극들의 어레이의 행 내의 복수의 전극들과 중첩하는 것인, 제2 복수의 메모리 스트립; 및
    상기 제2 복수의 메모리 스트립들 중 하나와 각각 중첩하는 제2 복수의 전도성 스트립들
    을 포함하는 디바이스.
KR1020200037840A 2019-12-26 2020-03-27 라인형 메모리 및 그 형성 방법 KR102329578B1 (ko)

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