KR102327570B1 - 유도 자기-조립 및 패턴 경화를 위한 방법 - Google Patents

유도 자기-조립 및 패턴 경화를 위한 방법 Download PDF

Info

Publication number
KR102327570B1
KR102327570B1 KR1020150110001A KR20150110001A KR102327570B1 KR 102327570 B1 KR102327570 B1 KR 102327570B1 KR 1020150110001 A KR1020150110001 A KR 1020150110001A KR 20150110001 A KR20150110001 A KR 20150110001A KR 102327570 B1 KR102327570 B1 KR 102327570B1
Authority
KR
South Korea
Prior art keywords
substrate
block copolymer
process gas
plasma
vuv
Prior art date
Application number
KR1020150110001A
Other languages
English (en)
Other versions
KR20160018384A (ko
Inventor
니할 모한티
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160018384A publication Critical patent/KR20160018384A/ko
Application granted granted Critical
Publication of KR102327570B1 publication Critical patent/KR102327570B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)

Abstract

본 명세서에 개시된 기법들은 DSA 패터닝 및 DSA 패턴들의 경화를 위한 방법들을 포함한다. 기법들은 약 100 나노미터 내지 170 나노미터의 파장들에서 진공 자외선(VUV, vacuum ultraviolet) 광 노출을 사용하여 상-분리(phase-separated) 블록 공중합체들을 경화시키는 단계를 포함한다. VUV 광은 플라즈마 프로세스 시스템을 사용하여, 다양한 VUV-발생 프로세스 가스들에 에너지를 공급하는 것으로부터 발생될 수 있다. VUV 경화 단계는 블록 공중합체들 중 하나를 에칭 제거하기 위한 에칭 프로세스 이전에, (완전히 또는 부분적으로) 실행된다. 그러한 VUV 노출은 다른 블록 공중합체를 약하게 하면서, 한 블록 공중합체를 선택적으로 단단하게 할 수 있다. 이러한 단단하게 하는 것과 약화시키는 것은 에칭 선택도를 증가시켜, 더욱 효율적인 에칭을 가능하게 하며, 더 우수한 패턴들을 초래한다.

Description

유도 자기-조립 및 패턴 경화를 위한 방법{METHOD FOR DIRECTED SELF-ASSEMBLY AND PATTERN CURING}
본 출원은 “Method for Directed Self-Assembly and Pattern Curing”라는 제목으로 2014년 8월 7일자로 출원된 미국 가 특허출원 제62/034,573호의 우선권을 주장하며, 그 전체가 인용에 의해 본원에 포함된다.
본 명세서의 기법들은 기판들을 패터닝하기 위한 방법들을 포함하는 반도체들의 제조 방법들에 관한 것이다.
반도체 디바이스들을 제조하는 것은, 다양한 트렌치들, 홀들 및 개구들을 아래 놓인 층들에 생성할 수 있도록 웨이퍼 표면을 패터닝하는 것을 포함한다. 현재 설계 사양들을 충족시키기 위하여 임계 치수들을 갖는 패턴들을 생성하는데 리소그래핏 툴들을 사용하는데 대한 도전과제들이 존재한다. 포토레지스트들의 패터닝의 해상도 제한들로 인해, 포토레지스트들로부터 현상된 패턴들은 설계 사양들을 충족시키기에 충분히 작은 라인들, 트렌치들 및 홀들을 갖지 않는다. 원하는 치수들로 패턴들을 수축시키는 하나의 기법은 유도 자기-조립(DSA, directed self-assembly)으로 알려져 있다.
유도 자기-조립(DSA)은 연결되는 2개 블록들로 구성된 제조된 중합체를 사용하는 블록 공중합체 프로세스이다. 적절한 활성화로, 2개(또는 그 이상)의 블록 공중합체들은 개별적 블록들로 미세상 분리(micro phase separate)될 것이다. 개념적으로 이것은 오일이 솝(soap)을 통해 물에 부착될 수 있는 방법과 유사하다. 통상적으로 오일 및 물은 혼합되지 않지만 특정 케미컬들과 함께 홀딩될 수 있으나, 이들 결합 케미컬(binding chemical)들이 제거되거나 비활성화되는 경우, 오일과 물은 분리될 것이다. 유사하게, 블록 공중합체 혼합물의 2개의 상이한 블록들은 서로 반발(repel)할 것인 반면, 다른 블록들은 그들 자신에 끌어당겨질 수 있다. 활성화는 통상적으로 다양한 중합체 파라미터들에 기반하여 나노스케일로 블록 공중합체 분리를 야기하는 열 에너지를 통해 실행된다. 이러한 상 분리는 나노미터 사이즈의 구조물들이 형성되게 한다. 통상적으로 이것은 형성되는 구조들의 교번(alternating) 또는 반복 패턴이다. 예를 들어, 블록 공중합체의 교번 라인들이 형성되거나 조립될 수 있다. 또한, 한 블록 공중합체는 원통을 형성할 수 있는 반면, 제2 블록 공중합체는 원통들 주변에 형성된다. DSA를 사용하여, 원통 구조들이 Kai 플로리 상호작용 파라미터(Flory interaction parameter) 및 N-통계적 분자량 및 부피에 기반하여 생성될 수 있다. DSA가 포토레지스트 패턴(또는 다른 패턴)과 결합될 때, 서브-해상도(sub-resolution) 구조들이 형성될 수 있다. 이것은 복수의 라인들 또는 원통들이 포토레지스트 패턴에 의하여 정의된 피쳐 치수들 내에 형성될 수 있기 때문에 가능하다. 따라서, 포토레지스트 패턴에 의하여 제공되는 패터닝된 치수들은 다양한 설계 사양들로 수축될 수 있다.
유도 자기-조립(DSA)이 다양한 라인 치수들을 수축시킬 수 있음에도 불구하고, DSA 패터닝의 성공적 실행에 대한 도전과제들이 존재한다. DSA-기반 패터닝에 관한 하나의 도전 과제는 제2 블록 공중합체를 남기면서 한 블록 공중합체의 선택적 에칭을 가능하게 하는 DSA 패턴의 현상을 포함한다. 예를 들어, 폴리스티렌(PS) 도메인들(제2 블록 공중합체)을 온전하게 남기면서 폴리메틸 메타크릴레이트(PMMA) 도메인들(제1 블록 공중합체)을 에칭하는 것에 의하여 사용가능한 패턴을 발생시키는 것이 도전 과제이다. 특히 선-공간 패턴들에 대해, 블록 공중합체 제거 프로세스들에 대한 습식 에칭 프로세스보다 플라즈마 에칭이 선호된다. 이러한 선호는 선-공간 패턴들의 붕괴(collapse를 야기하는 액체 케미스트리를 사용하는 에칭 제거의 결과이다. 그러한 붕괴는 부분적으로, 습식 에칭 프로세스들 동안의 높은 모세관력(capillary force)으로 인한 것일 수 있다. 따라서, 종래의 습식 에칭 공주합체 제거 기법들은 믿을만하지 않다. 건식 에칭에 의한 하나의 블록 공중합체 도메인의 제거도 또한 도전과제들을 갖는다. 예를 들어, 종래에는 PS와 PMMA 도메인 간에 불충분한 에칭 선택도가 존재하였다. 결과적으로, 후속 패턴 전사를 위해 효과적이지 못한 품질이 저하된 또는 약화된 패턴이 형성된다.
본 명세서에 개시된 기법들은 DSA 패터닝 및 DSA 패턴들의 경화를 위한 방법들을 포함한다. 기법들은 약 100 나노미터 내지 170 나노미터의 파장들에서의 진공 자외선(VUV, vacuum ultraviolet) 광 노출을 사용하는 상-분리(phase-separated) 블록 공중합체들의 경화를 포함한다. VUV 광은 플라즈마 프로세싱 시스템을 사용하여 그리고 다양한 VUV-발생 프로세스 가스들에 에너지를 공급하는 것으로부터 발생될 수 있다. VUV 경화 단계는 블록 공중합체들 중 하나를 에칭 제거하기 위한 에칭 프로세스의 실행 이전에 (완전히 또는 부분적으로) 실행된다. 그러한 VUV 노출은 본 명세서에 개시된 바와 같이, 다른 블록 공중합체를 약화시키면서 하나의 블록 공중합체를 선택적으로 단단하게(harden) 할 수 있다. 그러한 결과는 심지어 양쪽 블록 공중합체들 모두가 유기 중합체들일 때에도 선택된 공중합체들에 적용될 수 있다. 이러한 단단하게 하는 것과 약화시키는 것은 더욱 효과적인 에칭을 가능하게 하는 에칭 선택도를 증가시키며, 이는 우수한 패턴들을 초래한다. 결과적인 패턴들은 본 명세서에 개시된 경화 기법들로부터 이익을 얻지 않고 DSA 패턴들에 비하여 더 나은 라인 에지 조도(LER, line edge roughness)를 가질 뿐 아니라 더 강력할 수 있다.
일 실시예는 기판을 프로세싱하는 방법을 포함한다. 방법은 플라즈마 프로세싱 시스템의 기판 홀더 상에 기판을 위치시키는 단계를 포함한다. 기판은 유도 자기-조립(DSA, directed self-assembly)에 의하여 형성된 블록 공중합체(block copolymer)들의 미세상 분리 패턴(micro phase-separated pattern)을 갖는다. 제1 프로세스 가스는 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버 내로 유동된다. 제1 프로세스 가스는 플라즈마 상태의 진공 자외 복사선(vacuum ultra violet radiation)을 발생시키는 가스이다. 진공 자외 복사선에 노출되기 이전의 각각의 경도 값들에 비해, 제1 블록 공중합체는 경도가 증가하고 제2 블록 공중합체는 경도가 감소하도록, 제1 프로세스 가스를 사용하여 발생된 플라즈마로부터 생성되는 진공 자외 복사선이 기판에 조사된다. 제2 프로세스 가스는 플라즈마 프로세싱 챔버 내로 유동된다. 제2 프로세스 가스는 플라즈마 상태의 에천트들을 발생시키는 가스이다. 제2 블록 공중합체의 적어도 일부가 에칭되고 기판으로부터 제거되도록, 제2 프로세스 가스로부터 발생된 플라즈마 생성물들에 기판을 노출시키는 에칭 프로세스가 실행된다.
물론, 본 명세서에 설명된 바와 같은 상이한 단계들에 대한 논의의 순서는 명료성을 목적으로 제시되었다. 일반적으로, 이들 단계들은 임의의 적절한 순서로 수행될 수 있다. 부가적으로, 본 명세서의 상이한 피쳐들, 기법들, 구성들 등 각각은 본 명세서의 상이한 위치들에서 논의될 수 있으나, 개념들 각각은 서로 독립적으로 또는 서로 조합되어 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 복수의 상이한 방법들로 구현되고 검토될 수 있다.
이 요약 섹션은 본 개시내용 및 청구된 발명에 대한 모든 실시예 및/또는 점차적으로 신규한 양상을 명시하지 않는다는 것에 유념하라. 대신에, 이 요약은 단지 상이한 실시예들에 대한 예비적 논의 및 종래의 기법들에 대한 대응하는 신규 포인트들을 제공하는 것이다. 발명 및 실시예들에 대한 부가적인 세부사항들 및/또는 가능한 관점들에 대하여, 독자는 하기에 추가로 논의되는 바와 같은 본 개시물의 상세한 설명 섹션과 대응 도면들에 눈을 돌리게 된다.
발명의 다양한 실시예들 및 그 수반되는 장점들 다수에 대한 더욱 완전한 인식은 첨부 도면들과 함께 고려되는 하기의 상세한 설명을 참고하여 쉽게 명백해질 것이다. 도면들은 반드시 축적에 따라 도시되지는 않으며, 대신에 피쳐들, 원리들 및 개념들의 예시에 강조가 이루어진다.
도 1은 본 명세서에 개시된 실시예들에 따른 기판 프로세싱 방법의 흐름도이다.
도 2는 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 3은 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 4는 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 5는 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 6은 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 7은 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 8은 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
도 9는 본 명세서에 개시된 실시예들에 따른 프로세스 흐름을 보여주는 예시적 기판 세그먼트의 개략적 단면도이다.
본 명세서에 개시된 기법들은 DSA 패터닝 및 DSA 패턴들의 경화를 위한 방법들을 포함한다. 기법들은 약 100 나노미터 내지 170 나노미터의 파장들에서 진공 자외선(VUV) 광 노출을 사용하여 상-분리 블록 공중합체들을 경화시키는 것을 포함한다. VUV 광은 플라즈마 프로세스 시스템을 사용하여 그리고 다양한 VUV-발생 프로세스 가스들에 에너지를 공급하는 것으로부터 발생될 수 있다. VUV 경화 단계는 블록 공중합체들 중 하나를 에칭 제거하기 위한 에칭 프로세스의 실행 이전에 (완전히 또는 부분적으로) 실행된다. 그러한 VUV 노출은 심지어 양쪽 공중합체들 모두가 유기 중합체들일 때에도 다른 블록 공중합체를 약화시키면서 하나의 블록 공중합체를 선택적으로 단단하게 할 수 있다. 이러한 단단하게 하는 것과 약화시키는 것은 더욱 효과적인 에칭을 가능하게 하는 에칭 선택도를 증가시키며, 우수한 패턴들을 초래한다. 그러한 결과적인 패턴들은 본 명세서에 개시된 경화 기법들로부터 이익을 얻지 않고 DSA 패턴들에 비하여 더 나은 라인 에지 조도(LER)를 가질 뿐 아니라 더 강력할 수 있다.
이제 도 1을 참고하여, 흐름도는 DSA 경화 및 패터닝의 한 예시적 실시예를 설명한다. 단계(110)에서, 기판은 플라즈마 프로세싱 시스템의 기판 홀더 상에 위치된다. 예를 들어, 웨이퍼는 반도체 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버로 로딩될 수 있다. 기판은 유도 자기-조립(DSA)에 의하여 형성된 블록 공중합체들의 미세상 분리 패턴을 갖는다. 도 2는 블록 공중합체 필름을 수용하기 이전의 예시적 기판(200)의 단면 세그먼트를 보여준다. 기판(200)은 사전(pre)-패턴 층(214)을 포함할 수 있다. 사전-패턴 층(214)은 블록 공중합체들의 직접 조립 또는 상 분리를 돕기 위해 블록 공중합체들의 특정 세트로 튜닝될 수 있다. 사전-패턴 층(214)은 그라포에피택시(graphoepitaxy) 또는 케모에피택시(chemoepitaxy) 기법들을 포함할 수 있다. 반사방지 코팅 층(212)은 블록 공중합체 믹스의 성막 이전에 현상된 하나 이상의 포토레지스트 층들 및 패터닝을 도울 수 있다. 사전-패터닝은 극자외선 리소그래피(EUV, extreme ultraviolet lithography)를 사용할 뿐 아니라 종래의 포토리소그래피 기법들을 사용하는 것을 포함할 수 있다. 타겟 층(210)은 복수의 상이한 타입의 층들을 포함할 수 있는 아래 놓인 층이다. 층(205)은 부가적인 아래 놓인 층들을 포함할 수 있다.
블록 공중합체 층(220)이 그 후 기판(200) 상에 성막된다. 도 3은 기판(200) 상에 성막된 예시적 블록 공중합체 층(220)을 보여준다. 종래에, 블록 공중합체들의 층은 통상적으로 스핀-온 기법을 사용하여 액체 형태로 성막된다. 몇몇 실시예들에서, 복수의 상이한 공중합체들이 사용될 수 있다. 공통 예에서, 2개의 블록 공중합체들이 포함된다. 블록 공중합체 층(220)에는 제1 블록 공중합체와 제2 블록 공중합체의 혼합물이 존재한다. 이들 2개의 블록 공중합체들은 층 전반을 통해 균일하게 혼합될 수 있다. 비제한적 예로서, 제1 블록 공중합체는 폴리스티렌일 수 있으며, 제2 블록 공중합체는 폴리메틸 메타크릴레이트일 수 있다. 블록 공중합체 층(220)은 블록 공중합체들이 미시적 규모(microscopic scale)의 유사한 공중합체들을 갖는 그룹으로부터 그리고 서로로부터 분리되도록, 활성화될 수 있다. 유사한 공중합체들의 이러한 상 분리 또는 조립은 사전-패턴 층(214)의 특징들에 의해 지시된다. 사용된 블록 공중합체들의 타입들 및 중립 층(neutral layer) 상의 사전-패턴의 타입에 따라, 블록 공중합체들은 조직된(organized) 구조들로 상 분리될 수 있다. 통상적으로 그러한 구조들은 라인들 또는 원통들을 포함한다. 라인들로서, 블록 공중합체들은 교번 라인들의 반복 패턴으로 조립하기 위하여 서로 교번한다. 원통들로서, 하나의 블록 공중합체를 포함하는 원통형 구조물들의 어레이는 다른 블록 공중합체에 의하여 둘러싸일 수 있다. 상-분리는 하나 이상의 기법들에 의하여 활성화될 수 있다. 한 활성화 기법은 특정 임계 온도에 도달한 이후, 블록 공중합체들이 그들을 반복 패턴으로 미세상-분리하고 조립하기 시작하는 인가된 열의 기법이다. 도 4는 제1 블록 공중합체(221) 및 제2 블록 공중합체(222)를 포함하는 예시적 상-분리 패턴 층(225)을 보여준다.
단계(120)에서, 제1 프로세스 가스는 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버 내로 유동된다. 제1 프로세스 가스는 플라즈마 상태의 진공 자외 복사선을 발생시키는 가스이다. 플라즈마 프로세싱 시스템들은 반도체 제조 산업에서 잘 알려져 있다는 것에 유념하라. 진공 자외 복사선을 발생시키기에 적합한 플라즈마 프로세싱 시스템들의 다양한 상이한 타입들이 존재한다.
단계(130)에서, 기판은 진공 자외(VUV) 복사선에 노출되기 이전의 각각의 경도 값들에 비하여, 제1 블록 공중합체(221)는 경도가 증가하고 제2 블록 공중합체(222)는 경도가 감소하도록, 제1 프로세스 가스를 사용하여 발생된 플라즈마로부터 생성되는 진공 자외 복사선이 기판에 조사된다. 도 5는 진공 자외 복사선의 소스를 포함하는 플라즈마(251)에 노출되는 기판(200)을 보여준다. VUV 복사선은 예를 들어, 플리스티렌 재료의 교차 결합을 야기할 수 있으며, 이는 동시에 PMMA 재료의 교차 결합을 제거한다. 다시 말해, VUV는 PMMA 재료를 분해하여 약화시키는 한편, 반대로 폴리스티렌에 대해서는 도핑한다. 결과적으로 폴리스티렌 재료는 더욱 에칭 저항적이되고, PMMA 재료는 덜 에칭 저항적이 된다. 진공 자외 복사선은 약 105 나노미터 내지 165 나노미터의 파장들을 갖는 광을 포함할 수 있다. 몇몇 실시예들에서, 제1 프로세스 가스는 He, Ar, H2, N2, HBr 및 COS로 구성된 그룹으로부터 선택된 적어도 1종의 가스를 포함한다.
단계(140)에서, 제2 프로세스 가스는 플라즈마 프로세싱 챔버 내로 유동된다. 제2 프로세스 가스는 플라즈마 상태의 에천트들을 발생시키는 가스이다. 사용될 수 있는 복수의 상이한 에천트들 또는 에천트들의 조합물들이 존재한다. 반도체 제조의 분야에서의 당업자들에게 에칭 가스들이 알려지며, 특정 가스 선택들은 에칭되는 중합체 재료의 타입에 기반할 수 있다. 클로로플루오로카본들은 종래에 사용된 공통 가스들이다. 예시적인 에칭 가스들은 H2, Ar, H2, O2, CO2, CO, COS, SO2, N2, NO2 및 NH3를 포함할 수 있다.
단계(150)에서, 제2 블록 공중합체의 적어도 일부분이 에칭되고 기판으로부터 제거되도록, 제2 프로세스 가스로부터 발생된 플라즈마 생성물들에 기판을 노출시키는 에칭 프로세스가 실행된다. 에칭 프로세스의 실행은 반응성 이온 에칭 처리 또는 애싱 처리의 실행을 포함할 수 있다. 도 6은 제2 블록 공중합체(222)와 반응하고 그를 에칭하기 위하여 플라즈마(252)로부터의 생성물들이 기판(200)으로 지행되는 예시적 에칭 프로세스를 예시한다. 에칭 프로세스는 제2 블록 공중합체가 기판으로부터 제거되고 릴리프 패턴(260)이 제1 블록 공중합체(221)에 의하여 형성될 때까지 계속될 수 있다. 다른 실시예들에서, 플라즈마(252)로부터의 생성물들은 기판 바이어스를 부가하지 않고 제2 블록 공중합체를 에칭하며, 그에 의해 등방성 에칭을 생성한다. 도 7은 릴리프 패턴(260)이 라인들의 세트를 포함하는 완전한 경화 및 에칭 프로세스의 예시적 결과를 보여준다.
본 명세서의 몇몇 실시예들은 진공 자외 복사선을 기판에 조사하는 것과 재료의 점진적 제거를 위한 에칭 프로세스의 실행 사이에서 순환(cycle)할 수 있다. 몇몇 애플리케이션들에서, 순환은 블록 공중합체들의 주어진 두께를 VUV 복사선이 완전히 관통할 수 없을 때 특히 이로울 수 있다. 이로써, VUV 복사선은 블록 공중합체들의 상단 부분을 경화시킨다. 이러한 상단 부분은 그 후 에칭되며, 이후에 가스들은 다시 블록 공중합체들을 경화시키기 위하여 VUV-발생 가스들로 전환된다. 제2 경화 처리 이후, 제2 에칭 프로세스가 실행된다. 순환은 각각의 사이클이 1 내지 10 나노미터인 제2 블록 공중합체의 두께를 에칭하도록 구성될 수 있다. 몇몇 실시예들에서, 순환은 제2 블록 공중합체가 기판으로부터 제거되고 릴리프 패턴이 제1 블록 공중합체에 의하여 형성될 때까지 계속된다. 블록 공중합체들의 주어진 두께에 따라, 경화 및 에칭의 많은 사이클들이 존재할 수 있다.
다른 실시예들에서, 램프 소스로부터의 심자외선(DUV, deep ultraviolet) 광이 사용되고, 건식 에칭 프로세스가 후속될 수 있다. 진공 자외선 광이 사용될 때, 블록 공중합체들 중 하나의 에칭은 통상적으로 건식 에칭 동작과 실행될 때 더욱 효율적이다. VUV 복사선이 이온들 및 플라즈마 생성물들을 사용하여 플라즈마 프로세싱 챔버 내에 생성될 수 있기 때문에, 기판 상에 얼마간의 증착물이 존재할 수 있는데, 이는 후속하여 건식 에칭 프로세스를 사용하여 돌파될 수 있다. 다시 말해, VUV는 액체 또는 건식 케미컬들에 의한 에칭을 방지할 수 있는 크러스트가 형성되게 할 수 있다. 이러한 크러스트는 패턴 생성을 계속하기 위하여 에칭되거나 다른 방식으로 제거될 수 있다.
단계(160)에서, 릴리프 패턴(260)은 기판의 하나 이상의 아래 놓인 층들, 예컨대 타겟 층(210)에 전사된다. 도 8은 아래 놓인 층들에 릴리프 패턴(260)을 전사한 예시적 결과를 보여준다. 따라서, 제2 블록 공중합체(222)가 제거되면, 릴리프 패턴(260)은 하나 이상의 아래 놓인 층들을 에칭하기 위한 마스크로서 사용될 수 있다. 에칭 전사 완료 이후에, 제1 블록 공중합체(221) 및 예비 패턴 층들이 제거될 수 있다. 도 9는 타겟 층(210) 상에 구조물들이 형성된 기판(200)을 보여준다. 구조물들은 후속 프로세싱, 패턴 전사 등의 때에 구축되거나, 또는 후속 프로세싱, 패턴 전사 등을 위해 사용될 수 있다. 제1 블록 공중합체(221)를 단단하게 함으로써, 라인 에지 조도(line edge roughness 및/또는 라인 폭 조도(line width roughness)가 향상되는 이익을 얻는다. 이러한 향상된 LER/LWR은 패턴 전사를 이용한 더 우수한 결과들로 이어진다.
따라서, 본 명세서의 경화 기법들은 패터닝 기법으로서의 유도 자기-조립의 효과적인 사용을 가능하게 할 수 있다.
전술한 설명에서, 본 명세서에 사용된 다양한 컴포넌트들 및 프로세스들에 대한 설명들 및 프로세싱 시스템의 특정 기하학적 구조와 같은 특정 세부사항들이 진술되었다. 그러나 본 명세서의 기법들은 이들 특정 세부사항들을 벗어나는 다른 실시예들에서 실행될 수 있으며, 그러한 세부사항들이 제한이 아닌 설명을 목적으로 한다는 것이 이해되어야 한다. 본 명세서에 개시된 실시예들은 첨부 도면들을 참고하여 설명되었다. 유사하게, 설명을 목적으로, 전반적 이해를 제공하기 위하여 특정 수들, 재료들 및 구성들이 진술되었다. 그렇지만, 실시예들은 그러한 특정 세부사항들이 없이 실행될 수 있다. 실질적으로 동일한 기능적 구성들을 갖는 컴포넌트들은 유사한 참조 기호들에 의해 표시되며, 따라서 임의의 불필요한 설명들은 생략될 수 있다.
다양한 기법들이 다양한 실시예들의 이해를 돕기 위해 복수의 상이한 동작들로서 설명되었다. 설명의 순서는 이들 동작들이 반드시 순서 의존적임을 내포하는 것으로 해석되어서는 안된다. 게다가, 이들 동작들은 제시 순서대로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고 그리고/또는 설명된 동작들은 부가적인 실시예들에서 생략될 수 있다.
본 명세서에 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 발명에 따라 프로세싱되는 대상물을 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 베이스 기판 구조물, 예컨대 반도체 웨이퍼, 레티클, 또는 박막과 같은 베이스 기판 구조물 상에 또는 위에 놓이는 층일 수 있다. 따라서, 기판은임의의 특정 베이스 구조물, 아래 놓인 층 또는 위에 놓인 층, 패터닝된 것 또는 패터닝되지 않은 것으로 제한되지 않고, 그보다는 차라리 임의의 그러한 층 또는 베이스 구조물, 및 층들 및/또는 베이스 구조물들의 임의의 조합물을 포함하도록 고려된다. 설명은 기판들의 특정 타입들을 참조할 수 있으나, 이것은 단지 예시를 목적으로 한다.
본 기술분야의 당업자들은 여전히 발명의 동일한 목적들을 달성하면서 상기 설명된 기법들의 동작들에 대한 여러 변형들이 이루어질 수 있음을 또한 이해할 것이다. 그러한 변형들은 본 개시물의 범위에 의하여 커버되도록 의도된다. 이로써, 발명의 실시예들에 대한 전술한 설명들은 제한하는 것으로 의도되지 않는다. 그보다는, 발명의 실시예들에 대한 임의의 제한들은 하기의 청구항에서 제시된다.

Claims (17)

  1. 기판을 프로세싱하는 방법에 있어서,
    플라즈마 프로세싱 시스템의 기판 홀더 상에 기판을 위치시키는 단계 ― 상기 기판은 유도 자기-조립(DSA, directed self-assembly)에 의하여 형성된 블록 공중합체(block copolymer)들의 미세상 분리 패턴(micro phase-separated pattern)을 가짐 ― ;
    상기 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버 내로 제1 프로세스 가스를 유동시키는 단계 ― 상기 제1 프로세스 가스는 플라즈마 상태의 진공 자외 복사선(vacuum ultra violet radiation)을 발생시키는 가스임 ― ;
    진공 자외 복사선에 노출되기 이전의 각각의 경도 값들에 비해, 제1 블록 공중합체는 경도가 증가하고 제2 블록 공중합체는 경도가 감소하도록, 상기 제1 프로세스 가스를 사용하여 발생된 플라즈마로부터 생성되는 진공 자외 복사선을 상기 기판에 조사하는 단계;
    상기 플라즈마 프로세싱 챔버 내로 제2 프로세스 가스를 유동시키는 단계 ― 상기 제2 프로세스 가스는 플라즈마 상태의 에천트들을 발생시키는 가스임 ― ; 및
    상기 제2 블록 공중합체의 적어도 일부가 에칭되고 상기 기판으로부터 제거되도록, 상기 제2 프로세스 가스로부터 발생된 플라즈마 생성물들에 상기 기판을 노출시키는 에칭 프로세스를 실행하는 단계
    를 포함하는, 기판을 프로세싱하는 방법.
  2. 제1항에 있어서,
    상기 제2 블록 공중합체가 상기 기판으로부터 제거되고 릴리프 패턴(relief pattern)이 상기 제1 블록 공중합체에 의하여 형성될 때까지, 상기 에칭 프로세스를 계속하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  3. 제2항에 있어서,
    상기 기판의 하나 이상의 아래 놓인 층(underlying layer)에 상기 릴리프 패턴을 전사하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  4. 제1항에 있어서,
    진공 자외 복사선을 상기 기판에 조사하는 단계와 상기 에칭 프로세스를 실행하는 단계 사이에서 순환하는(cycling) 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  5. 제4항에 있어서,
    상기 순환하는 단계는, 상기 제2 블록 공중합체가 상기 기판으로부터 제거되고 릴리프 패턴이 상기 제1 블록 공중합체에 의하여 형성될 때까지 계속되는 것인, 기판을 프로세싱하는 방법.
  6. 제5항에 있어서,
    상기 기판의 하나 이상의 아래 놓인 층에 상기 릴리프 패턴을 전사하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  7. 제4항에 있어서,
    상기 순환하는 단계는, 상기 제2 블록 공중합체가 상기 기판으로부터 제거되고 아래 놓인 층이 드러날 때까지 계속되는 것인, 기판을 프로세싱하는 방법.
  8. 제4항에 있어서,
    상기 순환하는 단계는, 각각의 사이클(cycle)이 상기 제2 블록 공중합체의 두께를 1 나노미터 내지 10 나노미터로 에칭하도록 실행되는 것인, 기판을 프로세싱하는 방법.
  9. 제1항에 있어서,
    상기 에칭 프로세스를 실행하는 단계는, 반응성 이온 에칭 또는 애싱 처리(ashing treatment)를 실행하는 단계를 포함하는 것인, 기판을 프로세싱하는 방법.
  10. 제1항에 있어서,
    상기 제1 블록 공중합체는 폴리스티렌인 것인, 기판을 프로세싱하는 방법.
  11. 제1항에 있어서,
    상기 제2 블록 공중합체는 폴리메틸 메타크릴레이트인 것인, 기판을 프로세싱하는 방법.
  12. 제1항에 있어서,
    상기 블록 공중합체들의 미세상 분리 패턴은 교번 선형 구조(alternating linear structure)들인 것인, 기판을 프로세싱하는 방법.
  13. 제1항에 있어서,
    상기 블록 공중합체들의 미세상 분리 패턴은 원통형 구조물들의 어레이를 포함하는 것인, 기판을 프로세싱하는 방법.
  14. 제1항에 있어서,
    상기 제1 프로세스 가스는 He, Ar, H2, N2, HBr 및 COS로 구성된 그룹으로부터 선택된 적어도 1종의 가스를 포함하는 것인, 기판을 프로세싱하는 방법.
  15. 제1항에 있어서,
    상기 진공 자외 복사선은 105 나노미터 내지 165 나노미터의 파장들을 갖는 광을 포함하는 것인, 기판을 프로세싱하는 방법.
  16. 제1항에 있어서,
    상기 제2 프로세스 가스는 Ar, H2, O2, CO2, CO, COS, SO2, N2, NO2 및 NH3로 구성된 그룹으로부터 선택된 적어도 1종의 가스를 포함하는 것인, 기판을 프로세싱하는 방법.
  17. 제1항에 있어서,
    상기 기판은 극자외선 광 또는 전자 빔을 사용하여 초기에 패터닝되는 것인, 기판을 프로세싱하는 방법.
KR1020150110001A 2014-08-07 2015-08-04 유도 자기-조립 및 패턴 경화를 위한 방법 KR102327570B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462034573P 2014-08-07 2014-08-07
US62/034,573 2014-08-07

Publications (2)

Publication Number Publication Date
KR20160018384A KR20160018384A (ko) 2016-02-17
KR102327570B1 true KR102327570B1 (ko) 2021-11-16

Family

ID=55267960

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150110001A KR102327570B1 (ko) 2014-08-07 2015-08-04 유도 자기-조립 및 패턴 경화를 위한 방법

Country Status (3)

Country Link
US (1) US9478435B2 (ko)
KR (1) KR102327570B1 (ko)
TW (1) TWI593018B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530663B1 (en) * 2015-06-23 2016-12-27 Nanya Technology Corp. Method for forming a pattern
EP3208829A1 (en) * 2016-02-19 2017-08-23 IMEC vzw Metal or ceramic material hardened pattern
US9941123B1 (en) * 2017-04-10 2018-04-10 Lam Research Corporation Post etch treatment to prevent pattern collapse
US10830756B2 (en) * 2017-09-22 2020-11-10 Applied Materials, Inc. Method to create a free-standing membrane for biological applications
WO2019089639A1 (en) * 2017-10-30 2019-05-09 Facebook Technologies, Llc H2-assisted slanted etching of high refractive index material
US10684407B2 (en) * 2017-10-30 2020-06-16 Facebook Technologies, Llc Reactivity enhancement in ion beam etcher
US10845596B2 (en) 2018-01-23 2020-11-24 Facebook Technologies, Llc Slanted surface relief grating for rainbow reduction in waveguide display
US10914954B2 (en) 2018-08-03 2021-02-09 Facebook Technologies, Llc Rainbow reduction for waveguide displays
US10761330B2 (en) 2018-01-23 2020-09-01 Facebook Technologies, Llc Rainbow reduction in waveguide displays
EP3528045A1 (en) 2018-02-16 2019-08-21 IMEC vzw Method for forming a cross-linked layer
US10649119B2 (en) 2018-07-16 2020-05-12 Facebook Technologies, Llc Duty cycle, depth, and surface energy control in nano fabrication
US11137536B2 (en) 2018-07-26 2021-10-05 Facebook Technologies, Llc Bragg-like gratings on high refractive index material
US11150394B2 (en) 2019-01-31 2021-10-19 Facebook Technologies, Llc Duty cycle range increase for waveguide combiners
US11391950B2 (en) 2019-06-26 2022-07-19 Meta Platforms Technologies, Llc Techniques for controlling effective refractive index of gratings
KR102285856B1 (ko) * 2019-10-10 2021-08-05 한국과학기술연구원 범용 적용이 가능한 수직 배향된 블록공중합체 필름의 제조방법, 이에 의해 배향이 조절된 블록공중합체 필름 및 자기 조립 패턴의 제조방법
US11226446B2 (en) 2020-05-06 2022-01-18 Facebook Technologies, Llc Hydrogen/nitrogen doping and chemically assisted etching of high refractive index gratings

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110117744A1 (en) * 2009-11-19 2011-05-19 Shinichi Ito Pattern forming method and pattern forming apparatus

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070299239A1 (en) 2006-06-27 2007-12-27 Air Products And Chemicals, Inc. Curing Dielectric Films Under A Reducing Atmosphere
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR100938565B1 (ko) * 2007-05-16 2010-01-25 고려대학교 산학협력단 광가교 및 열가교성 표면개질용 랜덤공중합체 및 이를이용한 led의 제조방법
KR101355167B1 (ko) * 2007-12-14 2014-01-28 삼성전자주식회사 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법
KR101353012B1 (ko) * 2009-11-17 2014-01-22 가부시키가이샤 히다치 하이테크놀로지즈 시료 처리 장치, 시료 처리 시스템 및 시료의 처리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110117744A1 (en) * 2009-11-19 2011-05-19 Shinichi Ito Pattern forming method and pattern forming apparatus

Also Published As

Publication number Publication date
US20160042971A1 (en) 2016-02-11
US9478435B2 (en) 2016-10-25
KR20160018384A (ko) 2016-02-17
TW201618184A (zh) 2016-05-16
TWI593018B (zh) 2017-07-21

Similar Documents

Publication Publication Date Title
KR102327570B1 (ko) 유도 자기-조립 및 패턴 경화를 위한 방법
US9733566B2 (en) Spin-on layer for directed self assembly with tunable neutrality
CN109804459A (zh) 准原子层蚀刻方法
JP5752655B2 (ja) パターン形成方法
US8790522B1 (en) Chemical and physical templates for forming patterns using directed self-assembly materials
US20110297646A1 (en) Methods Of Forming Patterns On Substrates
US9087875B2 (en) Pattern formation method for manufacturing semiconductor device using phase-separating self-assembling material
KR20140140020A (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
TW201413373A (zh) 圖案形成方法
KR102113278B1 (ko) 패턴을 형성하는 방법
KR102651697B1 (ko) 트렌치 보조 케모에피탁시(trac) dsa 흐름
US20140199847A1 (en) Semiconductor device manufacturing method
KR102306307B1 (ko) 하부층의 패터닝 방법
KR20110112727A (ko) 더블 패터닝을 이용한 반도체소자의 패턴형성방법
JP2014170802A (ja) パターン形成方法
JP6063825B2 (ja) パターン形成方法
JP2012005939A (ja) パターン形成方法
JP6236481B2 (ja) パターン形成方法
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
JP6059608B2 (ja) パターン形成方法
TWI597578B (zh) 保形中間層的製作方法
US20150210812A1 (en) Defect-less Directed Self-Assembly
JP2015152702A (ja) パターン形成方法および半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant