KR102314615B1 - Curcuit for driving liquid crystal display device - Google Patents

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Abstract

본 발명은 소비전력을 저감할 수 있는 액정표시장치의 구동회로를 제공하기 위하여, 다수의 아날로그 전압을 출력하는 전원부와 다수의 제어신호를 출력하는 타이밍 컨트롤러와 상기 타이밍 컨트롤러 및 상기 전원부와 각각 연결되며, 상기 타이밍 컨트롤러에서 출력되는 수직 동기신호(Vsync)와 상기 전원부에서 출력되는 로직 전원전압(VCC)을 인가받아, 상기 전원부에서 출력되는 고전위 전원전압(VDD)을 제어하는 전원 제어회로부를 포함하는 액정표시장치의 구동회로를 제공한다.In order to provide a driving circuit of a liquid crystal display device capable of reducing power consumption, the present invention is connected to a power supply unit for outputting a plurality of analog voltages, a timing controller for outputting a plurality of control signals, and the timing controller and the power supply unit, respectively, , a power control circuit unit receiving the vertical synchronization signal (Vsync) output from the timing controller and the logic power supply voltage (VCC) output from the power supply unit, and controlling the high potential power supply voltage (VDD) output from the power supply unit A driving circuit for a liquid crystal display is provided.

Description

액정표시장치의 구동회로 {Curcuit for driving liquid crystal display device}A driving circuit for a liquid crystal display device {Curcuit for driving liquid crystal display device}

본 발명은 액정표시장치의 구동회로에 관한 것으로 특히 소비전력을 저감할 수 있는 액정표시장치의 구동회로에 관한 것이다.
The present invention relates to a driving circuit for a liquid crystal display, and more particularly, to a driving circuit for a liquid crystal display capable of reducing power consumption.

액정표시장치는 박형, 경량, 저소비전력 등의 장점을 지니고 있어, 컴퓨터 모니터와 노트북, 개인휴대단말기 및 벽걸이형 텔레비전에 이르기까지 널리 사용되고 있다.Liquid crystal displays have advantages such as thinness, light weight, and low power consumption, and are widely used in computer monitors, notebook computers, personal mobile devices, and wall-mounted televisions.

도면을 참조하여, 이러한 액정표시장치에 대해 보다 상세히 설명한다. With reference to the drawings, the liquid crystal display will be described in more detail.

도 1은 일반적인 액정표시장치의 구동회로를 포함하는 액정표시장치의 블록도이다.1 is a block diagram of a liquid crystal display including a driving circuit of a general liquid crystal display.

도 1에 도시한 바와 같이, 액정표시장치는 영상을 표시하는 액정패널(10)과 액정패널(10)의 소자들을 동작시키기 위한 신호를 생성, 공급하는 구동부를 포함한다.As shown in FIG. 1 , the liquid crystal display includes a liquid crystal panel 10 that displays an image and a driver that generates and supplies signals for operating elements of the liquid crystal panel 10 .

액정패널(10)은 교차하여 화소 영역을 정의하는 다수의 게이트 배선(9)과 데이터 배선(8)을 포함한다. The liquid crystal panel 10 includes a plurality of gate wirings 9 and data wirings 8 that intersect to define a pixel area.

도면에는 도시하지 않았지만, 각 화소 영역에는 게이트 배선(9) 및 데이터 배선(8)과 연결된 박막트랜지스터, 그리고 박막트랜지스터와 연결된 액정 커패시터 및 스토리지 커패시터가 위치한다.Although not shown in the drawing, a thin film transistor connected to the gate line 9 and the data line 8 , and a liquid crystal capacitor and a storage capacitor connected to the thin film transistor are positioned in each pixel area.

구동부는 타이밍 컨트롤러(1, timing controller)와 게이트 드라이버(3, gate driver) 및 데이터 드라이버(2, data driver)를 포함한다. The driver includes a timing controller 1 , a gate driver 3 , and a data driver 2 .

타이밍 컨트롤러(1)는 외부 시스템(도시하지 않음)으로부터 영상신호(RGB data)와 제어신호를 입력받아, 영상신호(RGB data)를 재배치한다. The timing controller 1 receives an image signal (RGB data) and a control signal from an external system (not shown), and rearranges the image signal (RGB data).

또한, 타이밍 컨트롤러(1)는 게이트 드라이버(3)와 데이터 드라이버(2)의 구동에 필요한 게이트 제어신호 및 데이터 제어신호를 생성하여, 게이트 드라이버(3)에 게이트 제어신호를 공급하고, 데이터 드라이버(2)에 데이터 제어신호 및 재배치된 영상신호(RGB data)를 공급한다. In addition, the timing controller 1 generates a gate control signal and a data control signal necessary for driving the gate driver 3 and the data driver 2 , supplies the gate control signal to the gate driver 3, and the data driver ( The data control signal and the rearranged image signal (RGB data) are supplied to 2).

게이트 드라이버(3)는 타이밍 컨트롤러(1)로부터의 게이트 제어신호에 따라, 액정패널(10)의 게이트 배선(9)에 게이트 신호를 공급하며, 데이터 드라이버(2)는 타이밍 컨트롤러(1)로부터의 데이터 제어신호와 영상신호(RGB data)에 따라, 액정패널(10)의 데이터 배선(8)에 데이터 신호를 공급한다.The gate driver 3 supplies a gate signal to the gate wiring 9 of the liquid crystal panel 10 according to the gate control signal from the timing controller 1 , and the data driver 2 receives the gate signal from the timing controller 1 . A data signal is supplied to the data line 8 of the liquid crystal panel 10 according to the data control signal and the image signal (RGB data).

따라서, 게이트 신호와 데이터 신호에 의해, 액정패널(10)은 화상을 표시하게 된다.Accordingly, the liquid crystal panel 10 displays an image by the gate signal and the data signal.

또한, 전원부(7)는 전원 전압(Vin)이 입력되면, 액정표시패널(10)의 고전위 전원전압(VDD), 로직 전원전압(VCC), 공통전압(Vcom), 게이트전압(VGH, VGL) 등의 아날로그 구동 전압들을 출력한다. In addition, when the power supply voltage Vin is input to the power supply unit 7 , the high potential power supply voltage VDD, the logic power supply voltage VCC, the common voltage Vcom, and the gate voltages VGH and VGL of the liquid crystal display panel 10 . ) and output analog driving voltages.

한편, 종래의 액정표시장치의 경우, 유효 데이터가 없는 버티컬 블랭크(Vertical Blank) 구간에도 전원부로부터 액정표시장치에 아날로그 구동전압들이 인가되며, 컨트롤 신호, 무효 데이터가 타이밍 컨트롤러로부터 출력되는데, 실제 이 구간에서는 어떠한 컨트롤 신호, 데이터 신호도 액정표시장치의 디스플레이에는 영향을 주지 않는다.On the other hand, in the case of a conventional liquid crystal display, analog driving voltages are applied to the liquid crystal display from the power supply even in a vertical blank period in which there is no valid data, and a control signal and invalid data are output from the timing controller. No control signals or data signals affect the display of the liquid crystal display.

그러나, 이 구간에서 지속적으로 아날로그 구동전압 특히, 고전위 전원전압(VDD)이 인가됨으로써 전력을 소모하게 되는 문제점이 있다.
However, there is a problem in that the analog driving voltage, particularly the high potential power voltage VDD, is continuously applied in this section, thereby consuming power.

본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로, 무효 데이터 구간인 버티컬 블랭크 구간(Vertical Blank) 동안 전원 제어회로부에 의해, 전원부가 액정표시장치에 공급하는 고전위 전원전압(VDD)을 차단하여 소비전력을 절감할 수 있는 액정표시장치의 구동회로를 제공하는데 목적이 있다.
The present invention has been devised in order to solve the above problems of the prior art. During the vertical blank period, which is an invalid data period, the high potential power voltage (VDD) supplied by the power supply to the liquid crystal display is controlled by the power control circuit unit. An object of the present invention is to provide a driving circuit for a liquid crystal display capable of reducing power consumption by blocking.

전술한 바와 같은 목적을 달성하기 위한 본 발명은, 다수의 아날로그 전압을 출력하는 전원부와 다수의 제어신호를 출력하는 타이밍 컨트롤러와 상기 타이밍 컨트롤러 및 상기 전원부와 각각 연결되며, 상기 타이밍 컨트롤러에서 출력되는 수직 동기신호(Vsync)와 상기 전원부에서 출력되는 로직 전원전압(VCC)을 인가받아, 상기 전원부에서 출력되는 고전위 전원전압(VDD)을 제어하는 전원 제어회로부를 포함하는 액정표시장치의 구동회로를 제공한다.The present invention for achieving the object as described above is connected to a power supply unit outputting a plurality of analog voltages, a timing controller outputting a plurality of control signals, the timing controller, and the power supply unit, respectively, and the vertical output from the timing controller A driving circuit for a liquid crystal display device including a power control circuit unit receiving a synchronization signal (Vsync) and a logic power voltage (VCC) output from the power supply unit, and controlling the high potential power voltage (VDD) output from the power supply unit do.

또한, 상기 전원 제어회로부는 상기 고전위 전원전압(VDD)을 유효 데이터 구간에서는 출력시키고, 무효 데이터 구간에서는 차단시키는 것을 특징으로 한다.In addition, the power control circuit unit outputs the high potential power voltage (VDD) in the valid data period and cuts off in the invalid data period.

또한, 상기 전원 제어회로부는 상기 수직 동기신호(Vsync) 및 로직 전원전압(VCC) 신호가 모두 "1"인 경우에, 상기 고전위 전원전압(VDD)을 출력시키는 것을 특징으로 한다.In addition, the power control circuit unit outputs the high potential power voltage VDD when both the vertical synchronization signal Vsync and the logic power voltage VCC signal are “1”.

또한, 상기 유효데이터 구간은 상기 수직 동기신호(Vsync)가 "1"이고, 상기 무효데이터 구간은 상기 수직 동기신호(Vsync)가 "0"인 것을 특징으로 한다.Also, in the valid data period, the vertical synchronization signal Vsync is "1", and in the invalid data period, the vertical synchronization signal Vsync is "0".

또한, 상기 전원 제어회로부의 출력단자는 무효 데이터구간에서 전기적으로 플로팅(floating)되는 것을 특징으로 하는 액정표시장치의 구동회로.
In addition, the output terminal of the power control circuit unit is electrically floating (floating) in the invalid data period driving circuit of the liquid crystal display device.

본 발명의 액정표시장치의 구동회로는 전원 제어회로부에 의해 무효 데이터 구간에서는 고전위 전원전압(VDD)의 출력을 차단하고, 유효 데이터 구간에서만 고전위 전원전압(VDD)이 출력되도록 제어함으로써 소비전력을 저감할 수 있는 효과가 있다.
The driving circuit of the liquid crystal display according to the present invention blocks the output of the high potential power voltage VDD in the invalid data section by the power control circuit unit and controls the high potential power voltage VDD to be output only in the valid data section, thereby consuming power. has the effect of reducing

도 1은 일반적인 액정표시장치의 구동회로를 포함하는 액정표시장치의 블록도이다.
도 2는 본 발명의 액정표시장치의 구동회로를 포함하는 액정표시장치의 블록도이다.
도 3은 본 발명의 액정표시장치 구동회로를 설명하기 위한 동작 타이밍도이다.1 is a block diagram of a liquid crystal display including a driving circuit of a general liquid crystal display.
2 is a block diagram of a liquid crystal display including a driving circuit of the liquid crystal display of the present invention.
3 is an operation timing diagram for explaining the liquid crystal display driving circuit of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 액정표시장치의 구동회로의 블록도이다.2 is a block diagram of a driving circuit of a liquid crystal display device of the present invention.

도 2에 도시한 바와 같이, 액정표시장치는 영상을 표시하는 액정패널(100)과 액정패널(100)의 소자들을 동작시키기 위한 신호를 생성, 공급하는 구동부를 포함한다.As shown in FIG. 2 , the liquid crystal display device includes a liquid crystal panel 100 for displaying an image and a driver for generating and supplying signals for operating elements of the liquid crystal panel 100 .

액정패널(100)은 교차하여 화소 영역을 정의하는 다수의 게이트 배선(107)과 데이터 배선(108)을 포함한다. The liquid crystal panel 100 includes a plurality of gate wirings 107 and data wirings 108 that intersect to define a pixel area.

도면에는 도시하지 않았지만, 각 화소 영역에는 게이트 배선(107) 및 데이터 배선(108)과 연결된 박막트랜지스터, 그리고 박막트랜지스터와 연결된 액정 커패시터 및 스토리지 커패시터가 위치한다.Although not shown in the drawing, a thin film transistor connected to the gate line 107 and the data line 108, and a liquid crystal capacitor and a storage capacitor connected to the thin film transistor are positioned in each pixel area.

구동부는 타이밍 컨트롤러(101, timing controller)와 게이트 드라이버(103, gate driver) 및 데이터 드라이버(102, data driver)를 포함한다. The driver includes a timing controller 101 , a gate driver 103 , and a data driver 102 .

타이밍 컨트롤러(101)는 외부 시스템(미도시)으로부터 영상신호(RGB data)와 제어신호를 입력받아, 영상신호(RGB data)를 재배치한다. The timing controller 101 receives an image signal (RGB data) and a control signal from an external system (not shown), and rearranges the image signal (RGB data).

또한, 타이밍 컨트롤러(101)는 게이트 드라이버(103)와 데이터 드라이버(102)의 구동에 필요한 게이트 제어신호 및 데이터 제어신호를 생성하여, 게이트 드라이버(103)에 게이트 제어신호를 공급하고, 데이터 드라이버(2)에 데이터 제어신호 및 재배치된 영상신호(RGB data)를 공급한다. In addition, the timing controller 101 generates a gate control signal and a data control signal necessary for driving the gate driver 103 and the data driver 102 , supplies the gate control signal to the gate driver 103, and the data driver ( The data control signal and the rearranged image signal (RGB data) are supplied to 2).

게이트 드라이버(103)는 타이밍 컨트롤러(103)로부터의 게이트 제어신호에 따라, 액정패널(100)의 게이트 배선(107)에 게이트 신호를 공급하며, 데이터 드라이버(102)는 타이밍 컨트롤러(101)로부터의 데이터 제어신호와 영상신호(RGB data)에 따라, 액정패널(100)의 데이터 배선(108)에 데이터 신호를 공급한다.The gate driver 103 supplies a gate signal to the gate wiring 107 of the liquid crystal panel 100 according to a gate control signal from the timing controller 103 , and the data driver 102 receives the gate signal from the timing controller 101 . A data signal is supplied to the data line 108 of the liquid crystal panel 100 according to the data control signal and the image signal (RGB data).

따라서, 게이트 신호와 데이터 신호에 의해, 액정패널(100)은 화상을 표시하게 된다.Accordingly, the liquid crystal panel 100 displays an image by the gate signal and the data signal.

또한, 전원부(107)는 전원 전압(Vin)이 입력되면, 아날로그 구동 전압들을 출력한다. Also, when the power supply voltage Vin is input, the power supply unit 107 outputs analog driving voltages.

특히, 도 2에 도시한 바와 같이, 본 발명의 액정표시장치의 구동회로는 각종 아날로그 전압을 출력하는 전원부(107)와 각종 제어신호를 출력하는 타이밍 컨트롤러(101)와, 상기 타이밍 컨트롤러(101) 및 상기 전원부(107)와 각각 연결되며, 상기 타이밍 컨트롤러(101)에서 출력되는 수직 동기신호(Vsync)와 상기 전원부(101)에서 출력되는 로직 전원전압(VCC)을 인가받아, 상기 전원부(107)가 출력하는 고전위 전원전압(VDD)을 제어하는 전원 제어회로부(105)를 포함하여 구성된다.In particular, as shown in FIG. 2 , the driving circuit of the liquid crystal display of the present invention includes a power supply unit 107 for outputting various analog voltages, a timing controller 101 for outputting various control signals, and the timing controller 101 . and a vertical synchronization signal Vsync output from the timing controller 101 and a logic power voltage VCC output from the power supply 101 respectively connected to the power supply unit 107, the power supply unit 107 and a power control circuit unit 105 for controlling the high potential power voltage VDD output by the .

먼저, 전원부(107)는 전원 전압(Vin)이 입력되면, 15V~20V 사이의 고전위 전원전압(VDD), 3.3V의 로직 전원전압(VCC), 15V 이상의 게이트 하이전압(VGH), -3V 이하의 게이트 로우전압(VGL), 7V~8V 사이의 공통전압(Vcom) 등의 아날로그 구동 전압들을 출력한다. First, when the power supply voltage Vin is input to the power supply unit 107, a high potential power supply voltage (VDD) between 15V and 20V, a logic power supply voltage (VCC) of 3.3V, a gate high voltage (VGH) of 15V or more, -3V Analog driving voltages such as the following gate low voltage VGL and a common voltage Vcom between 7V and 8V are output.

고전위 전원전압(VDD)은 액정표시패널(100)의 액정셀들에 충전될 최대 데이터 전압이고, 로직 전원전압(VCC)은 타이밍 컨트롤러(101), 데이터 구동부(102)의 소스 드라이브 IC들, 게이트 구동부들(103)의 게이트 드라이브 IC들을 구동하기 위한 전원전압이다.The high potential power voltage VDD is the maximum data voltage to be charged in the liquid crystal cells of the liquid crystal display panel 100 , and the logic power voltage VCC is the timing controller 101 , the source drive ICs of the data driver 102 , This is a power supply voltage for driving the gate drive ICs of the gate drivers 103 .

다음, 타이밍 컨트롤러(101)는 디지털 영상 데이터(RGB)를 재정렬하여 데이터 구동부(102)에 전송한다. Next, the timing controller 101 rearranges the digital image data RGB and transmits it to the data driver 102 .

또한, 타이밍 컨트롤러(101)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE : Data Enable), 도트 클럭(CLK) 등의 타이밍신호를 이용하여 데이터 구동부(102), 게이트 구동부(103)를 제어하기 위한 구동부들의 제어신호들을 출력한다. In addition, the timing controller 101 uses a timing signal such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (DE), and a dot clock (CLK) to the data driver 102 . , control signals of the drivers for controlling the gate driver 103 are output.

수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 영상신호(RGB data)를 동기화시키기 위한 신호로서, 수직 동기신호(Vsync)는 프레임을 구별하기 위한 신호로 한 프레임을 주기로 입력되며, 수평동기신호(Hsync)는 한 프레임에서 라인을 구별하기 위한 신호로 한 라인을 주기로 입력된다. The vertical synchronization signal Vsync and the horizontal synchronization signal Hsync are signals for synchronizing the video signal RGB data, and the vertical synchronization signal Vsync is a signal for distinguishing frames and is inputted in one frame cycle. The signal Hsync is a signal for distinguishing lines in one frame, and is inputted with one line in a cycle.

또한, 데이터 인에이블 신호(DE)는 유효 데이터가 있는 구간을 표시하는 것으로, 화소에 데이터를 공급하는 시점을 나타낸다. Also, the data enable signal DE indicates a section in which valid data is present, and indicates a time point at which data is supplied to a pixel.

또한, 수직 동기신호(Vsync)와 수평 동기신호(Hsync) 및 데이터인에이블 신호(DE)는 클럭 신호(CLK)를 기준으로 동작한다.In addition, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE operate based on the clock signal CLK.

이 때, 본 발명의 액정표시장치의 구동회로부의 타이밍 컨트롤러(101)는 전원 제어회로부(105)와 연결되어 수직 동기신호(Vsync)를 전원 제어회로부(105)에 인가하는 것을 특징으로 한다.At this time, the timing controller 101 of the driving circuit unit of the liquid crystal display of the present invention is connected to the power control circuit unit 105 to apply the vertical synchronization signal Vsync to the power control circuit unit 105 .

한편, 타이밍 컨트롤러(101)는 프레임 주파수를 i배하여 액정표시패널(100)을 60×iHz의 프레임 주파수로 구동시킬 수 있다.Meanwhile, the timing controller 101 may drive the liquid crystal display panel 100 at a frame frequency of 60×iHz by multiplying the frame frequency by i.

다음, 전원 제어회로부(105)는 상기 타이밍 컨트롤러(101) 및 상기 전원부(107)와 각각 연결되며, 상기 타이밍 컨트롤러(101)에서 출력되는 수직동기신호(Vsync)와 전원부(107)에서 출력되는 로직 전원전압(VCC)을 인가받아, 전원부(107)가 출력하는 고전위 전원전압(VDD)을 제어한다.Next, the power control circuit unit 105 is respectively connected to the timing controller 101 and the power supply unit 107 , and the vertical synchronization signal Vsync output from the timing controller 101 and the logic output from the power supply unit 107 . The power supply voltage VCC is applied to control the high potential power voltage VDD output from the power supply unit 107 .

도 3은 본 발명의 액정표시장치 구동회로를 설명하기 위한 동작 타이밍도이다.3 is an operation timing diagram for explaining a liquid crystal display driving circuit of the present invention.

먼저, 도 3에 도시한 바와 같이, 수직 동기신호(Vsync)는 각 프레임의 끝 또는 시작을 알리는 신호로서, 프레임 전환 구간은 VFP(Vertical Front Porch), VSW(Vertical Sync Width) 및 VBP(Vertical Back Porch)로 나눌 수 있다.First, as shown in FIG. 3 , the vertical synchronization signal Vsync is a signal indicating the end or start of each frame, and the frame switching period includes a vertical front porch (VFP), a vertical sync width (VSW) and a vertical back (VBP). Porch) can be divided into

이 때, VFP는 한 프레임의 마지막 라인의 데이터 이네이블 신호(DE)의 끝점부터 수직 동기신호(Vsync)의 시작점까지의 구간이고, VSW는 수직 동기신호(Vsync)의 시작점부터 끝점까지의 구간이고, VBP는 수직 동기신호(Vsync)의 끝점부터 데이터 이네이블 신호(DE)의 시작점까지의 구간이다.In this case, VFP is a section from the end point of the data enable signal DE of the last line of one frame to the start point of the vertical synchronization signal Vsync, and VSW is a section from the start point to the end point of the vertical synchronization signal Vsync. , VBP is a section from the end point of the vertical synchronization signal Vsync to the start point of the data enable signal DE.

또한, 데이터 이네이블 신호(DE : Data Enable)는 유효 데이터가 있는 구간을 표시하는 입력 신호로서, 하이(High)상태의 신호에서 액정표시장치의 한 라인에 해당하는 데이터가 들어 있고, 한 프레임에 해당하는 데이터가 들어있는 구간을 유효 데이터 구간이라 한다.In addition, the data enable signal (DE: Data Enable) is an input signal indicating a section with valid data, and contains data corresponding to one line of the liquid crystal display in a signal in a high state, and is displayed in one frame. The section containing the corresponding data is called the valid data section.

따라서, 한 프레임의 유효 데이터를 표시한 후, 얼마간의 시간이 지난 후에 다음 프레임의 유효 데이터를 표시하게 된다.Therefore, after displaying the valid data of one frame, the valid data of the next frame is displayed after some time has elapsed.

이와 같이, 한 프레임의 유효 데이터를 표시한 후, 다음 프레임의 유효 데이터를 표시하기 전까지, 데이터가 들어가지 않는 무효 데이터 구간, 즉 버티컬 블랭크(VB : Vertical Blank) 구간이 존재하게 된다.In this way, after displaying valid data of one frame, there is an invalid data section in which data is not included, ie, a vertical blank (VB) section, until valid data of the next frame is displayed.

상기 무효 데이터구간은 실제 액정표시장치를 디스플레이에 하는데 영향을 미치지 않는 구간인데, 여전히 유효 데이터 구간일 때와 마찬가지로 여러 가지 신호들과 데이터 신호들까지 출력하는 것이 일반적이며, 계속적으로 PCB(Printed Circuit Board), 데이터 배선, 컨트롤 배선으로 전력을 공급하여 전력 소모를 일으킨다.The invalid data section is a section that does not affect the actual display of the liquid crystal display, and it is common to output various signals and data signals as in the case of the still valid data section, and continuously printed circuit board (PCB) ), data wiring, and control wiring cause power consumption.

구체적으로, 프레임 주파수를 60Hz(16.67ms)로 설정하면 무효 데이터 구간은 0.465ms이며, 무효데이터 구간에서 전원부가 고전위 전원전압(VDD)을 출력하지 않는다면 약 3%정도의 소비전력을 절감시키는 효과가 있다.Specifically, if the frame frequency is set to 60Hz (16.67ms), the invalid data section is 0.465ms, and if the power supply does not output the high potential power voltage (VDD) in the invalid data section, the effect of reducing power consumption by about 3% there is

또한, 데이터 이네이블 신호(DE)는 수직 동기신호(Vsync)와 동기화 되는데, 한 프레임의 유효데이터를 표시한 후 다음 프레임의 유효 데이터가 표시되기 전까지의 구간을 살펴보면, 데이터 이네이블 신호(DE)의 무효 데이터 구간의 폭은 수직동기 신호(Vsync)의 VSW의 폭 보다 넓다.In addition, the data enable signal DE is synchronized with the vertical synchronization signal Vsync. Looking at the period from displaying valid data of one frame until valid data of the next frame is displayed, the data enable signal DE is The width of the invalid data section of is wider than the width of VSW of the vertical synchronization signal (Vsync).

이는 수직동기 신호(Vsync)의 VSW에서 데이터 이네이블 신호(DE)의 신호 마진(margin)을 확보하기 위함이다. 즉, 데이터 이네이블 신호(DE)에 의해 프레임이 전환되기 위한 충분한 시간을 확보하여 이전 프레임의 데이터가 다음 프레임에 표시되는 것을 방지 하기 위함이다.This is to secure a signal margin of the data enable signal DE at VSW of the vertical synchronization signal Vsync. That is, this is to prevent data of the previous frame from being displayed in the next frame by securing sufficient time for the frame to be switched by the data enable signal DE.

이 때, 본 발명의 액정표시장치의 전원 제어회로부(105)는 유효 데이터구간에서만 전원부(107)가 상기 고전위 전원전압(VDD)을 출력되도록 제어 하는 것을 특징으로 한다.At this time, the power control circuit unit 105 of the liquid crystal display of the present invention is characterized in that it controls the power supply unit 107 to output the high potential power voltage VDD only in the valid data period.

따라서, 전원부(107)가 온(on)한 이후, 유효 데이터 구간뿐 만 아니라 무효 데이터 구간에서도 계속하여 고전위 전원전압(VDD)을 출력하는 것이 아니라, 전원 제어회로부(105)가 유효데이터 구간에서는 온(on)되어 고전위 전원전압(VDD)을 출력하고, 무효데이터 구간에서는 오프(off)되어 고전위 전원전압(VDD)의 출력을 차단 한다.Therefore, after the power supply unit 107 is turned on, the power control circuit unit 105 does not continuously output the high potential power voltage VDD not only in the valid data period but also in the invalid data period, but in the valid data period. It is turned on to output the high potential power voltage VDD, and is turned off in the invalid data section to block the output of the high potential power voltage VDD.

즉, 전원 제어회로부(105)가 전원부(107)로부터 로직 전원전압(VCC)과 타이밍 컨트롤러로(101)부터 수직 동기신호(Vsync)를 각각 인가 받아 고전위 전원전압(VDD) 출력 여부를 결정하여, 고전위 전원전압(VDD)을 유효 데이터 구간에서는 출력하고, 무효 데이터 구간에서는 차단한다.That is, the power control circuit unit 105 receives the logic power supply voltage VCC from the power supply unit 107 and the vertical synchronization signal Vsync from the timing controller 101, respectively, and determines whether to output the high potential power supply voltage VDD. , the high potential power voltage (VDD) is output in the valid data section and cut off in the invalid data section.

구체적으로, 전원 제어회로부(105)가 유효 데이터구간에서는 전원부(107)에서 출력된 고전위 전원전압(VDD)을 그대로 출력하고, 무효 데이터구간에서는 전원 제어회로부(105)의 출력단자를 전기적으로 플로팅(floating)하여 고전위 전원전압(VDD)이 출력되지 않도록 할 수 있다.Specifically, the power control circuit unit 105 outputs the high potential power voltage VDD output from the power supply unit 107 as it is in the valid data period, and electrically floats the output terminal of the power control circuit unit 105 in the invalid data period. (floating) to prevent the high potential power voltage (VDD) from being output.

또한, 타이밍 컨트롤러(101)에서 출력되는 제어신호들의 논리 구성을 통해 고전위 전원전압(VDD) 출력을 제어하는 것이 아니라, 전원 제어회로부(105)가 전원부(107) 및 타이밍 컨트롤(101)과 각각 연결되어, 이들로부터 각각 신호를 인가 받아, 각각의 신호의 논리구성을 통해 무효 데이터구간에서 고전위 전원전압(VDD) 출력을 차단하는 것이다.In addition, instead of controlling the high potential power voltage (VDD) output through the logic configuration of the control signals output from the timing controller 101 , the power control circuit unit 105 is connected to the power supply unit 107 and the timing control 101 , respectively. They are connected, receive signals from them, respectively, and block the high potential power voltage (VDD) output in the invalid data section through the logic configuration of each signal.

따라서, 본 발명의 액정표시장치의 구동회로는 유효 데이터 구간에서만 고전위 전원전압(VDD)이 출력되도록 함으로써 소비전력을 저감할 수 있는 효과가 있다.Accordingly, the driving circuit of the liquid crystal display of the present invention has an effect of reducing power consumption by outputting the high potential power voltage VDD only in the effective data period.

이 때, 전원 제어회로부(105)는 전원부(107)에 내장되어 있을 수 도 있다.In this case, the power control circuit unit 105 may be built in the power supply unit 107 .

아래의 표 1은 본 발명의 전원 제어회로부(105)의 논리표이다.
Table 1 below is a logic table of the power control circuit unit 105 of the present invention.

로직 전원전압Logic power supply voltage
(VCC)(VCC) 수직 동기신호vertical sync signal
(Vsync)(Vsync) 고전위 전원전압high potential power supply voltage
(VDD)(VDD) 1One 1One 1One 1One 00 00 00 1One 00 00 00 00

먼저, "1"은 하이(High) 상태의 신호이고 "0"은 로우(Low) 상태의 신호를 나타낸다.First, “1” is a signal in a high state and “0” indicates a signal in a low state.

본 발명의 액정표시장치의 구동회로의 전원 제어회로부(105)는 수직 동기신호(Vsync) 및 로직 전원전압(VCC) 신호가 모두 "1"인 경우에, 고전위 전원전압(VDD)을 출력시키는 것을 특징으로 한다.The power control circuit unit 105 of the driving circuit of the liquid crystal display of the present invention outputs the high potential power voltage VDD when both the vertical sync signal Vsync and the logic power voltage VCC signal are “1”. characterized in that

표 1에 도시한 바와 같이, 전원 제어회로부(105)는 로직 전원전압(VCC) 신호가 "1"이고, 수직동기 신호(Vsync)가 "1"이면 전원부(107)에서 고전위 전원전압(VDD)을 출력하도록 하고, 로직 전원전압(VCC) 신호가 "1"이고 수직동기 신호(Vsync)가 "0"이거나 또는, 로직 전원전압(VCC) 신호가 "0"이고 수직동기 신호(Vsync)가 "1"이거나 또는, 로직 전원전압(VCC) 신호가 "0"이고 수직동기 신호(Vsync)가 "0"이면, 전원부(107)에서 고전위 전원전압(VDD)을 출력되지 않도록 한다.As shown in Table 1, in the power control circuit unit 105, when the logic power supply voltage (VCC) signal is “1” and the vertical synchronization signal Vsync is “1”, the power supply unit 107 generates the high potential power voltage VDD. ) and the logic power supply voltage (VCC) signal is “1” and the vertical sync signal (Vsync) is “0”, or the logic power supply voltage (VCC) signal is “0” and the vertical sync signal (Vsync) is “0”. When “1” or when the logic power supply voltage VCC signal is “0” and the vertical synchronization signal Vsync is “0”, the power supply unit 107 does not output the high potential power voltage VDD.

다시 말해, 전원 제어회로부(105)는 로직 전원전압(VCC) 신호가 "1"이고, 수직동기 신호(Vsync)가 "1"인 경우에만 전원부(107)에서 고전위 전원전압(VDD)을 출력하도록 한다.In other words, the power control circuit unit 105 outputs the high potential power voltage VDD from the power supply unit 107 only when the logic power voltage VCC signal is “1” and the vertical synchronization signal Vsync is “1”. let it do

따라서, 전원 제어회로부(105)는 로직 전원전압(VCC) 신호와 수직동기 신호(Vsync)를 입력으로 하는 앤드게이트(AND gate)를 포함할 수 있다.Accordingly, the power control circuit unit 105 may include an AND gate to which the logic power voltage VCC signal and the vertical synchronization signal Vsync are input.

이 때, 수직 동기신호(Vsync)가 "0"인 경우는 무효 데이터 구간(VB)을 의미하고, 수직 동기신호(Vsenc)가 "l"인 경우는 유효 데이터 구간을 의미한다.In this case, when the vertical synchronization signal Vsync is “0”, it means an invalid data section VB, and when the vertical synchronization signal Vsenc is “1”, it means a valid data section.

이 경우, 무효 데이터 구간에서 타이밍 컨트롤러(101)는 전원 제어회로부(105)에 수직 동기신호(Vsync)로 "0"을 인가하도록 구성할 수 있다.In this case, in the invalid data period, the timing controller 101 may be configured to apply “0” as the vertical synchronization signal Vsync to the power control circuit unit 105 .

따라서, 본 발명의 액정표시장치의 구동회로는 유효 데이터 구간에서만 고전위 전원전압(VDD)이 출력되도록 함으로써 소비전력을 저감할 수 있는 효과가 있다.
Accordingly, the driving circuit of the liquid crystal display of the present invention has an effect of reducing power consumption by outputting the high potential power voltage VDD only in the effective data period.

본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
The present invention is not limited to the above-described embodiments, and various changes and modifications are possible without departing from the spirit of the present invention.

100 : 액정패널
101 : 타이밍 컨트롤러
102 : 데이터 구동부
103 : 게이트 구동부
105 : 전원 제어회로부
107 : 전원부100: liquid crystal panel
101: timing controller
102: data driving unit
103: gate driver
105: power control circuit unit
107: power supply

Claims (7)

다수의 아날로그 전압을 출력하는 전원부;
다수의 제어신호를 출력하는 타이밍 컨트롤러;
상기 타이밍 컨트롤러 및 상기 전원부와 각각 연결되며, 상기 타이밍 컨트롤러에서 출력되는 수직 동기신호(Vsync)와 상기 전원부에서 출력되는 로직 전원전압(VCC)을 인가받아, 상기 전원부에서 출력되는 고전위 전원전압(VDD)을 제어하는 전원 제어회로부
를 포함하고,
상기 고전위 전원전압(VDD)은 액정패널의 액정셀들에 충전될 최대 데이터 전압이고,
상기 타이밍 컨트롤러에서 출력되는 데이터 이네이블 신호(DE)는, 한 프레임에 해당하는 데이터가 들어있는 유효 데이터 구간과, 데이터가 들어가지 않는 무효 데이터 구간을 포함하고,
상기 전원 제어회로부는, 상기 유효 데이터 구간 동안 상기 고전위 전원전압(VDD)을 상기 액정패널로 출력하고, 상기 무효 데이터 구간 동안 상기 고전위 전원전압(VDD)의 상기 액정패널로의 출력을 차단하는 액정표시장치의 구동회로.
a power supply for outputting a plurality of analog voltages;
a timing controller for outputting a plurality of control signals;
It is connected to the timing controller and the power supply unit, respectively, and receives a vertical synchronization signal Vsync output from the timing controller and a logic power supply voltage VCC output from the power supply unit, and a high potential power supply voltage VDD output from the power supply unit ) of the power supply control circuit
including,
The high potential power voltage VDD is the maximum data voltage to be charged in the liquid crystal cells of the liquid crystal panel,
The data enable signal DE output from the timing controller includes a valid data section containing data corresponding to one frame and an invalid data section containing no data,
The power control circuit unit outputs the high potential power voltage VDD to the liquid crystal panel during the valid data period and blocks the output of the high potential power voltage VDD to the liquid crystal panel during the invalid data period A driving circuit of a liquid crystal display device.
 삭제delete 제 1 항에 있어서,
상기 전원 제어회로부는 상기 수직 동기신호(Vsync) 및 로직 전원전압(VCC) 신호가 모두 "1"인 경우에, 상기 고전위 전원전압(VDD)을 출력시키는 것을 특징으로 하는 액정표시장치의 구동회로.
The method of claim 1,
The power control circuit unit outputs the high potential power voltage VDD when both the vertical sync signal Vsync and the logic power voltage VCC signal are “1”. .
 제 1 항에 있어서,
상기 유효데이터 구간은 상기 수직 동기신호(Vsync)가 "1"이고, 상기 무효데이터 구간은 상기 수직 동기신호(Vsync)가 "0"인 것을 특징으로 하는 액정표시장치의 구동회로.
The method of claim 1,
In the valid data period, the vertical synchronization signal (Vsync) is "1", and in the invalid data period, the vertical synchronization signal (Vsync) is "0".
 제 1 항에 있어서,
상기 전원 제어회로부의 출력단자는 무효 데이터구간에서 전기적으로 플로팅(floating)되는 것을 특징으로 하는 액정표시장치의 구동회로.
The method of claim 1,
The driving circuit of the liquid crystal display device, characterized in that the output terminal of the power control circuit part is electrically floating (floating) in the invalid data section.
 제 1 항에 있어서,
상기 전원 제어회로부는, 상기 로직 전원전압(VCC)과 상기 수직 동기신호(Vsync)를 입력으로 하는 앤드게이트(AND gate)를 포함하는 것을 특징으로 하는 액정표시장치의 구동회로.
The method of claim 1,
and the power control circuit unit includes an AND gate to which the logic power voltage VCC and the vertical synchronization signal Vsync are input.
 제 1 항에 있어서,
상기 무효 데이터 구간은, 상기 데이터 이네이블 신호(DE)의 끝점부터 상기 수직 동기신호(Vsync)의 시작점까지의 수직 프론트 포치(VFP)와, 상기 수직 동기신호(Vsync)의 시작점부터 끝점까지의 수직 동기 폭(VSW)과, 상기 수직 동기신호(Vsync)의 끝점부터 상기 데이터 이네이블 신호(DE)의 시작점까지의 수직 백 포치(VBP)에 대응되는 것을 특징으로 하는 액정표시장치의 구동회로.
The method of claim 1,
The invalid data section includes a vertical front porch VFP from the end point of the data enable signal DE to the start point of the vertical synchronization signal Vsync, and a vertical point from the start point to the end point of the vertical synchronization signal Vsync. A driving circuit of a liquid crystal display device, characterized in that it corresponds to a sync width (VSW) and a vertical back porch (VBP) from an end point of the vertical sync signal (Vsync) to a start point of the data enable signal (DE).
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