KR102301158B1 - 액정 표시 장치 - Google Patents

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Abstract

액정 표시 장치는, 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 표시 패널에 영상이 표시되도록 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들을 구동하는 구동 회로를 포함하며, 상기 구동 회로는, 제1 극성 데이터 구동 신호 및 제2 극성 데이터 구동 신호를 번갈아 상기 복수의 데이터 라인들 각각으로 제공하되, 비대칭 모드동안 상기 제1 극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공한 후 블랭크 시간이 경과했을 때 상기 제2 극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공한다.

Description

액정 표시 장치{LIQUID DISPLAY APPARATUS}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 픽셀 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치는 다양한 형태의 모드로 구현될 수 있으며, 이 중에서는 수평 전계를 형성하여 액정을 구동하는 액정 표시 장치가 있다. 예를 들면, 수평 전계 모드의 액정 표시 장치는 IPS(In Plane Switching) 모드의 액정 표시 장치, PLS(Plane Line Switching) 모드의 액정 표시 장치 등이 있다.
PLS 모드의 액정 표시 패널은 박막 트랜지스터가 형성되는 박막 트랜지스터(thin film Transistor) 기판상에 픽셀 전극 및 픽셀 전극과 중첩되는 공통 전극을 형성하여 픽셀 전극과 공통 전극 간에 인가된 전계에 의해 수평 배향된 액정 분자들이 회전함에 따라 계조를 구현한다.
쐐기체형(wedge type)의 전극 구조에서 스플레이 변형(splay deformation)이나 벤드 변형(bending deformation)등에 의해 분극이 발생되는 현상은 플렉소일렉트릭 효과(flexsoelectric effect)로 알려져 있다. 일반적으로 플렉소일레트릭효과(flexsoelectric effect)는 쐐기체형(wedge type) 셀에 주입된 액정이나 셀을 변형시킨 경우에 발생하는 것으로 알려져 있지만, PLS와 같이 액정 분자에 프린지 필드가 걸리고 전계 방향으로 배향될 때, 스플레이 변형이나 벤드 변형 등의 배향 변형이 발생한 경우에도 플렉소일렉트릭 효과에 의한 거시적인 분극이 발생할 수 있다.
또한, 액정 표시 장치에서는 액정 재료의 열화를 방지하기 위해 소위 교류 구동이 통상적으로 행해진다. 교류구동에서는 픽셀 전극의 전압과 공통 전극의 전압 간의 전위차의 극성을 정기적인 주기로 반전시킨다. 플렉소일렉트릭 효과를 갖는 액정을 이러한 액정 표시 장치에 사용한 경우에는 교류 구동에 있어서 전위차의 극성을 반전시켜도 플렉소일렉트릭 효과에 기인하는 액정의 분극의 극성은 단순하게 반전되지 않는다. 그 결과, 전위차의 극성에 따라 픽셀마다 광 투과율이 상이하게 된다. 특히, 각 프레임에서의 전위차의 극성을 반전시키기 위해 액정에 교류 구동을 행했을 경우에는, 픽셀 전극의 전압이 공통 전극의 전압보다 높은 포지티브 프레임과 픽셀 전극의 전압이 공통 전극의 전압보다 낮은 네거티브 프레임간의 광 투과율이 상이하게 된다. 이에 따라, 액정 표시 장치의 휘도가 프레임마다 다르게 되어, 화면이 깜빡거리는 플리커(flicker) 및 잔상이 발생되어 액정 표시 장치의 화질이 저하될 수 있다.
따라서 본 발명의 목적은 표시 품질이 향상된 액정 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 액정 표시 장치는, 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 표시 패널에 영상이 표시되도록 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들을 구동하는 구동 회로를 포함한다. 상기 구동 회로는, 제1 극성 데이터 구동 신호 및 제2 극성 데이터 구동 신호를 번갈아 상기 복수의 데이터 라인들 각각으로 제공하되, 비대칭 모드동안 상기 제1극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공한 후 블랭크 시간이 경과했을 때 상기 제2 극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공한다.
이 실시예에 있어서, 상기 복수의 데이터 라인들은 제1 데이터 라인들 및 제2 데이터 라인들을 포함하고, 상기 구동 회로는, 상기 제1 데이터 라인들과 연결된 픽셀들과 연결된 제1 게이트 라인들을 구동하기 위한 제1 게이트 드라이버, 및 상기 제2의 데이터 라인들과 연결된 픽셀들과 연결된 제2 게이트 라인들을 구동하기 위한 제2 게이트 드라이버를 포함한다.
이 실시예에 있어서, 상기 제1 데이터 라인들 각각으로 상기 제1극성 데이터 구동 신호가 제공될 때 상기 제2 데이터 라인들 각각으로 상기 제2극성 데이터 구동 신호가 제공된다.
이 실시예에 있어서, 상기 비대칭 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제1 극성 데이터 구동 신호가 제공되는 제1프레임 구간은 노말 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제1 극성 데이터 구동 신호가 제공되는 제1프레임 구간보다 짧다.
이 실시예에 있어서, 상기 비대칭 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간은 노말 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간보다 길다.
이 실시예에 있어서, 상기 비대칭 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간은 블랭크 구간을 포함한다.
이 실시예에 있어서, 상기 제1 극성 데이터 구동 신호 및 상기 제2 극성 데이터 구동 신호는 공통 전압을 기준으로 상보적 극성을 갖는 신호들이다.
이 실시예에 있어서, 상기 구동 회로는, 상기 공통 전압을 발생하는 공통 전압 발생기를 더 포함한다.
이 실시예에 있어서, 상기 구동 회로는, 영상 신호 및 제어 신호에 응답해서 데이터 신호 및 제1 제어 신호를 출력하는 타이밍 컨트롤러, 및 상기 데이터 신호 및 상기 제1 제어 신호에 응답해서 상기 제1 극성 데이터 구동 신호 및 상기 제2 극성 데이터 구동 신호를 출력하는 소스 드라이버를 더 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 제어 신호에 응답해서 상기 제1 게이트 드라이버를 제어하기 위한 제2 제어 신호 및 상기 제2 게이트 드라이버를 제어하기 위한 제3 제어 신호를 출력하되, 상기 비대칭 모드 및 상기 노말 모드 각각에서 상기 제1프레임 구간 및 상기 제2 프레임 구간에 대응하는 상기 제2 제어 신호 및 상기 제3 제어 신호를 출력한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 제4 제어 신호를 더 출력하고, 상기 공통 전압 발생기는 상기 제4 제어 신호에 응답해서 상기 공통 전압의 전압 레벨을 설정한다.
이와 같은 구성을 갖는 액정 표시 장치는 공통 전압의 전압 레벨을 변경함으로써 공통 전압보다 큰 포지티브 프레임과 픽셀 전극의 전압이 공통 전압보다 작은 네거티브 프레임간의 광 투과율을 동일하게 할 수 있다. 더욱이, 포지티브 프레임과 네거티브 프레임의 주기를 변경함으로써 공통 전압 보상 효과를 유도할 수 있다. 그러므로 액정 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 픽셀의 등가 회로도이다.
도 3은 포지티브 프레임 및 네거티브 프레임에서 액정 커패시터의 전압-투과율 관계를 보여주는 도면이다.
도 4는 도 1에 도시된 표시 패널의 일부를 보여주는 도면이다.
도 5는 노말 모드동안 도 4에 도시된 제1 게이트 드라이버로부터 출력되는 제1 게이트 신호 및 제2 게이트 드라이버로부터 출력되는 제2 게이트 신호를 예시적으로 보여주는 타이밍도이다.
도 6은 비대칭 모드동안 도 4에 도시된 제1 게이트 드라이버로부터 출력되는 제1 게이트 신호 및 제2 게이트 드라이버로부터 출력되는 제2 게이트 신호를 예시적으로 보여주는 타이밍도이다.
도 7은 도 1에 도시된 제1 게이트 라인들의 구동 방식을 설명하기 위한 도면이다.
도 8은 도 1에 도시된 제2 게이트 라인들의 구동 방식을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 도 1에 도시된 표시 패널의 일부를 보여주는 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 구성을 보여주는 블록도이다. 도 2는 도 1에 도시된 픽셀의 등가 회로도이다.
도 1 및 도 2를 참조하면, 액정 표시 장치(100)는 표시 패널(110) 및 구동 회로(120)를 포함한다. 구동 회로(120)는 타이밍 컨트롤러(121), 제1 게이트 드라이버(122), 소스 드라이버(123), 제2 게이트 드라이버(124) 및 전압 발생부(125)를 포함한다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 제1 게이트 라인들(GL11-GL1n) 및 복수의 제2 게이트 라인들(GL21-G2n) 그리고 그들의 교차 영역에 배열된 복수의 픽셀들(PX11-PXnm)을 포함한다. 복수의 제1 게이트 라인들(GL1-GLn)은 제1 게이트 드라이버(122)로부터 제1 방향(X1)으로 신장하고, 제2 방향(X2)으로 순차적으로 배열된다. 복수의 제2 게이트 라인들(GL2-GL2n)은 제2 게이트 드라이버(124)로부터 제3 방향(X1')으로 신장하고, 제2 방향(X2)으로 순차적으로 배열된다. 제3 방향(X1')은 제1 방향(X1)과 역방향이다. 복수의 데이터 라인들(DL1-DLm)은 소스 드라이버(123)로부터 제2 방향(X2)으로 신장하고, 제1 방향(X1)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)과 제1 및 제2 게이트 라인들(GL11-GL1n, GL2-GL2n)은 서로 절연되어 있다.
각 픽셀(PXij)(단, 1≤i≤n, 1≤j≤m인 양의 정수)은 도 2에 도시된 바와 같이, 대응하는 데이터 라인(DLj) 및 제1 게이트 라인(GL1i)(또는 제2 게이트 라인(GL2i))에 연결된 스위칭 트랜지스터(TR)와 이에 연결된 액정 커패시터(CLC, crystal capacitor)를 포함할 수 있다.
타이밍 컨트롤러(121)는 외부로부터 제공되는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 타이밍 컨트롤러(121)는 제1 제어 신호(CONT1)를 소스 드라이버(123)로 제공하고, 제2 제어 신호(CONT2)를 제1 게이트 드라이버(122)로 제공하며, 제3 제어 신호(CONT3)를 제2 게이트 드라이버(124)로 제공하고, 제4 제어 신호(CONT4)를 전압 발생부(125)로 제공한다. 제1 제어 신호(CONT1)는 데이터 신호 및 클럭 신호를 포함할 수 있다. 제1 제어 신호(CONT1)는 극성 제어 신호 및 로드 신호를 더 포함할 수 있다.
소스 드라이버(123)는 타이밍 컨트롤러(121)로부터의 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1~DLm)을 구동한다. 소스 드라이버(123)는 독립된 집적 회로로 구현되어서 표시 패널(110)의 일측에 전기적으로 연결되거나 표시 패널(110) 상에 직접 실장될 수도 있다. 또한 소스 드라이버(123)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다. 이 실시예에서, 소스 드라이버(123)는 데이터 라인들(DL1~DLm)로 제공되는 데이터 구동 신호의 출력 타이밍을 변경할 수 있다.
제1 게이트 드라이버(122)는 타이밍 컨트롤러(121)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL11~GL1n)을 구동한다. 제2 게이트 드라이버(124)는 타이밍 컨트롤러(121)로부터의 제3 제어 신호(CONT3)에 응답해서 게이트 라인들(GL21~GL2n)을 구동한다.
제1 게이트 드라이버(122)는 독립된 집적 회로 칩으로 구현되어서 표시 패널(110)의 좌측에 전기적으로 연결되고, 제2 게이트 드라이버(124)는 독립된 집적 회로 칩으로 구현되어서 표시 패널(110)의 우측에 전기적으로 연결될 수 있다. 또한 제1 게이트 드라이버(122) 및 제2 게이트 드라이버(124)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 소정 영역에 각각 집적될 수 있다. 다른 실시예에서, 제1 게이트 드라이버(122) 및 제2 게이트 드라이버(124)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.
전압 발생부(150)는 타이밍 컨트롤러(121)로부터의 제4 제어 신호(CONT4)에 응답해서 공통 전압(VCOM)을 발생한다. 전압 발생부(150)는 제4 제어 신호(CONT4)에 따라서 공통 전압(VCOM)의 전압 레벨을 변경할 수 있다. 전압 발생부(150)는 공통 전압(VCOM)뿐만 아니라 액정 표시 장치(100)의 동작에 필요한 다양한 전압들을 더 발생할 수 있다.
하나의 게이트 라인(GLi)에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 픽셀들(PXi1~PXim) 각각의 스위칭 트랜지스터(TR)가 턴 온된다. 이때 소스 드라이버(123)는 제1 제어 신호(CONT1)에 포함된 데이터 신호에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)에 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터(TR)를 통해 해당 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간을‘1 수평 주기(horizontal period)' 또는‘1H'라고 한다.
액정 표시 장치(100)의 소스 드라이버(123)는 액정 커패시터(CLC)의 열화를 방지하기 위하여 데이터 라인들(DL1-DLm)로 제공하는 데이터 구동 신호들을 반전 구동한다. 즉, 액정 커패시터(CLC)의 픽셀 전극의 전압과 공통 전압(VCOM) 간의 전위차의 극성을 정기적인 주기로 반전시킨다. 액정 커패시터(CLC)가 플렉소일렉트릭 효과를 갖는 경우, 전위차의 극성을 반전시켜도 플렉소일렉트릭 효과에 기인하는 액정의 분극의 극성은 단순하게 반전되지 않는다. 그 결과, 전위차의 극성에 따라 픽셀마다 광 투과율이 상이하게 된다.
도 3은 포지티브 프레임 및 네거티브 프레임에서 액정 커패시터의 전압-투과율 관계를 보여주는 도면이다.
도 3에 도시된 바와 같이, 액정 커패시터(CLC)의 픽셀 전극의 전압이 공통 전압(VOM)보다 높은 포지티브 프레임에서의 광투과율(CLCP)과, 액정 커패시터(CLC)의 픽셀 전극의 전압이 공통 전압(VCOM)보다 낮은 네거티브 프레임에서의 광투과율(CLCN)은 서로 다를 수 있다. 이 경우, 액정 표시 장치(100)의 휘도가 매 프레임마다 다르게 되어, 화면이 깜빡거리는 플리커(flicker) 및 잔상이 사용자에 의해 인지될 수 있다.
도 4는 도 1에 도시된 표시 패널의 일부를 보여주는 도면이다.
도 4를 참조하면, 표시 패널(100)은 복수의 픽셀들(PX11~PX46)을 포함한다. 픽셀들(PX11, PX13, PX15, PX22, PX24, PX26)은 제1 게이트 라인(GL21)과 연결된다. 픽셀들(PX12, PX14, PX16)은 제2 게이트 라인(GL21)과 연결된다. 픽셀들(PX21, PX23, PX25, PX32, PX34, PX36)은 제2 게이트 라인(GL22)과 연결된다. 픽셀들(PX31, PX33, PX35, PX42, PX44, PX46)은 제1 게이트 라인(GL12)과 연결된다. 픽셀들(PX41, PX43, PX456)은 제2 게이트 라인(GL23)과 연결된다. 제1 게이트 라인들(GL11, GL12) 및 제2 게이트 라인들(GL21, GL22, GL23) 각각은 제2 방향(X2)으로 픽셀들 사이에 번갈아 하나씩 배열된다.
데이터 라인들(DL1~DL12)은 제1 방향(X1)으로 인접한 2개의 픽셀들 사이에 2개씩 배열된다. 예컨대, 픽셀들(PX11, PX12) 사이에 데이터 라인들(DL2, DL3)이 배열되고, 픽셀들(PX12, PX13) 사이에 데이터 라인들(DL4, DL5)이 배열된다. 픽셀들(PX11, PX31)은 데이터 라인(DL1)과 연결된다. 픽셀들(PX21, PX41)은 데이터 라인(DL2)과 연결된다. 픽셀들(PX22, PX42)은 데이터 라인(DL3)과 연결된다. 픽셀들(PX121, PX31)은 데이터 라인(DL4)과 연결된다.
데이터 라인들(DL1~DL12) 중 홀수 번째 데이터 라인들(DL1, DL3, DL5, DL7)로 정극성 데이터 구동 신호(+)가 제공되고, 짝수 번째 데이터 라인들(DL2, DL4, DL6, DL8)로 부극성 데이터 구동 신호(-)가 제공되면, 표시 패널(110)의 픽셀들(PX11~PX46)은 도트 반전 방식으로 구동될 수 있다.
제1 게이트 드라이버(122)에 의해서 구동되는 제1 게이트 라인들(GL11, GL12, ...)과 연결된 픽셀들(PX11, PX13, ...)이 정극성 데이터 구동 신호(+)로 구동될 때 제2 게이트 드라이버(124)에 의해서 구동되는 제2 게이트 라인들(GL21, GL22, ...)과 연결된 픽셀들(PX12, PX14, ...)은 부극성 데이터 구동 신호(-)로 구동된다. 반대로, 제1 게이트 드라이버(122)에 의해서 구동되는 제1 게이트 라인들(GL11, GL12, ...)과 연결된 픽셀들(PX11, PX13, ...)이 부극성 데이터 구동 신호(-)로 구동될 때 제2 게이트 드라이버(124)에 의해서 구동되는 제2 게이트 라인들(GL21, GL22, ...)과 연결된 픽셀들(PX12, PX14, ...)은 정극성 데이터 구동 신호(+)로 구동된다.
도 5는 노말 모드동안 도 4에 도시된 제1 게이트 드라이버로부터 출력되는 제1 게이트 신호 및 제2 게이트 드라이버로부터 출력되는 제2 게이트 신호를 예시적으로 보여주는 타이밍도이다.
도 4 및 도 5를 참조하면, 제1 게이트 드라이버(122)는 제1 게이트 라인들(G11~G1n) 각각으로 제공될 제1 게이트 신호들(G11~G1n)을 출력한다. 제2 게이트 드라이버(124)는 제2 게이트 라인들(G21~G2n) 각각으로 제공될 제2 게이트 신호들(G21~G2n)을 출력한다.
노말 모드동안 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1) 및 포지티브 프레임 구간(FP1)는 서로 같다. 또한 네가티브 프레임 구간(FN1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TN1)과 포지티브 프레임 구간(FP1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TP1)이 동일하다.
마찬가지로 노말 모드동안 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(FN2) 및 포지티브 프레임 구간(FP2)는 서로 같다. 또한 네가티브 프레임 구간(FN2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TN2)과 포지티브 프레임 구간(FP2)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TP2)이 동일하다.
앞서 도 3에 설명한 바와 같이, 액정 커패시터(CLC)의 픽셀 전극의 전압이 공통 전압(VOM)보다 큰 포지티브 프레임에서의 광투과율(CLCP)과 액정 커패시터(CLC)의 픽셀 전극의 전압이 공통 전압(VCOM)보다 작은 네거티브 프레임에서의 광투과율(CLCN)이 상이한 경우 공통 전압(VCOM)의 전압 레벨을 조절하는 것이 바람직하다.
도 1에 도시된 타이밍 컨트롤러(121)는 소스 드라이버(123), 제1 게이트 드라이버(122), 제2 게이트 드라이버(124) 및 전압 발생부(125)가 비대칭 모드로 동작하도록 제2 내지 제4 제어 신호들(CONT1~CONT4)을 출력한다. 전압 발생부(125)는 타이밍 컨트롤러(121)로부터의 제4 제어 신호(CONT4)에 응답해서 공통 전압(VCOM)의 전압 레벨을 조절한다. 소스 드라이버(123), 제1 게이트 드라이버(122) 및 제2 게이트 드라이버(124)는 수평 주기를 변경하여 데이터 라인들(DL1~DLm), 제1 게이트 라인들(GL11~GL1n) 및 제2 게이트 라인들(GL21~GL2n)을 구동한다.
도 6은 비대칭 모드동안 도 4에 도시된 제1 게이트 드라이버로부터 출력되는 제1 게이트 신호 및 제2 게이트 드라이버로부터 출력되는 제2 게이트 신호를 예시적으로 보여주는 타이밍도이다.
도 4 및 도 6을 참조하면, 비대칭 모드동안 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1)과 포지티브 프레임 구간(FP1)은 서로 다르다. 다만 네가티브 프레임 구간(FN1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TN1)과 포지티브 프레임 구간(FP1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TP1)이 동일하다.
비대칭 모드동안 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1)은 노말 모드동안 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1)보다 짧다. 그리고 비대칭 모드동안 제1 게이트 신호들(G11~G1n)의 포지티브 프레임 구간(FP1)은 노말 모드동안 제1 게이트 신호들(G11~G1n)의 포지티브 프레임 구간(FP1)보다 길다.
마찬가지로 비대칭 모드동안 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(FN2) 및 포지티브 프레임 구간(FP2)은 서로 다르다. 다만 네가티브 프레임 구간(FN2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TN2)과 포지티브 프레임 구간(FP2)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TP2)이 동일하다.
비대칭 모드동안 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(FN2)은 노말 모드동안 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(FN2)보다 짧다. 그리고 비대칭 모드동안 제2 게이트 신호들(G21~G2n)의 포지티브 프레임 구간(FP2)은 노말 모드동안 제2 게이트 신호들(G21~G2n)의 포지티브 프레임 구간(FP2)보다 길다.
도 6에 도시된 예에서, 비대칭 모드동안 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1)보다 포지티브 프레임 구간(FP1)이 더 길다. 따라서 픽셀들(PX11~PX46) 각각에서 데이터 라인들(DL1, DL3, DL5, DL7, DL9, DL11)로 제공된 정극성 데이터 구동 신호(+)의 유지시간이 데이터 라인들(DL2, DL4, DL6, DL8, DL10, DL12)로 제공된 부극성 데이터 구동 신호(-)의 유지시간보다 길다. 공통 전압(VCOM)이 부극성 데이터 구동 신호(-) 쪽으로 쉬프트되었을 때 네가티브 프레임 구간(FN1)보다 포지티브 프레임 구간(FP1)을 길게 함으로써 쉬프트된 공통 전압(VCOM)을 보상할 수 있다. 더욱이, 도 4에 도시된 바와 같이, 정극성 데이터 구동 신호(+)를 수신하는 픽셀들과 연결된 제1 게이트 라인들(GL11, GL12)과 부극성 데이터 구동 신호(-)를 수신하는 픽셀들과 연결된 게이트 라인들(GL21, GL22)을 분리함으로써 비대칭 모드동안 제1 게이트 신호들(G11, GL12)의 네가티브 프레임 구간(FN1)과 포지티브 프레임 구간(FP1)을 다르게 설정하고, 제2 게이트 신호들(G21, G22)의 네가티브 프레임 구간(FN2)과 포지티브 프레임 구간(FP2)을 다르게 설정할 수 있다.
도 6에서는 제1 게이트 신호들(G11~G1n) 및 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(TN1, TN2)보다 포지티브 프레임 구간(TP1, TP2)이 더 긴 것을 예시적으로 도시하고 설명하나, 반대로 포지티브 프레임 구간(TP1, TP2)이 네가티브 프레임 구간(TN1, TN2)보다 더 길 수 있다.
도 7은 도 1에 도시된 제1 게이트 라인들의 구동 방식을 설명하기 위한 도면이다.
도 1 및 도 7을 참조하면, 노말 모드동안 데이터 라인들(DL1~DLm)로 제공되는 정극성 데이터 구동 신호의 최고 전압 레벨(VP)과 부극성 데이터 구동 신호의 최고 전압 레벨(VN)은 공통 전압을 기준으로 동일하다(VP=VN). 제1 게이트 신호들(G11~G1n)의 네가티브 프레임 구간(FN1) 및 포지티브 프레임 구간(FP1)는 서로 같다. 또한 포지티브 프레임 구간(FP1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TP1)이 네가티브 프레임 구간(FN1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TN1)과 동일하다.
비대칭 모드동안 데이터 라인들(DL1~DLm)로 제공되는 정극성 데이터 구동 신호(+)의 최고 전압 레벨(VP)과 부극성 데이터 구동 신호(-)의 최고 전압 레벨(VN)은 공통 전압을 기준으로 다르게 설정된다(VP≠VN). 도 7에서, 제1 게이트 신호들(G11~G1n)의 포지티브 프레임 구간(FP1)이 네가티브 프레임 구간(FN1)보다 길다. 한편 비대칭 모드동안 포지티브 프레임 구간(FP1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TP1)은 노말 모드일 때의 그것보다 짧다. 또한, 비대칭 모드동안 네가티브 프레임 구간(FN1)에서 제1 게이트 신호들(G11~G1n) 중 첫 번째 게이트 신호(G11)가 활성화되고 나서 마지막 번째 게이트 신호(G1n)가 활성화될 때까지의 시간(TN1)은 노말 모드일 때의 그것보다 짧다.
비대칭 모드동안 포지티브 프레임 구간(FP1)은 마지막 번째 게이트 신호(G2n)가 활성화되고 나서 다음 네가티브 프레임 구간(FN1)이 시작되기 전 게이트 라인들이 구동되지 않는 블랭크 구간을 포함한다. 블랭크 구간동안 데이터 라인들(DL1~DLm)을 통해 픽셀들(PX11~PXnm)로 제공된 정극성 데이터 구동 신호(+)가 유지된다. 공통 전압(VCOM)이 부극성 데이터 구동 신호(-) 쪽으로 쉬프트된 경우 네가티브 프레임 구간(FN1)보다 포지티브 프레임 구간(FP1)을 길게 함으로써 쉬프트된 공통 전압(VCOM)을 보상할 수 있다.
도 8은 도 1에 도시된 제2 게이트 라인들의 구동 방식을 설명하기 위한 도면이다.
도 1 및 도 8을 참조하면, 노말 모드동안 데이터 라인들(DL1~DLm)로 제공되는 정극성 데이터 구동 신호(+)의 최고 전압 레벨(VP)과 부극성 데이터 구동 신호(-)의 최고 전압 레벨(VN)은 공통 전압을 기준으로 동일하다(VP=VN). 노말 모드동안 제2 게이트 신호들(G21~G2n)의 네가티브 프레임 구간(FN2) 및 포지티브 프레임 구간(FP2)는 서로 같다. 또한 포지티브 프레임 구간(FP2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TP2)이 네가티브 프레임 구간(FN2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TN2)과 동일하다.
비대칭 모드동안 데이터 라인들(DL1~DLm)로 제공되는 정극성 데이터 구동 신호(+)의 최고 전압 레벨(VP)과 부극성 데이터 구동 신호(-)의 최고 전압 레벨(VN)은 공통 전압을 기준으로 다르게 설정된다(VP≠VN). 도 8에서, 제2 게이트 신호들(G21~G2n)의 포지티브 프레임 구간(FP2)이 네가티브 프레임 구간(FN2)다 길다. 한편 비대칭 모드동안 포지티브 프레임 구간(FP2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TP2)은 노말 모드일 때의 그것보다 짧다. 또한, 비대칭 모드동안 네가티브 프레임 구간(FN2)에서 제2 게이트 신호들(G21~G2n) 중 첫 번째 게이트 신호(G21)가 활성화되고 나서 마지막 번째 게이트 신호(G2n)가 활성화될 때까지의 시간(TN2)은 노말 모드일 때의 그것보다 짧다.
비대칭 모드동안 포지티브 프레임 구간(FP2)은 마지막 번째 게이트 신호(G2n)가 활성화되고 나서 다음 네가티브 프레임 구간(FN2)이 시작되기 전 게이트 라인들이 구동되지 않는 블랭크 구간을 포함한다. 블랭크 구간동안 데이터 라인들(DL1~DLm)을 통해 픽셀들(PX11~PXnm)로 제공된 정극성 데이터 구동 신호(+)가 유지된다. 공통 전압(VCOM)이 부극성 데이터 구동 신호(-) 쪽으로 쉬프트된 경우 네가티브 프레임 구간(FN2)보다 포지티브 프레임 구간(FP2)을 길게 함으로써 쉬프트된 공통 전압(VCOM)을 보상할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 도 1에 도시된 표시 패널의 일부를 보여주는 도면이다.
도 9를 참조하면, 표시 패널(100)은 복수의 픽셀들(PX11~PX46)을 포함한다. 픽셀들(PX11, PX13, PX15)은 제1 게이트 라인(GL11)과 연결된다. 픽셀들(PX12, PX14, PX16)은 제2 게이트 라인(GL21)과 연결된다. 픽셀들(PX21, PX23, PX25)은 제2 게이트 라인(GL22)과 연결된다. 픽셀들(PX22, PX24, PX26)은 제1 게이트 라인(GL12)과 연결된다. 픽셀들(PX31, PX33, PX35)은 제1 게이트 라인(GL13)과 연결된다. 픽셀들(PX32, PX34, PX36)은 제2 게이트 라인(GL23)과 연결된다. 픽셀들(PX41, PX43, PX45)은 제2 게이트 라인(GL24)과 연결된다. 픽셀들(PX42, PX44, PX46)은 제1 게이트 라인(GL14)과 연결된다. 제1 게이트 라인들(GL11, GL12)은 픽셀들(PX11, PX21) 사이에 순차적으로 배열되고, 제1 게이트 라인들(GL13, GL14)은 픽셀들(PX31, PX41) 사이에 순차적으로 배열된다.
데이터 라인들(DL1~DL7)은 제1 방향(X1)으로 인접한 2개의 픽셀들 사이에 하나씩 배열된다. 픽셀들(PX11~PX46) 각각은 좌측에 인접한 데이터 라인과 연결된다.
데이터 라인들(DL1~DL12) 중 홀수 번째 데이터 라인들(DL1, DL3, DL5, DL7)로 정극성 데이터 구동 신호(+)가 제공되고, 짝수 번째 데이터 라인들(DL2, DL4, DL6)로 부극성 데이터 구동 신호(-)가 제공되면, 표시 패널(110)의 픽셀들(PX11~PX46)은 도트 반전 방식으로 구동될 수 있다.
제1 게이트 드라이버(122)에 의해서 구동되는 제1 게이트 라인들(GL11, GL12, ...)과 연결된 픽셀들(PX11, PX13, ...)이 정극성 데이터 구동 신호(+)로 구동될 때 제2 게이트 드라이버(124)에 의해서 구동되는 제2 게이트 라인들(GL21, GL22, ...)과 연결된 픽셀들(PX12, PX14, ...)은 부극성 데이터 구동 신호(-)로 구동된다. 반대로, 제1 게이트 드라이버(122)에 의해서 구동되는 제1 게이트 라인들(GL11, GL12, ...)과 연결된 픽셀들(PX11, PX13, ...)이 부극성 데이터 구동 신호(-)로 구동될 때 제2 게이트 드라이버(124)에 의해서 구동되는 제2 게이트 라인들(GL21, GL22, ...)과 연결된 픽셀들(PX12, PX14, ...)은 정극성 데이터 구동 신호(+)로 구동된다.
도 9에 도시된 표시 패널(110)도 앞서 설명한 도 5 내지 도 8에 도시된 방식으로 네가티브 프레임 구간과 포지티브 프레임 구간을 다르게 하는 비대칭 구동 방식에 의해 쉬프트된 공통 전압(VCOM)을 보상할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 액정 표시 장치 110: 표시 패널
120: 구동 회로 121: 타이밍 컨트롤러
122: 제1 게이트 드라이버 123: 소스 드라이버
124: 제2 게이트 드라이버 125: 전압 발생부

Claims (11)

  1. 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 표시 패널에 영상이 표시되도록 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들을 구동하는 구동 회로를 포함하되;
    상기 구동 회로는,
    제1 극성 데이터 구동 신호 및 제2 극성 데이터 구동 신호를 번갈아 상기 복수의 데이터 라인들 각각으로 제공하되, 비대칭 모드동안 상기 제1 극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공한 후 블랭크 시간이 경과했을 때 상기 제2 극성 데이터 구동 신호를 상기 복수의 데이터 라인들 각각으로 제공하고,
    상기 비대칭 모드동안 제1 게이트 라인들과 연결된 픽셀들로 상기 제1 극성 데이터 구동 신호가 제공되는 제1프레임 구간은 노말 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제1 극성 데이터 구동 신호가 제공되는 제1프레임 구간보다 짧은 것을 특징으로 하는 것을 특징으로 하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 데이터 라인들은 제1 데이터 라인들 및 제2 데이터 라인들을 포함하고,
    상기 구동 회로는,
    상기 제1 데이터 라인들과 연결된 픽셀들과 연결된 상기 제1 게이트 라인들을 구동하기 위한 제1 게이트 드라이버; 및
    상기 제2 데이터 라인들과 연결된 픽셀들과 연결된 제2 게이트 라인들을 구동하기 위한 제2 게이트 드라이버를 포함하는 것을 특징으로 하는 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 데이터 라인들 각각으로 상기 제1 극성 데이터 구동 신호가 제공될 때 상기 제2 데이터 라인들 각각으로 상기 제2 극성 데이터 구동 신호가 제공되는 것을 특징으로 하는 액정 표시 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 비대칭 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간은 상기 노말 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간보다 긴 것을 특징으로 하는 액정 표시 장치.
  6. 제 1 항에 있어서,
    상기 비대칭 모드동안 상기 제1 게이트 라인들과 연결된 픽셀들로 상기 제2 극성 데이터 구동 신호가 제공되는 제2프레임 구간은 블랭크 구간을 포함하는 것을 특징으로 하는 액정 표시 장치.
  7. 제 1 항에 있어서,
    상기 제1 극성 데이터 구동 신호 및 상기 제2 극성 데이터 구동 신호는 공통 전압을 기준으로 상보적 극성을 갖는 신호들인 것을 특징으로 하는 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 구동 회로는,
    상기 공통 전압을 발생하는 공통 전압 발생기를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  9. 제 8 항에 있어서,
    상기 구동 회로는,
    영상 신호 및 제어 신호에 응답해서 데이터 신호 및 제1 제어 신호를 출력하는 타이밍 컨트롤러; 및
    상기 데이터 신호 및 상기 제1 제어 신호에 응답해서 상기 제1 극성 데이터 구동 신호 및 상기 제2 극성 데이터 구동 신호를 출력하는 소스 드라이버를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  10. 제 9 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 제어 신호에 응답해서 상기 제1 게이트 드라이버를 제어하기 위한 제2 제어 신호 및 상기 제2 게이트 드라이버를 제어하기 위한 제3 제어 신호를 출력하는 것을 특징으로 하는 액정 표시 장치.
  11. 제 9 항에 있어서,
    상기 타이밍 컨트롤러는 제4 제어 신호를 더 출력하고,
    상기 공통 전압 발생기는 상기 제4 제어 신호에 응답해서 상기 공통 전압의 전압 레벨을 설정하는 것을 특징으로 하는 액정 표시 장치.
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