KR102284127B1 - 적층 세라믹 전자부품 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예는 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며 상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 제5 면 및 제6 면으로 각각 노출되고, 상기 세라믹 바디의 제5 면 및 제6 면으로 노출되는 상기 제1 및 제2 내부 전극의 단부에 각각 탄소 화합물을 포함하는 제1 및 제2 돌출부가 배치되는 적층 세라믹 전자부품을 제공할 수 있다.
Description
본 발명은 적층 세라믹 전자부품 및 이의 제조 방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이러한 적층 세라믹 전자부품은 일반적으로, 세라믹 원료 물질을 용제 및 바인더 등과 혼합하여 슬러리를 제조한 후, 이를 얇게 도포하여 세라믹 그린 시트를 형성하는 방법으로 제조된다. 이후 세라믹 그린 시트와 내부 전극이 인쇄된 시트를 번갈아 적층하고, 탈 바인더 처리 및 소성 공정을 통해 바인더 등이 배출된 소결체를 제조한다.
하지만 상기와 같이 탈 바인더 공정을 거치더라도 탄소 화합물을 완전히 제거하는 것은 매우 어려운 문제이다. 특히, 탄소 용해도가 높은 전이 금속을 내부 전극 등의 재료로 사용하는 경우, 상기 전이 금속의 표면에 탄소층이 형성되어 전기적 특성을 저하하는 문제점이 있다. 또한, 이러한 탄소층은 계면 간의 접합을 방해하여 크랙이나 딜라미네이션을 일으킬 수 있으며, 외부 수분 등의 침투 경로가 되는 등 다양한 문제점을 유발한다.
본 발명의 일 목적은 내부 전극의 산화를 방지할 수 있는 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 생산성이 개선된 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 장기 신뢰성이 향상된 적층 세라믹 전자부품 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예는 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며 상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 제5 면 및 제6 면으로 각각 노출되고, 상기 세라믹 바디의 제5 면 및 제6 면으로 노출되는 상기 제1 및 제2 내부 전극의 단부에 각각 탄소 화합물을 포함하는 제1 및 제2 돌출부가 배치되는 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 다른 실시예는 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층된 세라믹 바디를 소성하는 단계; 및 상기 세라믹 바디의 제1 및 제2 내부 전극의 단부에 탄소를 입성장시키는 단계를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 외부의 수분 등의 침투를 방지할 수 있는 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내부 전극의 산화를 방지할 수 있는 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 우수한 공정 효율을 가지는 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 장기 신뢰성이 향상된 적층 세라믹 전자부품 및 이의 제조 방법을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 X 및 Y 방향 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 5는 도 1의 X 및 Y 방향 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6은 도 3의 A 영역의 확대도이다.
도 7은 도 3의 B 영역의 확대도이다.
도 8은 종래의 적층 세라믹 전자부품의 라만 스펙트럼을 나타낸 그래프이다.
도 9는 본 발명의 실시예의 라만 스펙트럼을 나타낸 그래프이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 X 및 Y 방향 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 5는 도 1의 X 및 Y 방향 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6은 도 3의 A 영역의 확대도이다.
도 7은 도 3의 B 영역의 확대도이다.
도 8은 종래의 적층 세라믹 전자부품의 라만 스펙트럼을 나타낸 그래프이다.
도 9는 본 발명의 실시예의 라만 스펙트럼을 나타낸 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
본 발명의 적층 세라믹 전자부품(100)은 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하고, 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 제3 방향(Z 방향)으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디(110); 및 상기 세라믹 바디(110)의 제5 면(S5) 및 제6 면(S6) 상에 각각 배치되는 제1 및 제2 외부 전극(131, 132);을 포함하며 상기 제1 및 제2 내부 전극(121, 122)은 상기 세라믹 바디(110)의 제5 면(S5) 및 제6 면(S6)으로 각각 노출될 수 있다.
이 때, 상기 세라믹 바디(110)의 제5 면(S5) 및 제6 면(S6)으로 노출되는 상기 제1 및 제2 내부 전극(121, 122)의 단부에 각각 탄소 화합물을 포함하는 제1 및 제2 돌출부(141, 142)가 배치될 수 있다. 본 명세서에서 제1 돌출부(141) 및 제2 돌출부(142)가 탄소 화합물을 포함한다는 것은, 제1 및 제2 돌출부(141, 142)의 구성 성분 중 적어도 일부가 탄소인 것을 의미할 수 있으며, 탄소를 포함하는 화합물로부터 형성된 것을 의미할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2면(S1, S2)과 연결되고 제3 및 제4면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6면(S5, S6)을 가질 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
상기 세라믹 바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 제3 방향으로 교대로 적층되어 있을 수 있다. 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 적층 세라믹 전자부품은 복수의 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 일 면으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 일 면으로 노출되는 부분의 단부에 제1 돌출부(141)가 배치될 수 있고, 상기 제1 돌출부(141)는 제1 외부 전극(131)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 타 면으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 타 면으로 노출되는 부분에 제2 돌출부(142)가 배치될 수 있고, 상기 제2 돌출부(142)가 제2 외부 전극(132)과 연결될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
하나의 예시에서, 본 발명의 제1 돌출부(141) 및 제2 돌출부(142)에 포함되는 탄소 화합물은 결정성 탄소일 수 있다. 본 명세서에서 결정성 탄소란 매우 규칙적으로 배열되어 결정성(crystalline)을 나타내는 탄소 원소로 구성된 화합물을 의미할 수 있으며, 비정질(非晶質; Amorphous solid)이 아닌 탄소 화합물을 의미할 수 있다. 상기 결정성 탄소는 탄소나노튜브(CNT), 그라파이트(Graphite), 그래핀(Graphene), 카본블랙(Carbon black), 탄소 나노 섬유(Carbon nano fiber), 탄소 나노 와이어(Carbon nano wire), 탄소 나노 혼(Carbon nanohorn), 탄소 에어로겔(Carbon aerogel), 탄소 나노링(Carbon nano ring) 및 플러렌(C60)으로 이루어진 군에서 선택되는 1종 이상일 수 있으나, 이에 제한되는 것은 아니다. 본 예시에 따른 적층 세라믹 전자부품은 제1 및 제2 내부 전극(121, 122)이 세라믹 바디(110)에서 노출되는 단부에 배치되는 제1 및 제2 돌출부(141, 142)에 결정성 탄소를 적용함으로써, 상기 제1 및 제2 돌출부(141, 142)가 실질적으로 산화 방지막으로 기능하게 할 수 있다.
본 발명의 일 실시형태에서, 본 발명의 적층 세라믹 전자부품의 제1 및 제2 돌출부(141, 142)는 라만 스펙트럼에 있어서 G 피크의 반치폭(FWHM, Full Width at Half Maximum)이 50cm-1 내지 80cm-1의 범위 내일 수 있다. 본 명세서에서 라만 스펙트럼은 라만 분광법으로 측정한 스펙트럼을 의미할 수 있으며, 상기 라만 분광법이란 레이저광과 같은 단색광을 쬐었을 때 포논진동수만큼의 차이가 있는 산란광을 측정하여 해당물질의 광학적 특성 및 포논특성을 알아내는 방법을 의미할 수 있다. 상기 라만 스펙트럼은 일본 HORIBA(주) 사 제 라만 분광기 LabRam HR-800를 사용하여 측정한 값일 수 있다. 또한 본 명세서에서 반치폭(FWHM, Full Width at Half Maximum)이란, 해당 피크의 최대 강도의 절반일 때의 발광 피크의 폭을 의미할 수 있다. 상기 G 피크는 1580 cm-1 부근에서 형성되는 피크로 흑연화 경향을 나타낸다. 상기 제1 및 제2 돌출부(141, 142)의 반치폭이 상기 범위를 만족하는 경우, 제1 및 제2 돌출부(141, 142)에 포함되는 탄소가 고결정성을 가질 수 있으며, 이에 따라 산소 및/또는 물 분자의 침투를 효과적으로 억제할 수 있다.
본 발명의 다른 실시형태에서, 본 발명의 적층 세라믹 전자부품의 제1 및 제2 돌출부(141, 142)는 라만 스펙트럼에 있어서 G 피크와 구별되는 D 피크가 형성될 수 있다. 상기 D 피크는 1340 cm-1 부근에서 형성되는 피크로, 결손/결함의 정도를 나타낸다. 결정화도가 낮은 탄소의 경우 결함에 해당하는 D 피크의 반치폭이 너무 크게 형성되어 D 피크와 G 피크가 구별되지 않는다. 반면, 본 발명의 제1 및 제2 돌출부(141, 142)는 라만 스펙트럼에 있어서 G 피크와 구별되는 D 피크가 형성되는 것을 통해 탄소의 결함이 감소하는 것을 확인할 수 있으며, 결정성이 회복되는 것을 확인할 수 있다.
본 발명의 일 예시에서, 본 발명의 적층 세라믹 전자부품의 제1 및 제2 돌출부(141, 142)의 길이(t1)는 0.7 nm 이상일 수 있다. 상기 제1 및 제2 돌출부(141, 142)의 길이(t1)는 제1 및 제2 돌출부(141, 142)의 제1 방향(X 방향)의 길이를 의미할 수 있다. 상기 제1 및 제2 돌출부(141, 142)의 길이(t1)는 0.7 nm 이상, 0.8 nm 이상, 0.9 nm 이상 또는 1.0 nm 이상일 수 있으며, 상한은 특별히 제한되는 것은 아니나, 예를 들어 1 μm 이하일 수 있다. 흑연을 기준으로 할 때, 탄소 1개 층의 높이가 약 0.335 nm인 것을 고려할 때, 상기 제1 및 제2 돌출부(141, 142)의 길이(t1)는 탄소 2개층을 초과한 높이에 해당하는 길이를 가질 수 있다. 즉, 본 예시에서는 상기 제1 및 제2 돌출부(141, 142)의 길이(t1)가 적어도 탄소 2개 층의 높이 보다 큰 값을 가지는 것을 의미할 수 있으며, 상기 길이 범위를 만족함으로써 산화 방지 기능을 충분히 구현할 수 있어 고온 다습한 환경에서의 장기 신뢰성을 향상시킬 수 있다.
하나의 예시에서. 본 발명의 제1 및 제2 돌출부(141, 142)에 포함되는 탄소 화합물은 제1 그레인을 포함하고, 제1 및 제2 내부 전극은 제2 그레인을 가지는 도전성 금속을 포함할 수 있다. 이 때, 상기 제2 그레인의 입경(D50E)에 대한 상기 제1 그레인의 입경(D50C)의 비율(D50C/D50E)은 0.7 내지 1.3의 범위 내일 수 있다. 상기 제1 및 제2 돌출부(141, 142)는 후술하는 바와 같이 열처리를 통해 형성하며, 상기 고온의 열처리 과정에서 상기 제1 및 제2 돌출부(141, 142)에 포함되는 탄소가 제1 그레인을 형성하게 된다. 또한, 제1 및 제2 내부 전극(121, 122)의 경우 소성 과정에서 전술한 도전성 금속 입자 들이 제2 그레인을 형성한다. 이 때, 상기 제1 그레인은 니켈 등의 도전성 금속 입자의 표면에 부착되어 있는 탄소가 결정성을 회복하면서 형성되므로, 상기 니켈 등의 도전성 금속 입자로부터 형성되는 제2 그레인과 유사한 크기를 가지게 된다. 이는 산화그래핀 등을 용액 상태로 만들어 결정을 형성하는 종래의 방법과 전혀 상이한 방법에서 기인한 것이다. 제1 및 제2 그레인이 상기와 같은 과정을 통해 형성됨으로써, 제2 그레인의 입경(D50E)에 대한 제1 그레인의 입경(D50C)의 비율(D50C/D50E)이 0.7 내지 1.3의 범위를 만족할 수 있으며, 균일한 크기의 탄소 결정 입자를 형성하여 고온 다습한 환경에서의 장기 신뢰성을 더욱 향상시킬 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커버부(c1, c2)를 포함할 수 있다. 상기 커버부(c1, c2)는 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치될 수 있다. 상기 커버부(c1, c2)는 세라믹 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 커버부(c1, c2)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부(c1, c2)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명에 따른 적층 세라믹 전자부품은, 세라믹 바디(110)의 제2 방향의 양면에 마진부(m1, m2)가 배치될 수 있다. 상기 마진부(m1, m2)는 상기 세라믹 바디(110)의 제1 및 제3 방향(X 방향 및 Z 방향)과 수직인 제2 방향(Y 방향)의 양 면에 각각 배치될 수 있다. 상기 마진부(m1, m2)는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(m1, m2)는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
상기 마진부(m1, m2)를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 세라믹 바디(110)에 포함되는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하거나 또는 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 세라믹 바디(110)의 제2 방향(Y 방향)의 양 면에 부착하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디의 제1 방향(X 방향)의 제5면(S5) 및 제6면(S6)에 제1 외부 전극(131) 및 제2 외부 전극(132)이 각각 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다. 상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속 및 글라스를 포함하는 도전성 페이스트로 형성할 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)에 포함되는 도전성 금속은 특별히 제한되는 것은 아니며, 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 도전성 금속일 수 있다.
상기 글라스는, 예를 들어 규소(Si), 보론(B), 알루미늄(Al), 전이금속, 알칼리 금속, 알칼리 토금속, 이들의 산화물 질화물, 탄화물 및 탄산염으로 이루어진 군으로부터 선택된 하나 이상일 수 있으나, 이에 제한되는 것은 아니다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법은 특별히 한정되지 않는다. 예를 들어 도전성 금속 및 반응성 글라스를 포함하는 도전성 페이스트에 세라믹 바디를 딥핑하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성하는 등 다양한 방법을 사용할 수 있으며, 이에 제한되는 것은 아니다.
본 발명은 또한 적층 세라믹 전자부품의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법은 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층된 세라믹 바디를 소성하는 단계; 및 상기 세라믹 바디의 제1 및 제2 내부 전극의 단부에 탄소를 입성장시키는 단계;를 포함할 수 있다. 상기 유전체층, 내부 전극 및 세라믹 바디에 관한 설명은 전술한 바와 동일하므로 생략하기로 한다.
본 발명의 일 예시에서, 세라믹 바디의 제1 및 제2 내부 전극의 단부에 탄소를 입성장시키는 단계는 상기 세라믹 바디를 열처리하는 단계일 수 있다. 탄화 수소 등을 열처리하면 수소가 제거되고 탄소를 결정화할 수 있다. 이 때, 열처리 온도를 약 700℃ 내지 1300℃ 정도로 높이면 결정질 분자 구조가 증가하여 탄소의 결정화도가 높아지게 된다. 본 발명에 따른 적층 세라믹 전자부품의 제조 방법은 세라믹 바디의 소성 이후, 상기 세라믹 바디를 재차 열처리하여 내부 전극의 도전성 금속에 부착되어 있는 탄소를 결정화할 수 있다.
본 발명의 일 실시예에서, 탄소를 입성장시키는 단계는 700℃ 내지 1300℃ 범위의 온도 내에서 수행될 수 있다. 상기 온도는 탄소를 결정화도를 높일 수 있는 범위이면 특별히 제한되는 것은 아니며, 유전체층 및/또는 내부 전극에 포함되는 성분 등에 따라 적절히 조절이 가능하다.
본 발명의 일 실시형태에서, 탄소를 입성장시키는 단계는 탄소수 1 내지 16의 탄화수소 화합물 및 수소 분위기 하에서 수행될 수 있다. 상기 탄화수소 화합물은 본 발명에 따른 제1 및 제2 돌출부를 일정 크기 이상 형성하도록 하기 위한 성분으로, 탄소수가 1 내지 16인 선형, 분지형 및/또는 고리형 탄화수소 화합물을 의미할 수 있다. 또한, 상기 수소는 내부 전극의 도전성 금속에 부착되어 있는 산화된 탄소를 환원시키기 위한 것으로, 환원된 탄소가 결정을 형성하도록 할 수 있다.
본 발명의 다른 실시형태에서, 탄소를 입성장시키는 단계는 아르곤 분위기 하에서 수행될 수 있다. 아르곤은 대표적인 불활성 기체로 캐리어 가스로 기능할 수 있으며, 고온에서 탄소 결정이 산화 및 분해되는 것을 방지하고 탄화 수소 등의 탄소 공급원의 분해를 돕는 역할을 수행할 수 있다.
본 발명의 일 예시에서, 탄소를 입성장시키는 단계는 탄소 원자를 3층 이상 입성장시키는 단계일 수 있다. 상기 탄소 원자의 적층 층수는 2700cm-1 부근에서 형성되는 2D 피크로부터 측정할 수 있으며 라만 분광법으로 계산할 수 있다. 본 발명에 따른 적층 세라믹 전자부품의 제조 방법은 제1 및 제2 내부 전극(121, 122)의 단부에 형성되는 제1 및 제2 돌출부(141, 142)가 탄소 원자가 3층 이상 입성장함으로써 산화방지막으로 기능할 수 있는 충분한 두께를 확보할 수 있다. 반면 상기 탄소 원자가 3층 미만으로 형성될 경우 산소 분자 및/또는 물 분자의 침투를 억제할 수 없어 신뢰성 향상 효과를 기대하기 어려울 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제조 방법은 탄소를 입성장시키는 단계 이후 20℃/min 미만의 속도로 강온하는 단계를 추가로 포함할 수 있다. 전술한 열처리를 통해 결정성을 회복한 탄소는 강온 속도에 따라 결정의 크기가 변하거나, 적층 층수가 달라질 수 있다. 본 발명에 따른 적층 세라믹 전자부품의 제조 방법은 열처리 이후 20℃/min 미만의 속도로 강온함으로써 탄소 원자의 적층 수를 적절한 범위로 조절할 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
하기 샘플은 3225 사이즈에 해당하는 세라믹 바디를 베럴 연마한 상태의 칩을 사용하였다. 각 샘플 들을 4.0 x 4.0cm 크기의 산화 알루미늄 기판에 두고 전기로 내부의 석영관에 투입하였다. 이 후 하기 표 1의 조건에 따라 열처리를 수행하였다.
| 샘플 | 온도(℃) | 사용 기체 | 강온속도 | 압력 | ||
| CH 4 | H 2 | Ar | ||||
| 1 | 700 | 1 s.c.c.m | 200 s.c.c.m | - | 20℃/min | 4 x 10-1 torr |
| 2 | 800 | 5 s.c.c.m | 200 s.c.c.m | - | 20℃/min | 4 x 10-1 torr |
| 3 | 900 | 10 s.c.c.m | 200 s.c.c.m | - | 20℃/min | 4 x 10-1 torr |
| 4 | 1000 | 10 s.c.c.m | 200 s.c.c.m | - | 50℃/min | 4 x 10-1 torr |
| 5 | 1050 | 10 s.c.c.m | 200 s.c.c.m | - | 30℃/min | 4 x 10-1 torr |
| 6 | 1050 | 10 s.c.c.m | 200 s.c.c.m | - | 10℃/min | 4 x 10-1 torr |
| 7 | 1050 | 10 s.c.c.m | 200 s.c.c.m | - | 5℃/min | 4 x 10-1 torr |
| 8 | 1050 | 10 s.c.c.m | 200 s.c.c.m | 1000 s.c.c.m | 5℃/min | 7 x 103 torr |
| 샘플 | 특성 | 탄소 층수 | 장기신뢰성 (8585 test) | ||
| ESR | Capacitance | DF | O : OK | ||
| X : NG | |||||
| 1 | 8.4 mΩ | 9.8 uF | 0.028009 | 1 | X |
| 2 | 8.3 mΩ | 9.8 uF | 0.03143 | 1 | X |
| 3 | 8.7 mΩ | 9.7 uF | 0.032275 | 1 | X |
| 4 | 7.9 mΩ | 9.9 uF | 0.032109 | 1 | X |
| 5 | 7.8 mΩ | 9.7 uF | 0.031325 | 2 | X |
| 6 | 7.6 mΩ | 9.6 uF | 0.028587 | 3 | O |
| 7 | 7.3 mΩ | 9.7 uF | 0.031529 | 6 | O |
| 8 | 6.9 mΩ | 9.7 uF | 0.03137 | 7 | O |
상기 표 2는 표 1의 조건으로 열처리한 후 샘플에 대한 특성을 나타낸 것이다. 표 2에서 탄소 층수는 라만 스펙트럼의 2D 피크를 일본 HORIBA(주) 사 제 라만 분광기 LabRam HR-800를 이용하여 계산하였다. 또한, 장기 신뢰성은 85℃ 85%RH 에서, 1.5 VR의 전압을 인가하였을 때, 불량이 발생하는지 여부를 조사하였다.
상기 표 2를 참조하면, 열처리 이후 20℃/min 미만의 강온 속도로 강온하는 경우 적층된 탄소의 층수가 3 개층 이상이 되는 것을 확인할 수 있으며, 내부 전극의 단부에 탄소 층수가 3 층 이상인 경우에 우수한 장기신뢰성을 나타내는 것을 확인할 수 있다.
도 8은 열처리를 수행하지 않은 연마칩에 대한 라만 스펙트럼이고, 도 9는 결정성 탄소 성장 조건에서 열처리 이후의 연마칩에 대한 라만 스펙트럼이다. 도 8 및 도 9를 참조하면, 열처리를 수행한 칩은 G 피크가 회복된 것을 확인할 수 있으며, 결함에 해당하는 D 피크의 반치폭이 감소한 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
141, 142: 돌출부
c1, c2: 커버부
m1, m2: 마진부
110: 세라믹 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
141, 142: 돌출부
c1, c2: 커버부
m1, m2: 마진부
Claims (12)
- 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디; 및
상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며
상기 제1 및 제2 내부 전극은 상기 세라믹 바디의 제5 면 및 제6 면으로 각각 노출되고,
상기 세라믹 바디의 제5 면 및 제6 면으로 노출되는 상기 제1 및 제2 내부 전극의 단부에 각각 탄소 화합물을 포함하는 제1 및 제2 돌출부가 배치되며,
상기 제1 및 제2 돌출부는 라만 스펙트럼에 있어서 G 피크와 구별되는 D 피크가 형성되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 돌출부는 결정성 탄소를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 및 제2 돌출부는 라만 스펙트럼에 있어서 G 피크의 반치폭(FWHM, Full Width at Half Maximum)이 50cm－1 내지 80cm－1의 범위 내인 적층 세라믹 전자부품.
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 돌출부의 길이는 0.7 nm 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 탄소 화합물은 제1 그레인을 포함하고,
상기 제1 및 제2 내부 전극은 제2 그레인을 가지는 도전성 금속을 포함하며,
상기 제2 그레인의 입경(D50E)에 대한 제1 그레인의 입경(D50C)의 비율(D50C/D50E)은 0.7 내지 1.3의 범위 내인 적층 세라믹 전자부품.
- 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하고, 유전체층 및 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극이 제3 방향으로 적층되도록 배치되는 용량 형성부를 포함하는 세라믹 바디를 소성하는 단계; 및
상기 세라믹 바디의 제5 면 상에 배치되는 제1 내부 전극의 단부 및 제6 면 상에 배치되는 제2 내부 전극의 단부에 탄소를 입성장시키는 단계를 포함하는 제1항의 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 탄소를 입성장시키는 단계는 700℃ 내지 1300℃ 범위 내의 온도에서 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 탄소를 입성장시키는 단계는 탄소수 1 내지 16의 탄화수소 화합물 및 수소 분위기 하에서 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 탄소를 입성장시키는 단계는 아르곤 분위기 하에서 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 탄소를 입성장시키는 단계는 탄소 원자를 3층 이상 입성장시키는 단계인 적층 세라믹 전자부품의 제조 방법.
- 제7항에 있어서,
상기 탄소를 입성장시키는 단계 이후 20℃/min 미만의 속도로 강온하는 단계를 추가로 포함하는 적층 세라믹 전자부품의 제조 방법.
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