KR102274716B1 - Contact of semiconductor device and contact formation method of semiconductor device - Google Patents
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Abstract
열처리를 가하기 전 니켈과 인듐갈륨아세나이드 층 사이에 툴륨 층을 삽입한 뒤, 열처리를 가하여 반도체 소자의 합금 콘택을 형성함으로써 접촉저항을 감소시킬 수 있다. The contact resistance can be reduced by inserting a thulium layer between the nickel and indium gallium arsenide layers before applying the heat treatment, and then applying heat treatment to form an alloy contact of the semiconductor device.
Description
본 발명은 반도체 소자의 콘택 및 반도체 소자의 콘택 형성 방법에 관한 것이다. The present invention relates to a contact in a semiconductor device and a method for forming a contact in a semiconductor device.
반도체 소자의 고집적화가 진행됨에 따라 전통적인 반도체 공정 즉, 실리콘을 이용한 반도체 공정은 소형화의 한계에 다다르고 있다. 이런 한계를 넘기 위하여 여러 가지 물질을 이용하여 기존의 실리콘 기판을 대체하는 연구가 진행되고 있다.As semiconductor devices become highly integrated, a traditional semiconductor process, that is, a semiconductor process using silicon, is approaching the limit of miniaturization. In order to overcome this limitation, research is being conducted to replace the existing silicon substrate using various materials.
기판을 이용하여 제작되는 반도체 소자의 전극에는 일반적으로 단일금속 또는 합금이 적층된다. 적층된 금속 층은 반도체 소자의 전극을 외부 전원과 전기적으로 연결 시켜주는 역할을 하므로 “콘택(contact)”이라고 불린다.In general, a single metal or an alloy is laminated on an electrode of a semiconductor device manufactured using a substrate. The stacked metal layer is called “contact” because it serves to electrically connect the electrode of the semiconductor device to an external power source.
이때, 콘택에서의 저항이 높으면 반도체 소자의 반응이 느려져 성능이 저하된다. 따라서, 반도체 소자가 고성능을 실현하기 위해서는 접촉저항을 보다 낮추는 것이 필요하다.In this case, if the resistance at the contact is high, the reaction of the semiconductor device is slowed, and thus the performance is deteriorated. Therefore, in order for the semiconductor device to realize high performance, it is necessary to further lower the contact resistance.
본 발명이 해결하고자 하는 과제는 반도체 소자의 콘택의 접촉저항을 감소시키고자 한다.An object of the present invention is to reduce the contact resistance of a contact of a semiconductor device.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above. Other technical problems not mentioned will be clearly understood by those of ordinary skill in the art to which the present invention belongs from the following description.
반도체 소자의 콘택 형성 방법이 개시된다.A method of forming a contact in a semiconductor device is disclosed.
반도체 소자의 콘택 형성 방법은 기판에 소스 및 드레인 영역과 게이트 전극을 형성하는 단계; 상기 소스 및 드레인 영역 상에 툴륨(Tm) 층을 적층시키는 단계; 상기 툴륨 층 상에 금속 층을 적층시키는 단계; 및 상기 툴륨 층과 상기 금속 층이 적층된 상기 기판을 열처리 하는 단계;를 포함할 수 있다. A method of forming a contact for a semiconductor device includes: forming source and drain regions and a gate electrode on a substrate; depositing a thulium (Tm) layer on the source and drain regions; depositing a metal layer on the thulium layer; and heat-treating the substrate on which the thulium layer and the metal layer are laminated.
일 실시 예에 따르면 상기 툴륨 층은 스퍼터링 방식 또는 전자빔 방식을 이용하여 적층 될 수 있다. According to an embodiment, the thulium layer may be deposited using a sputtering method or an electron beam method.
일 실시 예에 따르면 상기 열처리하는 단계는, 350°C의 조건 하에서 30초 동안 처리될 수 있다. According to an embodiment, the heat treatment may be performed for 30 seconds under a condition of 350 °C.
일 실시 예에 따르면 상기 툴륨 층 상에 금속 층을 적층시키는 단계;는 상기 툴륨 층 상에 니켈(Ni) 층을 적층시키는 단계; 및 상기 니켈 층 상에 타이타늄 나이트라이드(TiN) 층을 적층시키는 단계; 를 포함할 수 있다. According to an embodiment, depositing a metal layer on the thulium layer; depositing a nickel (Ni) layer on the thulium layer; and depositing a titanium nitride (TiN) layer on the nickel layer. may include.
일 실시 예에 따르면 상기 소스 및 드레인 영역 상에 툴륨(Tm) 층을 적층시키는 단계에서, 상기 툴륨 층은 1 내지 10nm의 두께로 적층될 수 있다. According to an embodiment, in the step of depositing a thulium (Tm) layer on the source and drain regions, the thulium layer may be stacked to a thickness of 1 to 10 nm.
일 실시 예에 따르면 상기 기판은 인듐갈륨아세나이드 기판일 수 있다. According to an embodiment, the substrate may be an indium gallium arsenide substrate.
본 발명의 다른 일 실시예에 따른 반도체 소자의 콘택 형성 방법이 개시된다.A method of forming a contact in a semiconductor device according to another embodiment of the present invention is disclosed.
반도체 소자의 콘택 형성 방법은 인듐갈륨아세나이드 층이 형성된 기판을 제공하고; 상기 인듐갈륨아세나이드 층 상에 툴륨 층을 형성하고; 상기 툴륨 층 상에 금속 층을 형성하고; 상기 툴륨 층과 상기 금속 층이 형성된 기판을 열처리함을 포함할 수 있다. A method for forming a contact in a semiconductor device includes providing a substrate on which an indium gallium arsenide layer is formed; forming a thulium layer on the indium gallium arsenide layer; forming a metal layer on the thulium layer; It may include heat-treating the substrate on which the thulium layer and the metal layer are formed.
일 실시 예에 따르면 상기 금속 층을 형성함은, 상기 툴륨층 상에 니켈층을 형성하고; 상기 니켈층상에 타이타늄 나이트라이드 층을 형성함을 포함할 수 있다. According to an embodiment, forming the metal layer may include forming a nickel layer on the thulium layer; It may include forming a titanium nitride layer on the nickel layer.
일 실시 예에 따르면 상기 인듐갈륨아세나이드 층이 형성된 기판을 제공함은, 실리콘 기판 상에 인듐갈륨아세나이드 층을 에피택시 성장하고; 상기 인듐갈륨아세나이드 층에 n-형 또는 p-형 불순물 이온을 주입함을 포함할 수 있다. According to an embodiment, providing the substrate on which the indium gallium arsenide layer is formed includes epitaxially growing an indium gallium arsenide layer on a silicon substrate; The method may include implanting n-type or p-type impurity ions into the indium gallium arsenide layer.
일 실시 예에 따르면 상기 툴륨층과 상기 금속층이 형성된 기판에 대한 상기 열처리는, 상기 툴륨층의 툴륨, 상기 금속층의 금속, 상기 인듐갈륨아세나이드 층의 인듐, 갈륨 및 아세나이드가 합금을 형성하도록 처리될 수 있다. According to an embodiment, the heat treatment for the substrate on which the thulium layer and the metal layer are formed is such that thulium of the thulium layer, the metal of the metal layer, and indium, gallium and arsenide of the indium gallium arsenide layer form an alloy can be
다른 일 실시 예에 따르면 반도체 소자의 콘택이 개시된다. According to another embodiment, a contact of a semiconductor device is disclosed.
상기 반도체 소자는 콘택 영역을 가지고, 상기 콘택 영역은 툴륨 및 금속을 포함할 수 있다. The semiconductor device may have a contact region, and the contact region may include thulium and a metal.
상기 금속은 니켈 및 타이타늄 나이트라이드일 수 있다. The metal may be nickel and titanium nitride.
상기 콘택 영역은 인듐갈륨아세나이드를 포함할 수 있다. The contact region may include indium gallium arsenide.
본 발명의 실시 예에 따른 반도체 소자의 콘택 형성 방법에 따르면 콘택의 접촉저항은 기존의 콘택의 접촉저항보다 월등하게 낮아지는 효과가 있다.According to the method of forming a contact of a semiconductor device according to an embodiment of the present invention, the contact resistance of the contact is significantly lower than the contact resistance of the conventional contact.
본 발명의 일 실시 예에 따르면, 추가 장비나 공정이 없이 본 발명의 콘택 형성 방법을 반도체 소자의 표준 프로세스로 활용할 수 있다. According to an embodiment of the present invention, the method for forming a contact of the present invention may be used as a standard process for a semiconductor device without additional equipment or process.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects described above. Effects not mentioned will be clearly understood by those of ordinary skill in the art to which the present invention pertains from this specification and the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택 형성 방법에서 소스, 드레인 및 게이트 전극을 형성하는 과정을 보여주는 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택 형성 방법에서 콘택을 제작하는 공정을 보여주는 단면도이다.
도 3은 본 발명의 일 실시 예에 따라 형성된 반도체 소자의 콘택의 토탈 저항과 기존의 방법에 따라 형성된 반도체 소자의 콘택의 토탈 저항을 비교한 그래프이다.
도 4는 기존의 방법에 따라 형성된 반도체 소자의 콘택과 본 발명의 일 실시 예에 따라 형성된 반도체 소자의 콘택의 상대 강도를 비교한 그래프이다. 1A to 1D are cross-sectional views illustrating a process of forming source, drain, and gate electrodes in a method for forming a contact of a semiconductor device according to an embodiment of the present invention.
2A to 2D are cross-sectional views illustrating a process of manufacturing a contact in a method for forming a contact of a semiconductor device according to an exemplary embodiment of the present invention.
3 is a graph comparing the total resistance of the contacts of the semiconductor device formed according to an embodiment of the present invention and the total resistance of the contacts of the semiconductor device formed according to the conventional method.
4 is a graph comparing the relative strength of a contact of a semiconductor device formed according to a conventional method and a contact of a semiconductor device formed according to an exemplary embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In describing each figure, like reference numerals have been used for like elements. In describing the present invention, if it is determined that a detailed description of a related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.Unless defined otherwise, all terms used herein, including technical and scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. does not
본 발명은 반도체 소자의 콘택 및 반도체 소자의 콘택 형성 방법에 관한 발명이다. 보다 상세하게는, 본 발명은 툴륨(Tm)을 적층하고 열처리를 하여 반도체 소자의 콘택을 형성함으로써 콘택의 접촉저항을 감소하는 방법에 관한 것이다.The present invention relates to a contact of a semiconductor device and a method for forming a contact of a semiconductor device. More particularly, the present invention relates to a method of reducing contact resistance of a contact by forming a contact of a semiconductor device by laminating thulium (Tm) and performing heat treatment.
이하에서는 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 콘택 형성 방법에 대하여 상세히 설명하기로 한다. Hereinafter, a method for forming a contact of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 반도체 소자의 콘택 형성 방법에서 소스, 드레인 및 게이트 전극을 형성하는 과정을 보여주는 단면도이다.1A to 1D are cross-sectional views illustrating a process of forming source, drain, and gate electrodes in a method for forming a contact of a semiconductor device according to an embodiment of the present invention.
도 1에 따른 반도체 소자는 모스펫인 경우를 예시한다. 그러나 본 발명에 따른 반도체 소자는 모스펫에 한정되지 아니하며 반도체 소자는 트랜지스터, 사이리스터 등일 수 있다. The semiconductor device according to FIG. 1 exemplifies a case of a MOSFET. However, the semiconductor device according to the present invention is not limited to a MOSFET, and the semiconductor device may be a transistor, a thyristor, or the like.
도 1a 및 도 1b에 도시된 바와 같이, 먼저, 기판(110)에 게이트 절연막(121)을 적층시킨다. 여기서, 기판(110)은 실리콘 기판에 인듐갈륨아세나이드(InGaAs)층이 에피택셜 성장(epitaxial growth)되어 얻어진 것이다. 기판(110)은 인듐갈륨아세나이드(InGaAs)로 구성될 수 있다.1A and 1B , first, a
InGaAs는 III-V 화합물에 속하는 물질로써, 실리콘(Si)과 비교하여 높은 전자 이동도를 갖고 있는 장점이 있다. InGaAs is a material belonging to the III-V compound, and has the advantage of having high electron mobility compared to silicon (Si).
본 발명에서는 InGaAs 를 기판(110)으로 사용하는 일 실시예가 개시된다.In the present invention, an embodiment using InGaAs as the
기존에는 실리콘 기판을 이용하여 반도체 소자를 제작하여 왔으나, 반도체 소자의 고집적화의 지속적인 발전에 따라 소형화의 한계에 이르렀다. 이와 같은 한계를 넘기 위해서는 기존의 실리콘 보다 모빌리티(mobility)가 높은 물질을 선택하여 반도체 소자를 제작하여야 한다. 인듐갈륨아세나이드는 최근에 유망한 하이(high) 모빌리티(mobility) 반도체 물질로 각광 받고 있는 III-V 화합물의 일 예시이다. 인듐갈륨아세나이드는 실리콘 보다 가격이 비싸므로 소량으로 사용되는 것이 향후 양산에 적합하다. 또한, 기존에 사용되어 왔던 실리콘 기반 반도체 공정의 장비로도 제작할 수 있게 하기 위하여 인듐갈륨아세나이드를 실리콘 기판에 에피택셜 성장시켜 모스펫의 기판으로 사용하는 것이 바람직하다.In the past, semiconductor devices have been manufactured using silicon substrates, but with the continuous development of high integration of semiconductor devices, miniaturization has reached the limit. In order to overcome this limitation, a semiconductor device must be manufactured by selecting a material having higher mobility than conventional silicon. Indium gallium arsenide is an example of a III-V compound that has recently been spotlighted as a promising high-mobility semiconductor material. Since indium gallium arsenide is more expensive than silicon, it is suitable for mass production in the future if used in small amounts. In addition, it is preferable to epitaxially grow indium gallium arsenide on a silicon substrate and use it as a substrate for a MOSFET in order to be able to fabricate it with equipment of a silicon-based semiconductor process that has been used in the past.
본 발명의 실시 예에 따른 기판(110)은 인듐갈륨아세나이드 층이 150나노미터로 적층된 것을 사용할 수 있다.As the
한편, 게이트 절연막(121)은 유전율이 높은 물질, 예를 들어 금속의 산화물인 알루미늄 옥사이드(Al2O3) 등을 ALD(atomic layer deposition) 방식으로 적층할 수 있다. Meanwhile, the
게이트 절연막(121) 층 상에 적층 되는 게이트 전극막(122)은 금속으로 형성될 수 있다. 일 예를 들어 게이트 전극막에는 알루미늄 또는 타이타늄 등을 증착하여 형성될 수 있다.The
도 1b에 도시된 바와 같이, 기판(110)의 전체에 게이트 절연막(121)과 게이트 전극막(122)이 적층되어 게이트 전극(120)이 형성된다.As shown in FIG. 1B , a
이어서, 도 1c에 도시된 바와 같이, 게이트 전극(120)이 적층된 기판(110)에는 마스크를 이용한 리소그래피(lithography) 공정을 통하여 소스(131) 및 드레인(132)을 형성시킬 영역을 마련한다. 구체적으로, 소스(131) 및 드레인(132)이 형성될 기판(110)의 일부 구역(A, B)의 게이트 전극(120)을 제거시키는 방식을 취한다.Subsequently, as shown in FIG. 1C , regions in which the
여기서, 일부 게이트 전극(120)을 제거하는 방식은 건식 에칭(Dry etching) 또는 습식 에칭(Wet ethching)으로 실현 될 수 있다.Here, a method of removing some of the
에칭(etching) 공정에 의하여 게이트 전극(120)이 부분적으로 제거되면 기판(110)의 일부분(A, B)이 노출된다.When the
이렇게 노출된 부분(A, B)에 이온(ion)을 주입하여 n-type 캐리어(carrier)를 제공한다. 즉, 도 1d에 도시한 바와 같이, 소스(131) 및 드레인(132)에 마스크를 이용하여 노출된 InGaAs 기판의 영역(A, B)에 실리콘을 임플란테이션(implantation)하여 n-type 캐리어(carrier)를 제공한다.An n-type carrier is provided by implanting ions into the exposed portions A and B. That is, as shown in FIG. 1D , silicon is implanted into the regions A and B of the InGaAs substrate exposed using a mask on the
이하에서는 소스(131), 드레인(132) 영역에 콘택을 형성하는 과정에 대하여 설명한다.Hereinafter, a process of forming contacts in the
기판(110)에 형성된 소스(131) 및 드레인(132)에 외부로부터 공급되는 전원을 인가시키기 위해서 소스(131) 및 드레인(132) 상에 콘택이 형성되는 것이 필요하다. 여기서, 콘택은 단일 금속 또는 합금을 적층하여 형성될 수 있다. In order to apply power supplied from the outside to the
상기 설명한 콘택은 크게 두 가지 방법으로 형성된다.The contact described above is largely formed in two ways.
구체적으로, 소스(131) 및 드레인(132) 상에 순수한 단일 금속을 증착하고 열처리를 하여 콘택을 형성하거나, 소스(131) 및 드레인(132) 상에 금속과 다른 종류의 원소를 증착시켜 콘택을 형성할 수 있다. 전자의 예시는 니켈 또는 타이타늄(Ti)을 적층하고 열처리를 거쳐 콘택이 얻어질 수 있다. 후자의 예시는 탄탈륨 나이트라이드(TaN), 타이타늄 나이트라이드(TiN) 등 질화물을 증착하여 콘택이 얻어질 수 있다.Specifically, a contact is formed by depositing a single pure metal on the
상기 질화물 콘택은 마스크가 있어야 콘택이 필요한 소스(131) 및 드레인(132) 영역에만 선택적으로 콘택을 형성시킬 수 있다. 이에 반하여 상기 설명한 단일 금속의 콘택은 마스크가 없어도 셀프 얼라인(self-align) 방식으로 형성될 수 있다.The nitride contact may be selectively formed only in the
니켈(Nickel), 타이타늄(Titanium)으로 형성된 금속-인듐갈륨아세나이드 합금 콘택은 질화물로 형성된 콘택이 가질 수 없는 장점을 가지고 있지만 접촉저항의 값이 충분히 낮은 것은 아니다. 본 발명의 실시 예에 따른 반도체 소자의 콘택 형성 방법은 이런 문제를 해결한다.A metal-indium gallium arsenide alloy contact formed of nickel or titanium has an advantage that a contact formed of nitride cannot have, but the contact resistance is not sufficiently low. The method of forming a contact of a semiconductor device according to an embodiment of the present invention solves this problem.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 콘택 형성 방법에서 툴륨 층을 포함하는 콘택을 제작하는 공정 순서를 보여주는 단면도이다.2A to 2D are cross-sectional views illustrating a process sequence of manufacturing a contact including a thulium layer in a method for forming a contact of a semiconductor device according to an exemplary embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 인듐갈륨아세나이드 기판(110)에 형성된 소스(131)와 드레인(132) 영역에 각각 툴륨 층(141)을 적층한다.First, as shown in FIG. 2A , a
이어서, 도 2b에 도시된 바와 같이, 툴륨 층(141) 위에 니켈(Nickel) 층(142)이 적층된다.Subsequently, as shown in FIG. 2B , a
이어서, 도 2c에 도시된 바와 같이 니켈(Nickel) 층(142) 위에 타이타늄 나이트라이드(TiN)(143) 층이 적층된다. Then, as shown in FIG. 2C , a titanium nitride (TiN) 143 layer is stacked on the
툴륨 층(141)과 니켈 층(142), 타이타늄 나이트라이드(TiN)(143) 층의 적층은 RF(radio frequency) 스퍼터링(sputtering), 물리적 기상 증착법(PVD) 또는 전자빔(e-beam) 등의 공정으로 실현될 수 있다. 본 실시 예에서는 RF(radio frequency) 스퍼터링(sputtering) 공정을 이용하여 툴륨 층(141)과 니켈 층(142), 타이타늄 나이트라이드(TiN)(143)를 적층시킨다.The stacking of the
스퍼터링 (sputtering) 공정의 일 예시에 따르면, 불활성가스(아르곤(Ar)) 분위기에서 툴륨층이 1-10nm의 두께로 먼저 적층된 후, 그 위에 니켈층 및 타이타늄 나이트라이드(TiN)(143)을 10 - 40nm의 두께로 적층시킬 수 있다.According to an example of the sputtering process, a thulium layer is first laminated to a thickness of 1-10 nm in an inert gas (argon (Ar)) atmosphere, and then a nickel layer and titanium nitride (TiN) 143 are deposited thereon. It can be laminated to a thickness of 10 - 40 nm.
그 다음, 도 2d에 도시된 바와 같이, 툴륨 층(141)과 니켈 층(142), 타이타늄 나이트라이드(TiN)(143) 층이 적층된 기판(110)에 대해 열처리를 실시한다. 열처리는 350도의 온도로 약 30초 간 인가될 수 있다. Next, as shown in FIG. 2D , a heat treatment is performed on the
이렇게 열처리를 하게 되면, 툴륨 층(141)과 니켈 층(142), 타이타늄 나이트라이드(TiN)(143) 층 및 기판(110)을 구성하는 인듐갈륨아세나이드 층이 서로 반응을 하여 소스(131)와 드레인(132) 상에 툴륨-니켈-타이타늄 나이트라이드- 인듐갈륨아세나이드 합금(151)이 형성되어 반도체 소자의 콘택이 형성된다.When this heat treatment is performed, the
본 발명의 실시 예에 따라 형성된 반도체 소자에서의 콘택의 저항 감소여부는 전류 값의 감소여부로부터 판단할 수 있다. 그러므로 본 발명의 실시 예에 따라 형성된 반도체 소자에서의 콘택의 저항 값의 감소여부는 콘택의 전류 값을 이용하여 판단할 수 있다.Whether the resistance of the contact in the semiconductor device formed according to the embodiment of the present invention is reduced may be determined from the decrease in the current value. Therefore, whether the resistance value of the contact in the semiconductor device formed according to the embodiment of the present invention is reduced may be determined using the current value of the contact.
도 3은 본 발명의 일 실시 예에 따라 형성된 반도체 소자에서의 콘택의 토탈 저항과 기존의 방법에 따라 형성된 반도체 소자에서의 콘택의 토탈 저항을 비교한 그래프이다. 3 is a graph comparing the total resistance of contacts in a semiconductor device formed according to an embodiment of the present invention and the total resistance of a contact in a semiconductor device formed according to a conventional method.
도 3은 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금과, 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금으로 이루어진 콘택의 토탈 저항을 측정하여 얻어진 그래프이다. 이 그래프를 기반으로 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 및 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금의 접촉저항을 각각 계산하여 툴륨을 이용한 콘택의 저항의 감소 정도를 확인할 수 있다.3 is a graph obtained by measuring the total resistance of a contact made of a thulium-nickel-titanium nitride-indium gallium arsenide alloy and a nickel-titanium nitride-indium gallium arsenide alloy. Based on this graph, the contact resistance of the thulium-nickel-titanium nitride-indium gallium arsenide alloy and the nickel-titanium nitride-indium gallium arsenide alloy can be calculated, respectively, and the degree of decrease in the resistance of the contact using thulium can be confirmed. .
기존의 일 실시예에 따라 InGaAs를 이용하여 n형 모스펫을 형성하는 경우를 가정한다. 이 때, 소스 및 드레인으로 사용되는 n 타입의 InGaAs 의 기생직렬저항을 감소시키기 위해 열처리를 통하여 Ni-InGaAs(니켈-인듐갈륨아세나이드) 합금을 형성시킨다. 기존의 경우, Ni-InGaAs 합금과 n 타입의 InGaAs 간의 접촉저항은 높은 편으로 나타나는 경향이 있었다. 접촉저항이란 금속(Metal)과 규화물(Silicide)가 접합되었을 때 물질차이로 발생하는 저항과 규화물과 소스 및 드레인이 접합하는 면에서 생기는 저항으로 다른 물질과 다른 물질이 접합 되었을 때 생기는 저항을 의미한다.It is assumed that an n-type MOSFET is formed using InGaAs according to an existing embodiment. At this time, a Ni-InGaAs (nickel-indium gallium arsenide) alloy is formed through heat treatment to reduce the parasitic series resistance of n-type InGaAs used as the source and drain. In the conventional case, the contact resistance between the Ni-InGaAs alloy and the n-type InGaAs tends to be high. Contact resistance refers to the resistance that occurs when a metal and a silicide are bonded to each other due to the difference in materials and the resistance that occurs when the silicide and the source and drain are bonded. .
도 3에 도시된 그래프로부터 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 또는 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금으로 이루어진 콘택의 토탈 저항(total resistance)의 기울기 값을 계산한다. 얻어진 기울기 값을 서큘러 트랜스미션 라인 모델(Circular Transmission Line Model)에 적용하여 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 또는 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금을 이용하여 얻어진 콘택의 접촉저항(Specific Contact Resistivity)을 계산한다. A slope value of the total resistance of a contact made of a thulium-nickel-titanium nitride-indium gallium arsenide alloy or a nickel-titanium nitride-indium gallium arsenide alloy is calculated from the graph shown in FIG. 3 . Contact resistance of a contact obtained using a thulium-nickel-titanium nitride-indium gallium arsenide alloy or a nickel-titanium nitride-indium gallium arsenide alloy by applying the obtained slope value to the Circular Transmission Line Model (Specific Contact Resistivity) is calculated.
이를 이용하여 계산한 결과를 나타내면 아래의 표와 같이 나타낼 수 있다. The result calculated using this can be expressed as shown in the table below.
[CTLM 패턴을 통하여 실제로 접촉저항을 추출한 결과 실험 데이터]상기 표 1은 CTLM 패턴에서 툴륨 층의 두께에 따른 쇼트키 접촉(Schottky contact)의 접촉저항 추출 결과를 나타내는 표이다. [Experimental data as a result of actually extracting the contact resistance through the CTLM pattern] Table 1 is a table showing the contact resistance extraction results of the Schottky contact according to the thickness of the thulium layer in the CTLM pattern.
계산한 결과, 툴륨이 적층되지 않은 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금을 이용한 콘택의 접촉저항은 2.11x10-6Ωcm2이고, 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금을 이용한 콘택의 접촉저항은 1.65x10-8Ωcm2이다. As a result of the calculation, the contact resistance of the contact using the nickel-titanium nitride-indium gallium arsenide alloy without thulium was 2.11x10 -6 Ωcm2, and the contact using the thulium-nickel-titanium nitride-indium gallium arsenide alloy was The contact resistance of is 1.65x10 -8 Ωcm2.
본 발명에 따른 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 콘택의 접촉저항은 니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 콘택에 비해 현저히 낮음을 확인할 수 있다. It can be seen that the contact resistance of the thulium-nickel-titanium nitride-indium gallium arsenide alloy contact according to the present invention is significantly lower than that of the nickel-titanium nitride-indium gallium arsenide alloy contact.
도 4는 기존의 방법에 따라 형성된 반도체 소자의 콘택과 본 발명의 일 실시 예에 따라 형성된 반도체 소자의 콘택의 상대 강도를 비교한 그래프이다. 4 is a graph comparing the relative strength of a contact of a semiconductor device formed according to a conventional method and a contact of a semiconductor device formed according to an exemplary embodiment of the present invention.
본 발명에서는 열처리를 통해서 툴륨이 니켈-인듐갈륨아세나이드와 인듐갈륨아세나이드 분포에 변화를 일으키게 되어, XRD 피크(peak) 중 특정 피크가 검출되지 않는 단계에 대한 내용이 개시된다. 니켈-인듐갈륨아세나이드와 n형 인듐갈륨아세나이드의 계면이 툴륨에 의해 계면의 원소 결합이 변하여 접촉저항이 감소된다.In the present invention, through heat treatment, thulium causes a change in the distribution of nickel-indium gallium arsenide and indium gallium arsenide, and the content of a step in which a specific peak is not detected among XRD peaks is disclosed. At the interface of nickel-indium gallium arsenide and n-type indium gallium arsenide, the elemental bond of the interface is changed by thulium, and the contact resistance is reduced.
도 4에 따른 그래프는 샘플을 제작한 뒤에 RTA(Rapid thermal annealing)를 진행한 뒤 결정 구조에 대한 정보를 제공한 도면이다. 도 4에 따르면 각각의 피크로부터 니켈-인듐갈륨아세나이드와 n형 인듐갈륨아세나이드가 감지되었음을 나타낸다.The graph according to FIG. 4 is a view in which information on a crystal structure is provided after rapid thermal annealing (RTA) is performed after preparing a sample. According to FIG. 4, nickel-indium gallium arsenide and n-type indium gallium arsenide were detected from each peak.
본 발명에 따르면, RTA 공정 후 니켈-인듐갈륨아세나이드의 계면 근처에서 툴륨으로 인하여 도핑 농도의 증가를 촉진하는 새로운 유형의 메탈 얼로이(Metal alloy)가 형성된다. 이는 니켈이 기판으로 확산되는 속도를 낮춰주고, 니켈 층이 분리되는 것을 막아주며, 이는 니켈-인듐갈륨아세나이드의 형성이 표면에 가깝게 형성되도록 만들어준다. 또한 툴륨은 니켈-인듐갈륨아세나이드에서 각각 새로운 형태의 합금을 형성시켜, 금속 접합의 접촉저항이 감소될 수 있도록 할 수 있다. According to the present invention, after the RTA process, a new type of metal alloy is formed that promotes an increase in doping concentration due to thulium near the interface of nickel-indium gallium arsenide. This slows the diffusion of nickel into the substrate and prevents the nickel layer from separating, which causes the formation of nickel-indium gallium arsenide to form closer to the surface. In addition, thulium can form a new type of alloy in nickel-indium gallium arsenide, respectively, so that the contact resistance of the metal junction can be reduced.
한편, 상기 설명한 반도체 소자에서의 콘택 형성 시의 열처리는 급속열처리로 250℃ - 350℃의 범위 내에서 10초 내지 150초 동안 진행하는 것이 바람직하다. 250℃ - 350℃로 선택한 이유는 니켈과 인듐갈륨아세나이드가 합금을 형성할 수 있는 온도 범위가 250℃ - 350℃이기 때문이다. On the other hand, the heat treatment at the time of forming the contact in the above-described semiconductor device is a rapid heat treatment, it is preferable to proceed for 10 seconds to 150 seconds within the range of 250 °C - 350 °C. The reason for choosing 250℃ - 350℃ is that the temperature range at which nickel and indium gallium arsenide can form an alloy is 250℃ - 350℃.
상기한 본 발명에 실시 예에 따른 반도체 소자의 콘택 구조는 n-mos를 일 실시 예로 하고 있지만, p-mos에도 적용 될 수 있다.Although the contact structure of the semiconductor device according to the embodiment of the present invention described above uses n-mos as an example, it may also be applied to p-mos.
본 발명에 따르면, 인듐갈륨아세나이드의 적층 구조의 기판에 툴륨, 니켈, 타이타늄 나이트라이드를 차례로 증착한 뒤, RTA를 통해 열처리 시켜 니켈-인듐갈륨아세나이드를 형성할 수 있다. 이 니켈-인듐갈륨아세나이드의 형성 과정에서 툴륨이 니켈-인듐갈륨아세나이드와 n형 인듐갈륨아세나이드 사이에서 반응하여 접촉저항이 감소된 효과를 얻을 수 있다.According to the present invention, thulium, nickel, and titanium nitride are sequentially deposited on a substrate having a stacked structure of indium gallium arsenide, and then heat-treated through RTA to form nickel-indium gallium arsenide. In the process of forming this nickel-indium gallium arsenide, thulium reacts between nickel-indium gallium arsenide and n-type indium gallium arsenide, thereby reducing contact resistance.
본 발명의 다른 일 실시 예에 따르면 기판은 InP 또는 InAlAs일 수도 있다. According to another embodiment of the present invention, the substrate may be InP or InAlAs.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiment of the present invention described above is not implemented only through the apparatus and method, and may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium in which the program is recorded. The implementation can be easily implemented by those skilled in the art to which the present invention pertains from the description of the above-described embodiments.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improved forms of the present invention are also provided by those skilled in the art using the basic concept of the present invention as defined in the following claims. is within the scope of the right.
110 : 기판
120 : 게이트 전극
121 : 게이트 절연층
122: 게이트 금속층
131 : 소스
132 : 드레인
141 : 툴륨(Tm)
142 : 니켈(Ni)
143 : 타이타늄 나이트라이드(TiN)
151 : 툴륨-니켈-타이타늄 나이트라이드-인듐갈륨아세나이드 합금 110: substrate
120: gate electrode
121: gate insulating layer
122: gate metal layer
131: source
132: drain
141: thulium (Tm)
142: nickel (Ni)
143: titanium nitride (TiN)
151: thulium-nickel-titanium nitride-indium gallium arsenide alloy
Claims (13)
상기 소스 및 드레인 영역 상에 툴륨(Tm) 층을 적층시키는 단계;
상기 툴륨 층 상에 금속 층을 적층시키는 단계; 및
상기 툴륨 층과 상기 금속 층이 적층된 상기 기판을 열처리 하는 단계;를 포함하고,
상기 툴륨 층 상에 금속 층을 적층시키는 단계;는
상기 툴륨 층 상에 니켈(Ni) 층을 적층시키는 단계; 및
상기 니켈 층 상에 타이타늄 나이트라이드(TiN) 층을 적층시키는 단계; 를 포함하는 반도체 소자의 콘택 형성 방법.
forming source and drain regions and a gate electrode on a substrate;
depositing a thulium (Tm) layer on the source and drain regions;
depositing a metal layer on the thulium layer; and
Including; heat-treating the substrate on which the thulium layer and the metal layer are laminated;
depositing a metal layer on the thulium layer;
depositing a nickel (Ni) layer on the thulium layer; and
depositing a titanium nitride (TiN) layer on the nickel layer; A method of forming a contact of a semiconductor device comprising a.
상기 툴륨 층은 스퍼터링 방식 또는 전자빔 방식을 이용하여 적층되는 반도체 소자의 콘택 형성 방법.
According to claim 1,
The method of forming a contact of a semiconductor device in which the thulium layer is stacked using a sputtering method or an electron beam method.
상기 열처리하는 단계는, 250°C 내지 350°C의 조건 하에서 30초 동안 처리되는 반도체 소자의 콘택 형성 방법.
According to claim 1,
The heat treatment is a method of forming a contact of a semiconductor device that is processed for 30 seconds under a condition of 250 °C to 350 °C.
상기 소스 및 드레인 영역 상에 툴륨(Tm) 층을 적층시키는 단계에서,
상기 툴륨 층은 1 내지 10nm의 두께로 적층되는 반도체 소자의 콘택 형성 방법.
According to claim 1,
depositing a thulium (Tm) layer on the source and drain regions,
The method of forming a contact of a semiconductor device in which the thulium layer is stacked to a thickness of 1 to 10 nm.
상기 기판은 인듐갈륨아세나이드 기판인 반도체 소자의 콘택 형성 방법.
According to claim 1,
The substrate is an indium gallium arsenide substrate, a method of forming a contact of a semiconductor device.
인듐갈륨아세나이드층이 형성된 기판을 제공하고;
상기 인듐갈륨아세나이드층 상에 툴륨층을 형성하고;
상기 툴륨층 상에 금속층을 형성하고;
상기 툴륨층과 상기 금속층이 형성된 기판을 열처리함을 포함하며,
상기 금속층을 형성함은,
상기 툴륨층 상에 니켈층을 형성하고;
상기 니켈층상에 타이타늄 나이트라이드층을 형성함을 포함하는 반도체 소자의 콘택 형성 방법.
A method for forming a contact in a semiconductor device, the method comprising:
providing a substrate on which an indium gallium arsenide layer is formed;
forming a thulium layer on the indium gallium arsenide layer;
forming a metal layer on the thulium layer;
and heat-treating the substrate on which the thulium layer and the metal layer are formed,
Forming the metal layer,
forming a nickel layer on the thulium layer;
and forming a titanium nitride layer on the nickel layer.
상기 인듐갈륨아세나이드층이 형성된 기판을 제공함은,
실리콘 기판 상에 인듐갈륨아세나이드층을 에피택시 성장하고;
상기 인듐갈륨아세나이드층에 n-형 또는 p-형 불순물 이온을 주입함을 포함하는,
반도체 소자의 콘택 형성 방법.
8. The method of claim 7,
Providing the substrate on which the indium gallium arsenide layer is formed,
epitaxially growing an indium gallium arsenide layer on a silicon substrate;
Including implanting n-type or p-type impurity ions into the indium gallium arsenide layer,
A method of forming a contact in a semiconductor device.
상기 툴륨층과 상기 금속층이 형성된 기판에 대한 상기 열처리는,
상기 툴륨층의 툴륨, 상기 금속층의 금속, 상기 인듐갈륨아세나이드층의 인듐, 갈륨 및 아세나이드가 합금을 형성하도록 처리되는 반도체 소자의 콘택 형성 방법.
8. The method of claim 7,
The heat treatment for the substrate on which the thulium layer and the metal layer are formed,
Thulium in the thulium layer, the metal in the metal layer, and indium, gallium and arsenide in the indium gallium arsenide layer are treated to form an alloy.
상기 반도체 소자는 콘택 영역을 가지고,
상기 콘택 영역은 툴륨 및 금속을 포함하며,
상기 금속은 니켈 및 타이타늄 나이트라이드인 것을 특징으로 하는 반도체 소자의 콘택.
In the contact of a semiconductor device,
The semiconductor device has a contact region,
the contact region comprises thulium and a metal;
The contact of the semiconductor device, characterized in that the metal is nickel and titanium nitride.
상기 콘택 영역은 인듐갈륨아세나이드를 포함하는 반도체 소자의 콘택.
12. The method of claim 11,
The contact region is a contact of a semiconductor device including indium gallium arsenide.
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