JP2009212183A

JP2009212183A - Manufacturing method of semiconductor device

Info

Publication number: JP2009212183A
Application number: JP2008051687A
Authority: JP
Inventors: Daigo Kikuta; 大悟菊田; Masakazu Kanechika; 将一兼近; Osamu Ishiguro; 修石黒; Masahiro Sugimoto; 雅裕杉本
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2008-03-03
Filing date: 2008-03-03
Publication date: 2009-09-17

Abstract

<P>PROBLEM TO BE SOLVED: To form an ohmic electrode of low contact resistance on the surface of a p-type nitride semiconductor processed by dry etching. <P>SOLUTION: The manufacturing method of a semiconductor includes: a process of exposing the p-type region of a nitride semiconductor by dry etching; a cover layer forming process of forming a cover layer containing magnesium on the surface of the p-type region exposed by dry etching; an annealing process of annealing the nitride semiconductor on which the cover layer is formed; and an electrode forming process of forming the ohmic electrode on the surface of the p-type region where the cover layer is formed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置を製造する技術に関する。特に、窒化物半導体にオーム性接触となるオーミック電極を形成する技術に関する。 The present invention relates to a technique for manufacturing a semiconductor device. In particular, the present invention relates to a technique for forming an ohmic electrode that provides ohmic contact with a nitride semiconductor.

窒化物半導体装置の製造では、ドライエッチング処理によって窒化物半導体を加工し、その加工後の表面にオーミック電極を形成することが行われる。窒化物半導体の表面は、ドライエッチング処理によってダメージを受けやすい。特にｐ型の窒化物半導体では、ダメージを受けた部分がｎ型になりやすいため、ドライエッチング処理によって露出させたｐ型の窒化物半導体の表面にオーミック電極を形成した場合、オーミック電極のコンタクト抵抗が高くなってしまうことがある。
上記の問題に関して、非特許文献１に、ドライエッチング処理後のｐ型窒化物半導体にオーミック電極を形成する一つの技術が開示されている。この技術では、ｐ型窒化物半導体（ｐ−ＩｎＧａＮ）をドライエッチング処理によって加工した後、その加工後の表面から同種のｐ型窒化物半導体を選択的に再成長させ、その再成長させた部分の表面にオーミック電極を形成する。 In manufacturing a nitride semiconductor device, a nitride semiconductor is processed by dry etching, and an ohmic electrode is formed on the surface after the processing. The surface of the nitride semiconductor is easily damaged by the dry etching process. In particular, in a p-type nitride semiconductor, a damaged portion is likely to be n-type. Therefore, when an ohmic electrode is formed on the surface of a p-type nitride semiconductor exposed by dry etching, contact resistance of the ohmic electrode May become high.
Regarding the above problem, Non-Patent Document 1 discloses one technique for forming an ohmic electrode on a p-type nitride semiconductor after dry etching. In this technique, after a p-type nitride semiconductor (p-InGaN) is processed by dry etching, a p-type nitride semiconductor of the same kind is selectively regrown from the processed surface, and the regrown portion An ohmic electrode is formed on the surface.

牧本（Makimoto）、熊倉（Kumakura）、小林（Kobayashi）、「ｎｐｎ型ＧａＮ／ＩｎＧａＮへテロ接合バイポーラトランジスタにおけるＩｎＧａＮの付加的ベース再成長（Extrinsic Base Regrowth of p-InGaN for Npn-Type GaN/InGaN Heterojunction Bipolar Transistor）」、日本応用物理研究誌（Japanese Journal of Applied Physics）、日本、社団法人日本応用物理学会（The Japan Society of Applied Physics）、２００４年、第４３巻、第４Ｂ号、第１１９２−１９２４頁Makimoto, Kumakura, Kobayashi, “Extrinsic Base Regrowth of p-InGaN for Npn-Type GaN / InGaN Heterojunction” Bipolar Transistor ”, Japanese Journal of Applied Physics, Japan, The Japan Society of Applied Physics, 2004, Vol. 43, No. 4B, No. 1192-1924 page

上記した技術では、ドライエッチング処理によってｐ型窒化物半導体を部分的に除去した後に、そのｐ型窒化物半導体を再度結晶成長させる必要があり、窒化物半導体装置の製造工程を複雑にしてしまう。ドライエッチング処理で露出させたｐ型窒化物半導体の表面に、低コンタクト抵抗のオーミック電極を直接的に形成可能な技術が必要とされている。
本発明は、上記の課題を解決する。本発明は、ドライエッチング処理によって露出させたｐ型窒化物半導体の表面に、低コンタクト抵抗のオーミック電極を直接的に形成可能な技術を提供する。 In the above-described technique, after the p-type nitride semiconductor is partially removed by dry etching, the p-type nitride semiconductor needs to be crystal-grown again, which complicates the manufacturing process of the nitride semiconductor device. There is a need for a technique capable of directly forming an ohmic electrode having a low contact resistance on the surface of a p-type nitride semiconductor exposed by dry etching.
The present invention solves the above problems. The present invention provides a technique capable of directly forming an ohmic electrode having a low contact resistance on a surface of a p-type nitride semiconductor exposed by a dry etching process.

本発明は、半導体装置の製造方法に具現化される。この製造方法は、ｐ型領域を有する窒化物半導体を用意する工程と、前記窒化物半導体の一部をドライエッチングによって除去し、そのｐ型領域を少なくとも部分的に露出させるエッチング工程と、前記エッチング工程で露出させたｐ型領域の表面に、前記窒化物半導体に対してｐ型不純物となる物質（アクセプタ）を含有する被覆層を形成する被覆層形成工程と、前記被覆層が形成されている窒化物半導体を加熱処理するアニール工程と、前記被覆層を形成した前記ｐ型領域の表面に、オーミック電極を形成する電極形成工程を備えている。 The present invention is embodied in a method for manufacturing a semiconductor device. The manufacturing method includes the steps of preparing a nitride semiconductor having a p-type region, removing a part of the nitride semiconductor by dry etching, and exposing the p-type region at least partially, and the etching A coating layer forming step of forming a coating layer containing a substance (acceptor) that becomes a p-type impurity on the nitride semiconductor is formed on the surface of the p-type region exposed in the step, and the coating layer is formed. An annealing process for heat-treating the nitride semiconductor and an electrode formation process for forming an ohmic electrode on the surface of the p-type region where the coating layer is formed are provided.

ドライエッチングで露出させたｐ型窒化物半導体の表面では、窒素原子の一部が結晶から離脱することによってｎ型化が生じており、そのことが、その後に形成するオーミック電極とのコンタクト抵抗を高くする要因となっている。
そこで、本発明に係る製造方法では、ドライエッチングで露出させた表面にアクセプタを含有する被覆層を形成し、その状態で加熱処理を実施する。それにより、被覆層のアクセプタをｐ型窒化物半導体へと拡散させ、ｐ型窒化物半導体の表面におけるｎ型化を回復させる。ｐ型窒化物半導体の表面におけるｎ型化が回復することにより、その表面に形成されるオーミック電極のコンタクト抵抗は有意に低下する。
この製造方法によると、ドライエッチング処理によって露出させたｐ型窒化物半導体の表面に、低コンタクト抵抗のオーミック電極を直接的に形成することができる。 On the surface of the p-type nitride semiconductor exposed by dry etching, n-type conversion occurs due to part of the nitrogen atoms leaving the crystal, which causes contact resistance with the ohmic electrode to be formed thereafter. It is a factor to raise.
Therefore, in the manufacturing method according to the present invention, a coating layer containing an acceptor is formed on the surface exposed by dry etching, and heat treatment is performed in that state. Thereby, the acceptor of the coating layer is diffused into the p-type nitride semiconductor, and the n-type conversion on the surface of the p-type nitride semiconductor is restored. When the n-type conversion on the surface of the p-type nitride semiconductor is restored, the contact resistance of the ohmic electrode formed on the surface is significantly reduced.
According to this manufacturing method, an ohmic electrode having a low contact resistance can be directly formed on the surface of the p-type nitride semiconductor exposed by the dry etching process.

前記した被覆層形成工程では、アクセプタとしてマグネシウムを含有する被覆層を形成することが好ましい。
マグネシウムは、窒化物半導体に対する代表的なアクセプタの一つであり、その取り扱いも比較的に容易である。アクセプタとしてマグネシウムを用いることにより、被覆層の形成やその後のアニール処理を容易に行うことができる。 In the coating layer forming step described above, it is preferable to form a coating layer containing magnesium as an acceptor.
Magnesium is one of the typical acceptors for nitride semiconductors, and its handling is relatively easy. By using magnesium as the acceptor, formation of the coating layer and subsequent annealing treatment can be easily performed.

前記したアニール工程では、被覆層が形成されている窒化物半導体を、６００℃以上７５０℃以下の温度まで加熱することが好ましい。
アニール工程における処理温度が低すぎると、被覆層のアクセプタが窒化物半導体へ十分に拡散せず、その効果を十分に得られない。一方、アニール工程における処理温度が高すぎると、窒化物半導体の表面が荒れてしまい、オーミック電極のコンタクト抵抗を逆に上昇させてしまう。アニール工程における処理温度を６００℃以上７５０℃以下に設定すると、オーミック電極のコンタクト抵抗を有意に低下させることができる。 In the annealing step described above, it is preferable to heat the nitride semiconductor on which the coating layer is formed to a temperature of 600 ° C. or higher and 750 ° C. or lower.
If the treatment temperature in the annealing step is too low, the acceptor of the coating layer does not sufficiently diffuse into the nitride semiconductor, and the effect cannot be obtained sufficiently. On the other hand, if the processing temperature in the annealing process is too high, the surface of the nitride semiconductor is roughened, and the contact resistance of the ohmic electrode is increased. When the processing temperature in the annealing step is set to 600 ° C. or higher and 750 ° C. or lower, the contact resistance of the ohmic electrode can be significantly reduced.

ここで、窒化物半導体にアニール処理を行うと、窒化物半導体を構成する窒素原子の離脱が生じ、例えばｐ型領域ではｎ型化（ホール濃度の低下）が起きやすい。
そのことから、前記したアニール工程では、被覆層が形成されている窒化物半導体の加熱処理を、窒素原子が高濃度に存在する雰囲気下で行うとよい。特に、アンモニアを含む雰囲気下、又は、窒素雰囲気下で行うことにより、ドライエッチング処理によって低下したｐ型窒化物半導体のｎ型化を効果的に回復させることができる。 Here, when the nitride semiconductor is annealed, the nitrogen atoms constituting the nitride semiconductor are detached, and for example, in the p-type region, n-type formation (reduction in hole concentration) is likely to occur.
Therefore, in the above-described annealing step, the heat treatment of the nitride semiconductor on which the coating layer is formed is preferably performed in an atmosphere in which nitrogen atoms are present at a high concentration. In particular, by performing in an atmosphere containing ammonia or in a nitrogen atmosphere, it is possible to effectively recover the p-type nitride semiconductor that has been lowered by the dry etching process.

本発明に係る製造方法では、被覆層形成工程で形成した被覆層を、オーミック電極の一部又は全部とすることもできる。なお、被覆層をオーミック電極としない場合には、アニール工程と電極形成工程の間に、窒化物半導体から被覆層を除去する被覆層除去工程を付加するとよい。そして、電極形成工程では、その被覆層を除去したｐ型領域の表面に、オーミック電極を形成するとよい。 In the manufacturing method according to the present invention, the coating layer formed in the coating layer forming step may be part or all of the ohmic electrode. When the coating layer is not an ohmic electrode, a coating layer removing step for removing the coating layer from the nitride semiconductor may be added between the annealing step and the electrode forming step. And in an electrode formation process, it is good to form an ohmic electrode in the surface of the p-type area | region which removed the coating layer.

一方、被覆層を電極の一部に利用する場合には、被覆層形成工程で形成する被覆層を、マグネシウムを含む金属層とするとよい。それにより、電極形成工程では、そのマグネシウムを含む金属層の少なくとも一部を、オーミック電極の少なくとも一部とすることができる。
この製造方法によると、形成した被覆層を除去する必要がないので、その製造工程を比較的に簡素に構成することができる。 On the other hand, when the coating layer is used as part of the electrode, the coating layer formed in the coating layer forming step is preferably a metal layer containing magnesium. Thereby, in the electrode formation step, at least a part of the metal layer containing magnesium can be used as at least a part of the ohmic electrode.
According to this manufacturing method, since it is not necessary to remove the formed coating layer, the manufacturing process can be configured relatively simply.

本発明によると、ドライエッチング処理によって露出させたｐ型窒化物半導体の表面に、低コンタクト抵抗のオーミック電極を直接的に形成することが可能となり、優れた特性の半導体装置を比較的に簡単に製造することが可能となる。 According to the present invention, it becomes possible to directly form an ohmic electrode having a low contact resistance on the surface of a p-type nitride semiconductor exposed by a dry etching process, and a semiconductor device having excellent characteristics can be made relatively easily. It can be manufactured.

本発明の好適な実施形態について、本発明の効果を確認した試験結果に基づいて説明する。先ず、本発明の効果を確認するために、以下の工程を順に実施することによって、試験サンプルを作製した。
（１）ｐ型領域を含む窒化物半導体を準備する工程
この工程では、ｐ型領域を含む窒化物半導体として、ｐ型領域を含む窒化ガリウムを用意した。
（２）ドライエッチング工程
この工程では、用意した窒化ガリウムに、塩素系ガスを用いた反応性イオンエッチングを行い、そのｐ型領域の表面を新たに露出させた。このとき、ｐ型領域の表層部を、３００ｎｍの深さで除去した。
（３）被覆層形成工程
この工程では、露出させたｐ型領域の表面に、マグネシウムを含有する被覆層を形成した。詳しくは、マグネシウム層（層厚５０ｎｍ）、ニッケル（層厚１０ｎｍ）、プラチナ（層厚２０ｎｍ）を順に蒸着形成した。
（４）アニール処理工程
この工程では、被覆層を形成した窒化ガリウムを加熱処理し、被覆層のマグネシウムをｐ型領域に拡散させた。ここで、処理温度については６００℃、６５０℃、７００℃、及び７５０℃の４条件を設定し、処理雰囲気についてはアンモニア雰囲気及び窒素雰囲気の２条件を設定した。即ち、アニール処理に関して全体として８条件を設定し、それぞれの条件について試験サンプルを作製した。なお、処理時間は、全条件において１０分に設定した。 A preferred embodiment of the present invention will be described based on the test results confirming the effects of the present invention. First, in order to confirm the effect of this invention, the test sample was produced by implementing the following processes in order.
(1) Step of preparing a nitride semiconductor including a p-type region In this step, gallium nitride including a p-type region was prepared as a nitride semiconductor including a p-type region.
(2) Dry etching process In this process, the prepared gallium nitride was subjected to reactive ion etching using a chlorine-based gas to newly expose the surface of the p-type region. At this time, the surface layer portion of the p-type region was removed at a depth of 300 nm.
(3) Coating layer formation process In this process, the coating layer containing magnesium was formed in the surface of the exposed p-type area | region. Specifically, a magnesium layer (layer thickness 50 nm), nickel (layer thickness 10 nm), and platinum (layer thickness 20 nm) were sequentially deposited.
(4) Annealing treatment step In this step, the gallium nitride on which the coating layer was formed was heat-treated to diffuse the magnesium in the coating layer into the p-type region. Here, four conditions of 600 ° C., 650 ° C., 700 ° C., and 750 ° C. were set for the processing temperature, and two conditions of an ammonia atmosphere and a nitrogen atmosphere were set for the processing atmosphere. That is, eight conditions were set as a whole for the annealing treatment, and test samples were prepared for each condition. The processing time was set to 10 minutes under all conditions.

（５）被覆層除去工程
この工程では、アニール工程後の窒化ガリウムから、上記した被覆層を王水によって除去した。
（６）活性化アニール処理工程
この工程では、被覆層を除去した窒化ガリウムを、８５０℃の窒素雰囲気下に５分間静置し、ｐ型領域の活性化を行った。
（７）オーミック電極形成工程
この工程では、ｐ型領域の被覆層を形成（及び除去）した表面に、ニッケル層（層厚４０ｎｍ）及び金層（３０ｎｍ）を順に積層したオーミック電極を形成した。
（８）熱処理工程
この工程では、オーミック電極を形成した窒化ガリウムを、５５０℃の酸素雰囲気下に５分間静置し、オーミック電極のオーミックコンタクト性を安定させた。
（９）比較サンプル作製工程
この工程では、比較用の試験サンプルを作製するために、上記した工程（３）、（４）、（５）を除いて作製したサンプルを用意した。即ち、この比較用サンプルは、ドライエッチングによって露出させたｐ型領域の表面に、そのままオーミック電極を形成したものである。 (5) Coating layer removal process In this process, the above-mentioned coating layer was removed from the gallium nitride after the annealing process with aqua regia.
(6) Activation annealing treatment step In this step, the gallium nitride from which the coating layer was removed was allowed to stand in a nitrogen atmosphere at 850 ° C. for 5 minutes to activate the p-type region.
(7) Ohmic electrode formation process In this process, the ohmic electrode which laminated | stacked the nickel layer (layer thickness of 40 nm) and the gold layer (30 nm) in order on the surface which formed the coating layer of the p-type area | region (and removal) was formed.
(8) Heat treatment step In this step, the gallium nitride on which the ohmic electrode was formed was left in an oxygen atmosphere at 550 ° C. for 5 minutes to stabilize the ohmic contact property of the ohmic electrode.
(9) Comparative sample production process In this process, in order to produce the test sample for a comparison, the sample produced except said process (3), (4), (5) was prepared. That is, this comparative sample is obtained by directly forming an ohmic electrode on the surface of the p-type region exposed by dry etching.

以上の工程により試験サンプルを作製した後、各試験サンプルについて窒化ガリウム−オーミック電極間のコンタクト抵抗を測定した。その結果を図１３に示す。図１３のグラフにおいて、その横軸はアニール処理工程における処理温度を示しており、縦軸は窒化ガリウム−オーミック電極間のコンタクト抵抗を示している。グラフ中、符号Ａを付したマーク（◆）は、アニール処理工程がアンモニア雰囲気下で行われた試験サンプルの測定結果を示し、符号Ｂを付したマーク（×）は、アニール処理工程が窒素雰囲気下で行われた試験サンプルの測定結果を示し、符号Ｃを付したマーク（■）は、比較用サンプルの測定結果を示す。
図１３に示すように、いずれの雰囲気下においても、６００℃以上７５０℃以下の温度条件でアニール処理を行ったものは、比較用サンプルの測定結果（約８．０×１０^−２Ωｃｍ^２）に比して、そのコンタクト抵抗が有意に低下している。特に、７００℃の温度条件でアニール処理を行った場合、そのコンタクト抵抗がほぼ極小値となることが確認された。 After producing a test sample by the above process, the contact resistance between the gallium nitride and the ohmic electrode was measured for each test sample. The result is shown in FIG. In the graph of FIG. 13, the horizontal axis indicates the processing temperature in the annealing process, and the vertical axis indicates the contact resistance between the gallium nitride and the ohmic electrode. In the graph, a mark (♦) with a symbol A indicates a measurement result of a test sample in which the annealing process is performed in an ammonia atmosphere, and a mark (x) with a symbol B indicates that the annealing process is in a nitrogen atmosphere. The measurement result of the test sample performed below is shown, and the mark (■) with the symbol C indicates the measurement result of the comparative sample.
As shown in FIG. 13, in any atmosphere, the sample subjected to the annealing treatment under the temperature condition of 600 ° C. or higher and 750 ° C. or lower is the measurement result of the comparative sample (about 8.0 × 10 ⁻² Ωcm ² ). The contact resistance is significantly reduced as compared with FIG. In particular, it was confirmed that when the annealing process was performed at a temperature condition of 700 ° C., the contact resistance was almost a minimum value.

以上に説明した試験結果より、被覆層を形成した状態でのアニール処理は、アンモニア又は窒素を高濃度に含む雰囲気下で実施するとともに、その処理温度を６００℃以上７５０℃以下に設定するとよい。そして。特に処理温度を７００℃に設定すると、その効果を極大的に得ることが可能となる。 From the test results described above, the annealing treatment in the state where the coating layer is formed is preferably performed in an atmosphere containing ammonia or nitrogen at a high concentration, and the treatment temperature is set to 600 ° C. or higher and 750 ° C. or lower. And then. In particular, when the processing temperature is set to 700 ° C., the effect can be maximized.

（実施例１）
本発明の実施例について図面を参照しながら説明する。図１は、本実施例に係る半導体装置の製造方法を示すフローチャートである。なお、本実施例で説明する製造方法は、窒化ガリウム／窒化ガリウムアルミニウム（ＧａＮ／ＡｌＧａＮ）のへテロ接合を利用した高電子移動度トランジスタ（ＨＥＭＴ）構造を有する半導体装置１０（図１１参照）を製造するものである。以下、図１に示すフローチャートに沿って、本実施例に係る半導体装置の製造方法を説明する。 Example 1
Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing a method for manufacturing a semiconductor device according to this embodiment. Note that the manufacturing method described in this embodiment uses a semiconductor device 10 (see FIG. 11) having a high electron mobility transistor (HEMT) structure using a gallium nitride / gallium aluminum nitride (GaN / AlGaN) heterojunction. To manufacture. A method for manufacturing the semiconductor device according to the present embodiment will be described below along the flowchart shown in FIG.

先ず、最初のステップＳ１０では、図２に示すように、窒化ガリウム（ＧａＮ）の単結晶からなる窒化物半導体基板２０を準備する。この窒化物半導体基板２０は、ｎ^＋−ＧａＮ層２２と、ｎ^＋−ＧａＮ層２２の上に積層されたｎ⁻−ＧａＮ層２４と、ｎ⁻−ＧａＮ層２４の上に積層されたｐ−ＧａＮ層２６を備えている。ｎ^＋−ＧａＮ層２２は、ｎ型不純物であるシリコン（Ｓｉ）を比較的に高濃度に含んでおり、ｎ^＋型の導電性を示す。ｎ⁻−ＧａＮ層２４は、ｎ型不純物であるシリコン（Ｓｉ）を比較的に低濃度に含んでおり、ｎ⁻型の導電性を示す。ｐ−ＧａＮ層２６は、ｐ型不純物であるマグネシウム（Ｍｇ）を含んでおり、ｐ型の導電性を示す。ここで、窒化物半導体基板２０の製造方法については、特に限定されない。例えば、ｎ^＋−ＧａＮ層２２となる窒化ガリウム基板又はサファイア基板を用意し、その上にｎ⁻−ＧａＮ層２４とｐ−ＧａＮ層２６を順にエピタキシャル成長させてもよい。
ここで、本実施例に係る製造方法は、単一の窒化物半導体基板２０に複数の半導体装置１０を製造するものであるが、以下の説明では一つの半導体装置１０を製造する過程のみを説明する。 First, in the first step S10, as shown in FIG. 2, a nitride semiconductor substrate 20 made of a single crystal of gallium nitride (GaN) is prepared. The nitride semiconductor substrate 20 includes an n ⁺ -GaN layer 22, an n ⁻ -GaN layer 24 stacked on the n ⁺ -GaN layer 22, and a p− stacked on the n ⁻ -GaN layer 24. A GaN layer 26 is provided. The n ⁺ -GaN layer 22 contains silicon (Si), which is an n-type impurity, at a relatively high concentration, and exhibits n ⁺ -type conductivity. The n ⁻ -GaN layer 24 contains silicon (Si), which is an n-type impurity, at a relatively low concentration, and exhibits n ⁻ -type conductivity. The p-GaN layer 26 contains magnesium (Mg), which is a p-type impurity, and exhibits p-type conductivity. Here, the manufacturing method of nitride semiconductor substrate 20 is not particularly limited. For example, a gallium nitride substrate or sapphire substrate to be the n ⁺ -GaN layer 22 may be prepared, and the n ⁻ -GaN layer 24 and the p-GaN layer 26 may be epitaxially grown in this order.
Here, the manufacturing method according to the present embodiment is for manufacturing a plurality of semiconductor devices 10 on a single nitride semiconductor substrate 20, but only the process of manufacturing one semiconductor device 10 will be described in the following description. To do.

次のステップＳ２０では、図３に示すように、窒化物半導体基板２０にドライエッチング処理を実施する。このドライエッチング処理では、窒化物半導体基板２０の表面（即ち、ｐ−ＧａＮ層２６の表面）をマスク１０２によって部分的に覆い、窒化物半導体基板２０に溝部２７を形成する。この溝２７は、ｐ−ＧａＮ層２６が分断されるように、ｎ⁻−ＧａＮ層２４に達する深さで形成する。このドライエッチング処理は、例えば反応性ガスを用いた反応性イオンエッチング処理（ＲＩＥ）で行うことが好ましい。ドライエッチング処理後、マスク１０２は除去しておく。
次のステップＳ３０では、図４に示すように、窒化物半導体基板２０の表面（ｐ−ＧａＮ層２６の表面及びｎ⁻−ＧａＮ層２４の露出面）に、ｎ−ＧａＮ層２８及びＡｌＧａＮ層３０を順に形成する。ｎ−ＧａＮ層２８は、ｎ型不純物であるシリコン（Ｓｉ）を含み、ｎ型の導電性を示す。なお、ｎ−ＧａＮ層２８は、導電性不純物を含まないｉ−ＧａＮ層としてもよい。ｎ−ＧａＮ層２８及びＡｌＧａＮ層３０の形成は、それぞれエピタキシャル成長法によって行うことができる。なお、ｎ−ＧａＮ層２８とＡｌＧａＮ層３０との界面はヘテロ接合面となり、完成した半導体装置１０においてチャネルの一部を構成する。 In the next step S20, as shown in FIG. 3, the nitride semiconductor substrate 20 is dry-etched. In this dry etching process, the surface of the nitride semiconductor substrate 20 (that is, the surface of the p-GaN layer 26) is partially covered with the mask 102, and the groove 27 is formed in the nitride semiconductor substrate 20. The groove 27 is formed with a depth reaching the n ⁻ -GaN layer 24 so that the p-GaN layer 26 is divided. This dry etching process is preferably performed by, for example, a reactive ion etching process (RIE) using a reactive gas. After the dry etching process, the mask 102 is removed.
In the next step S30, as shown in FIG. 4, the n-GaN layer 28 and the AlGaN layer 30 are formed on the surface of the nitride semiconductor substrate 20 (the surface of the p-GaN layer 26 and the exposed surface of the n ⁻ -GaN layer 24). Are formed in order. The n-GaN layer 28 includes silicon (Si) that is an n-type impurity and exhibits n-type conductivity. The n-GaN layer 28 may be an i-GaN layer that does not contain conductive impurities. The n-GaN layer 28 and the AlGaN layer 30 can be formed by an epitaxial growth method. Note that the interface between the n-GaN layer 28 and the AlGaN layer 30 is a heterojunction surface, and forms a part of the channel in the completed semiconductor device 10.

次のステップＳ４０では、図５に示すように、窒化物半導体基板２０の表面側に、ｎ^＋型の導電性を示すソース領域３２を形成する。このソース領域３２の形成は、例えばイオン注入法によって行うことができる。この場合、窒化物半導体基板２０の表面（即ち、ＡｌＧａＮ層３０の表面）をマスク１０４によって部分的に覆い、ｎ型不純物としてシリコンをイオン注入するとよい。なお、ソース領域３２は、少なくともｎ−ＧａＮ層２８とＡｌＧａＮ層３０との界面まで達する深さに形成する。イオン注入処理後、熱処理によるｎ型不純物の活性化処理を行う。また、マスク１０４は除去しておく。 In the next step S40, as shown in FIG. 5, the source region 32 showing n ⁺ -type conductivity is formed on the surface side of the nitride semiconductor substrate 20. The source region 32 can be formed by, for example, an ion implantation method. In this case, the surface of the nitride semiconductor substrate 20 (that is, the surface of the AlGaN layer 30) may be partially covered with the mask 104, and silicon may be ion-implanted as an n-type impurity. The source region 32 is formed to a depth that reaches at least the interface between the n-GaN layer 28 and the AlGaN layer 30. After the ion implantation process, an n-type impurity activation process is performed by heat treatment. Further, the mask 104 is removed.

次のステップＳ５０では、図６に示すように、窒化物半導体基板２０に再度のドライエッチング処理を実施する。このドライエッチング処理では、窒化物半導体基板２０の表面（即ち、ＡｌＧａＮ層３０の表面）をマスク１０６によって部分的に覆い、ＡｌＧａＮ層３０及びｎ−ＧａＮ層２８を部分的に除去することによって、ｐ−ＧａＮ層２６を部分的に露出させる。このとき、ｐ−ＧａＮ層２６の表層部も併せて除去する。このドライエッチング処理は、反応性ガス（例えば塩素系ガス）を用いた反応性イオンエッチング処理（ＲＩＥ）で行うことができる。なお、ドライエッチング処理後、マスク１０６は除去しておく。
このステップＳ５０のドライエッチング処理において、露出させたｐ−ＧａＮ層２６の露出面２６ａには、ドライエッチング処理に起因するダメージが残る。詳しくは、ｐ−ＧａＮ層２６の露出面２６ａでは、窒素原子が外部へと離脱しており、露出面２６ａの近傍ではｎ型化が生じている。即ち、ｐ型としての導電性が低下している。この状態では、その露出面２６ａにオーミック電極５５（図１１参照）を形成すると、オーミック電極５５のコンタクト抵抗が高くなってしまう。そこで、本実施例の製造方法では、次に説明するステップＳ６０の工程後、ステップＳ７０からステップＳ９０までの工程において、ｐ−ＧａＮ層２６の露出面２６ａに残るエッチングダメージを回復する処理を行う。 In the next step S50, as shown in FIG. 6, the nitride semiconductor substrate 20 is again subjected to dry etching. In this dry etching process, the surface of the nitride semiconductor substrate 20 (that is, the surface of the AlGaN layer 30) is partially covered by the mask 106, and the AlGaN layer 30 and the n-GaN layer 28 are partially removed, thereby removing p. -The GaN layer 26 is partially exposed. At this time, the surface layer portion of the p-GaN layer 26 is also removed. This dry etching process can be performed by a reactive ion etching process (RIE) using a reactive gas (for example, a chlorine-based gas). Note that the mask 106 is removed after the dry etching process.
In the dry etching process of step S50, damage due to the dry etching process remains on the exposed surface 26a of the exposed p-GaN layer 26. Specifically, nitrogen atoms are released to the outside on the exposed surface 26a of the p-GaN layer 26, and n-type is generated in the vicinity of the exposed surface 26a. That is, the conductivity as a p-type is lowered. In this state, when the ohmic electrode 55 (see FIG. 11) is formed on the exposed surface 26a, the contact resistance of the ohmic electrode 55 is increased. Therefore, in the manufacturing method of the present embodiment, after the process of step S60 described below, the process of recovering the etching damage remaining on the exposed surface 26a of the p-GaN layer 26 is performed in the processes from step S70 to step S90.

次のステップＳ６０では、図７に示すように、ＡｌＧａＮ層３０の表面に、ゲート絶縁膜５４及びゲート電極５２からなる絶縁ゲート構造を形成する。ゲート電極５２は、窒化物半導体基板２０を平面視したときに、分断されたｐ−ＧａＮ層２６の間隙（いわゆるアパーチャ部）を跨ぐ範囲に形成する。ゲート電極５２は、ゲート絶縁膜５４を介して、ｎ−ＧａＮ層２８とＡｌＧａＮ層３０とのへテロ界面に対向している。 In the next step S60, as shown in FIG. 7, an insulated gate structure including a gate insulating film 54 and a gate electrode 52 is formed on the surface of the AlGaN layer 30. The gate electrode 52 is formed in a range across the gap (so-called aperture portion) of the divided p-GaN layer 26 when the nitride semiconductor substrate 20 is viewed in plan. The gate electrode 52 is opposed to the hetero interface between the n-GaN layer 28 and the AlGaN layer 30 with the gate insulating film 54 interposed therebetween.

次のステップＳ７０では、図８に示すように、ｐ−ＧａＮ層２６の露出面２６ａに被覆層６０を形成する。この被覆層６０には、窒化ガリウムに対してｐ型不純物となるマグネシウムが含有されている。なお、本実施例の被覆層６０は、マグネシウムを含む金属層であり、詳しくは、マグネシウム層（層厚５０ｎｍ）、ニッケル層（層厚１０ｎｍ）、プラチナ層（層厚２０ｎｍ）を順に蒸着させた積層体となっている。ここで、被覆層６０に含有させるｐ型不純物は、マグネシウムに限定されず、ｐ型不純物となり得る他の元素を用いることができる。また、被覆層６０を形成する範囲は、ｐ−ＧａＮ層２６の露出面２６ａの全体とする必要はなく、後にオーミック電極５５を形成する範囲に合わせればよい。 In the next step S70, a coating layer 60 is formed on the exposed surface 26a of the p-GaN layer 26 as shown in FIG. The coating layer 60 contains magnesium which is a p-type impurity with respect to gallium nitride. In addition, the coating layer 60 of a present Example is a metal layer containing magnesium, and in detail, the magnesium layer (layer thickness 50nm), the nickel layer (layer thickness 10nm), and the platinum layer (layer thickness 20nm) were vapor-deposited in order. It is a laminate. Here, the p-type impurity contained in the coating layer 60 is not limited to magnesium, and other elements that can become p-type impurities can be used. Further, the range in which the covering layer 60 is formed does not have to be the entire exposed surface 26a of the p-GaN layer 26, and may be adjusted to the range in which the ohmic electrode 55 is formed later.

次のステップＳ８０では、被覆層６０を形成した窒化物半導体基板２０（図８に示した状態）を加熱処理するアニール処理を実施する。このアニール処理は、７００℃のアンモニア雰囲気下において行い、その処理時間を１０分とする。このアニール処理により、被覆層６０のマグネシウムがｐ−ＧａＮ層２６へと拡散する。それにより、ｐ−ＧａＮ層２６の表層部におけるホール濃度が上昇し、そのｐ型としての導電性が回復する。なお、アンモニア雰囲気下によるアニール処理により、実際にはｐ−ＧａＮ層２６が不活性化されている。従って、厳密には、この段階でｐ−ＧａＮ層２６の導電性は回復しておらず、後述するステップＳ１００のアニール処理によって、ｐ−ＧａＮ層２６の導電性が回復することになる。
このステップＳ８０のアニール処理は、図１３の試験結果に示したように、窒素雰囲気下で行うこともできる。アンモニアや窒素を高濃度に含む雰囲気では、窒素原子が比較的に高濃度に存在する。窒素原子が高濃度に存在する雰囲気であると、ｐ−ＧａＮ層２６から窒素原子が外部に離脱することが抑制される。従って、ｐ−ＧａＮ層２６のｐ型としての導電性を、より効果的に回復させることができる。また、このステップＳ８０アニール処理は、その処理温度を６００℃以上７５０℃以下の範囲に設定することができる。 In the next step S80, an annealing process is performed to heat-treat the nitride semiconductor substrate 20 (the state shown in FIG. 8) on which the coating layer 60 is formed. This annealing treatment is performed in an ammonia atmosphere at 700 ° C., and the treatment time is 10 minutes. By this annealing treatment, magnesium in the coating layer 60 diffuses into the p-GaN layer 26. Thereby, the hole concentration in the surface layer portion of the p-GaN layer 26 is increased, and the conductivity as the p-type is recovered. Note that the p-GaN layer 26 is actually inactivated by the annealing process in an ammonia atmosphere. Therefore, strictly speaking, the conductivity of the p-GaN layer 26 is not recovered at this stage, and the conductivity of the p-GaN layer 26 is recovered by an annealing process in step S100 described later.
The annealing process in step S80 can also be performed in a nitrogen atmosphere as shown in the test results of FIG. In an atmosphere containing ammonia or nitrogen at a high concentration, nitrogen atoms are present at a relatively high concentration. When the atmosphere has a high concentration of nitrogen atoms, the nitrogen atoms are prevented from leaving the p-GaN layer 26 to the outside. Therefore, the p-type conductivity of the p-GaN layer 26 can be recovered more effectively. Further, in this step S80 annealing treatment, the treatment temperature can be set in the range of 600 ° C. or more and 750 ° C. or less.

次のステップＳ９０では、図９に示すように、窒化物半導体基板２０から被覆層６０を除去する。被覆層６０の除去は、例えば王水を用いて行うことが好ましい。被覆層６０が除去されたｐ−ＧａＮ層２６の表面２６ｂには、被覆層６０から拡散したマグネシウムが存在している。
次のステップＳ１００では、ｐ−ＧａＮ層２６を活性化させるために、窒化物半導体基板２０を加熱するアニール処理を実施する。このアニール処理は、８５０℃の窒素雰囲気下で行い、その処理時間を５分間とする。なお、このステップＳ１００のアニール処理（ｐ−ＧａＮ層２６を活性化）については、ステップＳ８０のアニール処理（マグネシウムの拡散）を窒素雰囲気下で行っていれば、ステップＳ８０のアニール処理よりも以前に実施しておくこともできる。換言すれば、本実施例のようにステップＳ８０のアニール処理をアンモニア雰囲気下で行った場合には、ｐ−ＧａＮ層２６が不活性化されてしまうことから、その後にこのステップＳ１００のアニール処理を実施する必要が生じる。 In the next step S90, the covering layer 60 is removed from the nitride semiconductor substrate 20 as shown in FIG. The removal of the coating layer 60 is preferably performed using, for example, aqua regia. Magnesium diffused from the coating layer 60 is present on the surface 26 b of the p-GaN layer 26 from which the coating layer 60 has been removed.
In the next step S100, an annealing process for heating the nitride semiconductor substrate 20 is performed in order to activate the p-GaN layer 26. This annealing treatment is performed in a nitrogen atmosphere at 850 ° C., and the treatment time is 5 minutes. Note that the annealing process (activation of the p-GaN layer 26) in step S100 is performed before the annealing process in step S80 if the annealing process (magnesium diffusion) in step S80 is performed in a nitrogen atmosphere. It can also be implemented. In other words, when the annealing process in step S80 is performed in an ammonia atmosphere as in the present embodiment, the p-GaN layer 26 is inactivated, and the annealing process in step S100 is subsequently performed. Need to be implemented.

次のステップＳ１１０では、図１０に示すように、ｐ−ＧａＮ層２６の表面（被覆層６０を形成した範囲２６ｂ）に、オーミック電極５５を形成する。このオーミック電極５５は、金属材料からなる金属電極である。なお、本実施例のオーミック電極５５は、ニッケル（Ｎｉ）層と金（Ａｕ）層を順に蒸着させた積層構造を有している。オーミック電極５５を形成後、そのオーミックコンタクト性を安定させるために、窒化物半導体基板２０にアニール処理を行う。このアニール処理は、５５０℃の酸素雰囲気下で行い、その処理時間を５分間とする。
次のステップＳ１２０では、図１１に示すように、ソース電極５６及びドレイン電極５８を形成する。ソース電極５６は、ソース領域３２の表面にオーミック接触するオーミック電極である。ドレイン電極５８は、ｎ^＋−ＧａＮ層２２の表面（即ち、窒化物半導体基板２０の裏面）にオーミック接触するオーミック電極である。ソース電極５６及びドレイン電極５８を形成後、それらと窒化物半導体基板２０とのオーミックココンタクト性を安定させるために、窒化物半導体基板２０に加熱処理を加える。 In the next step S110, as shown in FIG. 10, the ohmic electrode 55 is formed on the surface of the p-GaN layer 26 (range 26b where the coating layer 60 is formed). The ohmic electrode 55 is a metal electrode made of a metal material. The ohmic electrode 55 of this embodiment has a laminated structure in which a nickel (Ni) layer and a gold (Au) layer are sequentially deposited. After forming the ohmic electrode 55, the nitride semiconductor substrate 20 is annealed to stabilize the ohmic contact property. This annealing treatment is performed in an oxygen atmosphere at 550 ° C., and the treatment time is 5 minutes.
In the next step S120, the source electrode 56 and the drain electrode 58 are formed as shown in FIG. The source electrode 56 is an ohmic electrode that is in ohmic contact with the surface of the source region 32. The drain electrode 58 is an ohmic electrode that is in ohmic contact with the surface of the n ⁺ -GaN layer 22 (that is, the back surface of the nitride semiconductor substrate 20). After forming the source electrode 56 and the drain electrode 58, the nitride semiconductor substrate 20 is subjected to heat treatment in order to stabilize the ohmic co-contact property between them and the nitride semiconductor substrate 20.

以上の工程により、ＨＥＭＴ構造を有する半導体装置１０が製造される。この半導体装置１０は、ｐ−ＧａＮ層２６とオーミック電極５５とのコンタクト抵抗が低いことから、優れた特性を発揮することができる。
本実施例に係る製造方法では、ｐ−ＧａＮ層２６をドライエッチングによって加工した後に、ｐ−ＧａＮ層２６の結晶成長を再度実施する必要がない。そのことから、複雑な製造工程を必要とすることなく、半導体装置１０を製造することができる。また、本実施例に係る製造方法では、複数回のアニール処理を実施するが、例えば８５０℃を超えるような高温によるアニール処理を必要としないので、窒化物半導体基板２０の特性を悪化させるようなこともない。なお、８５０℃を超える高温化では、窒化物半導体基板２０の分解が生じ、多くの窒素原子が外部へ離脱してしまう。 Through the above steps, the semiconductor device 10 having the HEMT structure is manufactured. Since this semiconductor device 10 has a low contact resistance between the p-GaN layer 26 and the ohmic electrode 55, it can exhibit excellent characteristics.
In the manufacturing method according to the present embodiment, it is not necessary to perform crystal growth of the p-GaN layer 26 again after the p-GaN layer 26 is processed by dry etching. Therefore, the semiconductor device 10 can be manufactured without requiring a complicated manufacturing process. In the manufacturing method according to the present embodiment, the annealing process is performed a plurality of times. However, since the annealing process at a high temperature exceeding 850 ° C. is not required, for example, the characteristics of the nitride semiconductor substrate 20 are deteriorated. There is nothing. Note that, at a high temperature exceeding 850 ° C., the nitride semiconductor substrate 20 is decomposed, and many nitrogen atoms are released to the outside.

（実施例２）
本発明を実施した他の実施例について説明する。図１２は、本実施例に係る半導体装置の製造方法を示すフローチャートである。この実施例２の製造方法は、先に説明した実施例１の製造方法と比較して、ｐ−ＧａＮ層２６の表面に形成した被覆層６０（図８参照）を、その後に形成するオーミック電極５５（図１０参照）の一部（又は全部）に利用することを特徴とする。従って、図１と図１２を比較して明らかなように、本実施例の製造方法では、被覆層６０を除去する工程（ステップＳ９０）を必要としない。さらに、被覆層６０をそのままオーミック電極５５として転用する場合には、オーミック電極５５を形成する工程（ステップＳ１１０）についても必要がなくなる。なお、その他の工程については、実施例１と同じであることから、ここでは重複して説明することはしない。
本実施例の製造方法によっても、図１１に示すＨＥＭＴ構造を有する半導体装置１０を製造することができる。ただし、オーミック電極５５については被覆層６０が含まれた構造となり、その点において構造上の相違点が生じる。 (Example 2)
Another embodiment of the present invention will be described. FIG. 12 is a flowchart illustrating the method for manufacturing the semiconductor device according to this example. Compared with the manufacturing method of Example 1 demonstrated previously, the manufacturing method of this Example 2 is the ohmic electrode which forms the coating layer 60 (refer FIG. 8) formed in the surface of the p-GaN layer 26 after that. 55 (see FIG. 10) is used in part (or all). Therefore, as is apparent from a comparison between FIG. 1 and FIG. 12, the manufacturing method of this embodiment does not require the step of removing the coating layer 60 (step S90). Furthermore, when the coating layer 60 is used as it is as the ohmic electrode 55, there is no need for the step of forming the ohmic electrode 55 (step S110). In addition, since it is the same as Example 1 about another process, it does not duplicately explain here.
Also by the manufacturing method of the present embodiment, the semiconductor device 10 having the HEMT structure shown in FIG. 11 can be manufactured. However, the ohmic electrode 55 has a structure including the covering layer 60, and there is a structural difference in that respect.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記した半導体装置の製造方法は、ｐ型の窒化ガリウムにオーミック電極を形成する半導体装置のみならず、例えば窒化ガリウムアルミニウム（ＡｌＧａＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）等の他の窒化物半導体のｐ型領域にオーミック電極を形成する半導体装置の製造にも適用することができる。
上記した半導体装置の製造方法は、実施例で例示した構造の半導体装置のみならず、他の様々な構造の半導体装置の製造にも適用することができる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The semiconductor device manufacturing method described above is not only a semiconductor device in which an ohmic electrode is formed on p-type gallium nitride, but also other nitride semiconductor p-types such as gallium aluminum nitride (AlGaN) and gallium indium nitride (InGaN). The present invention can also be applied to manufacturing a semiconductor device in which an ohmic electrode is formed in a region.
The semiconductor device manufacturing method described above can be applied not only to the semiconductor device having the structure exemplified in the embodiment but also to manufacturing semiconductor devices having various other structures.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

実施例１の半導体装置の製造方法を示すフローチャート。3 is a flowchart illustrating a method for manufacturing the semiconductor device according to the first embodiment. 半製品状態の半導体装置（ステップＳ１０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S10) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ２０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S20) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ３０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S30) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ４０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S40) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ５０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S50) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ６０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S60) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ７０、Ｓ８０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S70, S80) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ９０、Ｓ１００）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S90, S100) of a semi-finished product state. 半製品状態の半導体装置（ステップＳ１１０）の構造を模式的に示す図。The figure which shows typically the structure of the semiconductor device (step S110) of a semi-finished product state. 完成した半導体装置（ステップＳ１２０）の構造を模式的に示す図。The figure which shows typically the structure of the completed semiconductor device (step S120). 実施例２の半導体装置の製造方法を示すフローチャート。10 is a flowchart showing a method for manufacturing the semiconductor device of Example 2. オーミック電極のコンタクト抵抗を測定した試験結果を示すグラフ。The graph which shows the test result which measured the contact resistance of the ohmic electrode.

符号の説明Explanation of symbols

１０：半導体装置
２０：窒化物半導体基板
２２：ｎ^＋−ＧａＮ層
２４：ｎ⁻−ＧａＮ層
２６：ｐ−ＧａＮ層
２８：ｎ−ＧａＮ層
３０：ＡｌＧａＮ層
３２：ソース領域
５２：ゲート電極
５４：ゲート絶縁膜
５５：オーミック電極
５６：ソース電極
５８：ドレイン電極
６０：被覆層 10: Semiconductor device 20: Nitride semiconductor substrate 22: n ⁺ -GaN layer 24: n ⁻ -GaN layer 26: p-GaN layer 28: n-GaN layer 30: AlGaN layer 32: source region 52: gate electrode 54: Gate insulating film 55: Ohmic electrode 56: Source electrode 58: Drain electrode 60: Covering layer

Claims

半導体装置の製造方法であって、
ｐ型領域を有する窒化物半導体を用意する工程と、
前記窒化物半導体の一部をドライエッチングによって除去し、そのｐ型領域を少なくとも部分的に露出させるエッチング工程と、
前記エッチング工程で露出させたｐ型領域の表面に、前記窒化物半導体に対してｐ型不純物となる物質を含有する被覆層を形成する被覆層形成工程と、
前記被覆層が形成されている窒化物半導体を加熱処理するアニール工程と、
前記被覆層を形成した前記ｐ型領域の表面に、オーミック電極を形成する電極形成工程と、
を備える半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising:
providing a nitride semiconductor having a p-type region;
An etching step of removing a portion of the nitride semiconductor by dry etching to at least partially expose the p-type region;
A coating layer forming step of forming a coating layer containing a substance that becomes a p-type impurity on the nitride semiconductor on the surface of the p-type region exposed in the etching step;
An annealing step of heat-treating the nitride semiconductor on which the coating layer is formed;
An electrode forming step of forming an ohmic electrode on the surface of the p-type region where the coating layer is formed;
A method for manufacturing a semiconductor device comprising:

前記被覆層は、マグネシウムを含有することを特徴とする請求項１に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the coating layer contains magnesium.

前記アニール工程では、前記被覆層が形成されている窒化物半導体を、６００℃以上７５０℃以下の温度まで加熱することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein, in the annealing step, the nitride semiconductor on which the coating layer is formed is heated to a temperature of 600 ° C. or higher and 750 ° C. or lower.

前記アニール工程では、前記被覆層が形成されている窒化物半導体を、少なくともアンモニアを含む雰囲気下、又は、窒素雰囲気下で加熱することを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。 4. The annealing process according to claim 1, wherein the nitride semiconductor in which the coating layer is formed is heated in an atmosphere containing at least ammonia or in a nitrogen atmosphere. 5. Manufacturing method of the semiconductor device.

前記アニール工程と電極形成工程の間に、前記アニール工程後の前記窒化物半導体から前記被覆層を除去する被覆層除去工程をさらに備え、
前記電極形成工程では、前記被覆層を除去したｐ型領域の表面に前記オーミック電極を形成することを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。 Further comprising a coating layer removing step for removing the coating layer from the nitride semiconductor after the annealing step between the annealing step and the electrode forming step,
5. The method of manufacturing a semiconductor device according to claim 1, wherein, in the electrode forming step, the ohmic electrode is formed on a surface of the p-type region from which the covering layer is removed.

前記被覆層は、マグネシウムを含む金属層であり、
前記電極形成工程では、そのマグネシウムを含む金属層の少なくとも一部を、前記オーミック電極の少なくとも一部とすることを特徴とする請求項１から４のいずれか一項に記載の半導体装置の製造方法。 The coating layer is a metal layer containing magnesium,
5. The method of manufacturing a semiconductor device according to claim 1, wherein in the electrode formation step, at least part of the metal layer containing magnesium is used as at least part of the ohmic electrode. .