KR102265220B1 - 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

소프트 리드 전압으로 반도체 메모리 장치에 저장된 데이터를 리드하는 제1단계; 상기 리드한 데이터에 대하여 제1 LLR(log likelihood ratio) 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제2단계; 및 상기 제1 LLR 값에 기초한 소프트 디시젼 ECC 디코딩이 실패한 경우에, 상기 리드한 데이터에 대하여 제2 LLR 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제3단계를 포함하되, 상기 제1, 2 LLR 값은 디폴트 LLR 값 및 업데이트 LLR 값 중에서 선정되며, 상기 업데이트 LLR 값은 상기 반도체 메모리 장치에 저장된 데이터에 대한 상기 소프트 디시젼 ECC 디코딩을 통해 획득되는 에러 비트의 개수와 넌에러 비트의 개수에 기초하여 생성되는 메모리 컨트롤러의 동작 방법을 제공한다.

Description

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 그리고 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. MLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 비휘발성 메모리 장치, 예를 들어 MLC 플래시 메모리의 싱글 메모리 셀에 k개의 비트를 프로그램하면, 2k 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 3 비트 MLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1A는 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터의 리드 페일을 감소시킬 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터의 리드 페일을 감소시킬 수 있는 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 소프트 리드 전압으로 반도체 메모리 장치에 저장된 데이터를 리드하는 제1단계; 상기 리드한 데이터에 대하여 제1 LLR(log likelihood ratio) 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제2단계; 및 상기 제1 LLR 값에 기초한 소프트 디시젼 ECC 디코딩이 실패한 경우에, 상기 리드한 데이터에 대하여 제2 LLR 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제3단계를 포함하되, 상기 제1, 2 LLR 값은 디폴트 LLR 값 및 업데이트 LLR 값 중에서 선정되며, 상기 업데이트 LLR 값은 상기 반도체 메모리 장치에 저장된 데이터에 대한 상기 소프트 디시젼 ECC 디코딩을 통해 획득되는 에러 비트의 개수와 넌에러 비트의 개수에 기초하여 생성되는 메모리 컨트롤러의 동작 방법을 제공한다.
바람직하게는, 상기 제1 LLR 값은 상기 디폴트 LLR 값일 수 있다.
바람직하게는, 상기 제1 LLR 값은 상기 디폴트 LLR 값 및 업데이트 LLR 값 중에서 직전에 성공한 상기 소프트 디시젼 ECC 디코딩의 기초가 되었던 LLR 값일 수 있다.
바람직하게는, 상기 디폴트 LLR 값 및 업데이트 LLR 값은 각각 디폴트 LLR 테이블 및 업데이트 LLR 테이블로서 상기 메모리 컨트롤러에 저장될 수 있다.
바람직하게는, 상기 제2, 3단계의 소프트 디시젼 ECC 디코딩 중에서 어느 하나가 성공한 경우에, 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제4단계를 더 포함할 수 있다.
바람직하게는, 상기 제4단계는 하기 수학식에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트할 수 있다.
[수학식]
Figure 112015022917012-pat00001
단, updated LLR은 상기 업데이트 LLR 값, # of Error Bits는 상기 에러 비트의 개수, # of Non-Error Bits는 상기 넌에러 비트의 개수, soft level은 상기 소프트 리드 전압, read bias는 기준 리드 전압임.
바람직하게는, 상기 제4단계는 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는 제5단계; 및 상기 제5단계의 판단 결과에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제6단계를 포함할 수 있다.
바람직하게는, 상기 제5단계는 상기 소프트 디시젼 ECC 디코딩이 성공할 때까지 수행된 소프트 리드 회수 및 상기 소프트 디시젼 ECC 디코딩의 반복 회수 중 적어도 어느 하나와, 상기 리드한 데이터에 포함된 에러 정정된 비트의 개수에 기초하여 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단할 수 있다.
바람직하게는, 상기 제5단계는 상기 에러 정정된 비트의 개수를 기준으로 상기 소프트 리드 회수 및 상기 반복 회수 중 적어도 어느 하나가 소정 기준 이상인 경우에 상기 업데이트 LLR 값의 생성 또는 업데이트 필요성이 있는 것으로 판단할 수 있다.
바람직하게는, 상기 소프트 디시젼 ECC 디코딩은 LDPC(Low Density Parity Check) 디코딩일 수 있다.
본 발명의 일실시예에 따르면, 소프트 리드 전압으로 반도체 메모리 장치에 저장된 데이터를 리드하는 제1수단; 상기 리드한 데이터에 대하여 제1 LLR(log likelihood ratio) 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제2수단; 및 상기 제1 LLR 값에 기초한 소프트 디시젼 ECC 디코딩이 실패한 경우에, 상기 리드한 데이터에 대하여 제2 LLR 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제3수단을 포함하되, 상기 메모리 컨트롤러는 상기 제1, 2 LLR 값을 디폴트 LLR 값 및 업데이트 LLR 값 중에서 선정하며, 상기 반도체 메모리 장치에 저장된 데이터에 대한 상기 소프트 디시젼 ECC 디코딩을 통해 획득되는 에러 비트의 개수와 넌에러 비트의 개수에 기초하여 상기 업데이트 LLR 값을 생성하는 메모리 컨트롤러를 제공할 수 있다.
바람직하게는, 상기 제1 LLR 값은 상기 디폴트 LLR 값일 수 있다.
바람직하게는, 상기 제1 LLR 값은 상기 디폴트 LLR 값 및 업데이트 LLR 값 중에서 직전에 성공한 상기 소프트 디시젼 ECC 디코딩의 기초가 되었던 LLR 값일 수 있다.
바람직하게는, 상기 디폴트 LLR 값 및 업데이트 LLR 값은 각각 디폴트 LLR 테이블 및 업데이트 LLR 테이블로서 저장될 수 있다.
바람직하게는, 상기 제2, 3수단에 의한 소프트 디시젼 ECC 디코딩 중에서 어느 하나가 성공한 경우에, 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제4수단을 더 포함할 수 있다.
바람직하게는, 상기 제4수단은 하기 수학식에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트할 수 있다.
[수학식]
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단, updated LLR은 상기 업데이트 LLR 값, # of Error Bits는 상기 에러 비트의 개수, # of Non-Error Bits는 상기 넌에러 비트의 개수, soft level은 상기 소프트 리드 전압, read bias는 기준 리드 전압임.
바람직하게는, 상기 제4수단은 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는 제5수단; 및 상기 제5수단의 판단 결과에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제6수단을 포함할 수 있다.
바람직하게는, 상기 제5수단은 상기 소프트 디시젼 ECC 디코딩이 성공할 때까지 수행된 소프트 리드 회수 및 상기 소프트 디시젼 ECC 디코딩의 반복 회수 중 적어도 어느 하나와, 상기 리드한 데이터에 포함된 에러 정정된 비트의 개수에 기초하여 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단할 수 있다.
바람직하게는, 상기 제5수단은 상기 에러 정정된 비트의 개수를 기준으로 상기 소프트 리드 회수 및 상기 반복 회수 중 적어도 어느 하나가 소정 기준 이상인 경우에 상기 업데이트 LLR 값의 생성 또는 업데이트 필요성이 있는 것으로 판단할 수 있다.
바람직하게는, 상기 소프트 디시젼 ECC 디코딩은 LDPC(Low Density Parity Check) 디코딩일 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터의 리드 페일을 감소시킬 수 있다.
도 1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4A는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4B는 도 4A에 도시된 메모리 블록을 나타내는 블록도이다.
도 5는 도 4A에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 6A은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6B는 LDPC 코드 구조를 나타내는 개념도이다.
도 6C는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 7A는 다양한 양상의 문턱 전압 산포와 그에 적합한 LLR 값을 나타내는 개념도이다.
도 7B는 본 발명의 일실시예에 따른 LLR 값의 업데이트를 나타내는 개념도이다.
도 7C는 본 발명의 일실시예에 따라 각 LLR 값의 에러 비트 수와 넌에러 비트 수를 획득하는 과정을 나타내는 개념도이다.
도 8A는 본 발명의 일실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 8B는 본 발명의 일실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도 9 내지 도 13은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도 14 내지 도 16은 본 발명의 일실시예에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도 17은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 22는 도 21에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4A는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4B는 도 4A에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 3 내지 도 5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(132)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시젼 데이터 및 소프트 디시젼 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4A를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150), 시스템 버스(160) 및 로그우도비(log likelihood ratio; LLR) 관리부(170)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
LLR 관리부(170)는 후술되는 바와 같이 소프트 디코딩이 성공되었을 때 당해 소프트 디코딩 성공 당시에 이용된 LLR 테이블의 업데이트 필요성을 판단하여 상기 LLR 테이블을 업데이트하며, 이후 소프트 디코딩에 이용될 LLR 테이블을 결정할 수 있다. 상기 LLR 테이블은 상기 저장부(110) 및 상기 LLR 관리부(170) 중 어느 하나에 저장되어 관리될 수 있다. 상기 LLR 관리부(170)는 상기 ECC 부(130)와 통합되어 구현될 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4B를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4B는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4A로 돌아와, 제어 회로(220)는 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 4A 및 도 5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 제1 ECC 디코딩 단계(S510)로 구성되며, 제2 ECC 디코딩 단계(S530)가 추가적으로 구성될 수 있다.
예를 들어, 상기 제1 ECC 디코딩 단계(S510)는 하드 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 상기 제1 ECC 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 제2 ECC 디코딩 단계(S530)는, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다. 상기 제2 ECC 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
단계 S511에서, 하드 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 메모리 장치(200)로 전송할 수 있다. 상기 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 리드 전압들(VHD)로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 상기 리드된 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 ECC 디코딩으로서 상기 하드 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 메모리 장치(200)로부터 상기 하드 리드 전압들(VHD)을 이용하여 리드된 데이터(이하에서, 하드 리드 데이터)를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 제2 ECC 디코딩 단계(S530)가 수행될 수 있다.
단계 S531에서, 소프트 리드 전압들(VSD)로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 예를 들어, 상기 하드 리드 전압들(VHD)을 이용하여 리드된 메모리 셀들에서, 상기 소프트 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 리드 전압들(VSD)은 상기 하드 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2ECC 디코딩으로서 상기 소프트 디시젼 ECC 디코딩이 수행될 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 하드 리드 데이터에 상기 소프트 리드 전압들(VSD)을 이용하여 리드된 데이터가 추가된 소프트 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 리드 전압들(VHD)과 소프트 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 하드 리드 전압들(VHD)은 상기 메모리 장치(200)의 메모리 셀들(MC0 to MCn-1) 각각은 도 2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 to P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 to MCn-1)에서 하드 리드 전압(VHD)으로 리드된 데이터 값과 소프트 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 산포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 리드 전압(VHD)으로 리드된 데이터 값과 소프트 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 to MCn-1)의 문턱 전압들에 대한 추가적인 정보(예를 들어, 테일 셀들에 대한 정보)가 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 to MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압(VHD)으로 리드된 하드 리드 데이터와 상기 소프트 리드 전압(VSD)으로 리드된 소프트 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다.
단계 S535에서, 상기 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산, 그리고 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도 6A은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 6B는 LDPC 코드 구조를 나타내는 개념도이다.
도 6C는 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리 디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬 H에 의해 형성되는 선형 이진 블록 코드이다.
도 6A를 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 체크 노드(check node)들(610)과 변수 노드(variable node)들(620)과, 상기 검사노드들(610)과 변수노드들(620)을 연결하는 에지(Edge)들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 검사노드 프로세싱 후에 변수노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
최초로 처리되는 메시지는 상기 변수 노드(620)가 처리하는 입력 로그 우도 비(log likelihood ratio; LLR) 값이다. 상기 LLR 값은 후술된다.
상기 LDPC 코드의 디코딩은 일반적으로 sum-product 알고리즘에 의한 반복 디코딩(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum 알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 디코딩도 가능하다.
예를 들어, 도 6B를 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 4개의 체크 노드(610)와, 각 심볼을 나타내는 8개의 변수 노드(620) 및 이들의 연관성을 나타내는 에지들(615)들로 이루어진다. 상기 에지들(615)은 각 체크 노드(610)에서 상기 체크 노드(610)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(620)에 연결 될 수 있다. 도 6B는, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC 코드를 예시하고 있다.
도 6C를 참조하면, 상기 태너 그래프에 대응되는 패리티 검사 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(H)의 각 열은 각 변수 노드들(620)에 더한 상기 체크 노드들(610)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 체크 노드들(610)에 대한 상기 변수 노드들(620)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 디코딩에서, 태너 그래프상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리듬 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트할 수 있다.
제1 리드 전압(VRD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 LDPC 디코딩은, 변수 노드(620)의 초기 업데이트 이후, 체크 노드(610) 업데이트와, 변수 노드(620) 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 상기 메모리 블록(211)의 당해 메모리 셀에 대해 상기 1 반복을 다시금 수행할 수 있다. 상기 복수 회의 1 반복은 소정 회수로 제한되며, 상기 소정 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 ECC 디코딩은 실패한 것으로 평가될 수 있다.
도 6C를 참조하면, 상기 신드롬 체크는 상기 변수 노드(620) 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 검사행렬(H)의 곱(product; Hv t) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도 6C는 상기 신드롬 체크 과정을 나타내고 있다. 도 6C는 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도 6C가 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
도 7A는 다양한 양상의 문턱 전압 산포와 그에 적합한 LLR 값을 나타내는 개념도이다.
도 7B는 본 발명의 일실시예에 따른 LLR 값의 업데이트를 나타내는 개념도이다.
도 7C는 본 발명의 일실시예에 따라 각 LLR 값의 에러 비트 수와 넌에러 비트 수를 획득하는 과정을 나타내는 개념도이다.
도 5와 관련하여 설명된 바와 같이, 상기 제2 ECC 디코딩 단계(S530)는, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다.
상기 소프트 디시젼 ECC 디코딩 과정은 상기 특정 하드 리드 전압(VHD)으로부터 소정의 양자화 간격(quantization delta)을 각각 갖는 복수의 상기 소프트 리드 전압들(VSD)로 수행될 수 있다. 예를 들어, 낸드 플래시 메모리 장치에 적용될 수 있는 상기 소프트 디시젼 ECC 디코딩 기법중 하나인 LDPC(low-density-parity-check)는 상기 소프트 디시젼 데이터 또는 로그 우도비(log likelihood ratio; LLR)에 기초하여 상기 소프트 디시젼 ECC 디코딩을 반복적으로 수행함으로써 우수한 성능을 발휘한다.
상기 LDPC에 따르면, 상기 특정 하드 리드 전압(VHD)으로부터 소정의 양자화 간격을 각각 갖는 복수의 상기 소프트 리드 전압들(VSD)로 메모리 셀을 리드함으로써 상기 LLR 값을 생성할 수 있다.
도 7A는 상기 메모리 셀의 문턱 전압 산포 일부를 도시하고 있으며, 상기 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압들로서 1개의 특정 하드 리드 전압("Read bias") 및 상기 특정 하드 리드 전압("Read bias")으로부터 소정의 양자화 간격들을 각각 갖는 6개의 소프트 리드 전압들(VSD)에 대응하는 7개의 소프트 레벨 구간, 즉 정수 -3 내지 3의 7개 LLR 값에 대응하는 소프트 레벨 구간을 도시하고 있다. 상기 소프트 리드 전압들의 각 레벨, 즉 각 소프트 레벨은 상기 양자화 간격의 각 크기에 의해 결정될 수 있다.
한편, 도 7A는 다양한 양상의 문턱 전압 산포와 그에 적합한 LLR 값을 나타내고 있다. 상기 LLR 값은 메모리 셀로부터 리드된 데이터가 "1" 또는 "0"에 상응하게 될 확률적인 지표를 나타내며, 아래의 수학식 1과 같이 표현된다.
Figure 112015022917012-pat00003
상기 수학식 1로 표현되는 LLR 값이 양수이면 상기 리드된 데이터가 "0"일 확률이 상대적으로 높다는 의미이며, LLR 값이 음수이면 상기 리드된 데이터가 "1"일 확률이 상대적으로 높다는 의미이다. 상기 LLR 값의 크기(magnitude)는 상기 확률의 신뢰성을 의미한다. 즉 상기 LLR 값의 크기가 클수록, 상기 리드된 데이터가 "0" 또는 "1"일 확률의 신뢰성이 높아진다.
예를 들어, 도 7A에 도시된 바와 같이, 상기 하드 리드 전압("Read bias")보다 낮은 전압 분포에 대응하는 음수의 LLR 값은 상기 하드 리드 전압("Read bias")보다 낮은 전압 레벨로 리드되는 데이터는 "1"일 확률이 높다는 것을 의미한다. 반대로, 상기 하드 리드 전압("Read bias")보다 높은 전압 분포에 대응하는 양수의 LLR 값은 상기 하드 리드 전압("Read bias")보다 높은 전압 레벨로 리드되는 데이터는 "0"일 확률이 높다는 것을 의미한다.
한편, 직관적으로, 도 7A에 도시된 문턱 전압 산포에서, 문턱 전압 산포들이 많이 중첩되는 구간의 전압 레벨로 리드되는 데이터는 "0" 또는 "1" 여부를 판단하기 힘들며, 상기 판단이 정확한 것인지 신뢰하기 쉽지 않을 것이다. 반면, 문턱 전압 산포가 거의 중첩되지 않는 구간의 전압 레벨로 리드되는 데이터는 "0" 또는 "1" 여부를 판단하기 용이할 것이며, 상기 판단이 정확한 것이라고 깊이 신뢰할 수 있을 것이다.
이러한 신뢰성이 LLR 값의 크기로 표현된다. 예를 들어, 도 7A에 도시된 바와 같이, 문턱 전압 산포들이 많이 중첩될수록 대응 LLR 값의 크기는 작은 반면, 문턱 전압 산포들이 적게 중첩될수록 대응 LLR 값의 크기는 크다.
예를 들어, 상기 리드 데이터에 대한 LLR 값은 상기 LDPC 디코딩 과정에서 이용된다. 즉, 도 6A 내지 도 6C를 참조하여 설명된 LDPC 디코딩의 입력값으로서 상기 리드 데이터에 대한 LLR 값이 이용된다. 상기 LDPC 디코딩 과정은 상기 리드 데이터가 오류 비트일수록 대응 LLR 값의 크기가 작을 것이라는 가정하에 수행된다. 따라서, 도 6A 내지 도 6C를 참조하여 설명된 상기 1 반복이 실패한 경우에 당해 실패한 상기 1 반복의 결과값에 기초하여 상기 LLR 값을 변경하고 상기 변경된 LLR 값에 기초하여 상기 1 반복을 재수행함으로써 오류를 정정한다.
초기에 상기 메모리 셀에 대한 초기 문턱 전압 산포를 가정하고, 상기 가정된 초기 문턱 전압 산포에 기초하여 상기 LLR의 초기 값을 결정할 수 있다. 예를 들어, 도 7A에 도시된 바와 같이, 메모리 셀의 "start of life(SOL)" 상태의 문턱 전압 산포에 적합한 소프트 레벨 구간은 문턱 전압 산포가 중첩되는 부분의 중앙에 배치될 수 있다.
그러나, 메모리 셀의 특성 열화에 따라서 상기 초기 문턱 전압 산포가 변형/왜곡(distortion)될 수 있으며, 이와 같이 상기 초기 문턱 전압 산포가 변형/왜곡된 경우에 상기 초기 값을 가지는 LLR을 이용하면 에러 정정이 정확하게 수행되지 않을 수 있다. 도 7A에 도시된 "스트레스 분포(Stressed Distribution)", "이동 분포(Shifted Distribution)" 및 "비대칭 분포(Asymmetric Distribution)"와 같이 다양한 이유로 인해 상기 메모리 셀의 문턱 전압 산포는 변형될 수 있으며, 상기 소프트 레벨 구간 및 상기 소프트 레벨 구간 각각에 대응하는 LLR 값 역시 상기 변형된 문턱 전압 산포에 따라 업데이트되어야 할 것이다. 상기 변형된 문턱 전압 산포에 따라 업데이트된 LLR 값에 기초한 에러 정정은 디폴트 LLR 값에 기초한 에러 정정보다 정확할 수 있다.
상기 소프트 레벨 구간은 상기 변형된 메모리 셀의 문턱 전압 산포에 따라 결정될 수 있는 상기 하드 리드 전압("Read bias")에 기초하여 변경될 수 있다.
도 7B는 상기 메모리 셀의 문턱 전압 산포가 변형된 경우에, 본 발명의 일실시예에 따라 소프트 레벨 구간의 LLR 값이 업데이트되는 과정을 도시한다.
도 7B를 참조하면, 디폴트 LLR 값("Default LLR")은 7개 소프트 레벨 구간 각각에 대응하여 -3 내지 3의 7개 정수값으로 설정되어 있다.
상기 메모리 컨트롤러(100)가 도 7B에 도시된 바와 같이 변형된 문턱 전압 산포의 메모리 셀로부터 리드된 데이터에 대하여 ECC 디코딩을 수행한 결과, 상기 리드된 데이터 즉 바이너리 비트들은 각 소프트 레벨에 대응하는 LLR 값별로 에러 비트와 넌에러 비트로 구분될 수 있다. 즉, 상기 메모리 컨트롤러(100)는 상기 리드된 데이터의 각 바이너리 비트별로 상기 디폴트 LLR 값("Default LLR")을 할당하여 ECC 디코딩을 수행하며, 그 결과, 당해 할당된 LLR 값에 대응하는 바이너리 비트를 에러 비트 및 넌에러 비트 중 어느 하나로 판단할 수 있다. 참고로, 상기 리드된 데이터에서 에러 비트가 검출되었다는 이유로 상기 ECC 디코딩이 페일로 평가되는 것은 아니며, 당해 에러 비트에 대하여 에러 정정을 통해 성공적인 ECC 디코딩을 수행할 수 있다.
도 7B는 상기 ECC 디코딩 결과로서 상기 디폴트 LLR 값("Default LLR")별로 에러 비트 수("# of Error bits")와 넌에러 비트 수("# of Non Error bits")를 도시하고 있다. 도 7C는 본 발명의 일실시예에 따라 각 LLR 값의 에러 비트 수("# of Error bits")와 넌에러 비트 수("# of Non Error bits")를 획득하는 과정을 나타낸다.
도 7C를 참조하면, 예를 들어, 상기 메모리 셀로부터 리드된 데이터 즉 바이너리 비트들("Read data")이 "0 1 1 0 0 1 0 1 1"인 경우에, 상기 메모리 컨트롤러(100)는 상기 바이너리 비트들("Read data")의 각 비트에 대하여 상기 디폴트 LLR 값("Default LLR")에 기초하여 각각 "3 -3 -1 1 0 -2 3 -1 -2"을 할당("Corresponding LLR")하여 상기 LDPC 디코딩을 수행할 것이다. 그 결과, 디코딩된 데이터("Decoded data")가 "0 1 1 1 0 1 0 0 1"이라면, 각 바이너리 비트들에 할당되었던 상기 디폴트 LLR 값("Default LLR")별로 에러 비트 수와 넌에러 비트 수를 산출할 수 있을 것이다. 예를 들어, 도 7C는 상기 디폴트 LLR 값("Default LLR") "-1"에 대응하는 에러 비트 수와 넌에러 비트 수는 각각 1개라는 점을 예시하고 있다.
다시 도 7B로 돌아와, 본 발명의 일실시예에 따르면, 상기 산출된 에러 비트 수("# of Error bits") 및 넌에러 비트 수("# of Non Error bits")에 기초하여 상기 LLR 값을 업데이트할 수 있다. 도 7B는 상기 업데이트된 LLR 값("Estimated New LLR")이 "-2.52 -0.95 -0.28 0.10 0.78 1.73 2.70"이라는 점을 예시하고 있다. 도 7B에 도시된 "New LLR (3-bit int)"는 상기 업데이트된 LLR 값("Estimated New LLR") 각각의 크기에 대하여 반올림함으로써 획득되는 정수형태의 업데이트된 LLR 값이다.
본 발명의 일실시예에 따르면, 상기 LLR 값은 아래의 수학식 2에 따라 업데이트될 수 있다.
Figure 112015022917012-pat00004
상기 수학식 2는 도 5를 참조하여 설명된 상기 소프트 디시젼 ECC 디코딩을 통해 추정 가능한 LLR 값을 의미한다.
앞서 설명된 바와 같이, 상기 소프트 디시젼 ECC 디코딩 과정은 상기 특정 하드 리드 전압(VHD)으로부터 소정의 양자화 간격(quantization delta)을 각각 갖는 복수의 상기 소프트 리드 전압들(VSD)로 수행될 수 있다. 따라서 상기 메모리 컨트롤러(100)는 상기 소프트 레벨 구간에 대응하는 상기 복수의 소프트 리드 전압들(VSD)에 따른 복수회의 소프트 리드를 수행함으로써 메모리 셀로부터 리드한 데이터의 비트가 어느 소프트 레벨 구간에 속하는지 판단하며, 당해 판단한 소프트 레벨 구간에 대응하는 LLR 값을 상기 리드 데이터 비트에 할당함으로써 상기 소프트 디시젼 ECC 디코딩을 수행한다.
여기서, 상기 리드 데이터 비트에 할당되는 LLR 값은 상기 수학식 1로부터 아래의 수학식 3이 보이는 바와 같이 추정될 수 있다.
Figure 112015022917012-pat00005
상기 수학식 3은 아래의 수학식 4로 표현될 수 있다.
도 7B는 상기 특정 하드 리드 전압("Read bias")으로부터 소정의 양자화 간격들을 각각 갖는 6개의 소프트 리드 전압들(VSD)에 대응하는 7개의 소프트 레벨 구간, 즉 정수 -3 내지 3의 LLR 값에 대응하는 소프트 레벨 구간을 도시하고 있다. 예를 들어, 상기 ECC 디코딩 결과로서 상기 디폴트 LLR 값("Default LLR") "-2"가 할당되었던 바이너리 비트들 중에서 에러 비트 수("# of Error bits")는 25개이고 넌에러 비트 수("# of Non Error bits")는 225개이다. 직관적으로, 상기 특정 하드 리드 전압("Read bias")보다 작은 전압 레벨 구간으로서 상기 디폴트 LLR 값("Default LLR") "-2"에 대응하는 소프트 레벨 구간에서 "1"로 판정된 비트는 넌에러 비트이고 "0"으로 판정된 비트는 에러 비트이다.
즉, 디폴트 LLR 값("Default LLR")이 음수인 구간, 즉 소프트 레벨이 상기 특정 하드 리드 전압("Read bias")보다 낮은 구간에서 "1"로 판정된 비트는 넌에러 비트이고 "0"으로 판정된 비트는 에러 비트이다. 유사하게, 디폴트 LLR 값("Default LLR")이 양수인 구간, 즉 소프트 레벨이 상기 특정 하드 리드 전압("Read bias")보다 높은 구간에서 "1"로 판정된 비트는 에러 비트이고 "0"으로 판정된 비트는 넌에러 비트이다.
따라서, "0" 및 "1"로 판정된 비트의 수를 이용하는 수학식 3은 에러 비트의 수와 넌에러 비트의 수를 이용하는 아래의 수학식 4로 표현될 수 있다.
Figure 112015022917012-pat00006
결과적으로, 본 발명의 일실시예에 따르면, 상기 메모리 컨트롤러(100)는 상기 리드된 데이터의 각 바이너리 비트별로 상기 디폴트 LLR 값("Default LLR")을 할당하여 ECC 디코딩을 수행하며, 그 결과, 당해 할당된 LLR 값별로 획득되는 에러 비트 수("# of Error bits")와 넌에러 비트 수("# of Non Error bits")를 이용하여 상기 수학식 4 또는 상기 수학식 2에 따라 LLR 값을 업데이트할 수 있다.
예를 들어, 도 7B에 도시된 바와 같이 상기 ECC 디코딩 결과로서 상기 디폴트 LLR 값("Default LLR") "-2"가 할당되었던 바이너리 비트들 중에서 에러 비트 수("# of Error bits")는 25개이고 넌에러 비트 수("# of Non Error bits")는 225개인 경우에, 상기 디폴트 LLR 값("Default LLR") "-2"는 상기 수학식 2 또는 수학식 4에 따라 "-0.95"("Estimated New LLR") 또는 "-1"("New LLR (3-bit int)")로 업데이트될 수 있다.
도 8A는 본 발명의 일실시예에 따른 상기 메모리 컨트롤러(100)의 동작 방법을 나타내는 흐름도이다.
도 8A에 도시된 동작 방법은 도 5를 참조하여 설명된 상기 제2 ECC 디코딩 단계(S530)에 대응할 수 있다. 즉, 도 8A에 도시된 동작 방법은, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다.
단계 S811에서, 상기 메모리 컨트롤러(100)는 예를 들어 도 7A 내지 도 7C를 참조하여 설명된 7개의 소프트 레벨 구간에 대응하는 6개의 소프트 리드 전압들(VSD)로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압들(VHD)을 이용하여 리드된 메모리 셀에 대하여 상기 소프트 리드 전압들(VSD)을 이용하여 추가적인 리드를 수행할 수 있다. 상기 소프트 리드 전압들(VSD)은 상기 하드 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다. 상기 메모리 컨트롤러(100)는 상기 소프트 레벨 구간에 대응하는 상기 복수의 소프트 리드 전압들(VSD)에 따른 복수회의 소프트 리드를 수행함으로써 메모리 셀로부터 리드한 데이터의 비트가 어느 소프트 레벨 구간에 속하는지 판단한다.
단계 S813에서, 상기 메모리 컨트롤러(100)는 디폴트 LLR 테이블(LLRTDFLT)을 참조하여 상기 단계 S811에서 리드된 데이터의 각 비트에 디폴트 LLR 값을 할당할 수 있다. 상기 디폴트 LLR 테이블(LLRTDFLT)은 상기 소프트 레벨 구간별로 할당된 디폴트 LLR 값을 정의하는 테이블이다. 상기 디폴트 LLR 테이블(LLRTDFLT)은 상기 저장부(110) 및 상기 LLR 관리부(170) 중 어느 하나에 저장되어 관리될 수 있다.
단계 S815에서, 상기 메모리 컨트롤러(100)는 상기 리드된 데이터의 각 비트에 할당된 상기 디폴트 LLR 값에 기초하여 상기 소프트 디시젼 ECC 디코딩을 수행할 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 ECC 부(130)에 의해 수행될 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 하드 리드 데이터에 상기 6개의 소프트 리드 전압들(VSD)을 이용하여 리드된 데이터가 추가된 소프트 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 리드 전압들(VHD)과 상기 소프트 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다. 상기 하드 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀의 문턱 전압 산포에 대한 추가적인 정보가 획득될 수 있다. 상기 추가적인 정보가 획득되면, 상기 메모리 셀이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압(VHD)으로 리드된 하드 리드 데이터와 상기 소프트 리드 전압(VSD)으로 리드된 소프트 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다.
단계 S817에서, 상기 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S817에서는 상기 단계 S815에서 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S817의 판단 결과, 상기 단계 S815의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S819에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가될 수 있다.
한편, 상기 단계 S815의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우에, 단계 S821에서, 상기 메모리 컨트롤러(100)의 상기 LLR 관리부(170)는 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 있는지 여부를 판단할 수 있다. 상기 업데이트 LLR 테이블(LLRTUPDT)은 상기 소프트 레벨 구간별로 업데이트된 LLR 값을 정의하는 테이블이다. 예를 들어, 상기 LLR 관리부(170)는 상기 단계 S817에서 성공적인 것으로 판단된 상기 단계 S815의 소프트 디시젼 ECC 디코딩의 결과 데이터, 즉 ECC 디코딩된 데이터에 포함된 페일 비트, 즉 상기 단계 S811에서 리드된 에러 정정 이전에는 에러 비트였으나 상기 단계 S815의 소프트 디시젼 ECC 디코딩 결과 에러 정정된 비트의 개수, 상기 단계 S815의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 평가될 때까지 수행된 소프트 리드 회수, 및 예를 들어 상기 도 6C를 참조하여 설명된 상기 LDPC 디코딩의 상기 1 반복 회수에 기초하여 상기 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 있는지 여부를 판단할 수 있다. 예를 들어, 상기 페일 비트 개수를 고려할 때, 상기 소프트 리드 회수 및 상기 1 반복 회수 중에서 적어도 어느 하나가 상대적으로 많을 경우에 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 있는 것으로 판단할 수 있다. 예를 들어, 상기 에러 정정된 비트의 개수를 기준으로 상기 소프트 리드 회수 및 상기 1 반복 회수 중 적어도 어느 하나가 소정 기준 이상인 경우에 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 있는 것으로 판단할 수 있다.
상기 단계 S821에서의 판단 결과, 상기 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 없는 것으로 판단되는 경우에, 상기 소프트 디시젼 ECC 디코딩은 종료될 수 있다. 상기 단계 S815의 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S821에서의 판단 결과, 상기 업데이트 LLR 테이블(LLRTUPDT)을 생성하거나 업데이트할 필요성이 있는 것으로 판단되는 경우에, 단계 S823에서, 일실시예로서 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)이 기존에 생성되어 있는 경우에는 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 수 있으며, 상기 업데이트 LLR 테이블(LLRTUPDT)이 기존에 생성되어 있지 않은 경우에는 상기 업데이트 LLR 테이블(LLRTUPDT)을 새로이 생성할 수 있다. 또 다른 일실시예로서 상기 업데이트 LLR 테이블(LLRTUPDT)이 초기에 저장되어 있으며, 상기 LLR 관리부(170)는 상기 단계 S823에서 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 수 있다. 상기 업데이트 LLR 테이블(LLRTUPDT)은 상기 저장부(110) 및 상기 LLR 관리부(170) 중 어느 하나에 저장되어 관리될 수 있다.
상기 단계 S823에서, 상기 업데이트 LLR 테이블(LLRTUPDT)의 생성 또는 업데이트는 상기 수학식 2에 따라 수행될 수 있다.
상기 단계 S817의 판단 결과, 상기 단계 S815의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S825에서, 상기 메모리 컨트롤러(100)는 상기 단계 S811에서 리드된 데이터의 각 비트에 할당된 LLR 값이 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 수행된 것인지 판단할 수 있다. 본 발명의 일실시예에 따르면, 상기 디폴트 LLR 테이블(LLRTDFLT)을 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 할당되는 LLR에 기초하여 상기 소프트 디시젼 ECC 디코딩이 추가적으로 수행될 수 있다. 상기 단계 S825에서 상기 메모리 컨트롤러(100)는 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 추가적으로 수행된 것인지 여부를 판단할 수 있다.
상기 단계 S825의 판단 결과, 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 추가적으로 수행된 것으로 판단되는 경우에, 단계 S827에서는 상기 단계 S811의 소프트 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S825의 판단 결과, 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 디폴트 LLR 테이블(LLRTDFLT)을 참조하여 수행된 것으로 판단되는 경우에, 단계 S829에서, 상기 메모리 컨트롤러(100)는 상기 단계 S823에서 생성되거나 업데이트된 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 상기 단계 S811에서 리드된 데이터의 각 비트에 업데이트된 LLR 값을 할당하고, 상기 단계 S815 내지 단계 S827를 반복하여 수행할 수 있다.
도 8B는 본 발명의 일실시예에 따른 상기 메모리 컨트롤러(100)의 동작 방법을 나타내는 흐름도이다.
도 8B에 도시된 동작 방법은 도 5를 참조하여 설명된 상기 제2 ECC 디코딩 단계(S530)에 대응할 수 있다. 즉, 도 8B에 도시된 동작 방법은, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다.
도 8A를 참조하여 설명된 본 발명의 일실시예에 따르면, 상기 디폴트 LLR 테이블(LLRTDFLT)을 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 우선적으로 수행될 수 있다. 상기 디폴트 LLR 테이블(LLRTDFLT)을 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 업데이트 LLR 테이블(LLRTUPDT)을 참조하여 할당되는 LLR에 기초하여 상기 소프트 디시젼 ECC 디코딩이 추가적으로 수행될 수 있다.
앞서 설명된 바와 같이, 상기 디폴트 LLR 테이블(LLRTDFLT)은 상기 소프트 레벨 구간별로 할당된 디폴트 LLR 값을 정의하는 테이블이며, 상기 업데이트 LLR 테이블(LLRTUPDT)은 상기 소프트 레벨 구간별로 업데이트된 LLR 값을 정의하는 테이블이다.
반면, 도 8B를 참조하여 이하에서 설명되는 본 발명의 일실시예에 따르면, 상기 디폴트 LLR 테이블(LLRTDFLT) 및 상기 업데이트 LLR 테이블(LLRTUPDT) 중에서 가장 최근에 성공적인 것으로 판별되었던 상기 소프트 디시젼 ECC 디코딩 과정에서 참조되었던 테이블을 제1 테이블(LLRTRCNT)로서 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 우선적으로 수행될 수 있다.
상기 제1 테이블(LLRTRCNT)을 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 디폴트 LLR 테이블(LLRTDFLT) 및 상기 업데이트 LLR 테이블(LLRTUPDT) 중에서 나머지 테이블을 제2 테이블(LLRTOTHER)로서 참조하여 할당되는 LLR에 기초하여 상기 소프트 디시젼 ECC 디코딩이 추가적으로 수행될 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 블록(211)에서 물리적 위치가 유사한 메모리 셀들은 유사한 열화 특성에 따라 문턱 전압 산포를 가질 확률이 높으므로, 하나의 소프트 디시젼 ECC 디코딩 단위에 대하여 할당된 LLR 값을 이후의 소프트 디시젼 ECC 디코딩 단위에 대해서도 할당하면 상기 소프트 디시젼 ECC 디코딩이 성공할 확률이 높을 수 있다. 한편, 물리적으로 멀리 위치한 메모리 셀간의 열화 특성은 물리적으로 가까이 위치한 메모리 셀간 열화 특성보다 상대적으로 상이할 수 있으며, 따라서 물리적으로 멀리 위치한 메모리 셀에 대해서는 상기 업데이트 LLR 테이블(LLRTUPDT)보다 상기 디폴트 LLR 테이블(LLRTDFLT)에 기초한 상기 소프트 디시젼 ECC 디코딩이 성공할 확률이 높을 수 있다.
정리하면, 물리적으로 멀리 위치한 메모리 셀들에 대해서는 제2 테이블(LLRTOTHER)에 기초한 상기 소프트 디시젼 ECC 디코딩도 성공할 확률이 높을 수 있기 때문에, 상기 제1 테이블(LLRTRCNT)에 기초한 상기 소프트 디시젼 ECC 디코딩이 실패로 평가된 경우에 상기 제2 테이블(LLRTOTHER)에 기초한 상기 소프트 디시젼 ECC 디코딩을 추가적으로 수행해 볼 필요가 있다.
단계 S851에서, 상기 메모리 컨트롤러(100)는 예를 들어 도 7A 내지 도 7C를 참조하여 설명된 7개의 소프트 레벨 구간에 대응하는 6개의 소프트 리드 전압들(VSD)로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압들(VHD)을 이용하여 리드된 메모리 셀에 대하여 상기 소프트 리드 전압들(VSD)을 이용하여 추가적인 리드를 수행할 수 있다. 상기 소프트 리드 전압들(VSD)은 상기 하드 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다. 상기 메모리 컨트롤러(100)는 상기 소프트 레벨 구간에 대응하는 상기 복수의 소프트 리드 전압들(VSD)에 따른 복수회의 소프트 리드를 수행함으로써 메모리 셀로부터 리드한 데이터의 비트가 어느 소프트 레벨 구간에 속하는지 판단한다.
단계 S853에서, 상기 메모리 컨트롤러(100)는 상기 제1 테이블(LLRTRCNT)을 참조하여 상기 단계 S851에서 리드된 데이터의 각 비트에 LLR 값을 할당할 수 있다. 최초에는 상기 디폴트 LLR 테이블(LLRTDFLT)이 상기 제1 테이블(LLRTRCNT)로, 상기 업데이트 LLR 테이블(LLRTUPDT)이 상기 제2 테이블(LLRTOTHER)로 설정될 수 있다. 상기 제1 테이블(LLRTRCNT) 및 제2 테이블(LLRTOTHER)은 상기 저장부(110) 및 상기 LLR 관리부(170) 중 어느 하나에 저장되어 관리될 수 있다.
단계 S855에서, 상기 메모리 컨트롤러(100)는 상기 리드된 데이터의 각 비트에 할당된 상기 제1 테이블(LLRTRCNT)의 LLR 값에 기초하여 상기 소프트 디시젼 ECC 디코딩을 수행할 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 ECC 부(130)에 의해 수행될 수 있다. 상기 소프트 디시젼 ECC 디코딩은 상기 하드 리드 데이터에 상기 6개의 소프트 리드 전압들(VSD)을 이용하여 리드된 데이터가 추가된 소프트 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 리드 전압들(VHD)과 상기 소프트 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다. 상기 하드 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀의 문턱 전압 산포에 대한 추가적인 정보가 획득될 수 있다. 상기 추가적인 정보가 획득되면, 상기 메모리 셀이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 리드 전압(VHD)으로 리드된 하드 리드 데이터와 상기 소프트 리드 전압(VSD)으로 리드된 소프트 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다.
단계 S857에서, 상기 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S857에서는 상기 단계 S855에서 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S857의 판단 결과, 상기 단계 S855의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S859에서는 상기 단계 S531의 소프트 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가될 수 있다.
한편, 상기 단계 S855의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우에, 단계 S861에서, 상기 메모리 컨트롤러(100)의 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 필요성이 있는지 여부를 판단할 수 있다. 예를 들어, 상기 LLR 관리부(170)는 상기 단계 S857에서 성공적인 것으로 판단된 상기 단계 S855의 소프트 디시젼 ECC 디코딩의 결과 데이터, 즉 ECC 디코딩된 데이터에 포함된 페일 비트, 즉 상기 단계 S851에서 리드된 에러 정정 이전에는 에러 비트였으나 상기 단계 S855의 소프트 디시젼 ECC 디코딩 결과 에러 정정된 비트의 개수, 상기 단계 S855의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 평가될 때까지 수행된 소프트 리드 회수, 및 예를 들어 상기 도 6C를 참조하여 설명된 상기 LDPC 디코딩의 상기 1 반복 회수에 기초하여 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 필요성이 있는지 여부를 판단할 수 있다. 예를 들어, 상기 페일 비트 개수를 고려할 때, 상기 소프트 리드 회수 및 상기 1 반복 회수가 상대적으로 많을 경우에 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 필요성이 있는 것으로 판단할 수 있다.
상기 단계 S861에서의 판단 결과, 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 필요성이 없는 것으로 판단되는 경우에, 상기 소프트 디시젼 ECC 디코딩은 종료될 수 있다. 상기 단계 S855의 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S861에서의 판단 결과, 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 필요성이 있는 것으로 판단되는 경우에, 단계 S863에서, 상기 LLR 관리부(170)는 상기 업데이트 LLR 테이블(LLRTUPDT)을 업데이트할 수 있다.
상기 단계 S863에서, 상기 업데이트 LLR 테이블(LLRTUPDT)의 업데이트는 상기 수학식 2에 따라 수행될 수 있다.
상기 단계 S857의 판단 결과, 상기 단계 S855의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S865에서, 상기 메모리 컨트롤러(100)는 상기 단계 S851에서 리드된 데이터의 각 비트에 할당된 LLR 값이 상기 제2 테이블(LLRTOTHER)을 참조하여 수행된 것인지 판단할 수 있다. 본 발명의 일실시예에 따르면, 상기 제1 테이블(LLRTRCNT)을 참조하여 할당되는 LLR에 기초한 상기 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우에, 상기 제2 테이블(LLRTOTHER)을 참조하여 할당되는 LLR에 기초하여 상기 소프트 디시젼 ECC 디코딩이 추가적으로 수행될 수 있다. 상기 단계 S865에서 상기 메모리 컨트롤러(100)는 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 제2 테이블(LLRTOTHER)을 참조하여 추가적으로 수행된 것인지 여부를 판단할 수 있다.
상기 단계 S865의 판단 결과, 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 제2 테이블(LLRTOTHER)을 참조하여 추가적으로 수행된 것으로 판단되는 경우에, 단계 S867에서는 상기 단계 S851의 소프트 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S865의 판단 결과, 현재 수행된 상기 소프트 디시젼 ECC 디코딩이 상기 제1 테이블(LLRTRCNT)을 참조하여 수행된 것으로 판단되는 경우에, 단계 S869에서, 상기 메모리 컨트롤러(100)는 상기 제2 테이블(LLRTOTHER)을 참조하여 상기 단계 S851에서 리드된 데이터의 각 비트에 상기 제2 테이블(LLRTOTHER)의 LLR 값을 할당하고, 상기 단계 S855 내지 단계 S867을 반복하여 수행할 수 있다.
도 9 내지 도 3은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다. 도 9 내지 도 13은 본 발명에 따른 반도체 메모리 장치, 예를 들어 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도 9는 도 4B에 도시된 메모리 셀 어레이(210)를 보여주는 블록도이다.
도 9를 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1 및 제3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 수 있다.
도 10은 도 9의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 11은 도 10의 메모리 블록(BLKi)의 선(I-I')에 따른 단면도이다.
도 10 및 도 11을 참조하면, 메모리 블록(BLKi)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(1111)이 제공될 수 있다. 예시적으로, 기판(1111)은 제1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(1111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(1111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(1111)은 p 타입 실리콘으로 한정되지 않는다.
기판(1111) 상에, 제1 방향을 따라 신장된 복수의 도핑 영역들(1311 to 1314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들(1311 to 1314)은 기판(1111)과 상이한 제2 타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(1311 to 1314)은 n 타입을 가질 수 있다. 이하에서, 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 가정한다. 그러나 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 한정되지 않는다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 신장되는 복수의 절연 물질들(1112)이 제2 방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(1112) 및 기판(1111)은 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(112)은 각각 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 절연 물질들(1112)을 관통하는 복수의 필라들(1113)이 제공될 수 있다. 예시적으로, 복수의 필라들(1113) 각각은 절연 물질들(1112)을 관통하여 기판(1111)과 연결될 수 있다. 예시적으로, 각 필라(1113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 기판(1111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(1113)의 내부층(1115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(1113)의 내부층(1115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연 물질들(1112), 필라들(1113), 그리고 기판(1111)의 노출된 표면을 따라 절연막(1116)이 제공될 수 있다. 예시적으로, 절연막(1116)의 두께는 절연 물질들(1112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(1112) 중 제1 절연 물질의 하부 면에 제공되는 절연막(1116)과, 절연 물질들(1112) 중 제2 절연 물질의 상부 면에 제공되는 절연막(1116) 사이에, 절연 물질들(1112) 및 절연막(1116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다. 상기 절연 물질들(1112) 중에서 상기 제1 절연 물질은 상기 제2 절연 물질의 상부에 배치될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연막(1116)의 노출된 표면 상에 도전 물질들(1211 to 1291)이 제공될 수 있다. 예를 들면, 기판(1111)에 인접한 절연 물질(1112) 및 기판(1111) 사이에 제1 방향을 따라 신장되는 도전 물질(1211)이 제공될 수 있다. 더 상세하게는, 기판(1111)에 인접한 절연 물질(1112)의 하부 면에 배치되는 절연막(1116) 및 기판(1111) 상에 배치되는 절연막(1116) 사이에, 제1 방향으로 신장되는 도전 물질(1211)이 제공될 수 있다.
절연 물질들(1112) 중 제1 특정 절연 물질의 상부 면에 배치되는 절연막(1116) 및 상기 절연 물질들(1112) 중 상기 제1 특정 절연 물질의 상부에 배치되는 제2 특정 절연 물질의 하부 면에 배치되는 절연막(1116) 사이에, 제1 방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예시적으로, 절연 물질들(1112) 사이에, 제1 방향으로 신장되는 복수의 도전 물질들(1221 to 1281)이 제공될 수 있다. 또한, 최상위 절연 물질들(1112) 상에서 제1 방향을 따라 신장되는 도전 물질(1291)이 제공될 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 금속 물질일 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(1112)을 관통하는 복수의 필라들(1113), 복수의 절연 물질들(1112) 및 복수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 복수의 도전 물질들(1212 to 1292)이 제공될 수 있다.
제3 및 제4 도핑 영역들(1313, 1314) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제3 및 제4 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 복수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 복수의 절연 물질들(1112)을 관통하는 복수의 필라들(1113), 복수의 절연 물질들(1112) 및 복수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 복수의 도전 물질들(1213 to 1293)이 제공될 수 있다.
복수의 필라들(1113) 상에 드레인들(1320)이 각각 제공될 수 있다. 예시적으로, 드레인들(1320)은 제2 타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(1320)은 n 타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서, 드레인들(1320)는 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(1320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(1320)의 폭은 대응하는 필라(1113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(1320)은 대응하는 필라(1113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(1320) 상에, 제3 방향으로 신장된 도전 물질들(1331 to 1333)이 제공될 수 있다. 도전 물질들(1331 to 1333)은 제1 방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(1331 to 1333) 각각은 대응하는 영역의 드레인들(1320)과 연결될 수 있다. 예시적으로, 드레인들(1320) 및 제3 방향으로 신장된 도전 물질(1333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 금속 물질일 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 10 및 도 11에서, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 복수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 복수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
도 12는 도 11의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 10 내지 도 12를 참조하면, 절연막(1116)은 제1 내지 제3 서브 절연막들(1117, 1118, 1119)을 포함할 수 있다.
필라(1113)의 p 타입 실리콘(1114)은 바디(body)로 동작할 수 있다. 필라(1113)에 인접한 제1 서브 절연막(1117)은 터널링 절연막으로 동작할 수 있다. 예를 들면, 필라(1113)에 인접한 제1 서브 절연막(1117)은 열산화막을 포함할 수 있다.
제2 서브 절연막(1118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 전하 포획층으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(1233)에 인접한 제3 서브 절연막(1119)은 블로킹 절연막으로 동작할 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질(1233)과 인접한 제3 서브 절연막(1119)은 단일층 또는 다층으로 형성될 수 있다. 제3 서브 절연막(1119)은 제1 및 제2 서브 절연막들(1117, 1118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(1233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트, 1233), 블로킹 절연막(1119), 전하 저장막(1118), 터널링 절연막(1117), 그리고 바디(1114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예시적으로, 제1 내지 제3 서브 절연막들(1117 to 1119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(1113)의 p 타입 실리콘(1114)을 제2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(1113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 더 상세하게는, 메모리 블록(BLKi)은 제2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1 방향으로 신장된 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성할 수 있다.
제3 방향으로 신장된 도전 물질들(1331 to 1333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 비트 라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)은 공통 소스 라인들(CSL)로 동작할 수 있다.
요약하면, 메모리 블록(BLKi)은 기판(1111)에 수직한 방향(제2 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 10 내지 도 12에서, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 10 내지 도 12에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)의 수 및 공통 소스 라인들(1311 to 1314)의 수 또한 조절될 수 있다.
도 10 내지 도 12에서, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(1331 to 1333)의 수 또한 조절될 수 있다.
도 13은 도 10 내지 도 12를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 10 내지 도 13을 참조하면, 제1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 제1 비트 라인(BL1)은 제3 방향으로 신장된 도전 물질(1331)에 대응할 수 있다. 제2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2 비트 라인(BL2)은 제3 방향으로 신장된 도전 물질(1332)에 대응할 수 있다. 제3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3 비트 라인(BL3)은 제3 방향으로 신장된 도전 물질(1333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의할 수 있다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11 to NS31)은 제1 열에 대응할 수 있다. 제2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12 to NS32)은 제2 열에 대응할 수 있다. 제3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13 to NS33)은 제3 열에 대응할 수 있다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11 to NS13)은 제1 행을 형성할 수 있다. 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21 to NS23)은 제2 행을 형성할 수 있다. 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31 to NS33)은 제3 행을 형성할 수 있다.
각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 기판(111)을 기준으로 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC6)의 높이는 8이다. 높이 8은 상기 접지 선택 트랜지스터(GST)의 높이보다 8배 크다는 것을 의미한다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결될 수 있다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 즉, 낸드 스트링들(NS11 to NS13, NS21 to NS23, NS31 to NS33)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(1111) 상의 활성 영역에서, 제1 내지 제4 도핑 영역들(1311 to 1314)이 연결될 수 있다. 예를 들면, 제1 내지 제4 도핑 영역들(1311 to 1314)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 내지 제4 도핑 영역들(1311 to 1314)이 공통으로 연결될 수 있다.
도 13에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1 to BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1 to BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 도 13은 각 낸드 스트링(NS)에서 제3 메모리 셀(MC3)과 제4 메모리 셀(MC4) 사이에 제공되는 더미 메모리 셀(DMC)을 보여주고 있다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제1 내지 제3 메모리 셀들(MC1 to MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제4 내지 제6 메모리 셀들(MC4 to MC6)이 제공될 수 있다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 to MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
도 9 내지 도 13을 참조하여 메모리 컨트롤러에 연결된 기판과 수직방향으로 배열되고 메모리 셀들, 스트링 선택 트랜지스터와 접지 선택 트랜지스터를 포함하는 셀 스트링을 적어도 하나 이상 가지는 반도체 메모리 장치의 동작 방법을 설명하면, 예를 들어, 반도체 메모리 장치는 제1 리드 명령어를 제공 받고, 제1 하드 리드 전압 및 상기 제1 하드 리드 전압과 상이한 제2 하드 리드 전압을 사용하여 제1 및 제2 하드 디시젼 리드를 수행하며, 하드 디시젼 데이터를 형성하고, 하드 디시젼 데이터들의 에러 비트 상태를 기초로, 다수의 하드 리드 전압 중에 특정 하드 리드 전압을 선택하고, 선택된 데이터의 하드 리드 전압에서 소정의 전압차이가 있는 소프트 리드 전압을 사용하여, 소프트 디시젼 데이터를 형성하여, 메모리 컨트롤러(100)로 제공할 수 있다.
도 14 내지 도 16은 본 발명에 따른 3차원 비휘발성 메모리 장치를 나타내는 도면이다. 도 14 내지 도 16은 본 발명에 따른 반도체 메모리 장치, 예를 들어 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도 14는 도 5에 도시된 메모리 셀 어레이(210)에 포함될 수 있는 메모리 블록(BLKj)을 예시적으로 보여주는 사시도이고, 도 15는 도 14의 메모리 블록(BLKj)의 선(VII-VII')에 따른 단면도이다.
도 14 및 도 15를 참조하면, 상기 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(6311)이 제공될 수 있다. 예들 들어, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n 타입 웰을 더 포함할 수 있다. 이하에서, 기판(6311)은 p 타입 실리콘인 것으로 가정하지만, 기판(6311)은 p 타입 실리콘으로 한정되지 않는다.
기판(6311) 상에, x 축 방향 및 y 축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x 축 방향 및 y 축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 y 축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)을 관통하는 복수의 하부 필라(DP)들이 제공된다. 각 하부 필라(DP)는 z 축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)을 관통하는 복수의 상부 필라(UP)들이 제공된다. 각 상부 필라(UP)는 z 축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도 10 및 도 11에서 설명된 바와 유사하게, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x 축 방향 및 y 축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예들 들어, 제2타입의 도핑 물질(6312)은 n 타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예들 들어, 드레인(6340)은 n 타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y 축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 x 축 방향을 따라 이격되어 제공된다. 예들 들어, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323, 6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325, 6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 상기 공통 소스 라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)과, 비트라인으로 동작하는 상기 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352) 중 대응하는 도전 물질 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리셀 및 제2메인 메모리셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 14 및 도 15를 참조하면, 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 상기 트랜지스터 구조는, 도 12에서 설명된 바와 유사하다.
도 16은 도 14 및 도 15를 참조하여 설명된 메모리 블록(BLKj)의 등가 회로를 보여주는 회로도이다. 도 16은 상기 메모리 블록(BLKj)에 포함된 제1, 2 스트링만을 도시하고 있다.
도 16을 참조하면, 상기 메모리 블록(BLKj)은, 도 14 및 도 15에서 설명된, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 형성되는 하나의 셀 스트링을 복수개 포함할 수 있다.
상기 메모리 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제1스트링(ST1)을 형성하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제2스트링(ST2)을 형성한다.
상기 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결된다. 제1스트링(ST1)은 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
도 16은 상기 제1, 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 예시하고 있으나, 제1, 2 스트링들(ST1, ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)은 제2드레인 선택라인(DSL2)에 연결될 수 있다. 또는 제1, 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SSL2)에 연결될 수도 있다.
도 17은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 17을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도 3 내지 도 13을 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도 3 내지 도 13을 참조하여 설명된 메모리 컨트롤러에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도 3 내지 도 13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 18을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도 3 내지 도 13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 19를 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 19의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도 3 내지 도 13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 20을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도 3 내지 도 13을 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 21을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 22는 도 21에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 21 및 도 22를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 21에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 메모리 컨트롤러의 동작 방법에 있어서,
    소프트 리드 전압으로 반도체 메모리 장치에 저장된 데이터를 리드하는 제1단계;
    상기 리드한 데이터에 대하여 소프트 리드 전압 구간별 제1 LLR(log likelihood ratio) 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제2단계; 및
    상기 제1 LLR 값에 기초한 소프트 디시젼 ECC 디코딩이 실패한 경우에, 상기 리드한 데이터에 대하여 상기 소프트 리드 전압 구간별 제2 LLR 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제3단계
    를 포함하되,
    상기 제1, 2 LLR 값은
    디폴트 LLR 값 및 업데이트 LLR 값 중에서 선정되며,
    상기 업데이트 LLR 값은
    상기 반도체 메모리 장치에 저장된 데이터에 대한 상기 소프트 디시젼 ECC 디코딩을 통해 획득되는 에러 비트의 개수와 넌에러 비트의 개수에 기초하여 생성되는
    메모리 컨트롤러의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 LLR 값은
    상기 디폴트 LLR 값인
    메모리 컨트롤러의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 LLR 값은
    상기 디폴트 LLR 값 및 업데이트 LLR 값 중에서 직전에 성공한 상기 소프트 디시젼 ECC 디코딩의 기초가 되었던 LLR 값인
    메모리 컨트롤러의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 디폴트 LLR 값 및 업데이트 LLR 값은 각각
    디폴트 LLR 테이블 및 업데이트 LLR 테이블로서 상기 메모리 컨트롤러에 저장되는
    메모리 컨트롤러의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2, 3단계의 소프트 디시젼 ECC 디코딩 중에서 어느 하나가 성공한 경우에, 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제4단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제4단계는
    하기 수학식에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는
    메모리 컨트롤러의 동작 방법.
    [수학식]
    Figure 112015022917012-pat00007

    단, updated LLR은 상기 업데이트 LLR 값, # of Error Bits는 상기 에러 비트의 개수, # of Non-Error Bits는 상기 넌에러 비트의 개수, soft level은 상기 소프트 리드 전압, read bias는 기준 리드 전압임.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제4단계는
    상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는 제5단계; 및
    상기 제5단계의 판단 결과에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제6단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제5단계는
    상기 소프트 디시젼 ECC 디코딩이 성공할 때까지 수행된 소프트 리드 회수 및 상기 소프트 디시젼 ECC 디코딩의 반복 회수 중 적어도 어느 하나와, 상기 리드한 데이터에 포함된 에러 정정된 비트의 개수에 기초하여 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는
    메모리 컨트롤러의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제5단계는
    상기 에러 정정된 비트의 개수를 기준으로 상기 소프트 리드 회수 및 상기 반복 회수 중 적어도 어느 하나가 소정 기준 이상인 경우에 상기 업데이트 LLR 값의 생성 또는 업데이트 필요성이 있는 것으로 판단하는
    메모리 컨트롤러의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소프트 디시젼 ECC 디코딩은
    LDPC(Low Density Parity Check) 디코딩인
    메모리 컨트롤러의 동작 방법.
  11. 메모리 컨트롤러에 있어서,
    소프트 리드 전압으로 반도체 메모리 장치에 저장된 데이터를 리드하는 제1수단;
    상기 리드한 데이터에 대하여 소프트 리드 전압 구간별 제1 LLR(log likelihood ratio) 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제2수단; 및
    상기 제1 LLR 값에 기초한 소프트 디시젼 ECC 디코딩이 실패한 경우에, 상기 리드한 데이터에 대하여 상기 소프트 리드 전압 구간별 제2 LLR 값에 기초하여 소프트 디시젼 ECC 디코딩을 수행하는 제3수단
    을 포함하되,
    상기 메모리 컨트롤러는
    상기 제1, 2 LLR 값을 디폴트 LLR 값 및 업데이트 LLR 값 중에서 선정하며,
    상기 반도체 메모리 장치에 저장된 데이터에 대한 상기 소프트 디시젼 ECC 디코딩을 통해 획득되는 에러 비트의 개수와 넌에러 비트의 개수에 기초하여 상기 업데이트 LLR 값을 생성하는
    메모리 컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 LLR 값은
    상기 디폴트 LLR 값인
    메모리 컨트롤러.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 LLR 값은
    상기 디폴트 LLR 값 및 업데이트 LLR 값 중에서 직전에 성공한 상기 소프트 디시젼 ECC 디코딩의 기초가 되었던 LLR 값인
    메모리 컨트롤러.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 디폴트 LLR 값 및 업데이트 LLR 값은 각각
    디폴트 LLR 테이블 및 업데이트 LLR 테이블로서 저장되는
    메모리 컨트롤러.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2, 3수단에 의한 소프트 디시젼 ECC 디코딩 중에서 어느 하나가 성공한 경우에, 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제4수단
    을 더 포함하는 메모리 컨트롤러.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제4수단은
    하기 수학식에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는
    메모리 컨트롤러.
    [수학식]
    Figure 112015022917012-pat00008

    단, updated LLR은 상기 업데이트 LLR 값, # of Error Bits는 상기 에러 비트의 개수, # of Non-Error Bits는 상기 넌에러 비트의 개수, soft level은 상기 소프트 리드 전압, read bias는 기준 리드 전압임.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제4수단은
    상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는 제5수단; 및
    상기 제5수단의 판단 결과에 따라 상기 업데이트 LLR 값을 생성 또는 업데이트하는 제6수단
    을 포함하는 메모리 컨트롤러.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제5수단은
    상기 소프트 디시젼 ECC 디코딩이 성공할 때까지 수행된 소프트 리드 회수 및 상기 소프트 디시젼 ECC 디코딩의 반복 회수 중 적어도 어느 하나와, 상기 리드한 데이터에 포함된 에러 정정된 비트의 개수에 기초하여 상기 업데이트 LLR 값의 생성 또는 업데이트의 필요성을 판단하는
    메모리 컨트롤러.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제5수단은
    상기 에러 정정된 비트의 개수를 기준으로 상기 소프트 리드 회수 및 상기 반복 회수 중 적어도 어느 하나가 소정 기준 이상인 경우에 상기 업데이트 LLR 값의 생성 또는 업데이트 필요성이 있는 것으로 판단하는
    메모리 컨트롤러.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 소프트 디시젼 ECC 디코딩은
    LDPC(Low Density Parity Check) 디코딩인
    메모리 컨트롤러.
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