KR102264850B1 - Power semiconductor chip and power semiconductor module - Google Patents

Power semiconductor chip and power semiconductor module Download PDF

Info

Publication number
KR102264850B1
KR102264850B1 KR1020190159129A KR20190159129A KR102264850B1 KR 102264850 B1 KR102264850 B1 KR 102264850B1 KR 1020190159129 A KR1020190159129 A KR 1020190159129A KR 20190159129 A KR20190159129 A KR 20190159129A KR 102264850 B1 KR102264850 B1 KR 102264850B1
Authority
KR
South Korea
Prior art keywords
layer
power semiconductor
graded
alloy layer
solder
Prior art date
Application number
KR1020190159129A
Other languages
Korean (ko)
Other versions
KR20210069379A (en
Inventor
김신아
Original Assignee
현대모비스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대모비스 주식회사 filed Critical 현대모비스 주식회사
Priority to KR1020190159129A priority Critical patent/KR102264850B1/en
Publication of KR20210069379A publication Critical patent/KR20210069379A/en
Application granted granted Critical
Publication of KR102264850B1 publication Critical patent/KR102264850B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)

Abstract

본 발명의 일 관점에 따르면, 전력 반도체 칩을 제공한다. 금속 패드부; 상기 금속 패드부 상에 형성된 Graded Ni-P 합금층; 상기 Graded Ni-P 합금층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 솔더층;을 포함하고, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.According to one aspect of the present invention, there is provided a power semiconductor chip. metal pad part; a Graded Ni-P alloy layer formed on the metal pad part; a metal layer formed on the Graded Ni-P alloy layer; and a solder layer formed on the metal layer, wherein the Graded Ni-P alloy layer may exhibit a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer to the solder layer.

Description

전력 반도체 칩 및 전력 반도체 모듈{Power semiconductor chip and power semiconductor module}Power semiconductor chip and power semiconductor module

본 발명은 전력 반도체 칩 및 전력 반도체 모듈에 관한 것으로서, 더 상세하게는 솔더링(soldering)시 발생하는 금속간화합물(IMC; Inter Metallic Compound)의 형성을 조절하여 금속 간 접합 상태를 높이고, 신뢰성을 향상시킬 수 있는 전력 반도체 칩 및 전력 반도체 모듈에 관한 것이다.The present invention relates to a power semiconductor chip and a power semiconductor module, and more particularly, by controlling the formation of an intermetallic compound (IMC) generated during soldering to increase the junction state between metals and improve reliability It relates to a power semiconductor chip and a power semiconductor module that can make

일반적으로, 전력 반도체 모듈의 금속 배선 형성시 전기저항이 비교적 낮고, 미세패턴 제작이 용이한 Al을 사용한다. 하지만 Al은 고온 공정시 Si과 반응하여 알루미늄 스파이크(Aluminum spike)을 형성한다. 이로 인해, 전력 반도체 모듈의 전기적 특성을 저하시키게 된다. In general, when forming a metal wiring of a power semiconductor module, Al has a relatively low electrical resistance and is easy to fabricate a fine pattern. However, Al reacts with Si during high-temperature processing to form aluminum spikes. For this reason, the electrical characteristics of the power semiconductor module are deteriorated.

이를 방지하기 위해서, Si 기판 상에 Ti을 도포한 후 어닐링(annealing) 과정을 통해 TiSi2을 형성하여 Al와 Si간 반응을 낮출 수 있도록 한다. 또, TiN을 도포함으로써 TiSi2와 Al간 반응을 낮추기 위한 장벽(barrier) 역할을 수행하도록 한다. TiN 상에 형성된 Al은 솔더링 작업에 필요한 웨팅(wetting)이 잘 이루어지지 않기 때문에 솔더링이 가능한 Ni을 전해/무전해도금을 통해 형성한다. In order to prevent this, TiSi 2 is formed through an annealing process after Ti is coated on the Si substrate to lower the reaction between Al and Si. In addition, by coating TiN, TiSi 2 and Al to serve as a barrier for lowering the reaction. Since Al formed on TiN does not perform well in wetting necessary for soldering, solderable Ni is formed through electrolytic/electroless plating.

또한, Ni은 부식저항성이 낮아 산화되기 쉬우므로 Au, Pd, Ag, Cu 등을 도포하여 부식저항성을 높일 수 있도록 한다. 솔더링이란 금속과 솔더간 화학적으로 본딩이 이루어지는 과정으로 안정적인 솔더 조인트(solder joint)를 얻기 위해서는 금속간화합물이 필수적으로 필요하다. In addition, since Ni has low corrosion resistance and is easily oxidized, Au, Pd, Ag, Cu, etc. are applied to increase corrosion resistance. Soldering is a chemical bonding process between metal and solder, and an intermetallic compound is essential to obtain a stable solder joint.

그러나, 금속간화합물은 솔더보다 더 단단하고 쉽게 부러지는 성질을 가지고 있어, 전력 반도체 모듈의 균열(Fracture)을 일으켜 전력 반도체 모듈의 신뢰성을 저하시키는 요인이 될 수 있다.However, since the intermetallic compound is harder than solder and has a property of being easily broken, it may cause a fracture of the power semiconductor module and deteriorate the reliability of the power semiconductor module.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 솔더링시 솔더 구조체 내에 형성되는 금속간화합물(IMC)에 의한 높은 균열 가능성을 억제하여, 접합성 및 신뢰성을 개선할 수 있는 전력 반도체 칩 및 전력 반도체 모듈을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention is to solve various problems including the above problems, and by suppressing a high possibility of cracking due to intermetallic compounds (IMC) formed in a solder structure during soldering, a power semiconductor capable of improving bonding properties and reliability An object of the present invention is to provide a chip and a power semiconductor module. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

본 발명의 일 관점에 따르면, 전력 반도체 칩을 제공한다. 상기 전력 반도체 칩은 금속 패드부; 상기 금속 패드부 상에 형성된 Graded Ni-P 합금층; 상기 Graded Ni-P 합금층 상에 형성된 금속층; 및 상기 금속층 상에 형성된 솔더층;을 포함하고, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.According to one aspect of the present invention, there is provided a power semiconductor chip. The power semiconductor chip may include a metal pad part; a Graded Ni-P alloy layer formed on the metal pad part; a metal layer formed on the Graded Ni-P alloy layer; and a solder layer formed on the metal layer, wherein the Graded Ni-P alloy layer may exhibit a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer to the solder layer.

상기 전력 반도체 칩에 있어서, 상기 금속 패드부는 Al을 포함할 수 있다.In the power semiconductor chip, the metal pad part may include Al.

상기 전력 반도체 칩에 있어서, 상기 금속층은 Au를 포함할 수 있다.In the power semiconductor chip, the metal layer may include Au.

상기 전력 반도체 칩에 있어서, 상기 솔더층은 SnPbAu를 포함할 수 있다.In the power semiconductor chip, the solder layer may include SnPbAu.

본 발명의 다른 관점에 따르면, 전력 반도체 모듈을 제공한다. 상기 전력 반도체 모듈은 하부기판; 제 1 솔더 프리폼을 이용하여 상기 하부기판 상에 형성된 반도체 칩; 제 2 솔더 프리폼을 이용하여 상기 반도체 칩 상에 형성된 스페이서; 및 제 3 솔더 프리폼을 이용하여 상기 스페이서 상에 형성된 상부기판;을 포함하고, 상기 제 1 솔더 프리폼, 상기 제 2 솔더 프리폼 및 상기 제 3 솔더 프리폼 중 적어도 어느 하나는 Graded Ni-P 합금층을 구비하는 솔더 구조체를 포함할 수 있다.According to another aspect of the present invention, there is provided a power semiconductor module. The power semiconductor module includes a lower substrate; a semiconductor chip formed on the lower substrate using a first solder preform; a spacer formed on the semiconductor chip using a second solder preform; and an upper substrate formed on the spacer using a third solder preform, wherein at least one of the first solder preform, the second solder preform, and the third solder preform includes a Graded Ni-P alloy layer It may include a solder structure that does.

상기 전력 반도체 모듈에 있어서, 상기 Graded Ni-P 합금층을 구비하는 솔더 구조체는, 제 1 Graded Ni-P 합금층; 상기 제 1 Graded Ni-P 합금층 상에 형성된 Ni 합금층; 상기 Ni 합금층 상에 형성된 제 2 Graded Ni-P 합금층; 상기 제 2 Graded Ni-P 합금층 상에 형성된 제 1 금속간화합물층; 상기 제 1 금속간화합물층 상에 형성된 금속층; 상기 금속층 상에 형성된 제 2 금속간화합물층; 및 상기 제 2 금속간화합물층 상에 형성된 솔더층;을 포함할 수 있다.In the power semiconductor module, the solder structure including the Graded Ni-P alloy layer, a first Graded Ni-P alloy layer; a Ni alloy layer formed on the first Graded Ni-P alloy layer; a second Graded Ni-P alloy layer formed on the Ni alloy layer; a first intermetallic compound layer formed on the second Graded Ni-P alloy layer; a metal layer formed on the first intermetallic compound layer; a second intermetallic compound layer formed on the metal layer; and a solder layer formed on the second intermetallic compound layer.

상기 전력 반도체 모듈에 있어서, 상기 제 1 Graded Ni-P 합금층 및 상기 제 2 Graded Ni-P 합금층은 P의 농도가 상기 제 1 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.In the power semiconductor module, the concentration of P in the first Graded Ni-P alloy layer and the second Graded Ni-P alloy layer gradually decreases from the first Graded Ni-P alloy layer to the solder layer. Concentration gradients can be shown.

상기 전력 반도체 모듈에 있어서, 상기 Ni 합금층은 Ni3P를 포함할 수 있다.In the power semiconductor module, the Ni alloy layer may include Ni 3 P.

상기 전력 반도체 모듈에 있어서, 상기 제 1 금속간화합물층은 Ni3Sn4를 포함할 수 있다.In the power semiconductor module, the first intermetallic compound layer may include Ni 3 Sn 4 .

상기 전력 반도체 모듈에 있어서, 상기 제 2 금속간화합물층은 AuSn4를 포함할 수 있다.In the power semiconductor module, the second intermetallic compound layer may include AuSn 4 .

상기 전력 반도체 모듈에 있어서, 상기 금속층은 Au를 포함할 수 있다.In the power semiconductor module, the metal layer may include Au.

상기 전력 반도체 모듈에 있어서, 상기 솔더층은 SnPbAu를 포함할 수 있다.In the power semiconductor module, the solder layer may include SnPbAu.

본 발명의 또 다른 관점에 따르면, 전력 반도체 모듈의 제조방법을 제공한다. 상기 전력 반도체 모듈의 제조방법은 하부기판 상에 반도체 칩을 배치한 후 제 1 솔더링을 수행하는 단계; 상기 반도체 칩 상에 스페이서를 배치한 후 제 2 솔더링을 수행하는 단계; 및 상기 스페이서 상에 상부기판을 배치한 후 제 3 솔더링을 수행하는 단계;를 포함하고, 상기 제 1 솔더링을 수행하는 단계, 상기 제 2 솔더링을 수행하는 단계 및 상기 제 3 솔더링을 수행하는 단계 중 적어도 어느 하나의 솔더링을 수행하는 단계는, Graded Ni-P 합금층, 금속층 및 솔더층이 순차적으로 적층된 구조체를 피접합 부재 상에 형성하는 단계 및 상기 구조체 상에 접합 부재를 배치한 후 솔더링을 수행하여 상기 접합 부재를 상기 피접합 부재 상에 형성하는 단계를 포함하며, 상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타낼 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a power semiconductor module. The method of manufacturing the power semiconductor module includes: disposing a semiconductor chip on a lower substrate and then performing first soldering; performing second soldering after disposing a spacer on the semiconductor chip; and performing third soldering after disposing the upper substrate on the spacer, wherein performing the first soldering, performing the second soldering, and performing the third soldering The step of performing at least one soldering includes: forming a structure in which a Graded Ni-P alloy layer, a metal layer, and a solder layer are sequentially stacked on a member to be joined; and soldering after disposing a bonding member on the structure performing the step of forming the joining member on the member to be joined, wherein the Graded Ni-P alloy layer has a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer to the solder layer. can represent

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 종래에 사용하던 솔더 구조체의 구조를 제어함으로써, 금속간화합물을 종래대비 얇게 제어하여 금속간화합물에 의한 결함을 억제할 수 있으며, 이로 인해 신뢰성도 향상될 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention made as described above, by controlling the structure of the solder structure used in the prior art, the intermetallic compound can be controlled thinner than the conventional one to suppress defects caused by the intermetallic compound, and thereby reliability can also be improved. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 실시예(a, b) 및 비교예(c, d)에 따른 전력 반도체 칩을 보여주는 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 상면도이다.
도 5는 본 발명의 일 실시예들에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 단면도이다.1 is a schematic cross-sectional view showing a power semiconductor chip according to Examples (a, b) and Comparative Examples (c, d) of the present invention.
2 is a schematic plan view showing a power semiconductor module according to an embodiment of the present invention.
3 is a circuit diagram showing a power semiconductor module according to an embodiment of the present invention.
4 is a top view schematically illustrating a structure of a power semiconductor module according to an embodiment of the present invention.
5 is a cross-sectional view schematically illustrating a structure of a power semiconductor module according to embodiments of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, and the following examples allow the disclosure of the present invention to be complete, and the scope of the invention to those of ordinary skill in the art It is provided to fully inform In addition, in the drawings for convenience of description, the size of the components may be exaggerated or reduced.

다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 "바로 위에(directly on)" 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for the sake of illustration, and are therefore provided to illustrate the general structures of the present invention. Like reference signs indicate like elements. When referring to one component, such as a layer, region, or substrate, being on another component, it will be understood that other intervening components may also be present, either directly on top of the other component or in between. On the other hand, when referring to one component being “directly on” of another component, it is understood that no intervening components are present.

전력 반도체 모듈에서 금속배선 공정은 소자를 외부로부터 보호하고, 소자를 작동하기 위한 연결을 위해서 매우 중요한 구성요소 중 하나이다. 종래에는 금속배선 공정시 Al을 주로 사용하는데, 기판에 포함된 Si과 고온에서 반응하여 전기적 특성을 저해하게 된다. 그러므로, 단순히 Al만을 사용하지 않고, 솔더링 작업에 필요한 금속층(Ni 등)을 추가로 적층한 후 솔더링을 진행하게 된다. 이 경우, 솔더링을 수행할 때 적층된 금속층들 사이에 형성된 금속간화합물들의 영향으로 균열이 발생되어 소자의 신뢰성이 감소될 수 있다.In the power semiconductor module, the metal wiring process is one of the very important components for protecting the device from the outside and for connecting the device for operation. Conventionally, Al is mainly used in the metal wiring process, but it reacts with Si contained in the substrate at a high temperature to impair electrical properties. Therefore, instead of simply using Al, a metal layer (Ni, etc.) required for a soldering operation is additionally stacked, and then soldering is performed. In this case, when soldering is performed, cracks may be generated under the influence of intermetallic compounds formed between the stacked metal layers, thereby reducing the reliability of the device.

이를 해결하기 위해서, 본 발명에서는 Ni 금속층 대신 Ni-P 합금층을 적용하여 금속간화합물의 두께를 얇게 제어하여 금속간화합물에 의한 결함을 억제하고, 신뢰성도 향상시키고자 한다.In order to solve this problem, in the present invention, a Ni-P alloy layer is applied instead of a Ni metal layer to control the thickness of the intermetallic compound to be thin, thereby suppressing defects caused by the intermetallic compound and improving reliability.

이하에서, 도면을 참조하여, 본 발명의 실시예에 의한 전력 반도체 모듈 및 전력 반도체 모듈에 적용되는 전력 반도체 칩의 구성에 대해서 상세하게 후술한다.Hereinafter, with reference to the drawings, a power semiconductor module according to an embodiment of the present invention and a configuration of a power semiconductor chip applied to the power semiconductor module will be described in detail below.

도 1은 본 발명의 실시예(a, b) 및 비교예(c, d)에 따른 전력 반도체 칩을 보여주는 개략적인 단면도이다. 1 is a schematic cross-sectional view showing a power semiconductor chip according to Examples (a, b) and Comparative Examples (c, d) of the present invention.

도 1의 (a)를 참조하면, 본 발명의 실시예에 따른 전력 반도체 칩은 금속 패드부(110), Graded Ni-P 합금층(132), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조를 포함한다. 여기서, 금속 패드부(110)는 피접합부재로서, 예를 들어, Si을 포함하는 기판을 사용할 수 있으며, 상기 Si을 포함하는 기판 상에 Al 금속 패드부가 순차적으로 형성된 것일 수 있다. Referring to FIG. 1A , in the power semiconductor chip according to the embodiment of the present invention, a metal pad part 110 , a Graded Ni-P alloy layer 132 , a metal layer 136 , and a solder layer 138 are sequentially formed. with a laminated structure. Here, the metal pad part 110 may be a member to be joined, for example, a substrate including Si, and may be one in which Al metal pad parts are sequentially formed on the substrate including Si.

종래에는 도 1의 (c)에 도시된 바와 같이, Al으로 이루어진 금속 패드부(110) 상에 Ni-P 합금층(131)을 형성하였다. Ni-P 합금층(131)은 Ni 금속기지 내에 P의 농도가 균일하게 함유된 것을 의미한다. Ni-P 합금층(131) 상에 금속층(136) 및 솔더층(138)을 순차적으로 적층한다. 예를 들어, 금속층(136)은 Au를 포함할 수 있으며, 솔더층(138)은 SnPb를 포함할 수 있다.Conventionally, as shown in (c) of FIG. 1, the Ni-P alloy layer 131 was formed on the metal pad part 110 made of Al. The Ni-P alloy layer 131 means that the P concentration is uniformly contained in the Ni metal matrix. A metal layer 136 and a solder layer 138 are sequentially stacked on the Ni-P alloy layer 131 . For example, the metal layer 136 may include Au, and the solder layer 138 may include SnPb.

이렇게 형성된 전력 반도체 칩의 경우, 솔더링시 도 1의 (d)에 도시된 바와 같이, Ni-P 합금층(131)과 금속층(136), 금속층(136)과 솔더층(138) 사이에 금속간화합물(134, 135, 137)이 각각 형성된다.In the case of the power semiconductor chip formed in this way, as shown in FIG. 1 (d) during soldering, intermetallics are formed between the Ni-P alloy layer 131 and the metal layer 136 and the metal layer 136 and the solder layer 138 . Compounds 134, 135 and 137 are formed, respectively.

Ni-P 합금층(131)과 금속층(136) 사이에는 Ni 합금층(134) 및 제 1 금속간화합물(135)이 순차적으로 형성된다. 여기서, Ni 합금층(134)은 예를 들어, Ni3P를 포함할 수 있으며, 제 1 금속간화합물층(135)은 Ni3Sn4를 포함할 수 있다. Ni3P 및 Ni3Sn4는 솔더와 Ni 사이에 형성된 것으로，부러지기 쉽고, 균열이 발생하기 쉽다.A Ni alloy layer 134 and a first intermetallic compound 135 are sequentially formed between the Ni-P alloy layer 131 and the metal layer 136 . Here, the Ni alloy layer 134 may include, for example, Ni 3 P, and the first intermetallic compound layer 135 may include Ni 3 Sn 4 . Ni 3 P and Ni 3 Sn 4 are formed between the solder and Ni, and are brittle and prone to cracking.

또한, 금속층(136)과 솔더층(138) 사이에는 제 2 금속간화합물(137)이 형성된다. 여기서, 제 2 금속간화합물(137)은 예를 들어, AuSn4를 포함할 수 있다. AuSn4는 솔더에 용해되고 남은 Au가 Sn과 반응하여 석출된 것으로서, 크리스탈(crystal) 형태이기 때문에 Ni3P 및 Ni3Sn4 같이, 부러지기　쉽고,　균열이　발생하기　쉽다.In addition, a second intermetallic compound 137 is formed between the metal layer 136 and the solder layer 138 . Here, the second intermetallic compound 137 may include, for example, AuSn 4 . AuSn 4 is dissolved in the solder and the remaining Au reacts with Sn and is precipitated. Since it is in the form of a crystal, it is brittle, like Ni 3 P and Ni 3 Sn 4 , and is easy to crack.

이　경우,　구부리거나,　기계적인　충격,　진동,　온도와　관련된　ＰＴＣ,　ＴＣ　테스트　등　신뢰성을　평가하는　전력소자　규격을　만족시키기　어려워진다.In this case, such as bending, mechanical shock, vibration, temperature-related testing, etc., it becomes difficult to evaluate the reliability of power devices that meet specifications.

이를　해결하기　위해서,　본　발명에서는　도　１의　（ａ）에　도시된　바와　같이, Graded Ni-P 합금층(132)을 도입하였다. Graded Ni-P 합금층(132)은 P의 농도가 Graded Ni-P 합금층(132)으로부터 솔더층(138)으로 갈수록 점진적으로 감소하는 농도구배를 나타낸다.To solve this problem, in this invention, the Graded Ni-P alloy layer 132 is introduced as shown in Fig. 1 (a). The Graded Ni-P alloy layer 132 exhibits a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer 132 to the solder layer 138 .

Graded Ni-P 합금층(132) 상에 금속층(136) 및 솔더층(138)을 순차적으로 적층한 이후에, 솔더링을 수행할 경우, 제 1 Graded Ni-P 합금층(132a), 제 2 Graded Ni-P 합금층(132b), 금속층(136) 및 솔더층(138)이 순차적으로 형성된다. 여기서, 제 1 Graded Ni-P 합금층(132a)과 제 2 Graded Ni-P 합금층(132b) 사이에 Ni 합금층(134)이 형성된다. 제 2 Graded Ni-P 합금층(132b)과 금속층(136) 사이에 제 1 금속간화합물층(135)이 형성된다. 마지막으로, 금속층(136)과 솔더층(138) 사이에 제 2 금속간화합물층(137)이 형성된다.When soldering is performed after sequentially stacking the metal layer 136 and the solder layer 138 on the Graded Ni-P alloy layer 132, the first Graded Ni-P alloy layer 132a, the second Graded The Ni-P alloy layer 132b, the metal layer 136, and the solder layer 138 are sequentially formed. Here, the Ni alloy layer 134 is formed between the first Graded Ni-P alloy layer 132a and the second Graded Ni-P alloy layer 132b. A first intermetallic compound layer 135 is formed between the second Graded Ni-P alloy layer 132b and the metal layer 136 . Finally, a second intermetallic compound layer 137 is formed between the metal layer 136 and the solder layer 138 .

이 경우, Ni 합금층(134)의 두께는 종래 기술대비 거의 유사하나, 제 1 금속간화합물층(135) 및 제 2 금속간화합물층(137)의 두께는 종래 기술대비 매우 얇게 제어가 가능하다. In this case, the thickness of the Ni alloy layer 134 is almost similar to that of the prior art, but the thickness of the first intermetallic compound layer 135 and the second intermetallic compound layer 137 can be controlled to be very thin compared to the prior art.

Graded Ni-P 합금층(132)의 경우, 합금층의 하부에서부터 상부까지 P의 함량에 따라 농도차가 상이하게 제어된 것으로서, 솔더링시 농도차에 의한 확산이 진행되게 된다. 이 때, P의 함량이 높을수록 접합성을 감소시키기에 Ni3P 합금층이 위쪽으로 형성될수록 접합성이 향상된다. Ni3P 합금층은 블랙 패드 결함(Black pad defect)을 형성하여, Ni3P 합금층과 금속간화합물층 간 계면에 크랙을 유발시키는 물질인데, 상기 결함이 발생하는 주 원인인 부식은 Ni3P 합금층이 Au 금속층과 가까워져 부식저항성을 높일 수 있다. In the case of the Graded Ni-P alloy layer 132 , the concentration difference is controlled differently depending on the P content from the lower part to the upper part of the alloy layer, and diffusion due to the concentration difference proceeds during soldering. At this time, since the higher the content of P, the better the bondability is, the more the Ni 3 P alloy layer is formed upward. The Ni 3 P alloy layer is a material that forms a black pad defect and causes cracks at the interface between the Ni 3 P alloy layer and the intermetallic compound layer. Corrosion, which is the main cause of the defect, is Ni 3 P The alloy layer is close to the Au metal layer, and corrosion resistance can be increased.

또, 솔더 쪽으로 갈수록 P의 함량이 낮아지기 때문에, 다공성(porous)인 Ni3P의 위치가 달라지게 되고, 이에 따른 미세 기공의 농도가 줄어들어 Au 금속층의 계면(grain boundary)을 통한 침투가 낮아지는 장점이 있다.In addition, since the content of P decreases toward the solder, the position of Ni 3 P, which is porous, is changed, and the concentration of micropores is reduced accordingly, so penetration through the grain boundary of the Au metal layer is lowered. There is this.

또한, 솔더층(138)은 예를 들어, SnPbAu를 포함할 수 있다. 종래의 솔더 재료인 SnPb에 Au를 추가할 경우, 금속간화합물에 의한 균열 발생 가능성을 낮출 수 있다. 이는 Au 성분이 솔더에 포함되어 있기 때문에, 금속층(136)의 재료인 Au층을 얇게 도금하여 형성할 수 있어, 솔더에 대한 용해도(solubility)가 높아 금속간화합물의 형성 가능성이 낮아진다.Also, the solder layer 138 may include, for example, SnPbAu. When Au is added to SnPb, which is a conventional solder material, the possibility of cracking due to intermetallic compounds can be reduced. Since the Au component is included in the solder, it can be formed by thinly plating the Au layer, which is the material of the metal layer 136 , so that the solubility to the solder is high and the possibility of forming an intermetallic compound is lowered.

한편, 제 1 Graded Ni-P 합금층(132a) 및 상기 제 2 Graded Ni-P 합금층(132b)은 P의 농도가 제 1 Graded Ni-P 합금층(132a)으로부터 솔더층(138)으로 갈수록 점진적으로 감소하는 농도구배를 나타낸다. 그러나, Ni 및 P의 확산 정도에 따라서, 제 1 Graded Ni-P 합금층(132a) 또는 상기 제 2 Graded Ni-P 합금층(132b)에만 농도구배가 있을 수도 있다.On the other hand, in the first Graded Ni-P alloy layer 132a and the second Graded Ni-P alloy layer 132b, the concentration of P increases from the first Graded Ni-P alloy layer 132a to the solder layer 138 . It shows a gradually decreasing concentration gradient. However, depending on the degree of diffusion of Ni and P, there may be a concentration gradient only in the first Graded Ni-P alloy layer 132a or the second Graded Ni-P alloy layer 132b.

도 2는 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 개략적인 평면도이고, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 모듈을 보여주는 회로도이다.2 is a schematic plan view showing a power semiconductor module according to an embodiment of the present invention, and FIG. 3 is a circuit diagram showing a power semiconductor module according to an embodiment of the present invention.

도 2를 참조하면, 전력 반도체 모듈(1000)은 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 구현될 수 있다. 이러한 전력 반도체 모듈(1000)은 웨이퍼(wafer), 칩(chip) 또는 다이(die) 구조를 포함할 수 있다.Referring to FIG. 2 , the power semiconductor module 1000 may be implemented using a semiconductor layer 105 including a main cell area MC and a sensor area SA. The power semiconductor module 1000 may include a wafer, chip, or die structure.

예를 들어, 메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들(power semiconductor transistors; 이하, PT)이 형성될 수 있다. 예를 들어, 전력 반도체 트랜지스터(PT)는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하, IGBT) 또는 전력 모스펫(power MOSFET)을 포함할 수 있다. IGBT는 게이트 전극, 에미터 전극(emitter electrode) 및 컬렉터 전극(collector electrode)을 포함할 수 있다. 도 3에서는 전력 반도체 모듈(1000)로 IGBT를 예로 설명한다.For example, a plurality of power semiconductor transistors (hereinafter, PT) may be formed in the main cell region MC. For example, the power semiconductor transistor PT may include an insulated gate bipolar transistor (IGBT) or a power MOSFET. The IGBT may include a gate electrode, an emitter electrode, and a collector electrode. In FIG. 3 , an IGBT is described as an example of the power semiconductor module 1000 .

도 2 및 도 3을 참조하면, 전력 반도체 모듈(1000)은 외부와 연결을 위한 복수의 단자들을 포함할 수 있다. 예를 들어, 전력 반도체 모듈(1000)은 전력 반도체 트랜지스터들(PT)의 에미터 전극에 연결되는 에미터 단자(69) 및 켈빈 에미터 단자(66), 전력 반도체 트랜지스터들(PT)의 게이트 전극과 연결되는 게이트 단자(62), 전류를 모니터링하기 위한 전류 센서 트랜지스터들(ST)과 연결되는 전류 센서 단자(64), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)의 컬렉터 전극과 연결되는 컬렉터 단자(61)를 포함할 수 있다. 도 3에서 컬렉터 단자(61)는 도 2에서 전력 반도체 모듈(1000)의 후면 상에 있다.2 and 3 , the power semiconductor module 1000 may include a plurality of terminals for connection to the outside. For example, the power semiconductor module 1000 may include an emitter terminal 69 and a Kelvin emitter terminal 66 connected to the emitter electrode of the power semiconductor transistors PT, and a gate electrode of the power semiconductor transistors PT. Gate terminal 62 connected to, a current sensor terminal 64 connected to current sensor transistors ST for monitoring current, and temperature sensor terminals 67 connected to a temperature sensor TC for monitoring temperature , 68 ) and/or a collector terminal 61 connected to the collector electrodes of the power semiconductor transistors PT and the current sensor transistors ST. The collector terminal 61 in FIG. 3 is on the back side of the power semiconductor module 1000 in FIG. 2 .

온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 본 구조는 전력 반도체 모듈(1000) 내에 온도 센서(TC)가 내장된 구조를 예시적으로 설명하고 있으나, 이 실시예의 변형된 예에서 온도 센서(TC)가 생략될 수도 있다.The temperature sensor TC may include a junction diode connected to the temperature sensor terminals 67 and 68 . The junction diode may include a junction structure of at least one n-type impurity region and at least one p-type impurity region, for example, a P-N junction structure, a P-N-P junction structure, an N-P-N junction structure, or the like. Although this structure exemplarily describes a structure in which the temperature sensor TC is built in the power semiconductor module 1000, the temperature sensor TC may be omitted in a modified example of this embodiment.

전력 반도체 트랜지스터(PT)는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속되고, 전류 센서 트랜지스터(ST)는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터(PT)와 일부 병렬적으로 접속된다. 전류 센서 트랜지스터(ST)의 게이트 전극과 전력 반도체 트랜지스터(PT)의 게이트 전극은 소정의 저항을 개재하여 게이트 단자(62)에 공유로 연결된다.The power semiconductor transistor PT is connected between the emitter terminal 69 and the collector terminal 61 , and the current sensor transistor ST is connected between the current sensor terminal 64 and the collector terminal 61 , the power semiconductor transistor PT ) and some parallel connections. The gate electrode of the current sensor transistor ST and the gate electrode of the power semiconductor transistor PT are commonly connected to the gate terminal 62 via a predetermined resistor.

전류 센서 트랜지스터(ST)는 전력 반도체 트랜지스터(PT)와 실질적으로 같은 구조로 형성되며, 다만 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터(ST)의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터(PT)의 출력 전류를 간접적으로 모니터링할 수 있게 된다.The current sensor transistor ST has a structure substantially the same as that of the power semiconductor transistor PT, but may be reduced by a predetermined ratio. Accordingly, it is possible to indirectly monitor the output current of the power semiconductor transistor PT by monitoring the output current of the current sensor transistor ST.

이 실시예에서, 에미터 단자(69) 및 전류 센서 단자(64)는 소정의 보호 저항(Re)을 통해서 연결될 수 있다. 보호 저항(Re)은 전력 반도체 모듈(1000)의 정상적인 동작 시에는 에미터 단자(69)와 전류 센서 단자(64) 사이를 절연시켜 실질적으로 전류의 흐름을 허용하지 않도록 충분히 큰 절연 저항일 수 있다. 다만, 에미터 단자(69) 및 전류 센서 단자(64)가 보호 저항(Re)을 통해서 연결된다는 의미는, 비정상적인 동작 상황, 예컨대 ESD(electro static discharge) 상황 같은 경우에는 전류의 흐름을 허용하도록 전기적으로 연결된 것을 의미할 수 있다.In this embodiment, the emitter terminal 69 and the current sensor terminal 64 may be connected through a predetermined protection resistor Re. The protection resistance Re may be a sufficiently large insulation resistance to insulate between the emitter terminal 69 and the current sensor terminal 64 to substantially not allow the flow of current during normal operation of the power semiconductor module 1000 . . However, the meaning that the emitter terminal 69 and the current sensor terminal 64 are connected through the protection resistor Re means that in an abnormal operation situation, for example, an electrostatic discharge (ESD) situation, the electrical current is allowed to flow. may mean connected to

따라서, 정상적인 동작 상황에서는 전력 반도체 트랜지스터(PT)의 에미터 단자(69)를 통한 전류 또는 전자 흐름과 전류 센서 트랜지스터(ST)의 전류 센서 단 자(64)를 통한 전류 또는 전자의 흐름은 구분된다. 다만, 비정상적인 동작 상황, 예컨대 ESD 상황에서는 매우 큰 전압이 걸리거나 매우 큰 전류가 유입되어, 전류 센서 트랜지스터(ST)의 전류 또는 전자 흐름이 보호 저항(Re)을 통해서 전력 반도체 트랜지스터(PT) 방향으로 분배될 수 있다. 이에 따라, 메인 셀 영역(MC)에 비해서 상대적으로 크기가 작은 센서 영역(SA)에서도 정전 용량을 늘리고 정전 특성을 향상시킬 수 있게 된다. 즉, 보호 저항(Re)을 통한 전류 분배를 이용하여, 센서 영역(SA)이 ESD 충격으로부터 보호될 수 있다.Accordingly, in a normal operating situation, the flow of current or electrons through the emitter terminal 69 of the power semiconductor transistor PT and the flow of current or electrons through the current sensor terminal 64 of the current sensor transistor ST are distinguished. . However, in an abnormal operation situation, for example, an ESD situation, a very large voltage is applied or a very large current is introduced, so that the current or electron flow of the current sensor transistor ST is directed toward the power semiconductor transistor PT through the protection resistor Re. can be distributed. Accordingly, it is possible to increase the capacitance and improve the electrostatic characteristics even in the sensor area SA, which has a relatively small size compared to the main cell area MC. That is, the sensor area SA may be protected from ESD impact by using the current distribution through the protection resistor Re.

도 4는 본 발명의 일 실시예에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 상면도이고, 도 5는 본 발명의 일 실시예들에 따른 전력 반도체 모듈의 구조를 개략적으로 도해하는 단면도이다. 여기서, 도 5의 (a)에 도시된 단면도는 도 4의 (b)에 도시된 V-V을 기준으로 절단한 것을 의미한다.4 is a top view schematically illustrating a structure of a power semiconductor module according to an embodiment of the present invention, and FIG. 5 is a cross-sectional view schematically illustrating a structure of a power semiconductor module according to an embodiment of the present invention. Here, the cross-sectional view shown in (a) of FIG. 5 means a cut based on V-V shown in (b) of FIG. 4 .

도 4의 (a)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은 하부기판(100) 상에 반도체 칩(210), 스페이서(300) 및 상부기판(500)이 순서대로 적층되어 있으며, 하부기판(100)의 주변에 리드프레임으로 구성된 여러 단자들이 형성된 것을 포함한다. 도 4의 (b)에 도시된 도면은 (a)에 도시된 도면에서 일점 쇄선으로 구분된 영역을 확대한 것으로서, 복수개로 구분된 하부기판(100) 상에 반도체 칩(210) 혹은 다이오드(200)가 적층되며, 반도체 칩(210) 혹은 다이오드(200) 상에 스페이서(300)가 형성된다. 이 때, 반도체 칩(210) 혹은 다이오드(200)가 형성되지 않은 영역 중 일부에는 비아 스페이서 (350)가 형성된다. 비아 스페이서(350)의 높이는 반도체 칩(210) 및 스페이서(300)의 적층 높이 또는 다이오드(200) 및 스페이서(300)의 적층 높이만큼 형성된다. 이후에, 스페이서(300) 및 비아 스페이서(350) 상에 복수개로 구분된 상부기판(500)을 적층한다.Referring to FIG. 4A , in the power semiconductor module 1000 according to an embodiment of the present invention, a semiconductor chip 210 , a spacer 300 , and an upper substrate 500 are sequentially disposed on a lower substrate 100 . It is stacked as shown, and includes a plurality of terminals formed of a lead frame around the lower substrate 100 . The diagram shown in (b) of FIG. 4 is an enlarged view of a region separated by a dashed-dotted line in the diagram shown in (a), and a semiconductor chip 210 or a diode 200 on the lower substrate 100 divided into a plurality of parts. ) are stacked, and a spacer 300 is formed on the semiconductor chip 210 or the diode 200 . In this case, the via spacer 350 is formed in a portion of the region where the semiconductor chip 210 or the diode 200 is not formed. The via spacer 350 is formed to have the same height as the stacking height of the semiconductor chip 210 and the spacer 300 or the stacking height of the diode 200 and the spacer 300 . Thereafter, a plurality of divided upper substrates 500 are stacked on the spacer 300 and the via spacer 350 .

도 5의 (a)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은, 하부기판(100) 상에 반도체 칩(210)을 형성한다. 여기서, 하부기판(100)은 예를 들어, AMC(active metal brazed copper) 기판 또는 DBC(direct bonder copper) 기판을 사용할 수 있다. 하부기판(100)은 구리(Cu)와 같은 전도성이 좋은 금속층(102, 106)이 세라믹 기판(104)의 상부면 및 하부면 상에 형성된 것으로서, 적어도 하나 이상의 층이 적층된 형태로 형성될 수 있다.Referring to FIG. 5A , in the power semiconductor module 1000 according to an embodiment of the present invention, a semiconductor chip 210 is formed on a lower substrate 100 . Here, the lower substrate 100 may be, for example, an active metal brazed copper (AMC) substrate or a direct bonder copper (DBC) substrate. The lower substrate 100 is formed in which metal layers 102 and 106 having good conductivity such as copper (Cu) are formed on the upper and lower surfaces of the ceramic substrate 104, and at least one or more layers may be stacked. have.

하부기판(100)은 제 1 하부 금속층(102), 제 1 세라믹층(104) 및 제 1 상부 금속층(106)을 포함할 수 있다. 제 1 세라믹 기판(104)의 하부면과 상부면 각각에 제 1 하부 금속층(102)과 제 1 상부 금속층(106)이 형성될 수 있다. 여기서, 제 1 하부 금속층(102)과 제 1 상부 금속층(106)은 금속회로패턴으로 이해될 수 있다.The lower substrate 100 may include a first lower metal layer 102 , a first ceramic layer 104 , and a first upper metal layer 106 . A first lower metal layer 102 and a first upper metal layer 106 may be formed on a lower surface and an upper surface of the first ceramic substrate 104 , respectively. Here, the first lower metal layer 102 and the first upper metal layer 106 may be understood as a metal circuit pattern.

도면에 도시되지는 않았으나, 제 1 세라믹 기판(104)의 적어도 일부에 복수개의 비아(via)에 의해서, 제 1 하부 금속층(102) 및 제 1 상부 금속층(106)은 서로 전기적으로 연결될 수 있다. 제 1 상부 금속층(106) 상에 반도체 칩(210)이 배치되며, 반도체 칩(210)이 실장될 수 있도록 제 1 상부 금속층(106)은 금속회로패턴이 형성될 수 있다.Although not shown in the drawings, the first lower metal layer 102 and the first upper metal layer 106 may be electrically connected to each other by a plurality of vias in at least a portion of the first ceramic substrate 104 . A semiconductor chip 210 is disposed on the first upper metal layer 106 , and a metal circuit pattern may be formed on the first upper metal layer 106 so that the semiconductor chip 210 can be mounted thereon.

제 1 상부 금속층(106)과 반도체 칩(210) 사이에는 제 1 솔더 프리폼(130)을 개재하여 솔더링함으로써 하부기판(100) 상에 반도체 칩(210)을 접합할 수 있다.The semiconductor chip 210 may be bonded to the lower substrate 100 by soldering with the first solder preform 130 interposed between the first upper metal layer 106 and the semiconductor chip 210 .

이후에, 반도체 칩(210) 상에 스페이서(300)를 형성한다. 스페이서(300)는 반도체 칩(210)의 형성방법과 동일하게, 반도체 칩(210)과 스페이서(300) 사이에 제 2 솔더 프리폼(140)을 개재하여 솔더링한다. 스페이서(300)는 반도체 칩(210) 상에 형성되며, 반도체 칩(210)의 상부 또는 하부로 전기적 신호 및 방열을 수행할 수 있다. 스페이서(300)는 예를 들어, 구리(Cu)와 같은 전도성이 우수한 금속을 사용할 수 있으며, 반도체 칩(210)과 리드프레임(400)을 전기적으로 연결하는 와이어(150)를 보호하기 위해 하부기판(100) 및 상부기판(500) 사이의 갭(gap)을 일정하게 유지하는 기능을 한다.Thereafter, spacers 300 are formed on the semiconductor chip 210 . The spacer 300 is soldered with the second solder preform 140 interposed between the semiconductor chip 210 and the spacer 300 in the same manner as in the method of forming the semiconductor chip 210 . The spacer 300 is formed on the semiconductor chip 210 , and may perform electrical signals and heat dissipation to or from the semiconductor chip 210 . The spacer 300 may use a metal with excellent conductivity, such as copper (Cu), for example, and a lower substrate to protect the wire 150 electrically connecting the semiconductor chip 210 and the lead frame 400 . It functions to constantly maintain a gap between ( 100 ) and the upper substrate ( 500 ).

상부기판(500)을 스페이서(300) 상에 형성하기 이전에 리드프레임(400)을 먼저 형성한다. 리드프레임(400)은 하부기판(100)과 일체형으로 가공한 후 몰딩 공정을 완료하고 후공정을 통해서 각각의 리드 단자를 형성할 수 있다. 리드프레임(400) 단자를 가공하는 공정은 이미 기공지된 것으로서, 이에 대한 상세한 설명은 생략한다.Before the upper substrate 500 is formed on the spacer 300 , the lead frame 400 is first formed. After the lead frame 400 is processed integrally with the lower substrate 100 , the molding process may be completed, and each lead terminal may be formed through a post process. The process of processing the lead frame 400 terminal is already known, and a detailed description thereof will be omitted.

리드프레임(400)은 하부기판(100)의 양단에 배치시킨다. 여기서, 배치된 위치에 따라 하부기판(100)의 일단에 접합된 제 1 리드프레임 및 하부기판의 타단(100)과 절연된 제 2 리드프레임으로 구분할 수 있다. 이 때, 제 2 리드프레임은 와이어 본딩에 의해 반도체 칩(210)과 전기적으로 연결된다.The lead frame 400 is disposed at both ends of the lower substrate 100 . Here, it can be divided into a first lead frame bonded to one end of the lower substrate 100 and a second lead frame insulated from the other end 100 of the lower substrate according to the arrangement position. At this time, the second leadframe is electrically connected to the semiconductor chip 210 by wire bonding.

이후에, 제 3 솔더 프리폼(160)을 이용하여 스페이서(300) 상에 상부기판(500)을 형성한다. 상부기판(500)은 하부기판(100)과 동일한 것을 사용할 수 있으며, 제 2 세라믹 기판(504)의 하부면과 상부면 각각에 제 2 하부 금속층(502)과 제 2 상부 금속층(506)이 형성된 기판 구조를 사용할 수 있다.Thereafter, the upper substrate 500 is formed on the spacer 300 using the third solder preform 160 . The upper substrate 500 may be the same as the lower substrate 100 , and the second lower metal layer 502 and the second upper metal layer 506 are formed on the lower and upper surfaces of the second ceramic substrate 504 , respectively. A substrate structure may be used.

상부기판(500)을 형성한 이후에 하부기판(100), 리드프레임(400), 상부기판(500)의 외주면을 감싸도록 몰딩부(600)를 형성한다. 몰딩부(600)는 내부에 포함된 구성요소들을 보호하는 기능을 수행하며, 리드프레임(400)의 적어도 어느 일부는 몰딩부(600)의 외부로 돌출된다. 몰딩부(600)는 예를 들어, 에폭시몰딩컴파운드(EMC) 또는 폴리이미드(poly imide) 계열의 재료와 같이, 절연성 및 보호성이 우수한 폴리머 재질을 사용할 수 있다.After the upper substrate 500 is formed, the molding part 600 is formed to surround the outer peripheral surfaces of the lower substrate 100 , the lead frame 400 , and the upper substrate 500 . The molding unit 600 functions to protect the components included therein, and at least a portion of the lead frame 400 protrudes to the outside of the molding unit 600 . The molding unit 600 may be formed of, for example, a polymer material having excellent insulation and protection properties, such as an epoxy molding compound (EMC) or a polyimide-based material.

한편, 본 발명의 일 실시예에 따른 전력 반도체 모듈(1000)은 도 5의 (a)에 일점쇄선으로 표시된 부분을 확대한 (b)를 참조하면, 제 1 솔더 프리폼(130), 제 2 솔더 프리폼(140) 및 제 3 솔더 프리폼(160) 중 적어도 어느 하나 이상은 도 1의 (b)에 도시된 전력 반도체 칩 구조를 사용할 수 있다.On the other hand, referring to (b) an enlarged portion of the power semiconductor module 1000 according to an embodiment of the present invention indicated by the dashed-dotted line in FIG. 5 (a), the first solder preform 130, the second solder At least one of the preform 140 and the third solder preform 160 may use the power semiconductor chip structure shown in FIG. 1B .

이를 이용한 전력 반도체 모듈(1000)의 제조방법에 대해서, 구체적으로 살펴보면, 하부기판(100) 상에 반도체 칩(210)을 배치한 후 제 1 솔더링을 수행할 수 있다. 여기서, 상기 제 1 솔더링을 수행하는 단계는 도 1의 (a)에 도시된 바와 같이, 금속 패드부(110)를 제외하고, Graded Ni-P 합금층(132), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조체를 피접합 부재(하부기판(100)) 상에 형성한다. 이후에, 상기 구조체 상에 접합 부재(반도체 칩(210))를 배치한 후 솔더링을 수행하여 접합 부재(200)를 피접합 부재(100) 상에 형성한다. With respect to a method of manufacturing the power semiconductor module 1000 using the same, in detail, the first soldering may be performed after the semiconductor chip 210 is disposed on the lower substrate 100 . Here, in the step of performing the first soldering, the Graded Ni-P alloy layer 132 , the metal layer 136 , and the solder layer except for the metal pad part 110 , as shown in FIG. 1A . A structure in which 138 is sequentially stacked is formed on a member to be joined (lower substrate 100 ). Thereafter, a bonding member (semiconductor chip 210 ) is disposed on the structure and then soldering is performed to form the bonding member 200 on the member 100 to be bonded.

솔더링이 완료된 후 피접합 부재(100)와 접합 부재(200) 사이에 제 1 솔더 프리폼(130)이 형성된다. 제 1 솔더 프리폼(130)은 제 1 Graded Ni-P 합금층(132a), 제 2 Graded Ni-P 합금층(132b), 금속층(136) 및 솔더층(138)이 순차적으로 적층된 구조를 포함한다.After the soldering is completed, the first solder preform 130 is formed between the member to be joined 100 and the member 200 to be joined. The first solder preform 130 includes a structure in which a first Graded Ni-P alloy layer 132a, a second Graded Ni-P alloy layer 132b, a metal layer 136, and a solder layer 138 are sequentially stacked. do.

여기서, 제 1 Graded Ni-P 합금층(132a)과 제 2 Graded Ni-P 합금층(132b) 사이에 Ni 합금층(134)이 형성된다. 제 2 Graded Ni-P 합금층(132b)과 금속층(136) 사이에 제 1 금속간화합물층(135)이 형성된다. 마지막으로, 금속층(136)과 솔더층(138) 사이에 제 2 금속간화합물층(137)이 형성된다.Here, the Ni alloy layer 134 is formed between the first Graded Ni-P alloy layer 132a and the second Graded Ni-P alloy layer 132b. A first intermetallic compound layer 135 is formed between the second Graded Ni-P alloy layer 132b and the metal layer 136 . Finally, a second intermetallic compound layer 137 is formed between the metal layer 136 and the solder layer 138 .

제 1 솔더 프리폼(130)의 구조는 도 1의 (b)를 참조하여 상술한 바와 동일하므로, 이에 대한 상세한 설명은 생략한다.Since the structure of the first solder preform 130 is the same as described above with reference to FIG. 1B , a detailed description thereof will be omitted.

한편, 반도체 칩(210) 상에 스페이서(300)를 배치한 후 제 2 솔더링을 수행하는 단계 및 스페이서(300) 상에 상부기판(500)을 배치한 후 제 3 솔더링을 수행하는 단계에 사용되는, 제 2 솔더 프리폼(140) 및 제 3 솔더 프리폼(160)도 제 1 솔더 프리폼(130)과 동일한 방식으로 형성하며, 이에 대한 구조가 동일하게 형성될 수 있다. 여기서, 제 2 솔더 프리폼(140) 형성시 피접합 부재는 반도체 칩(210)이며, 접합 부재는 스페이서(300)가 된다. 제 3 솔더 프리폼(160) 형성시 피접합 부재는 스페이서(300)이며, 접합 부재는 상부기판(500)이 된다.On the other hand, it is used in the step of performing the second soldering after disposing the spacer 300 on the semiconductor chip 210 and the step of performing the third soldering after disposing the upper substrate 500 on the spacer 300 . , the second solder preform 140 and the third solder preform 160 are also formed in the same manner as the first solder preform 130 , and the structure thereof may be identically formed. Here, when the second solder preform 140 is formed, the member to be joined is the semiconductor chip 210 , and the member to be joined is the spacer 300 . When the third solder preform 160 is formed, the member to be joined is the spacer 300 , and the member to be joined is the upper substrate 500 .

상술한 바와 같이, 본 발명의 실시예에 따른 전력 반도체 모듈 및 전력 반도체 칩은 SnPbAu 솔더를 사용한다. 이 경우, 솔더에 흡수가 더 잘되는 Au 금속층을 얇게 형성할 수 있기 때문에, 금속간화합물의 두께를 매우 얇게 제어할 수 있어 이로 인한 결함을 줄일 수 있다. As described above, the power semiconductor module and the power semiconductor chip according to the embodiment of the present invention use SnPbAu solder. In this case, since a thin Au metal layer that is better absorbed in the solder can be formed, the thickness of the intermetallic compound can be controlled to be very thin, thereby reducing defects.

또, 환경상의 이유로 무연납을 솔더 재료로 사용하도록 권유하고 있지만, 무연납 솔더의 경우, Pb을 포함한 솔더보다 더욱 더 복잡한 형태의 금속간화합물을 형성하기 때문에 균열이 쉽게 발생할 수 있다. 따라서, Pb을 포함한 솔더를 사용하되, Au를 솔더에 추가함으로써, Pb의 함량을 낮출 수 있고, 이로 인해 금속간화합물의 형성 가능성을 줄일 수 있다.Also, although it is recommended to use lead-free solder as a solder material for environmental reasons, lead-free solder can easily crack because it forms an intermetallic compound in a more complex form than solder containing Pb. Therefore, using a solder including Pb, but by adding Au to the solder, the content of Pb can be lowered, thereby reducing the possibility of intermetallic compound formation.

한편, Au를 함유하는 솔더층의 도입 이외에도, Graded Ni-P 합금층을 도입하되, 솔더층쪽으로 갈수록 P의 함량이 낮고, Ni의 함량이 높게 제어한다. 이 경우, Graded Ni-P 합금층을 이용하여 농도차에 의해 확산(Diffusion)이 일어나면서 단일 농도의 Ni-P 합금층을 사용했을 경우보다 조금 더 상부쪽에 P가 풍부한 층(Ni3P 합금층)이 형성되게 된다. P는 함량이 높을수록 접합성을 감소시키기에 Ni3P 합금층이 상부쪽에 가깝게 형성될수록 접합성이 향상될 수 있다.On the other hand, in addition to the introduction of the solder layer containing Au, a Graded Ni-P alloy layer is introduced, and the P content is lowered toward the solder layer and the Ni content is controlled to be higher. In this case, diffusion occurs due to the concentration difference using the graded Ni-P alloy layer, and a P-rich layer (Ni 3 P alloy layer) is slightly higher on the upper side than when a single concentration Ni-P alloy layer is used. ) is formed. Since the higher the P content, the lower the bondability, the closer the Ni 3 P alloy layer is formed, the better the bondability.

또한, Ni3P 합금층은 블랙 패드 결함(Black pad defect)을 형성하여, Ni3P합금층과 금속간화합물층간 계면에 크랙을 유발시킨다. 블랙 패드 결함 이 발생하는 주 원인인 부식은, Ni3P 합금층이 Au 금속층과 가까워져 부식저항성을 높이고 결함을 감소시킬 수 있다. 또, 솔더쪽으로 갈수록 P의 함량이 낮아져 포러스(porous)한 성질이 줄어들어 Au 금속층의 계면(grain boundary)을 통한 침투가 낮아진다.In addition, the Ni 3 P alloy layer forms a black pad defect , causing cracks at the interface between the Ni 3 P alloy layer and the intermetallic compound layer. Corrosion, which is the main cause of black pad defects, can increase corrosion resistance and reduce defects because the Ni 3 P alloy layer is close to the Au metal layer. In addition, the content of P decreases toward the solder, and the porous property is reduced, so that penetration through the grain boundary of the Au metal layer is lowered.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiment shown in the drawings, which is merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

61: 컬렉터 단자
62: 게이트 단자
64: 전류 센서 단자
66: 켈빈 에미터 단자
67, 68: 온도 센서 단자
69: 에미터 단자
PT: 전력 반도체 트랜지스터
ST: 전류 센서 트랜지스터
100: 하부기판
102: 제 1 하부 금속층
104: 제 1 세라믹층
105: 반도체층
106: 제 1 상부 금속층
110: 금속 패드부
131: Ni-P 합금층
132: Graded Ni-P 합금층
132a: 제 1 Graded Ni-P 합금층
132b: 제 2 Graded Ni-P 합금층
134: Ni-P 합금층
135: 제 １ 금속간화합물
136: 금속층
137: 제 ２ 금속간화합물
138: 솔더층
150: 와이어
200: 다이오드
210: 반도체 칩
300: 스페이서
400: 리드프레임
500: 상부기판
502: 제 2 하부 금속층
504: 제 2 세라믹층
506: 제 2 상부 금속층
600: 몰딩부
1000: 전력 반도체 모듈61: collector terminal
62: gate terminal
64: current sensor terminal
66: Kelvin emitter terminal
67, 68: temperature sensor terminals
69: emitter terminal
PT: Power Semiconductor Transistor
ST: Current Sensor Transistor
100: lower substrate
102: first lower metal layer
104: first ceramic layer
105: semiconductor layer
106: first upper metal layer
110: metal pad part
131: Ni-P alloy layer
132: Graded Ni-P alloy layer
132a: 1st Graded Ni-P alloy layer
132b: 2nd Graded Ni-P alloy layer
134: Ni-P alloy layer
135: first intermetallic compound
136: metal layer
137: second intermetallic compound
138: solder layer
150: wire
200: diode
210: semiconductor chip
300: spacer
400: lead frame
500: upper substrate
502: second lower metal layer
504: second ceramic layer
506: second upper metal layer
600: molding unit
1000: power semiconductor module

Claims (13)

금속 패드부;
상기 금속 패드부 상에 형성된 Graded Ni-P 합금층;
상기 Graded Ni-P 합금층 상에 형성된 금속층; 및
상기 금속층 상에 형성된 솔더층;을 포함하고,
상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 칩.metal pad part;
a Graded Ni-P alloy layer formed on the metal pad part;
a metal layer formed on the Graded Ni-P alloy layer; and
a solder layer formed on the metal layer;
The Graded Ni-P alloy layer shows a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer to the solder layer,
power semiconductor chip. 제 1 항에 있어서,
상기 금속 패드부는 Al을 포함하는,
전력 반도체 칩.The method of claim 1,
The metal pad part comprises Al,
power semiconductor chip. 제 1 항에 있어서,
상기 금속층은 Au를 포함하는,
전력 반도체 칩.The method of claim 1,
The metal layer comprises Au,
power semiconductor chip. 제 1 항에 있어서,
상기 솔더층은 SnPbAu를 포함하는,
전력 반도체 칩.The method of claim 1,
The solder layer comprises SnPbAu,
power semiconductor chip. 하부기판;
제 1 솔더 프리폼을 이용하여 상기 하부기판 상에 형성된 반도체 칩;
제 2 솔더 프리폼을 이용하여 상기 반도체 칩 상에 형성된 스페이서; 및
제 3 솔더 프리폼을 이용하여 상기 스페이서 상에 형성된 상부기판;을 포함하고,
상기 제 1 솔더 프리폼, 상기 제 2 솔더 프리폼 및 상기 제 3 솔더 프리폼 중 적어도 어느 하나는 Graded Ni-P 합금층을 구비하는 솔더 구조체를 포함하는,
전력 반도체 모듈.lower substrate;
a semiconductor chip formed on the lower substrate using a first solder preform;
a spacer formed on the semiconductor chip using a second solder preform; and
an upper substrate formed on the spacer using a third solder preform; and
At least one of the first solder preform, the second solder preform, and the third solder preform includes a solder structure including a Graded Ni-P alloy layer,
Power semiconductor module. 제 5 항에 있어서,
상기 Graded Ni-P 합금층을 구비하는 솔더 구조체는,
제 1 Graded Ni-P 합금층;
상기 제 1 Graded Ni-P 합금층 상에 형성된 Ni 합금층;
상기 Ni 합금층 상에 형성된 제 2 Graded Ni-P 합금층;
상기 제 2 Graded Ni-P 합금층 상에 형성된 제 1 금속간화합물층;
상기 제 1 금속간화합물층 상에 형성된 금속층;
상기 금속층 상에 형성된 제 2 금속간화합물층; 및
상기 제 2 금속간화합물층 상에 형성된 솔더층;을 포함하는,
전력 반도체 모듈.6. The method of claim 5,
A solder structure including the Graded Ni-P alloy layer,
1st Graded Ni-P alloy layer;
a Ni alloy layer formed on the first Graded Ni-P alloy layer;
a second Graded Ni-P alloy layer formed on the Ni alloy layer;
a first intermetallic compound layer formed on the second Graded Ni-P alloy layer;
a metal layer formed on the first intermetallic compound layer;
a second intermetallic compound layer formed on the metal layer; and
A solder layer formed on the second intermetallic compound layer;
Power semiconductor module. 제 6 항에 있어서,
상기 제 1 Graded Ni-P 합금층 및 상기 제 2 Graded Ni-P 합금층은 P의 농도가 상기 제 1 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 모듈.7. The method of claim 6,
The first Graded Ni-P alloy layer and the second Graded Ni-P alloy layer exhibit a concentration gradient in which the concentration of P gradually decreases from the first Graded Ni-P alloy layer to the solder layer,
Power semiconductor module. 제 6 항에 있어서,
상기 Ni 합금층은 Ni3P를 포함하는,
전력 반도체 모듈.7. The method of claim 6,
The Ni alloy layer comprises Ni 3 P,
Power semiconductor module. 제 6 항에 있어서,
상기 제 1 금속간화합물층은 Ni3Sn4를 포함하는,
전력 반도체 모듈.7. The method of claim 6,
The first intermetallic compound layer comprises Ni 3 Sn 4 ,
Power semiconductor module. 제 6 항에 있어서,
상기 제 2 금속간화합물층은 AuSn4를 포함하는,
전력 반도체 모듈.7. The method of claim 6,
The second intermetallic compound layer comprises AuSn 4 ,
Power semiconductor module. 제 6 항에 있어서,
상기 금속층은 Au를 포함하는,
전력 반도체 모듈.7. The method of claim 6,
The metal layer comprises Au,
Power semiconductor module. 제 6 항에 있어서,
상기 솔더층은 SnPbAu를 포함하는,
전력 반도체 모듈.7. The method of claim 6,
The solder layer comprises SnPbAu,
Power semiconductor module. 하부기판 상에 반도체 칩을 배치한 후 제 1 솔더링을 수행하는 단계;
상기 반도체 칩 상에 스페이서를 배치한 후 제 2 솔더링을 수행하는 단계; 및
상기 스페이서 상에 상부기판을 배치한 후 제 3 솔더링을 수행하는 단계;를 포함하고,
상기 제 1 솔더링을 수행하는 단계, 상기 제 2 솔더링을 수행하는 단계 및 상기 제 3 솔더링을 수행하는 단계 중 적어도 어느 하나의 솔더링을 수행하는 단계는,
Graded Ni-P 합금층, 금속층 및 솔더층이 순차적으로 적층된 구조체를 피접합 부재 상에 형성하는 단계 및 상기 구조체 상에 접합 부재를 배치한 후 솔더링을 수행하여 상기 접합 부재를 상기 피접합 부재 상에 형성하는 단계를 포함하며,
상기 Graded Ni-P 합금층은 P의 농도가 상기 Graded Ni-P 합금층으로부터 상기 솔더층으로 갈수록 점진적으로 감소하는 농도구배를 나타내는,
전력 반도체 모듈의 제조방법.performing first soldering after disposing the semiconductor chip on the lower substrate;
performing second soldering after disposing a spacer on the semiconductor chip; and
and performing third soldering after disposing the upper substrate on the spacer;
The step of performing at least one soldering of performing the first soldering, performing the second soldering, and performing the third soldering,
Forming a structure in which a graded Ni-P alloy layer, a metal layer, and a solder layer are sequentially stacked on a member to be joined, and after disposing a bonding member on the structure, soldering is performed to apply the bonding member to the member to be joined comprising the step of forming in
The Graded Ni-P alloy layer shows a concentration gradient in which the concentration of P gradually decreases from the Graded Ni-P alloy layer to the solder layer,
A method of manufacturing a power semiconductor module.
KR1020190159129A 2019-12-03 2019-12-03 Power semiconductor chip and power semiconductor module KR102264850B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190159129A KR102264850B1 (en) 2019-12-03 2019-12-03 Power semiconductor chip and power semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190159129A KR102264850B1 (en) 2019-12-03 2019-12-03 Power semiconductor chip and power semiconductor module

Publications (2)

Publication Number Publication Date
KR20210069379A KR20210069379A (en) 2021-06-11
KR102264850B1 true KR102264850B1 (en) 2021-06-15

Family

ID=76376465

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190159129A KR102264850B1 (en) 2019-12-03 2019-12-03 Power semiconductor chip and power semiconductor module

Country Status (1)

Country Link
KR (1) KR102264850B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244165A (en) 2004-01-30 2005-09-08 Denso Corp Process for producing semiconductor chip
JP2005286323A (en) 2004-03-05 2005-10-13 Ngk Spark Plug Co Ltd Wiring substrate, wiring substrate with solder member, and manufacturing method of the same
JP2016151060A (en) 2015-02-19 2016-08-22 富士通株式会社 Electronic device and production method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10314979A (en) * 1997-05-19 1998-12-02 Alps Electric Co Ltd Conductive composition, and electronic equipment using it
JP3910363B2 (en) * 2000-12-28 2007-04-25 富士通株式会社 External connection terminal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244165A (en) 2004-01-30 2005-09-08 Denso Corp Process for producing semiconductor chip
JP2005286323A (en) 2004-03-05 2005-10-13 Ngk Spark Plug Co Ltd Wiring substrate, wiring substrate with solder member, and manufacturing method of the same
JP2016151060A (en) 2015-02-19 2016-08-22 富士通株式会社 Electronic device and production method thereof

Also Published As

Publication number Publication date
KR20210069379A (en) 2021-06-11

Similar Documents

Publication Publication Date Title
US10559538B2 (en) Power module
US7508012B2 (en) Electronic component and method for its assembly
US7679197B2 (en) Power semiconductor device and method for producing it
US7880285B2 (en) Semiconductor device comprising a semiconductor chip stack and method for producing the same
JP4865829B2 (en) Semiconductor device and manufacturing method thereof
US6551854B2 (en) Semiconductor device having bump electrodes and method of manufacturing the same
JP6750263B2 (en) Power semiconductor module
JP5214936B2 (en) Semiconductor device
JPH10242383A (en) Semiconductor device
US20040072396A1 (en) Semiconductor electronic device and method of manufacturing thereof
JP4171355B2 (en) Molded power device
KR102264850B1 (en) Power semiconductor chip and power semiconductor module
US8432024B2 (en) Integrated circuit including bond wire directly bonded to pad
CN111433910B (en) Semiconductor device and method for manufacturing semiconductor device
JP2005051084A (en) Semiconductor chip and semiconductor device using this
WO2021140771A1 (en) Semiconductor device
JP2000323647A (en) Module semiconductor device and manufacture thereof
US10236244B2 (en) Semiconductor device and production method therefor
JP5418654B2 (en) Semiconductor device
JP2021118216A (en) Semiconductor device
WO2019207996A1 (en) Semiconductor device and manufacturing method thereof
JP2015115349A (en) Semiconductor device
JP2009224529A (en) Semiconductor device and its manufacturing method
WO2024029258A1 (en) Semiconductor module and method for manufacturing semiconductor module
JP4047572B2 (en) Power semiconductor device

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant