JPH10242383A - Semiconductor device - Google Patents
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- JPH10242383A JPH10242383A JP3955897A JP3955897A JPH10242383A JP H10242383 A JPH10242383 A JP H10242383A JP 3955897 A JP3955897 A JP 3955897A JP 3955897 A JP3955897 A JP 3955897A JP H10242383 A JPH10242383 A JP H10242383A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に、半導体装置のチップ面積と、半導体装置をプリン
ト基板等の実装基板上に実装する実装面積との比率で表
す実装有効面積率を向上させ、高機能化した半導体装置
に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device having an improved effective mounting area ratio, which is expressed as a ratio of a chip area of a semiconductor device to a mounting area for mounting the semiconductor device on a mounting substrate such as a printed circuit board, and having a higher function.
【０００２】[0002]
【従来の技術】一般的にシリコン基板上にトランジスタ
素子が形成された半導体装置は、図１３に示すような構
成が主に用いられる。１はシリコン基板、２はシリコン
基板１が実装される放熱板等のアイランド、３はリード
端子、及び４は封止用の樹脂モールドである。2. Description of the Related Art Generally, a semiconductor device in which a transistor element is formed on a silicon substrate mainly has a structure as shown in FIG. 1 is a silicon substrate, 2 is an island such as a heat sink on which the silicon substrate 1 is mounted, 3 is a lead terminal, and 4 is a resin mold for sealing.
【０００３】シリコン基板１１に形成されるトランジス
タ素子は、図１４に示すように、例えば、Ｎ型シリコン
基板１１にコレクタ領域となるＮ型のエピタキシャル層
１２にボロン等のＰ型の不純物を拡散してベース領域１
３が形成され、そのベース領域１３内にリン等のＮ型の
不純物を拡散してエミッタ領域１４が形成される。シリ
コン基板１１の表面にベース領域１３、エミッタ領域１
４の一部を露出させる開口部を有した絶縁膜１５が形成
され、その露出されたベース領域１３、エミッタ領域１
４上にアルミニウム等の金属が蒸着されベース電極１
６、エミッタ電極１７が形成される。このような構成の
トランジスタではシリコン基板がコレクタ電極１８とな
る。As shown in FIG. 14, for example, a transistor element formed on a silicon substrate 11 is obtained by diffusing a P-type impurity such as boron into an N-type epitaxial layer 12 serving as a collector region in an N-type silicon substrate 11. Base area 1
3 is formed, and an N-type impurity such as phosphorus is diffused in the base region 13 to form an emitter region 14. Base region 13 and emitter region 1 are formed on the surface of silicon substrate 11.
An insulating film 15 having an opening exposing a part of the base region 4 and the exposed base region 13 and the emitter region 1 is formed.
4, a metal such as aluminum is deposited on the base electrode 1
6. An emitter electrode 17 is formed. In the transistor having such a configuration, the silicon substrate becomes the collector electrode 18.
【０００４】上記のように、トランジスタ素子が形成さ
れたシリコン基板１は、図１３に示すように、銅ベース
の放熱板等のアイランド２に半田等のろう材５を介して
固着実装され、シリコン基板１の周辺に配置されたリー
ド端子３にトランジスタ素子のベース電極、エミッタ電
極とがそれぞれワイヤーボンディングによってワイヤー
で電気的に接続されている。コレクタ電極に接続される
リード端子はアイランドと一体に形成されており、シリ
コン基板をアイランド上に実装することで電気的に接続
された後、エポキシ樹脂等の熱硬化型樹脂４によりトラ
ンスファーモールドによって、シリコン基板とリード端
子の一部を完全に被覆保護し、３端子構造の半導体装置
が提供される。As described above, the silicon substrate 1 on which the transistor elements are formed is fixedly mounted on an island 2 such as a copper-based heat sink through a brazing material 5 such as solder, as shown in FIG. The base electrode and the emitter electrode of the transistor element are electrically connected to the lead terminals 3 arranged around the substrate 1 by wires by wire bonding. The lead terminal connected to the collector electrode is formed integrally with the island, and after being electrically connected by mounting a silicon substrate on the island, transfer molding is performed using a thermosetting resin 4 such as an epoxy resin. A semiconductor device having a three-terminal structure is provided by completely covering and protecting a silicon substrate and part of a lead terminal.
【０００５】[0005]
【発明が解決しようとする課題】樹脂モールドされた半
導体装置は、通常、ガラスエポキシ基板等の配線基板に
実装され、実装基板上に実装された他の半導体装置、回
路素子と電気的に接続され所定の回路動作を行うための
一部品として取り扱われる。図１４は、実装基板上に半
導体装置を実装したときの断面図を示し、２０は半導体
装置、２１、２３はベース又はエミッタ電極用のリード
端子、２２はコレクタ用のリード端子、３０は実装基板
である。A resin-molded semiconductor device is usually mounted on a wiring board such as a glass epoxy board and electrically connected to other semiconductor devices and circuit elements mounted on the mounting board. It is handled as one component for performing a predetermined circuit operation. FIG. 14 is a cross-sectional view of a semiconductor device mounted on a mounting substrate, wherein 20 is a semiconductor device, 21 and 23 are lead terminals for base or emitter electrodes, 22 is a lead terminal for collector, and 30 is a mounting substrate. It is.
【０００６】実装基板３０上に半導体装置２０が実装さ
れる実装面積は、リード端子２１、２２、２３とそのリ
ード端子と接続される導電パッドで囲まれた領域によっ
て表される。実装面積は半導体装置２０内のシリコン基
板（半導体チップ）面積に比べ大きく、実際に機能を持
つ半導体チップの面積に比べ実装面積の殆どはモールド
樹脂、リード端子によって取られている。The mounting area where the semiconductor device 20 is mounted on the mounting board 30 is represented by a region surrounded by the lead terminals 21, 22, and 23 and conductive pads connected to the lead terminals. The mounting area is larger than the area of the silicon substrate (semiconductor chip) in the semiconductor device 20, and most of the mounting area is taken by the mold resin and the lead terminals as compared with the area of the semiconductor chip having an actual function.
【０００７】ここで、実際に機能を持つ半導体チップ面
積と実装面積との比率を有効面積率として考慮すると、
樹脂モールドされた半導体装置では有効面積率が極めて
低いことが確認されている。有効面積率が低いことは、
半導体装置２０を配線基板３０上の他の回路素子と接続
使用とする場合に、実装面積の殆どが機能を有する半導
体チップとは直接関係のないデッドスペースとなる。有
効面積率が小さいと上記したように、実装基板３０上で
デットスペースが大きくなり、実装基板３０の高密度小
型化の妨げとなる。Here, considering the ratio between the area of the semiconductor chip having the actual function and the mounting area as the effective area ratio,
It has been confirmed that a resin-molded semiconductor device has an extremely low effective area ratio. The low effective area ratio means that
When the semiconductor device 20 is used for connection with another circuit element on the wiring board 30, most of the mounting area becomes a dead space which is not directly related to a semiconductor chip having a function. If the effective area ratio is small, the dead space on the mounting substrate 30 increases as described above, which hinders the high-density and miniaturization of the mounting substrate 30.
【０００８】特に、この問題はパッケージサイズが小さ
い半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格の
ＳＣ７５Ａ外形に搭載される半導体チップの最大サイズ
は、図１５に示すように、０．４０mm×０．４０mmが最
小である。この半導体チップを金属リード端子とワイヤ
ーで接続し、樹脂モールドすると半導体装置の全体のサ
イズは、１．６mm×１．６mmとなる。この半導体装置の
チップ面積は０．１６mmで、半導体装置を実装する実装
面積は半導体装置の面積とほぼ同様として考えて、２．
５６mmであるため、この半導体装置の有効面積率は約
６．２５％となり、実装面積の殆どが機能を持つ半導体
チップ面積と直接関係のないデットスペースとなってい
る。In particular, this problem appears remarkably in a semiconductor device having a small package size. For example, as shown in FIG. 15, the minimum size of a semiconductor chip mounted on an EIAJ standard SC75A outer shape is 0.40 mm × 0.40 mm. When this semiconductor chip is connected to metal lead terminals by wires and resin-molded, the overall size of the semiconductor device becomes 1.6 mm × 1.6 mm. The chip area of this semiconductor device is 0.16 mm, and the mounting area for mounting the semiconductor device is considered to be substantially the same as the area of the semiconductor device.
Since it is 56 mm, the effective area ratio of this semiconductor device is about 6.25%, and most of the mounting area is a dead space that is not directly related to the area of the semiconductor chip having functions.
【０００９】この有効面積率に関する問題は、特に、上
記したようにパッケージサイズが極めて小さい半導体装
置において顕著に現れるが、半導体チップを金属リード
端子でワイヤー接続し、樹脂モールドする、樹脂封止型
の半導体装置であっても同様に問題となる。近年の電子
機器、例えば、パーソナルコンピュータ、電子手帳等の
携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カ
メラ、液晶テレビ等において用いられる配線基板は、電
子機器本体の小型化に伴い、その内部に使用される実装
基板も高密度小型化の傾向にある。The problem regarding the effective area ratio is particularly prominent in a semiconductor device having an extremely small package size as described above. However, the semiconductor chip is wire-connected with metal lead terminals and resin-molded. A problem also occurs in a semiconductor device. In recent years, wiring boards used in electronic devices such as personal computers, portable information processing apparatuses such as electronic notebooks, 8 mm video cameras, mobile phones, cameras, liquid crystal televisions, etc. There is also a tendency for high-density miniaturization of mounting boards used.
【００１０】しかし、上記の先行技術の樹脂封止型の半
導体装置では、上述したように、半導体装置を実装する
実装面積にデットスペースが大きいため、実装基板の小
型化に限界があり、実装基板の小型化の妨げの一つの要
因となっていた。ところで、有効面積率を向上させる先
行技術として特開平３−２４８５５１号公報がある。こ
の先行技術について、図１７にもとずいて簡単に説明す
る。この先行技術は、樹脂モールド型半導体装置を実装
基板等に実装したときの実装面積をできるだけ小さくす
るために、半導体チップ４０のベース、エミッタ、及び
コレクタ電極と接続するリード端子４１、４２、４３を
樹脂モールド４４の側面より外側に導出させず、リード
端子４１、４２、４３を樹脂モールド４４側面と同一面
となるように形成することが記載されている。However, in the above-mentioned prior art resin-encapsulated semiconductor device, as described above, the mounting area for mounting the semiconductor device has a large dead space. Has been one of the factors that hindered the miniaturization of the system. Incidentally, Japanese Patent Application Laid-Open No. 3-248551 is a prior art for improving the effective area ratio. This prior art will be briefly described with reference to FIG. In this prior art, lead terminals 41, 42, and 43 connected to a base, an emitter, and a collector electrode of a semiconductor chip 40 are formed in order to minimize a mounting area when a resin mold type semiconductor device is mounted on a mounting substrate or the like. It is described that the lead terminals 41, 42, and 43 are formed so as not to be led out from the side surface of the resin mold 44 and to be flush with the side surface of the resin mold 44.
【００１１】この構成によれば、リード端子４１、４
２、４３の先端部分が導出しない分だけ実装面積を小さ
くすることができ、有効面積率を若干向上させることは
できるが、デッドスペースの大きさはあまり改善されな
い。有効面積率を向上させるためには、半導体装置の半
導体チップ面積と実装面積とをほぼ同一にするこが条件
であり、樹脂モールド型の半導体装置では、この先行技
術の様に、リード端子の先端部を導出させなくても、モ
ールド樹脂の存在によって有効面積率を向上させること
は困難である。According to this structure, the lead terminals 41, 4
Although the mounting area can be reduced by the extent that the leading end portions of 2, 43 are not led out and the effective area ratio can be slightly improved, the size of the dead space is not significantly improved. In order to improve the effective area ratio, it is a condition that the semiconductor chip area and the mounting area of the semiconductor device are made substantially the same. In a resin-molded semiconductor device, as in this prior art, the tip of the lead terminal is not provided. Even if the portion is not led out, it is difficult to improve the effective area ratio due to the presence of the mold resin.
【００１２】また、上記の半導体装置では、半導体チッ
プと接続するリード端子、モールド樹脂を必要不可欠と
するために、半導体チップとリード端子とのワイヤ接続
工程、モールド樹脂の射出成形工程という工程を必要と
し、材料コスト面及び製造工程が煩雑となり、製造コス
トを低減できない課題がある。有効面積率を最大限大き
くするには、上記したように、半導体チップを直接実装
基板上に実装することにより、半導体チップ面積と実装
面積とがほぼ同一となり有効面積率が最大となる。In addition, in the above-mentioned semiconductor device, since a lead terminal for connecting to the semiconductor chip and a molding resin are indispensable, a step of connecting a wire between the semiconductor chip and the lead terminal and a step of injection molding of the molding resin are required. However, there is a problem that the material cost and the manufacturing process are complicated, and the manufacturing cost cannot be reduced. In order to maximize the effective area ratio, as described above, by mounting the semiconductor chip directly on the mounting board, the semiconductor chip area and the mounting area are almost the same, and the effective area ratio is maximized.
【００１３】半導体チップを実装基板等の基板上に実装
する一つの先行技術として、例えば、特開平６−３３８
５０４号公報に示すように、半導体チップ４５上に複数
のバンプ電極４６を形成したフリップチップを実装基板
４７フェイスダウンボンディングする技術が知られてい
る（図１８参照）。この先行技術は、通常、ＭＯＳＦＥ
Ｔ等、シリコン基板の同一主面にゲート（ベース）電
極、ソース（エミッタ）電極、ドレイン（コレクタ）電
極が形成され、電流或いは電圧のパスが横方向に形成さ
れる比較的発熱量の少ない横型の半導体装置に主に用い
られる。One prior art for mounting a semiconductor chip on a substrate such as a mounting substrate is disclosed in, for example, JP-A-6-338.
As shown in JP-A-504-504, there is known a technique in which a flip chip in which a plurality of bump electrodes 46 are formed on a semiconductor chip 45 is face-down bonded to a mounting substrate 47 (see FIG. 18). This prior art usually uses MOSFE
T (gate) electrode, source (emitter) electrode, drain (collector) electrode are formed on the same main surface of a silicon substrate such as T, and current or voltage paths are formed in the horizontal direction. Mainly used for semiconductor devices.
【００１４】しかし、トランジスタデバイス等のように
シリコン基板が電極の一つとなり、各電極が異なる面に
形成され電流のパスが縦方向に流れる縦型の半導体装置
では、上記のフリップチップ技術を使用することは困難
である。半導体チップを実装基板等の基板上に実装する
他の先行技術として、例えば、特開平７−３８３３４号
公報に示すように、実装基板５１上に形成された導電パ
ターン５２上に半導体チップ５３をダイボンディング
し、半導体チップ５３周辺に配置された導電パターン５
２と半導体チップ５３との電極をワイヤ５４で接続する
技術が知られている（図１９参照）。この先行技術で
は、先に述べたシリコン基板が一つの電極を構成した縦
型構造のトランジスタ等の半導体チップに用いることは
できる。However, in a vertical semiconductor device such as a transistor device in which a silicon substrate becomes one of the electrodes, each electrode is formed on a different surface, and a current path flows in a vertical direction, the above-described flip chip technology is used. It is difficult to do. As another prior art for mounting a semiconductor chip on a substrate such as a mounting substrate, for example, as shown in JP-A-7-38334, a semiconductor chip 53 is mounted on a conductive pattern 52 formed on a mounting substrate 51 by die. Conductive pattern 5 bonded and placed around semiconductor chip 53
A technique for connecting the electrodes of the semiconductor chip 53 and the semiconductor chip 53 with wires 54 is known (see FIG. 19). In this prior art, the above-described silicon substrate can be used for a semiconductor chip such as a transistor having a vertical structure in which one electrode forms one electrode.
【００１５】半導体チップ５３とその周辺に配置された
導電パターン５２とを接続するワイヤ５４は通常、金細
線が用いられることから、金細線とボンディング接続さ
れるボンディング接合部のピール強度（引張力）を大き
くするために、約２００℃〜３００℃の加熱雰囲気中で
ボンディングを行うことが好ましい。しかし、絶縁樹脂
系の実装基板上に半導体チップをダイボンディングする
場合には、上記した温度まで加熱すると配線基板に歪み
が生じること、及び、実装基板上に実装されたチップコ
ンデンサ、チップ抵抗等の他の回路素子を固着する半田
が溶融するために、加熱温度を約１００℃〜１５０℃程
度にしてワイヤボンディング接続が行われているため、
ボンディング接合部のピール強度が低下する問題があ
る。A wire 54 for connecting the semiconductor chip 53 and the conductive pattern 52 disposed around the semiconductor chip 53 is usually a gold wire, and therefore, the peel strength (tensile force) of a bonding portion bonded to the gold wire by bonding. Is preferably performed in a heating atmosphere at about 200 ° C. to 300 ° C. However, when a semiconductor chip is die-bonded on an insulating resin-based mounting substrate, the wiring substrate may be distorted when heated to the above-described temperature, and a chip capacitor, a chip resistor, etc. mounted on the mounting substrate may be distorted. Since the solder for fixing other circuit elements is melted, the wire bonding connection is performed at a heating temperature of about 100 ° C. to about 150 ° C.,
There is a problem that the peel strength of the bonding portion is reduced.
【００１６】この先行技術では、通常、ダイボンディン
グされた半導体チップはエポキシ樹脂等の熱硬化性樹脂
で被覆保護されるために、ピール強度の低下はエポキシ
樹脂の熱硬化時の収縮等によって接合部が剥離されると
いう問題がある。さらに、従来ではトランジスタと例え
ばバイポーラＩＣ、ＭＯＳＩＣ等の能動素子を実装基板
上で接続する場合には、樹脂モールドされたトランジス
タとバイポーラＩＣを個々に実装しなければならず、上
述したように実装基板の実装面積率を低下させる。In this prior art, a die-bonded semiconductor chip is usually covered and protected with a thermosetting resin such as an epoxy resin. Therefore, a decrease in peel strength is caused by shrinkage of the epoxy resin during thermosetting or the like. There is a problem that is peeled off. Further, conventionally, when a transistor is connected to an active element such as a bipolar IC or a MOSIC on a mounting board, the transistor and the bipolar IC which have been resin-molded must be individually mounted. Lower the mounting area ratio.
【００１７】本発明は、上述した事情に鑑みて成された
ものであり、本発明は、半導体チップと接続されるリー
ド端子、及びモールド樹脂を必要とせず、半導体チップ
面積と実装基板上に実装する実装面積との比率である有
効面積率を最大限向上させ、実装面積のデットスペース
最小限小さくし、高機能、且つ接続信頼性に優れた半導
体装置を提供する。The present invention has been made in view of the above circumstances, and the present invention does not require a lead terminal connected to a semiconductor chip and a molding resin, and has a semiconductor chip area and mounting on a mounting substrate. The present invention provides a semiconductor device which has an effective area ratio which is a ratio with respect to a mounting area to be improved as much as possible, minimizes a dead space of a mounting area, and has high performance and excellent connection reliability.
【００１８】[0018]
【課題を解決するための手段】本発明は、上記の課題を
解決するために以下の構成を採用した。即ち、第１に本
発明の半導体装置は、半導体基板の所定領域に能動素子
が形成され、前記能動素子の電極パッドと接続される外
部接続用電極は、前記基板から分離、若しくは、他の半
導体基板から形成されたブロック片であり、前記ブロッ
ク片と前記能動素子は配線基板、若しくは、他の能動素
子形成した半導体基板を介し、或いは、直接的に接合さ
れ、前記ブロック片、及び前記ブロック片と接合される
前記能動素子の前記電極パッド、若しくは、前記配線基
板或いは他の半導体基板上に形成された回路パターン上
には、それぞれバンプ電極が形成され、前記各バンプ電
極表面にはバリアメタル膜、接合金属が積層形成され、
前記バリアメタル膜上に形成された前記接合金属で接合
されたことを特徴としている。The present invention has the following features to attain the object mentioned above. That is, first, in the semiconductor device of the present invention, an active element is formed in a predetermined region of a semiconductor substrate, and an external connection electrode connected to an electrode pad of the active element is separated from the substrate, A block piece formed from a substrate, wherein the block piece and the active element are directly connected via a wiring board or a semiconductor substrate on which another active element is formed, or the block piece, and the block piece. A bump electrode is formed on each of the electrode pads of the active element to be bonded to the wiring pattern or on a circuit pattern formed on the wiring substrate or another semiconductor substrate, and a barrier metal film is formed on the surface of each of the bump electrodes. , The joining metal is laminated and formed,
It is characterized by being joined by the joining metal formed on the barrier metal film.
【００１９】ここで、前記バンプ電極は金バンプである
ことを特徴としている。ここで、前記能動素子はトラン
ジスタ、パワーＭＯＳＦＥＴ、バイポーラＩＣ或いはＭ
ＯＳＬＳＩであることを特徴としている。上述したよう
に、半導体基板の所定領域に形成された能動素子の外部
接続用電極を基板から分離、若しくは、他の半導体基板
から形成されたブロック片とし、そのブロック片と能動
素子は配線基板を介し、若しくは、直接的に接合され、
ブロック片、及びブロック片と接合される能動素子の電
極パッド、若しくは、配線基板上に形成された回路パタ
ーン上に形成されるバンプ電極表面にはバリアメタル
膜、接合金属が積層形成され、バリアメタル膜上に形成
された接合金属で接合することにより、従来の半導体装
置のように、外部電極と接続する金属製のリード端子、
保護用の封止モールドが不必要となり、半導体装置の外
観寸法を著しく小型化にすることができる。さらに、バ
ンプ電極表面に形成されたバリアメタル膜上の接合金属
で接合するので熱応力等によるストレスがバンプ電極に
よって吸収することができる。Here, the bump electrode is a gold bump. Here, the active element is a transistor, power MOSFET, bipolar IC or M
It is characterized by being OSLSI. As described above, the external connection electrode of the active element formed in a predetermined region of the semiconductor substrate is separated from the substrate, or a block piece formed from another semiconductor substrate, and the block piece and the active element form a wiring board. Through or directly joined,
A barrier metal film and a bonding metal are laminated and formed on the surface of a block piece and an electrode pad of an active element bonded to the block piece, or a bump electrode formed on a circuit pattern formed on a wiring board. By joining with the joining metal formed on the film, like a conventional semiconductor device, a metal lead terminal connected to an external electrode,
The need for a protective sealing mold is eliminated, and the external dimensions of the semiconductor device can be significantly reduced. Furthermore, since the bonding is performed with the bonding metal on the barrier metal film formed on the surface of the bump electrode, stress due to thermal stress or the like can be absorbed by the bump electrode.
【００２０】[0020]
【発明の実施の形態】以下に、本発明の半導体装置の実
施形態について説明する。本発明の半導体装置は、図１
に示すように、第１の半導体基板６０と、能動素子が形
成される能動素子形成領域６１と、能動素子形成領域６
１に形成された第１の能動素子の一の電極であり、外部
接続するための一の外部接続用電極６２と、能動素子形
成領域６１と電気的に分離され第１の基板６０の一部分
を少なくとも能動素子の他の電極の外部電極とする複数
のブロック片（以下、外部接続用電極６３、６４．．．
という。）と、第１の基板６０と対向配置された第２の
半導体基板１００と、第２の基板１００に形成された第
２の能動素子と、第１、第２の基板６０、１００及び外
部接続用電極６３、６４．．．上に形成されたバンプ電
極１２１、１３１とをから構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the semiconductor device according to the present invention will be described. FIG. 1 shows a semiconductor device according to the present invention.
As shown in FIG. 1, a first semiconductor substrate 60, an active element formation region 61 where active elements are formed, and an active element formation region 6
One electrode of the first active element formed on the first substrate, one external connection electrode 62 for external connection, and a part of the first substrate 60 electrically separated from the active element formation region 61. A plurality of block pieces at least as external electrodes of the other electrodes of the active element (hereinafter referred to as external connection electrodes 63, 64 ...).
That. ), A second semiconductor substrate 100 disposed opposite to the first substrate 60, a second active element formed on the second substrate 100, the first and second substrates 60 and 100, and external connection. Electrodes 63, 64. . . And bump electrodes 121 and 131 formed thereon.
【００２１】第１の半導体基板６０は、例えば、Ｎ+型
の単結晶シリコン基板が用いられ、その第１の基板６０
上にエピタキシャル成長技術によりN-型のエピタキシャ
ル層６６が形成される。第１の半導体基板６０の所定領
域はパワーＭＯＳ、トランジスタ等の第１の能動素子が
形成される能動素子形成領域６１と少なくとも第１の能
動素子の電極接続される複数の外部接続用電極６３、６
４．．．となる外部接続電極領域６３Ａ，６４Ａ．．．
とが設けられている。As the first semiconductor substrate 60, for example, an N + type single crystal silicon substrate is used.
An N-type epitaxial layer 66 is formed thereon by an epitaxial growth technique. A predetermined region of the first semiconductor substrate 60 includes a plurality of external connection electrodes 63 connected to an active element forming region 61 in which a first active element such as a power MOS or a transistor is formed, and at least an electrode of the first active element. 6
4. . . The external connection electrode regions 63A, 64A. . .
Are provided.
【００２２】この能動素子形成領域６１に上記した第１
の能動素子が形成される。ここでは、N-型のエピタキシ
ャル層をコレクタ領域６６Ａとしたトランジスタが形成
される。能動素子形成領域６１上にホトレジストを形成
し、ホトレジストによって露出された領域にボロン
（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深
さを有した島状のベース領域７１が形成される。In the active element formation region 61, the first
Are formed. Here, a transistor in which the N− type epitaxial layer is the collector region 66A is formed. A photoresist is formed on the active element formation region 61, and a P-type impurity such as boron (B) is selectively thermally diffused into a region exposed by the photoresist to form an island-like base region 71 having a predetermined depth. Is formed.
【００２３】ベース領域７１形成後、能動素子形成領域
６１上に再度ホトレジストを形成し、ホトレジストによ
って露出されたベース領域７１内にリン（Ｐ）、アンチ
モン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してト
ランジスタのエミッタ領域７２が形成される。このエミ
ッタ領域７２を形成する際に、ベース領域７１を囲むリ
ング状のガードリング用のＮ+型の拡散領域７３を形成
しておく場合もある。さらに、Ｎ+型のエミッタ領域７
２を形成する際、Ｎ+型の拡散は外部接続用電極となる
電極領域６３Ａ，６４Ａ．．．上にも行われ、電極領域
６３Ａ、６４Ａ．．．に高濃度拡散層８１が形成され
る。After the formation of the base region 71, a photoresist is formed again on the active element formation region 61, and N-type impurities such as phosphorus (P) and antimony (Sb) are selectively formed in the base region 71 exposed by the photoresist. Is diffused to form an emitter region 72 of the transistor. When forming the emitter region 72, a ring-shaped guard ring N + type diffusion region 73 surrounding the base region 71 may be formed in some cases. Further, the N + type emitter region 7
2 is formed, the N + -type diffusion is performed by the electrode regions 63A, 64A. . . This is also done on the electrode regions 63A, 64A. . . Then, a high concentration diffusion layer 81 is formed.
【００２４】第１の半導体基板６０の表面には、ベース
領域７１表面を露出するベースコンタクト孔及びエミッ
タ領域７２表面を露出するエミッタコンタクト孔を有す
るシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７
４が形成される。ガードリング用の拡散領域７３を形成
した場合には、かかる、拡散領域７３表面を露出するガ
ードリングコンタクト孔が形成される。この絶縁膜７４
は、外部接続用電極となる電極領域６３Ａ，６４
Ａ．．．上にも形成され、電極領域６３Ａ，６４
Ａ．．．の表面を露出する外部接続用コンタクト孔が形
成されている。An insulating film 7 such as a silicon oxide film or a silicon nitride film having a base contact hole exposing the surface of the base region 71 and an emitter contact hole exposing the surface of the emitter region 72 is formed on the surface of the first semiconductor substrate 60.
4 are formed. When the guard ring diffusion region 73 is formed, a guard ring contact hole exposing the surface of the diffusion region 73 is formed. This insulating film 74
Are electrode regions 63A and 64 serving as external connection electrodes.
A. . . Electrode regions 63A, 64
A. . . The contact hole for external connection which exposes the surface of is formed.
【００２５】ベースコンタクト孔、エミッタコンタクト
孔、外部接続用コンタクト孔及びガードリングコンタク
ト孔によって露出されたベース領域７１、エミッタ領域
７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領
域７３上には、選択的にアルミニウム等の金属材料で蒸
着されたベース電極７５、エミッタ電極７６、接続用電
極７７が形成される。The base region 71, the emitter region 72, the electrode regions 63A and 64A, and the guard ring diffusion region 73 exposed by the base contact hole, the emitter contact hole, the external connection contact hole, and the guard ring contact hole are selectively provided. A base electrode 75, an emitter electrode 76, and a connection electrode 77 are formed by depositing a metal material such as aluminum.
【００２６】ベース電極７５、エミッタ電極７６、及び
接続用電極７７にアルミニウムを用いた場合には、基板
６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からな
るパッシベーション膜７４Ａを形成し、ベース電極７
５、エミッタ電極７６、接続用電極７７上のパッシベー
ション膜７４Ａを選択的に除去し、各電極７５、７６、
７７の表面を露出させる。さらに、露出された領域内に
クロム、銅、チタン等をメッキ或いは蒸着により選択的
に付着し第１のバリアメタル膜７９を形成し各電極７
５、７６、７７の腐食による不具合を防止する。When aluminum is used for the base electrode 75, the emitter electrode 76, and the connection electrode 77, a PSG film, a passivation film 74A made of an insulator such as SiN or SiNx is formed on the substrate 60, and 7
5, the passivation film 74A on the emitter electrode 76 and the connection electrode 77 is selectively removed, and the electrodes 75, 76,
The surface of 77 is exposed. Further, chromium, copper, titanium, or the like is selectively adhered to the exposed region by plating or vapor deposition to form a first barrier metal film 79, and each electrode 7
The problems caused by corrosion of 5, 76, 77 are prevented.
【００２７】図２は、図１で示された各バンプ電極１２
１、１３１が形成された領域部分を示す拡大断面図であ
り、上記各電極７５、７６、７７の第１のバリアメタル
膜７９上には、約３０〜５０μｍの高さを有するバンプ
電極１２１が形成される。このバンプ電極１２１は金メ
ッキ処理により形成され、そのバンプ電極１２１表面上
には、クロム、銅、チタン等をメッキ或いは蒸着により
選択的に付着し数千オングストロームの第２のバリアメ
タル膜１２２が形成される。FIG. 2 shows each bump electrode 12 shown in FIG.
FIG. 4 is an enlarged cross-sectional view showing a region where the first and the first electrodes 131 are formed. A bump electrode 121 having a height of about 30 to 50 μm is provided on the first barrier metal film 79 of each of the electrodes 75, 76 and 77. It is formed. The bump electrode 121 is formed by a gold plating process. On the surface of the bump electrode 121, chromium, copper, titanium, or the like is selectively adhered by plating or vapor deposition to form a second barrier metal film 122 of several thousand angstroms. You.
【００２８】さらに、この第２のバリアメタル１２２上
には後述する他の基板と電気的に接合を行うために、接
合用の金属を蒸着し接合層１２３が形成される。この接
合層１２３に用いられる金属材料は、金（Ａｕ）からな
るバンプ電極１２１の融点よりも低い融点を有し、且
つ、後述する実装基板上に実装する際に用いられる半田
材料の融点よりも高い材料が用いられる。具体的には、
金（Ａｕ）の融点は通常約１０６３℃であり、実装基板
上に実装する際に用いられる半田材料の融点を約１７０
℃〜１９０℃であるとすると、接合層１２３に用いられ
る材料は、両者の温度範囲内の融点を有するものであれ
ば良く、例えば、融点が約３７０℃の金すず（ＡｕＳ
ｎ）を用いる。Further, on the second barrier metal 122, a bonding metal is deposited by vapor deposition to form a bonding layer 123 in order to perform electrical bonding with another substrate described later. The metal material used for the bonding layer 123 has a melting point lower than the melting point of the bump electrode 121 made of gold (Au), and is lower than the melting point of a solder material used for mounting on a mounting board described later. Higher materials are used. In particular,
The melting point of gold (Au) is usually about 1063 ° C., and the melting point of a solder material used for mounting on a mounting board is about 170 ° C.
If it is assumed that the temperature is in a range of from about 190 ° C. to about 190 ° C., the material used for the bonding layer 123 may be one having a melting point within the temperature range of both, for example, gold tin (AuS) having a melting point of about 370 ° C.
n) is used.
【００２９】一方、第２の基板１００上には、第２の能
動素子及び配線パターンが形成されており、この配線パ
ターンによって、トランジスタのベース電極７５、或い
はエミッタ電極７６と所定の外部接続電極領域６３Ａ，
６４Ａ．．．との電気的が接続がそれぞれ行われる。第
２の半導体基板１００は、例えば、単結晶のＰ型半導体
基板が用いられ、その基板１００にバイポーラＩＣ、Ｍ
ＯＳＩＣ等の第２の能動素子が形成される。例えば、図
１に示すように、Ｐ型半導体基板に所定形状のフォトマ
スクを形成し、アンチモン等のＮ型の高濃度不純物を拡
散して島状のＮ+型の埋め込みコレクタ領域１０１が形
成される。フォトマスクを除去した後、第２の基板１０
０上にエピタキシャル成長技術によりN-型のエピタキシ
ャル層１０２が形成される。On the other hand, a second active element and a wiring pattern are formed on the second substrate 100, and the wiring pattern allows the base electrode 75 or the emitter electrode 76 of the transistor to be connected to a predetermined external connection electrode area. 63A,
64A. . . And electrical connection is made respectively. As the second semiconductor substrate 100, for example, a single-crystal P-type semiconductor substrate is used.
A second active device such as an OSIC is formed. For example, as shown in FIG. 1, a photomask of a predetermined shape is formed on a P-type semiconductor substrate, and an N-type high-concentration impurity such as antimony is diffused to form an island-shaped N + -type buried collector region 101. You. After removing the photomask, the second substrate 10
An N-type epitaxial layer 102 is formed on the substrate 0 by an epitaxial growth technique.
【００３０】エピタキシャル層１０２上にアイソレーシ
ョン拡散領域を露出するマスクを形成し、かかる、アイ
ソレーション拡散領域にボロン等のＰ+型の不純物を拡
散してアイソレーション拡散領域１０３が形成される。
このアイソレーション拡散領域１０３によりトランジス
タの活性領域となるＮ型領域はＰ型の不純物で囲まれ
る。A mask for exposing the isolation diffusion region is formed on the epitaxial layer 102, and a P + -type impurity such as boron is diffused into the isolation diffusion region to form the isolation diffusion region 103.
The N-type region serving as the active region of the transistor is surrounded by the P-type impurity by the isolation diffusion region 103.
【００３１】エピタキシャル層１０２にホトレジストを
形成し、ホトレジストによって露出された領域にボロン
（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深
さを有した島状のベース領域１０４が形成される。ベー
ス領域１０４形成後、エピタキシャル層１０２上に再度
ホトレジストを形成し、ホトレジストによって露出され
たベース領域１０４内及びコレクタ領域内にリン
（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的
に熱拡散してトランジスタのエミッタ領域１０５及びコ
レクタコンタクト拡散領域１０６が形成される。A photoresist is formed on the epitaxial layer 102, and a P-type impurity such as boron (B) is selectively thermally diffused into a region exposed by the photoresist to form an island-like base region 104 having a predetermined depth. Is formed. After the formation of the base region 104, a photoresist is formed again on the epitaxial layer 102, and N-type impurities such as phosphorus (P) and antimony (Sb) are selectively formed in the base region 104 and the collector region exposed by the photoresist. By thermal diffusion, an emitter region 105 and a collector contact diffusion region 106 of the transistor are formed.
【００３２】第２の半導体基板１００の表面には、ベー
ス領域１０４表面を露出するベースコンタクト孔、エミ
ッタ領域１０５表面を露出するエミッタコンタクト孔及
びコレクタコンタクト拡散領域表面を露出するコレクタ
コンタクト孔を有するシリコン酸化膜、或いはシリコン
窒化膜等の絶縁膜１０７が形成される。ベースコンタク
ト孔、エミッタコンタクト孔、コレクタコンタクト孔に
よって露出されたベース領域１０４、エミッタ領域１０
６、コレクタコンタクト領域１０７には、選択的にアル
ミニウム等の金属材料で蒸着されたベース電極１０７、
エミッタ電極１０８、コレクタ電極１０９及び必要に応
じてそれら各電極から延在される配線Ａが所定の位置ま
で配置形成される。本実施形態は、コレクタ電極配線１
０９Ａは第１の基板６０の外部接続用電極と接続するた
めに所定の位置まで延在配置されている。On the surface of the second semiconductor substrate 100, silicon having a base contact hole exposing the surface of the base region 104, an emitter contact hole exposing the surface of the emitter region 105, and a collector contact hole exposing the surface of the collector contact diffusion region is provided. An insulating film 107 such as an oxide film or a silicon nitride film is formed. Base region 104, emitter region 10 exposed by base contact hole, emitter contact hole, collector contact hole
6. In the collector contact region 107, a base electrode 107 selectively deposited with a metal material such as aluminum,
The emitter electrode 108, the collector electrode 109, and the wiring A extending from each of the electrodes as necessary are arranged and formed up to predetermined positions. In the present embodiment, the collector electrode wiring 1
The reference numeral 09 </ b> A extends to a predetermined position in order to connect to the external connection electrode of the first substrate 60.
【００３３】ベース電極１０７、エミッタ電極１０８、
及びコレクタ電極１０９にアルミニウムを用いた場合に
は、第２の基板１００上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ
等の絶縁物からなるパッシベーション膜１１０を形成
し、ベース電極１０７、エミッタ電極１０８、コレクタ
電極１０９上或いは／及び必要に応じて各電極１０７、
１０８、１０９から延在された配線Ａの所定位置上のパ
ッシベーション膜１１０を選択的に除去し、各電極１０
７、１０８、１０９或いは／及び配線Ａの表面を露出さ
せる。さらに、露出された領域内にクロム、銅、チタン
等を選択的にメッキ或いは蒸着して第１のバリアメタル
膜１１１を形成し各電極等の腐食による不具合を防止し
ている。The base electrode 107, the emitter electrode 108,
When aluminum is used for the collector electrode 109, a PSG film, SiN, SiNx is formed on the second substrate 100.
Is formed on the base electrode 107, the emitter electrode 108, the collector electrode 109 or / and, if necessary, the respective electrodes 107.
The passivation film 110 on a predetermined position of the wiring A extending from 108 and 109 is selectively removed, and each electrode 10
7, 108, 109 or / and the surface of the wiring A is exposed. Further, chromium, copper, titanium, or the like is selectively plated or vapor-deposited in the exposed region to form a first barrier metal film 111, thereby preventing a problem due to corrosion of each electrode and the like.
【００３４】さらに、第２の基板１００上には、第１の
基板６０の能動素子形成領域６１で形成された第１の能
動素子の電極と、第１の基板６０から形成される外部接
続用電極とを接続するための冗長用のパターン配線１１
２が形成される。このパターン配線１１２は、一般的な
多層配線技術が用いられ、例えば、アルミニウム等に金
属を選択的に蒸着して形成され、その上面にＰＳＧ膜、
ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション
膜１１３を形成し、パターン配線の所定位置上のパッシ
ベーション膜を選択的に除去し、配線１１２の表面を露
出させる。さらに、露出された領域内に、上記したよう
にクロム、銅、チタン等を選択的にメッキ或いは蒸着し
て第１のバリアメタル膜１１４を形成し露出されたパタ
ーン配線１１２の腐食による不具合を防止している。Further, on the second substrate 100, electrodes of the first active element formed in the active element formation region 61 of the first substrate 60 and external connection electrodes formed from the first substrate 60 are formed. Redundant pattern wiring 11 for connecting to electrodes
2 are formed. The pattern wiring 112 is formed by using a general multilayer wiring technique, for example, by selectively depositing a metal on aluminum or the like, and forming a PSG film,
A passivation film 113 made of an insulator such as SiN or SiNx is formed, the passivation film on a predetermined position of the pattern wiring is selectively removed, and the surface of the wiring 112 is exposed. Further, as described above, chromium, copper, titanium, or the like is selectively plated or vapor-deposited in the exposed region to form the first barrier metal film 114, thereby preventing a problem due to corrosion of the exposed pattern wiring 112. doing.
【００３５】第２の基板１００上に形成された各第１の
バリアメタル膜１１１、１１４上には、第１の基板６０
と同様に、約３０〜５０μｍの高さを有するバンプ電極
１３１が形成される。この接合層１３３に用いられる金
属材料は、金（Ａｕ）からなるバンプ電極１３１の融点
よりも低い融点を有し、且つ、後述する実装基板上に実
装する際に用いられる半田材料の融点よりも高い材料が
用いられる。具体的には、金（Ａｕ）の融点は通常約１
０６３℃であり、実装基板上に実装する際に用いられる
半田材料の融点を約１７０℃〜１９０℃であるとする
と、接合層１３３に用いられる材料は、両者の温度範囲
内の融点を有するものであれば良く、例えば、融点が約
３７０℃の金すず（ＡｕＳｎ）を用いる。On each of the first barrier metal films 111 and 114 formed on the second substrate 100, the first substrate 60
Similarly, the bump electrode 131 having a height of about 30 to 50 μm is formed. The metal material used for the bonding layer 133 has a melting point lower than the melting point of the bump electrode 131 made of gold (Au), and is lower than the melting point of a solder material used for mounting on a mounting board described later. Higher materials are used. Specifically, the melting point of gold (Au) is usually about 1
063 ° C., and assuming that the melting point of the solder material used for mounting on the mounting board is about 170 ° C. to 190 ° C., the material used for the bonding layer 133 has a melting point within the temperature range of both. For example, gold tin (AuSn) having a melting point of about 370 ° C. is used.
【００３６】第２の基板１００上には、図１からは明ら
かにされないが、複数のトランジスタ、ダイオード等の
素子が形成され所定機能を有したバイポーラＩＣが形成
されている。両基板６０、１００上に形成した各バンプ
電極１２１、１３１は、図３に示すように、それぞれ一
致させて各バンプ電極１２１、１３１上に形成した接合
層１２３、１３３を溶融させて金バンプからなるバンプ
電極１２１、１３１を接合材料として用いることなく、
両接合層１２３、１３３で接合を行う。Although not evident from FIG. 1, a bipolar IC having a plurality of elements such as transistors and diodes and having a predetermined function is formed on the second substrate 100. As shown in FIG. 3, the respective bump electrodes 121 and 131 formed on both the substrates 60 and 100 are aligned with each other, and the bonding layers 123 and 133 formed on the respective bump electrodes 121 and 131 are melted to remove the gold bumps. Without using the bump electrodes 121 and 131 as
Bonding is performed at both bonding layers 123 and 133.
【００３７】上述したように、両基板６０、１００に形
成した各バンプ電極１２１、１３１を一致させ加熱雰囲
気中内に配置し、バンプ電極１２１、１３１上に形成し
た接合層１２３、１３３のみを溶融させて電気的接合を
行う。各接合層１２３、１３３と各バンプ電極１２１、
１３１との間には、上記したように、第２のバリアメタ
ル膜１２２、１３２が介在されているために溶融した接
合層の金属材料とバンプ電極の金（Ａｕ）とが共晶する
ことを防止している。ここで重要なことは、各バンプ電
極１２１、１３１は、メッキ直後の組成状態のままで、
両バリアメタル１２２、１３２上に形成された接合層１
２３、１３３によって、第１の基板６０上に形成された
第１の能動素子の電極、および外部接続電極領域に形成
された接続電極７７との電気的接合が行われ両基板６
０、１００上に形成された第１、第２の能動素子の電気
的導通を行うことである。As described above, the bump electrodes 121 and 131 formed on both substrates 60 and 100 are aligned and placed in a heating atmosphere, and only the bonding layers 123 and 133 formed on the bump electrodes 121 and 131 are melted. Then, electrical bonding is performed. Each of the bonding layers 123 and 133 and each of the bump electrodes 121,
As described above, since the second barrier metal films 122 and 132 are interposed between the metal material 131 and the metal material of the bonding layer melted, the gold (Au) of the bump electrode is eutectic. Preventing. What is important here is that the bump electrodes 121 and 131 remain in the composition state immediately after plating,
Bonding layer 1 formed on both barrier metals 122 and 132
23 and 133, the electrical connection between the electrode of the first active element formed on the first substrate 60 and the connection electrode 77 formed in the external connection electrode area is performed, and both substrates 6
The first and second active elements formed on 0 and 100 are electrically connected.
【００３８】両半導体基板６０、１００はその間に介在
される接着性樹脂によって強固に固着支持される。上記
したように、両基板６０、１００上に形成したバンプ電
極１２１、１３１を一致するように両基板６０、１００
の位置合わせを行い、バンプ電極１２１、１３１、上に
形成した接合層を溶融し電気的接合を行い、第１の基板
６０上の各電極７５、７６、７７と第２の基板１００上
の電極及び配線パターンとの電気的導通が行われる。そ
の後、両基板６０、１００に圧力を加えながら、両基板
６０、１００のすき間に液状のエポキシ系の熱硬化性樹
脂からなる含浸材を流し込み熱処理を行い樹脂層７８を
形成する。The two semiconductor substrates 60 and 100 are firmly fixed and supported by the adhesive resin interposed therebetween. As described above, the bump electrodes 121 and 131 formed on both substrates 60 and 100 are aligned so that the bump electrodes 121 and 131 are aligned.
Are aligned, and the bonding layers formed on the bump electrodes 121 and 131 are melted and electrically bonded, and the electrodes 75, 76 and 77 on the first substrate 60 and the electrodes on the second substrate 100 are melted. And electrical conduction with the wiring pattern is performed. Thereafter, while applying pressure to both substrates 60 and 100, an impregnating material made of a liquid epoxy-based thermosetting resin is poured into a gap between both substrates 60 and 100, and heat treatment is performed to form resin layer 78.
【００３９】ところで、両基板６０、１００上に形成す
る各バンプ電極１２１、１３１の高さが低すぎると両基
板６０、１００の離間距離、即ち樹脂層７８の膜厚が薄
くなり、後述するスリット孔８０を形成したときに、ス
リット孔８０の先端部分が第２の基板１００の表面まで
達し、配線パターン１１２或いは第２の能動素子を切断
する可能性があり、両基板６０、１００の離間距離を十
分に保つ必要があり各バンプ電極１２１、１３１の高さ
を考慮する必要がある。If the height of each of the bump electrodes 121 and 131 formed on both the substrates 60 and 100 is too low, the distance between the two substrates 60 and 100, that is, the thickness of the resin layer 78 becomes thin, and the slits to be described later are formed. When the hole 80 is formed, the leading end of the slit hole 80 may reach the surface of the second substrate 100 and cut the wiring pattern 112 or the second active element. Needs to be sufficiently maintained, and the heights of the bump electrodes 121 and 131 need to be considered.
【００４０】第１の基板６０上に形成された能動素子形
成領域６１と外部接続電極領域６３Ａ，６４Ａ．．．と
は、第１の基板６０の裏面側から形成されたスリット孔
８０によって、それぞれ電気的に分離され、個々の領域
６１、６３Ａ，６４Ａ．．．が半導体装置の外部接続用
電極６２、６３、６４．．．．となる。例えば、図４に
示すような、トランジスタＱとそのトランジスタＱを制
御する４入力端子を有する制御回路とからなる等価回路
を有する半導体装置の場合、トランジスタＱは第１の基
板６０に形成され、制御回路は第２の基板１００に形成
される。この時、制御回路は例えば、バイポーラＩＣで
構成されるものとする。図３は外部接続用電極となる第
１の基板６０の裏面を示すものであり、この等価回路の
半導体装置の外部接続用電極は、例えば、図５に示すよ
うに配列することができる。トランジスタＱのＶCC（コ
レクタ端子）用の外部接続電極６２は上段中央部に、出
力用の外部接続用電極６３は下段左に配置される。制御
回路の３入力用の外部接続用電極６４、６５、６６及び
アース用の外部接続用電極６７は残りの位置に配置され
る。ここで、６５Ａ．．．６７Ａは分離前の電極領域を
示す。The active element forming region 61 formed on the first substrate 60 and the external connection electrode regions 63A, 64A. . . Are electrically separated from each other by slit holes 80 formed from the back surface side of the first substrate 60, and the individual regions 61, 63A, 64A. . . Are the external connection electrodes 62, 63, 64. . . . Becomes For example, in the case of a semiconductor device having an equivalent circuit including a transistor Q and a control circuit having four input terminals for controlling the transistor Q as shown in FIG. 4, the transistor Q is formed on the first substrate 60, The circuit is formed on the second substrate 100. At this time, the control circuit is configured by, for example, a bipolar IC. FIG. 3 shows the back surface of the first substrate 60 serving as an external connection electrode. The external connection electrodes of the semiconductor device of this equivalent circuit can be arranged, for example, as shown in FIG. The external connection electrode 62 for the VCC (collector terminal) of the transistor Q is arranged at the center of the upper stage, and the external connection electrode 63 for output is arranged at the lower left. The external connection electrodes 64, 65, 66 for three inputs of the control circuit and the external connection electrode 67 for grounding are arranged at the remaining positions. Here, 65A. . . 67A shows an electrode region before separation.
【００４１】さらに、述べると、能動素子形成領域６１
の第１の基板６０は半導体装置のＶＣＣ用の外部接続用
電極６２、外部接続電極領域６３Ａの第１の基板６０は
半導体装置の入力用の外部接続用電極６３、外部接続電
極領域６４Ａ．．．の基板６０は半導体装置の入力用の
外部接続用電極６４．．．となり、同一の第１の半導体
基板６０を用い、且つ、同一平面上に半導体装置の各入
出力用の外部接続用電極６２、６３、６４．．．が形成
されることになる。More specifically, the active element forming region 61
The first substrate 60 of the semiconductor device has the external connection electrode 62 for VCC of the semiconductor device, and the first substrate 60 of the external connection electrode region 63A has the input external connection electrode 63 and the external connection electrode region 64A. . . The substrate 60 has an external connection electrode 64. . . , And the external connection electrodes 62, 63, 64,... For each input / output of the semiconductor device are formed on the same plane using the same first semiconductor substrate 60. . . Is formed.
【００４２】半導体装置の外部接続用電極領域６４Ａ，
６３Ａ．．．には、上記したように、高濃度拡散層８１
を形成していおり、外部接続用電極６４．．．．．と各
電極を接続する配線抵抗によるロスを緩和している。こ
の高濃度拡散層８１は、電極領域６４Ａ，６３Ａ．．．
のエピタキシャル層６６の膜厚が比較的薄い場合、上記
したように、エミッタ領域７２を形成する拡散工程で形
成される。The external connection electrode region 64A of the semiconductor device,
63A. . . As described above, the high concentration diffusion layer 81
Are formed, and the external connection electrode 64. . . . . And the loss due to the wiring resistance connecting the electrodes is reduced. The high-concentration diffusion layer 81 has electrode regions 64A, 63A. . .
When the thickness of the epitaxial layer 66 is relatively small, the epitaxial layer 66 is formed in the diffusion step of forming the emitter region 72 as described above.
【００４３】エピタキシャル層６０の膜厚が比較的厚い
場合には、エピタキシャル層６０を形成する前に、電極
領域６３Ａ，６４Ａ．．．上にＮ＋型の不純物をデポジ
ションし、その後、エピタキシャル層６０を形成し、さ
らに熱拡散工程を行い第１の基板６０側から高濃度拡散
領域８１を成長させておいた状態にしておけば、エミッ
タ領域７２を形成するときに高濃度拡散領域８１、８１
が接触し、電極領域６３Ａ，６４Ａ．．．内に高濃度拡
散層８１を形成することができる。When the thickness of the epitaxial layer 60 is relatively large, the electrode regions 63A, 64A. . . If an N + type impurity is deposited thereon, then an epitaxial layer 60 is formed, and a thermal diffusion process is further performed to grow the high concentration diffusion region 81 from the first substrate 60 side. When forming the emitter region 72, the high concentration diffusion regions 81, 81
Contact the electrode regions 63A, 64A. . . The high concentration diffusion layer 81 can be formed therein.
【００４４】各外部接続用電極６２、６３、６
４．．．．を電気的に分離するスリット孔８０は、上記
のように、第１の半導体基板６０の裏面側から樹脂層７
８まで達するように形成され、例えば、イオンビーム、
レーザ等を照射する光学的方法、ドライエッチング、ウ
エットエッチングによる化学的方法、或いはダイシング
装置によるダイシングブレードを用いた機械的方法等に
より形成される。上記のいずれの方法によってもスリッ
ト孔８０を形成することはできる。Each external connection electrode 62, 63, 6
4. . . . As described above, the slit hole 80 that electrically separates the resin layer 7 from the back side of the first semiconductor substrate 60 is formed.
8, for example, an ion beam,
It is formed by an optical method of irradiating a laser or the like, a chemical method by dry etching or wet etching, or a mechanical method using a dicing blade by a dicing device. The slit hole 80 can be formed by any of the above methods.
【００４５】ここで重要なことは、スリット孔８０の深
さが浅くなると各外部接続用電極６２、６３、６
４．．．の電気分離が十分に行なわれず短絡不良となる
不具合が生じるため、各外部接続用電極６２、６３、６
４．．．．が完全に電気的に分離するように、スリット
孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ
程度入るように形成される。スリット孔８０によって各
外部接続用電極６２、６３、６４．．．は完全に分離区
画されるが、樹脂層７８によって同一平面に支持固定さ
れる。また、各外部接続用電極６２、６３、６
４．．．．となる第１の基板６０表面には、半田メッキ
等のメッキ層が形成され、実装基板上に形成された導電
パターンとの半田接続を良好にする。What is important here is that when the depth of the slit hole 80 is reduced, the external connection electrodes 62, 63, 6
4. . . Of the external connection electrodes 62, 63, 6
4. . . . The tip (bottom) of the slit hole 80 is approximately 2 μm to 6 μm
It is formed so that it can enter. The external connection electrodes 62, 63, 64. . . Are completely separated from each other, but are supported and fixed on the same plane by the resin layer 78. In addition, each of the external connection electrodes 62, 63, 6
4. . . . A plating layer such as solder plating is formed on the surface of the first substrate 60 to improve the solder connection with the conductive pattern formed on the mounting substrate.
【００４６】スリット孔８０内にはエポキシ樹脂等の熱
硬化性樹脂が充填され絶縁樹脂層９５が形成される。こ
の樹脂層９５は分離された各外部接続用電極６２、６
３、６４．．．の電気的分離を確実に行う。また、この
樹脂層９５をスリット孔８０に充填することにより、各
外部接続用電極６２、６３、６４．．．間の接着強度が
向上し、ストレス等の外部応力に対する悪影響を予防す
ることができる。スリット孔８０の幅は数十μと非常に
小さいので含浸性の熱硬化性の樹脂を用いることで容易
にスリット孔８０内に充填することができる。A thermosetting resin such as an epoxy resin is filled in the slit hole 80 to form an insulating resin layer 95. The resin layer 95 is formed of the separated external connection electrodes 62 and 6.
3, 64. . . Electrical separation of By filling the resin layer 95 into the slit holes 80, the external connection electrodes 62, 63, 64. . . The adhesive strength between them is improved, and adverse effects on external stress such as stress can be prevented. Since the width of the slit hole 80 is as small as several tens of μ, the inside of the slit hole 80 can be easily filled by using an impregnating thermosetting resin.
【００４７】スリット孔８０によって電気的に個々に分
離された各外部接続用電極６２、６３、６４．．．のエ
ッヂ部分はテーパー部９１が形成されている。このテー
パー部９１は、実装基板上に本発明の半導体装置を実装
したときに、図６に示すように、各外部接続用電極６
２、６３、６４．．．と実装基板上に形成されたパッド
（ランド）とを半田接合部分の半田フィレット形状を最
適化にし、例えば、熱収縮等による半田接合部分の外部
応力に対する強度を向上させるために形成されるもので
ある。The external connection electrodes 62, 63, 64,. . . Is formed with a tapered portion 91. When the semiconductor device of the present invention is mounted on a mounting substrate, the tapered portion 91 is provided with each external connection electrode 6 as shown in FIG.
2, 63, 64. . . And a pad (land) formed on the mounting board are formed in order to optimize the shape of the solder fillet at the solder joint and to improve the strength of the solder joint against external stress due to, for example, thermal contraction. is there.
【００４８】テーパー部９１及び絶縁樹脂層９５は以下
の様に形成される。図７に示すように、各外部接続用電
極６２、６３、６４を分離形成するスリット孔８０を形
成する。スリット孔８０を形成した後、基板６０表面上
に含浸性の熱硬化性樹脂を塗布しスリット孔８０内に含
浸材の絶縁樹脂層９５を充填する。この時、スリット孔
８０内に確実に含浸材を充填するために基板表面上にも
塗布された含浸材が残存し、熱処理後も薄膜状態で残存
する。The tapered portion 91 and the insulating resin layer 95 are formed as follows. As shown in FIG. 7, a slit hole 80 for separately forming the external connection electrodes 62, 63, 64 is formed. After forming the slit holes 80, an impregnating thermosetting resin is applied on the surface of the substrate 60, and the insulating resin layer 95 of the impregnating material is filled in the slit holes 80. At this time, the applied impregnating material remains on the substrate surface to ensure that the slit hole 80 is filled with the impregnating material, and remains in a thin film state even after the heat treatment.
【００４９】次に、図８に示すように、第１の基板６０
表面をバックグライダ等の研磨装置を用いて第１の基板
６０表面に残存した含浸材を研磨除去し、その基板６０
表面を露出させる。その後、図９に示すように、半導体
基板６０にスリット孔８０が形成される領域に、ダイシ
ング装置を用いて台形状のダイシングブレードで基板６
０を所定の深さでダイシング処理（基板６０の表面を削
る）を行う。このダイシング処理工程でテーパー部９１
を有した凹部９２が基板６０に形成される。テーパー部
９１の角度はダイシングブレードの形状によって決定さ
れ、半田接合部分の大きさ、半田量によって任意に設定
することができる。Next, as shown in FIG.
The surface of the first substrate 60 is polished and removed using a polishing device such as a back glider, and the surface of the first substrate 60 is removed.
Expose the surface. Thereafter, as shown in FIG. 9, the substrate 6 is formed in a region where the slit hole 80 is formed in the semiconductor substrate 60 with a trapezoidal dicing blade using a dicing apparatus.
0 is subjected to a dicing process (shaving the surface of the substrate 60) at a predetermined depth. In this dicing process, the tapered portion 91 is formed.
A concave portion 92 having a shape is formed on the substrate 60. The angle of the tapered portion 91 is determined by the shape of the dicing blade, and can be arbitrarily set according to the size of the solder joint and the amount of solder.
【００５０】第１の基板６０に凹部９２を形成した後、
図１０に示すように、第１の基板６０の表面に半田等の
金属のメッキ層９３を形成する。メッキ層９３はスリッ
ト孔８０内に充填された樹脂層９５表面以外の基板６０
全面に形成されるために凹部９２のテーパー部９１の表
面上にも形成される。従って、この実施形態では、メッ
キ処理工程を挟んで２種類のダイシング工程が行われる
ことになる。After forming the concave portion 92 in the first substrate 60,
As shown in FIG. 10, a metal plating layer 93 such as solder is formed on the surface of the first substrate 60. The plating layer 93 is formed on the substrate 60 other than the surface of the resin layer 95 filled in the slit hole 80.
Since it is formed on the entire surface, it is also formed on the surface of the tapered portion 91 of the concave portion 92. Therefore, in this embodiment, two types of dicing steps are performed with the plating step interposed.
【００５１】上記したように、凹部９２形成後、スリッ
ト孔８０を形成することにより、凹部９２のテーパー部
９１が残存し、各外部接続用電極６２、６３、６
４．．．のエッヂ部分をテーパーすることができる。ま
た、凹部９２を形成した後、メッキ層９３を形成し、ス
リット孔８０を形成するとテーパー部９１にも同一のメ
ッキ処理工程でメッキ層を形成することができる。As described above, by forming the slit hole 80 after the formation of the concave portion 92, the tapered portion 91 of the concave portion 92 remains, and the external connection electrodes 62, 63, 6 are formed.
4. . . Can be tapered. When the plating layer 93 is formed after forming the concave portion 92 and the slit hole 80 is formed, the plating layer can be formed on the tapered portion 91 in the same plating process.
【００５２】第１の半導体基板６０にスリット孔８０を
設けて、各外部接続用電極６２、６３、６４を電気的に
分離形成した半導体装置は、セラミックス基板、ガラス
エポキシ基板、フェノール基板、絶縁処理を施した金属
基板等の配線基板上に形成された導電パターンのパッド
上に固着実装される。このパッド上には半田クリームが
予め印刷形成された半田層が形成されており、半田を溶
融させて本発明の半導体装置を搭載すれば実装基板のパ
ッド上に半導体装置を固着実装することができる。A semiconductor device in which a slit hole 80 is provided in the first semiconductor substrate 60 and the external connection electrodes 62, 63, 64 are electrically separated and formed is a ceramic substrate, a glass epoxy substrate, a phenol substrate, an insulation treatment, and the like. Is fixedly mounted on a pad of a conductive pattern formed on a wiring substrate such as a metal substrate subjected to the above. A solder layer on which solder cream is pre-printed is formed on the pad. If the semiconductor device of the present invention is mounted by melting the solder, the semiconductor device can be fixedly mounted on the pad of the mounting board. .
【００５３】この際、上記したように、各外部接続用電
極６２、６３、６４．．．のエッヂ部分にテーパー部９
１が形成されていることにより、実装基板の導電パッド
（ランド）との半田接合部分の半田フィレットを最適化
することができ半田接合部分の接合強度が向上し接続信
頼性を向上させる事ができる。この固着実装工程は、図
示されないが、実装基板上に実装されるチップコンデン
サ、チップ抵抗等の半田実装される他の回路素子の実装
工程と同一の工程でできる。At this time, as described above, the external connection electrodes 62, 63, 64. . . Tapered section 9 at the edge
With the formation of 1, the solder fillet at the solder joint with the conductive pad (land) of the mounting board can be optimized, the joint strength at the solder joint can be improved, and the connection reliability can be improved. . Although not shown, this fixed mounting process can be performed in the same process as the mounting process of other circuit elements to be solder-mounted such as chip capacitors and chip resistors mounted on a mounting board.
【００５４】また、本発明の半導体装置を実装基板上に
実装した時、各外部接続用電極６２、６３、６４はスリ
ット孔８０の間隔分だけ離間されているために実装基板
と固着する半田は隣接配置された外部接続用電極６２、
６３、６４を短絡させることはない。実装基板上に半導
体装置を実装し、図１１に示すような、熱応力によるス
トレスが加わった場合、その応力によるストレスはバン
プ電極１２１、１３１の接合部分にも影響を与える。し
かし、本発明の半導体装置では、上記ストレスが接合部
分に加わったとしても、接合自体は接合層１２３、１３
３で行われており、金（Ａｕ）からなるバンプ電極１２
１、１３１はメッキ直後の組成のままの状態が保たれて
いるために、上記ストレスがバンプ電極１２１、１３１
によって吸収され、第１のバリアメタル７９、１１１と
バンプ電極との接合面、或いは、電極７５，７６，７
７，１０７，１０９Ａとの接合面で生じるクラック等の
発生を抑制することができる。When the semiconductor device of the present invention is mounted on a mounting substrate, the external connection electrodes 62, 63, and 64 are separated by the interval of the slit holes 80, so that the solder fixed to the mounting substrate is External connection electrodes 62 arranged adjacent to each other,
There is no short circuit between 63 and 64. When a semiconductor device is mounted on a mounting substrate and a stress due to a thermal stress is applied as shown in FIG. 11, the stress due to the stress also affects the junction between the bump electrodes 121 and 131. However, in the semiconductor device of the present invention, even if the stress is applied to the bonding portion, the bonding itself is performed by the bonding layers 123 and 13.
3, a bump electrode 12 made of gold (Au)
Since the composition of the bump electrodes 121 and 131 is maintained as it is immediately after the plating,
And the bonding surfaces between the first barrier metals 79 and 111 and the bump electrodes, or the electrodes 75, 76 and 7
It is possible to suppress the occurrence of cracks and the like that occur at the joint surface with 7, 107, 109A.
【００５５】ところで、図１２に示すように、本実施形
態の半導体装置で、例えば、従来例で説明した半導体装
置とほぼ同じ機能をもつ能動素子能動素子形成領域６１
を０．５mm×０．５mmサイズとし、ベース、エミッタ電
極となる接続電極領域６３Ａ，６４Ａを０．３mm×０．
２mmサイズとし、スリット孔８０の幅を０．１mmとする
半導体装置では有効面積率は次のようになる。即ち、素
子面積が０．２５mmであり、実装面積となる半導体装置
の面積が１．２８mmとなることから、有効面積率は約１
９．５３％となる。As shown in FIG. 12, in the semiconductor device of this embodiment, for example, an active element active element formation region 61 having substantially the same function as the semiconductor device described in the conventional example.
Are 0.5 mm × 0.5 mm in size, and the connection electrode regions 63A and 64A serving as base and emitter electrodes are 0.3 mm × 0.5 mm.
In a semiconductor device having a size of 2 mm and a width of the slit hole 80 of 0.1 mm, the effective area ratio is as follows. That is, since the element area is 0.25 mm and the area of the semiconductor device to be mounted is 1.28 mm, the effective area ratio is about 1 mm.
It becomes 9.53%.
【００５６】従来例で説明した０．４０mm×０．４０mm
のチップサイズを有する半導体装置の有効面積率は上記
したように６．２５％であることから、本発明の半導体
装置では有効面積率で約３．１２倍大きくなり、実装基
板上に実装する実装面積のデットスペースを小さくする
ことができ、実装基板の小型化に寄与することができ
る。0.40 mm × 0.40 mm explained in the conventional example
Since the effective area ratio of the semiconductor device having the chip size of 6.25% is 6.25% as described above, the effective area ratio of the semiconductor device of the present invention is about 3.12 times larger, and the semiconductor device of the present invention is mounted on a mounting substrate. The dead space of the area can be reduced, which can contribute to downsizing of the mounting substrate.
【００５７】上述したように、第１の能動素子が形成さ
れた第１の半導体基板６０と、第２の能動素子が形成さ
れた第２の半導体基板１００とを一体化し、第１の能動
素子と第２の能動素子とを電気的に接続し、且つ第１、
第２の能動素子の外部接続電極は複数に電気的に分離分
割された第１の半導体基板６０を用いることにより、従
来の半導体装置のように、外部電極と接続する金属製の
リード端子、保護用の封止モールドが不必要となり、半
導体装置の外観寸法を著しく小型化にすることができ
る。さらに、トランジスタ等の第１の能動素子とバイポ
ーラＩＣ等の第２の能動素子を複合化した高機能化され
た半導体装置を提供することができる。As described above, the first semiconductor substrate 60 on which the first active element is formed and the second semiconductor substrate 100 on which the second active element is formed are integrated to form the first active element. And the second active element are electrically connected, and the first,
The external connection electrode of the second active element uses the first semiconductor substrate 60 which is electrically separated and divided into a plurality of parts, so that the metal lead terminal connected to the external electrode and the protection can be provided as in the conventional semiconductor device. This eliminates the need for a sealing mold for the semiconductor device, and can significantly reduce the external dimensions of the semiconductor device. Further, a highly functional semiconductor device in which a first active element such as a transistor and a second active element such as a bipolar IC are combined can be provided.
【００５８】また、上記したように、外部接続用の金属
リード端子、及び樹脂封止用モールドが不要であるため
に、半導体装置の製造コストを著しく低減化することが
できる。さらに、本発明では、第１、第２の半導体基板
６０、１００を用いて半導体装置を提供しているので、
第１に、既存の半導体製造装置をそのまま使用すること
ができ、新たに設備導入を行う必要がない。第２に、両
基板６０、１００が共にシリコン基板であると熱膨張係
数αが等しいため外部加熱或いは自己発熱による熱発生
が生じた場合でも上下で同一応力が加わり相殺するため
に基板６０、１００の歪による悪影響を抑制することが
できる。Further, as described above, since the metal lead terminals for external connection and the mold for resin sealing are unnecessary, the manufacturing cost of the semiconductor device can be significantly reduced. Further, in the present invention, since the semiconductor device is provided using the first and second semiconductor substrates 60 and 100,
First, existing semiconductor manufacturing equipment can be used as it is, and there is no need to newly introduce equipment. Secondly, if both substrates 60 and 100 are silicon substrates, they have the same thermal expansion coefficient α, so that even when heat is generated by external heating or self-heating, the same stress is applied to the upper and lower sides to cancel each other. Can be suppressed from being adversely affected by distortion.
【００５９】さらに、各接続電極を接合している接合部
分は、バンプ電極１２１、１３１上に形成された接合層
で接合され、バンプ電極自体はメッキ直後の組成状態の
ままであるために、実装基板に実装して熱応力によるス
トレスを各バンプ電極が吸収し、クラック等による破損
を防止することができる。本実施形態では、第１の基板
６０の能動素子形成領域６１にトランジスタを形成した
が、縦型或いは比較的発熱量の少ない横型のデバイスで
あればこれに限らず、例えば、パワーＭＯＳＦＥＴ、Ｉ
ＧＢＴ、ＨＢＴ等のデバイスを能動素子形成領域６１に
形成することができることは説明するまでもない。ま
た、第２の基板１００上にＭＯＳＩＣ、ＢｉＣＭＯＳ等
のデバイスを形成してもよい。Further, the joining portions joining the connection electrodes are joined by a joining layer formed on the bump electrodes 121 and 131. Since the bump electrodes themselves remain in the composition state immediately after plating, they are mounted. Each bump electrode absorbs stress due to thermal stress when mounted on a substrate, and damage due to cracks or the like can be prevented. In the present embodiment, the transistor is formed in the active element formation region 61 of the first substrate 60. However, the present invention is not limited to a vertical device or a horizontal device that generates a relatively small amount of heat.
It goes without saying that devices such as GBT and HBT can be formed in the active element formation region 61. Further, devices such as MOSIC and BiCMOS may be formed on the second substrate 100.
【００６０】[0060]
【発明の効果】以上に詳述したように、本発明によれ
ば、半導体基板の所定領域に形成された能動素子の外部
接続用電極を基板から分離、若しくは、他の半導体基板
から形成されたブロック片とし、そのブロック片と能動
素子は配線基板を介し、若しくは、直接的に接合され、
ブロック片、及びブロック片と接合される能動素子の電
極パッド、若しくは、配線基板上に形成された回路パタ
ーン上に形成されるバンプ電極表面にはバリアメタル
膜、接合金属が積層形成され、バリアメタル膜上に形成
された接合金属で接合することにより、従来の半導体装
置のように、外部電極と接続する金属製のリード端子、
保護用の封止モールドが不必要となり、半導体装置の外
観寸法を著しく小型化にすることができる。さらに、各
接続電極を接合している接合部分は、各バンプ電極上に
バリアメタルを介して形成された接合層で接合され、バ
ンプ電極自体はメッキ直後の組成状態のままであるため
に、実装基板に実装して熱応力によるストレスを各バン
プ電極が吸収し、クラック等による破損を防止すること
ができる。As described above in detail, according to the present invention, the external connection electrode of the active element formed in the predetermined region of the semiconductor substrate is separated from the substrate or formed from another semiconductor substrate. As a block piece, the block piece and the active element are connected via a wiring board or directly,
A barrier metal film and a bonding metal are laminated and formed on the surface of a block piece and an electrode pad of an active element bonded to the block piece, or a bump electrode formed on a circuit pattern formed on a wiring board. By joining with the joining metal formed on the film, like a conventional semiconductor device, a metal lead terminal connected to an external electrode,
The need for a protective sealing mold is eliminated, and the external dimensions of the semiconductor device can be significantly reduced. In addition, the joints joining each connection electrode are joined by a joining layer formed on each bump electrode via a barrier metal, and the bump electrode itself remains in the composition state immediately after plating, so mounting Each bump electrode absorbs stress due to thermal stress when mounted on a substrate, and damage due to cracks or the like can be prevented.
【００６１】また、本発明では、上記したように、外部
接続用の金属リード端子、及び樹脂封止用モールドが不
要であるために、半導体装置の製造コストを著しく低減
化することができる。さらに、本発明では、第１、第２
の半導体基板を用いて半導体装置を提供しているので、
第１に、既存の半導体製造装置をそのまま使用すること
ができ、新たに設備導入を行う必要がない。第２に、両
基板が共にシリコン基板であると熱膨張係数αが等しい
ため外部加熱或いは自己発熱による熱発生が生じた場合
でも上下で同一応力が加わり相殺するために基板の歪に
よる悪影響を抑制することができ信頼性が低下すること
はない。Further, in the present invention, as described above, since the metal lead terminals for external connection and the resin sealing mold are not required, the manufacturing cost of the semiconductor device can be significantly reduced. Furthermore, in the present invention, the first and second
Since semiconductor devices are provided using semiconductor substrates of
First, existing semiconductor manufacturing equipment can be used as it is, and there is no need to newly introduce equipment. Secondly, if both substrates are silicon substrates, the thermal expansion coefficient α is equal, so even when heat is generated by external heating or self-heating, the same stress is applied to the upper and lower sides to cancel each other, so that the adverse effect due to the distortion of the substrate is suppressed. Can be performed without reducing the reliability.
【図１】本発明の半導体装置を示す断面図。FIG. 1 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図２】バンプ電極を示す断面図。FIG. 2 is a sectional view showing a bump electrode.
【図３】バンプ電極の接合部分を示す断面図。FIG. 3 is a sectional view showing a bonding portion of a bump electrode.
【図４】本発明の半導体装置の裏面を示す図。FIG. 4 is a diagram showing a back surface of the semiconductor device of the present invention.
【図５】本発明の半導体装置を示す断面図。FIG. 5 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図６】本発明の半導体装置を示す断面図。FIG. 6 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図７】本発明の半導体装置を示す断面図。FIG. 7 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図８】本発明の半導体装置を示す断面図。FIG. 8 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図９】本発明の半導体装置を示す断面図。FIG. 9 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図１０】本発明の半導体装置を示す断面図。FIG. 10 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図１１】応力によるバンプ電極の変形を示す断面図。FIG. 11 is a sectional view showing deformation of a bump electrode due to stress.
【図１２】本発明の半導体装置を示す断面図。FIG. 12 is a cross-sectional view illustrating a semiconductor device of the present invention.
【図１３】従来の半導体装置を示す断面図。FIG. 13 is a cross-sectional view illustrating a conventional semiconductor device.
【図１４】一般的なトランジスタの断面図。FIG. 14 is a cross-sectional view of a general transistor.
【図１５】従来の半導体装置を配線基板上に実装した断
面図。FIG. 15 is a cross-sectional view of a conventional semiconductor device mounted on a wiring board.
【図１６】従来の半導体装置の平面図。FIG. 16 is a plan view of a conventional semiconductor device.
【図１７】従来の半導体装置の平面図。FIG. 17 is a plan view of a conventional semiconductor device.
【図１８】従来の半導体装置を示す図。FIG. 18 illustrates a conventional semiconductor device.
【図１９】従来の半導体装置を示す図。FIG. 19 illustrates a conventional semiconductor device.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/78
Claims (3)
され、前記能動素子の電極パッドと接続される外部接続
用電極は、前記基板から分離、若しくは、他の半導体基
板から形成されたブロック片であり、前記ブロック片と
前記能動素子は配線基板、若しくは、他の能動素子形成
した半導体基板を介し、或いは、直接的に接合され、前
記ブロック片、及び前記ブロック片と接合される前記能
動素子の前記電極パッド、若しくは、前記配線基板或い
は他の半導体基板上に形成された回路パターン上には、
それぞれバンプ電極が形成され、前記各バンプ電極表面
にはバリアメタル膜、接合金属が積層形成され、前記バ
リアメタル膜上に形成された前記接合金属で接合された
ことたことを特徴とする半導体装置。An active element is formed in a predetermined region of a semiconductor substrate, and an external connection electrode connected to an electrode pad of the active element is separated from the substrate or a block piece formed from another semiconductor substrate. Wherein the block piece and the active element are connected via a wiring board or a semiconductor substrate on which another active element is formed, or are directly joined to the block piece and the active element joined to the block piece. The electrode pads, or, on the circuit pattern formed on the wiring board or other semiconductor substrate,
A semiconductor device, wherein a bump electrode is formed, a barrier metal film and a bonding metal are laminated on the surface of each of the bump electrodes, and bonded by the bonding metal formed on the barrier metal film. .
特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said bump electrode is a gold bump.
ＯＳＦＥＴ、バイポーラＩＣ或いはＭＯＳＬＳＩである
ことを特徴とする請求項１記載の半導体装置。3. The active element is a transistor, a power M
2. The semiconductor device according to claim 1, wherein the semiconductor device is an OSFET, a bipolar IC, or a MOS LSI.
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