KR102259278B1 - 표시장치와 그 제조 방법 - Google Patents

표시장치와 그 제조 방법 Download PDF

Info

Publication number
KR102259278B1
KR102259278B1 KR1020140101326A KR20140101326A KR102259278B1 KR 102259278 B1 KR102259278 B1 KR 102259278B1 KR 1020140101326 A KR1020140101326 A KR 1020140101326A KR 20140101326 A KR20140101326 A KR 20140101326A KR 102259278 B1 KR102259278 B1 KR 102259278B1
Authority
KR
South Korea
Prior art keywords
contact
pattern
insulating layer
oxide semiconductor
contact metal
Prior art date
Application number
KR1020140101326A
Other languages
English (en)
Other versions
KR20160017868A (ko
Inventor
우창승
홍순환
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140101326A priority Critical patent/KR102259278B1/ko
Publication of KR20160017868A publication Critical patent/KR20160017868A/ko
Application granted granted Critical
Publication of KR102259278B1 publication Critical patent/KR102259278B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/80—Constructional details
    • H10K30/81—Electrodes
    • H10K30/82—Transparent electrodes, e.g. indium tin oxide [ITO] electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 표시장치와 그 제조 방법에 관한 것으로, 이 표시장치의 박막트랜지스터(TFT)는 게이트 라인과 연결된 게이트; 절연막을 관통하는 제1 홀; 상기 절연막을 관통하는 제2 홀, 상기 제1 홀 내에서 산화물 반도체 패턴에 접촉되고 데이터 라인에 연결된 제1 콘택 금속 패턴; 및 상기 제2 홀 내에서 상기 산화물 반도체 패턴에 접촉되고 상기 픽셀 전극에 연결된 제2 콘택 금속 패턴을 포함한다. 상기 제1 및 제2 콘택 금속 패턴과 상기 픽셀 전극이 같은 투명 전극으로 형성된다. 상기 데이터 라인이 상기 투명 전극과 다른 금속으로 형성된다.

Description

표시장치와 그 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 산화물 반도체 박막트랜지스터(Thin Film Transistor, TFT)를 포함한 표시장치와 그 제조 방법에 관한 것이다.
표시장치에는 픽셀에 인가되는 데이터 전압을 스위칭하거나 픽셀을 구동하기 위하여 매 픽셀마다 TFT가 형성되고 있다. TFT는 비정질 실리콘 TFT, 폴리 실리콘 TFT, 산화물 반도체 TFT 등이 알려져 있다.
산화물 반도체 TFT는 이동도가 비정질 실리콘 TFT 보다 높고, 저온 공정에서 제작이 가능할 뿐 아니라 가시광을 투과하여 투명한 장점이 있다. 따라서, 고해상도 표시장치나 투명 디스플레이에는 산화물 반도체 TFT가 적합하다.
산화물 반도체는 산성 용액에 잘 녹는다. 따라서, 산화물 반도체 위에 적층된 금속을 습식 식각(Wet etching)할 때 식각액(etchant)에 의해 산화물 반도체가 유실될 수 있다. 산화물 반도체 위에 적층된 금속을 건식 식각(Dry etching)할 수 있으나, 건식 식각을 위해 발생되는 플라즈마에 의해 산화물 반도체의 표면에 손상(demage)이 발생될 수 있다. 산화물 반도체의 백 에칭(back etching)을 방지하기 위하여 산화물 반도체 상에 에치 스토퍼(etch stopper)가 형성되고 있다.
표시장치의 TFT 어레이 기판은 포토 마스크(Photo-mask) 공정을 이용하여 TFT, 배선, 픽셀 전극 등의 박막을 원하는 형태로 패터닝한다. 포토 마스크 공정은 박막 증착, 포토 레지스트 도포 공정, 포토 마스크 정렬, 노광, 현상, 식각 및 스트립(strip) 공정 등 일련의 공정을 차례로 실시하여 박막을 원하는 형상으로 패터닝하는 포토리소그래피(Photolithography) 공정 기술이다. 포토 마스크 공정 수를 줄이면, 제조 비용을 줄일 수 있고 수율을 높일 수 있다.
TFT 어레이 기판의 제조 공정 수를 줄이기 위하여, 포토 마스크 공정에서 하프톤 마스크(half-tone mask)를 이용하여 두께 차이를 가지는 포토 레지스트를 형성할 수 있다. 이러한 하프톤 마스크를 이용하여 소스-드레인 금속과 투명 전극을 하나의 포토 마스크 공정에서 동시에 형성하는 방법이 시도되고 있다. 소스 드레인 금속은 구리(Cu)로 선택될 수 있고, 투명 전극은 일반적으로 ITO(Indium-Tin Oxide)로 선택된다. 이 방법은 식각액(Etchant)에 대한 구리(Cu)와 ITO의 식각비(etch ratio) 차이로 인하여 같은 구리(Cu)가 ITO에 비하여 더 빨리 식각되어 도 1과 같이 ITO 배선 폭이 구리(Cu) 배선 폭 보다 넓어진다. 이 방법이 데이터 라인에 적용되면 구리(Cu)의 양측 밖으로 돌출된 ITO로 인하여 데이터 라인이 넓어진다. 고온에서의 신뢰성 확보를 위하여, 데이터 라인과 픽셀 전극 간의 간격이 확보되어야 하고 이 간격은 블랙 매트릭스(Black matrix, BM)에 의해 가려진다. 데이터 라인과 픽셀 전극 간의 간격이 확보되어야 하기 때문에 데이터 라인의 ITO 돌출 부분(ITO tail) 만큼 픽셀의 개구 영역이 좁아져 픽셀의 개구율이 낮아진다.
본 발명은 픽셀의 개구율을 높일 수 있는 표시장치와 그 제조 방법을 제공한다.
본 발명의 표시장치의 TFT는 게이트 라인과 연결된 게이트; 절연막을 관통하는 제1 홀; 상기 절연막을 관통하는 제2 홀, 상기 제1 홀 내에서 산화물 반도체 패턴에 접촉되고 데이터 라인에 연결된 제1 콘택 금속 패턴; 및 상기 제2 홀 내에서 상기 산화물 반도체 패턴에 접촉되고 상기 픽셀 전극에 연결된 제2 콘택 금속 패턴을 포함한다.
상기 제1 및 제2 콘택 금속 패턴과 상기 픽셀 전극이 같은 투명 전극으로 형성된다. 상기 데이터 라인이 상기 투명 전극과 다른 금속으로 형성된다.
상기 제2 콘택 금속 패턴과 상기 픽셀 전극이 일체화된다.
상기 데이터 라인에 상기 드레인이 일체화된다. 별도의 소스 금속 패턴이 상기 제2 콘택 금속 패턴과 상기 픽셀 전극을 연결한다.
상기 제1 및 제2 콘택 금속 패턴들 사이의 간격이 상기 TFT의 드레인과 상기 소스 금속 패턴 사이의 간격 보다 좁다.
상기 표시장치의 제조 방법은 상기 게이트 절연막 상에 산화물 반도체 패턴을 형성하는 단계; 및 상기 산화물 반도체를 덮도록 절연막 형성하고 상기 절연막 위에 제1 포토 레지스트 패턴을 형성한 후 상기 제1 포토 레지스트 패턴 아래의 절연막에 언더 컷 구조를 가지며 상기 산화물 반도체를 노출하는 제1 및 제2 홀들을 형성한 상태에서 콘택홀 필링 공정을 실시하여 상기 제1 홀 내에서 상기 산화물 반도체 패턴에 접촉된 제1 콘택 금속 패턴, 상기 제2 홀 내에서 상기 산화물 반도체 패턴에 접촉되는 제2 콘택 금속 패턴, 및 픽셀 전극을 동시에 형성하는 단계를 포함한다.
본 발명은 언더 컷 구조의 ESL 홀들이 형성된 상태에서 콘택홀 필링 공정을 수행하여 콘택 금속 패턴들과 픽셀 전극을 같은 투명 전극으로 동시에 형성하고, 소스-드레인 금속을 별도의 포토 마스크 공정으로 형성한다. 그 결과, 본 발명은 산화물 반도체 TFT의 숏 채널을 구현하고 콘택홀 필링 공정의 안정성을 높일 수 있을 뿐 아니라 픽셀의 개구율을 현저히 높일 수 있다.
도 1은 하프톤 마스크를 이용한 포토 마스크 공정에서 소스-드레인 금속 밖으로 투명 전극이 돌출되는 예를 보여 주는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치의 픽셀을 보여 주는 평면도이다.
도 3a 내지 도 9b는 도 2에 도시된 픽셀의 제조 방법을 보여 주는 도면들이다.
도 10a 내지 도 10e는 콘택홀 필링 공정의 불량을 보여 주는 단면도들이다.
도 11a 내지 도 11b는 픽셀 전극 패턴의 다른 예를 보여 주는 도면들이다.
도 12는 ESL 홀의 언더컷 구조를 보여 주는 SEM(Scanning Electron Microscope) 이미지를 보여 주는 도면이다.
도 13은 본 발명의 표시장치에서 개구율 개선 효과를 보여 주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 2를 참조하면, 본 발명의 실시예에 따른 표시장치의 픽셀은 데이터 라인들(DL), 데이터 라인들(DL)과 직교되는 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 부분에 형성된 TFT, TFT에 연결된 픽셀 전극(PIX), 공통 전극(COM), 공통 전극(COM)에 공통 전압(Vcom)을 공급하기 위한 Vcom 버스 라인(CBUS) 등을 포함한다.
TFT는 산화물 반도체 TFT이다. 산화물 반도체 TFT는 채널비(W/L)에서 채널 길이(L)가 짧은 숏 채널(Short Chanel)로 구현되면 픽셀의 충전율을 높일 수 있다. 포토 마스크 공정은 TFT의 드레인과 소스가 합선되는 불량으로 인하여 숏 채널을 구현하기가 어렵다. 본 발명은 드레인과 소스의 합선 없이 산화물 반도체 TFT의 숏 채널을 구현하기 위하여 콘택홀 필링 공정(Contact Hole Filling, CHF)을 적용한다.
본 발명은 하프톤 마스크를 사용하지 않고 일반적인 포토 마스크를 이용하여 투명 전극과 소스-드레인 금속을 분리하여 패터닝함으로써 하프톤 마스크를 사용할 때 초래되는 투명 전극의 돌출을 방지한다. 하프톤 마스크는 일반적인 포토 마스크에 비하여 고가이기 때문에 하프톤 마스크를 일반적인 포토 마스크로 대체하면 제조 비용을 낮출 수 있다. 본 발명은 하프톤 마스크를 사용하지 않고 종래 기술과 같은 제조 공정 수로 TFT 어레이를 제작할 수 있다.
도 3a 내지 도 9b는 도 2에 도시된 픽셀의 제조 방법을 보여 주는 도면들이다. 도 2a 내지 도 9b는 도 1에서 선 "Ⅰ-Ⅰ'"를 따라 절취하여 TFT와 픽셀의 픽셀의 개구 영역을 보여 준다.
제1 포토 마스크 공정에 대하여 도 3a 및 도 3b를 결부하여 설명하기로 한다. 도 3a는 단면도이고, 도 3b는 평면도이다.
도 3a 및 도 3b를 참조하면, 기판(SUBS) 상에 게이트 금속이 증착되고 제1 포토 마스크 공정에 의해 게이트 금속이 부분적으로 식각된다. 제1 포토 마스크 공정의 결과로, 기판(SUBS) 상에 게이트 금속 패턴이 형성된다. 게이트 금속은 구리(Cu)로 선택될 수 있으나 이에 한정되지 않는다. 게이트 금속 패턴은 게이트 라인(GL), Vcom 버스 라인(CBUS) 등을 포함한다. 게이트 라인(GL)은 TFT의 게이트와 일체화된다. TFT는 게이트 라인(GL) 상에 형성된다. 이어서, 게이트 금속 패턴을 덮도록 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 산화물 반도체 TFT의 특성 변화를 방지할 수 있는 산화 실리콘(SiOx)으로 형성될 수 있다.
Vcom 버스 라인(CBUS)은 게이트 라인(GL)과 같은 게이트 금속으로 게이트 라인(GL)과 동일층에 형성된다. Vcom 버스 라인(CBUS)은 무기 절연막과 보호막을 관통하는 콘택홀(CNT)을 통해 공통 전극(COM)과 접촉된다.
제2 포토 마스크 공정에 대하여 도 4a 및 도 4b를 결부하여 설명하기로 한다. 도 4a는 단면도이고, 도 4b는 평면도이다.
도 4a 및 도 4b를 참조하면, 본 발명은 게이트 절연막(GI) 상에 산화물 반도체를 전면 증착하고 제2 포토 마스크 공정을 실시하여 산화물 반도체를 부분적으로 식각하여 산화물 반도체 패턴(ACT)을 형성한다. 산화물 반도체는 인듐-갈륨-아연 산화물4(Indium-Galium-Zinc Oxide, IGZO)으로 선택될 수 있으나 이에 한정되지 않는다. 산화물 반도체 패턴(ACT)은 TFT 상에 형성된다. 산화물 반도체 패턴(ACT)은 TFT의 숏 채널 영역, 숏 채널 영역을 사이에 두고 분리된 드레인 콘택 영역 및 소스 콘택 영역을 포함한다. 드레인 콘택 영역은 TFT의 드레인이 산화물 반도체 패턴(ACT)과 접촉되는 부분이다. 소스 콘택 영역은 TFT의 소스가 산화물 반도체 패턴과 접촉되는 부분이다.
제3 포토 마스크 공정에 대하여 도 5a 및 도 5b를 결부하여 설명하기로 한다. 도 5a는 단면도이고, 도 5b는 평면도이다.
도 5a 및 도 5b를 참조하면, 본 발명은 에치 스토퍼(etch stopper)로 사용되는 무기 절연막을 증착하고, 그 위에 제1 포토 레지스트를 도포한다. 이어서, 본 발명은 제3 포토 마스크 공정을 실시한다. 제3 포토 마스크 공정은 제1 포토 레지스트를 부분적으로 제거하여 제1 포토 레지스트 패턴(PR1)을 형성하고, 그 포토 레지스트 패턴(PR1)의 홀 내에서 노출된 무기 절연막을 식각하여 산화물 반도체 패턴(ACT)을 노출하는 ESL 홀들(EHOLE)을 형성한다. ESL 홀들(EHOLE)은 무기 절연막을 관통하여 TFT의 산화물 반도체 패턴(ACT)에서 드레인 콘택 영역을 노출하는 제1 ESL 홀과, 소스 콘택 영역을 노출하는 제2 ESL 홀로 나뉘어진다. 무기 절연막은 SiOx로 형성될 수 있다. 후술하는 콘택 금속 패턴의 습식 식각 시에 산화물 반도체 패턴(ACT)이 식각되어 유실되는 문제를 방지하기 위하여, 제1 포토 레지스트 패턴(PR1) 아래의 에치 스토퍼 패턴(ESL)의 측면은 언더 컷(undercut, UC) 구조가 되도록 과식각되어야 한다.
표시패널의 외곽에서 게이트 금속 패턴 일부를 노출하기 위하여 제3 포토 마스크 공정에 앞서 포토 마스크 공정을 실시하여 게이트 절연막(GI)을 부분적으로 식각할 수 있다.
ESL 홀들(EHOLE)의 언더 컷 구조(UC)는 습식 식각과 건식 식각을 연속 실시하는 방법으로 구현된다. ESL 홀들(EHOLE)의 언더 컷 구조(UC)에서, 도 12와 같이 제1 포토 레지스트 패턴(PR1) 아래의 안쪽으로부터 에치 스토퍼 패턴(ESL)의 측면이 낮은 기울기로 점차 낮아지는 테이퍼(taper) 면으로 형성된다. 습식 식각만 실시하면, 무기 절연막을 녹이는 식각액으로 인하여 산화물 반도체 패턴(ACT)도 녹아 산화물 반도체 패턴(ACT)이 유실될 수 있다. 이 문제를 방지하기 위하여, 제3 포토 마스크 공정은 습식 식각 공정 시간을 줄이고 습식 식각 공정에 이어서 건식 식각 공정으로 에치 스토포 막(ESL)을 더 식각하여 산화물 반도체 패턴(ACT)의 손상 없이 에치 스토퍼 패턴(ESL)을 언더 컷 구조로 패터닝한다.
언더 컷 구조(UC)로 ESL 홀들(EHOLE)이 형성된 상태에서, TFT의 숏 채널을 구현하기 위한 콘택홀 필링 공정이 실시된다. 콘택홀 필링 공정은 TFT의 숏 채널을 사이에 두고 분리된 ESL 홀(EHOLE) 내에 콘택 금속을 형성함과 동시에 픽셀 전극(PXL)을 형성한다. 콘택 금속은 ITO(Indium-Tin Oxide)로 형성될 수 있다.
콘택홀 필링 공정은 먼저, 도 6a와 같이 제1 포토 레지스트 패턴(PR1)과 게이트 절연막(GI)을 덮도록 콘택 금속(CM)을 증착하고 그 위에 제2 포토 레지스트를 도포한다. 이어서, 콘택홀 필링 공정은 애싱(ashing) 공정을 실시하여 제2 포토 레지스트의 두께를 낮추어 제2 포토 레지스트 패턴(PR2)을 형성한다. 제2 포토 레지스트 패턴(PR2)은 ESL 홀들 내에서 콘택 금속을 덮고 픽셀의 개구 영역에서 콘택 금속으로 된 픽셀 전극(PXL)을 덮는다. 언더 컷 구조의 ESL 홀들(EHOLE) 내에 제2 포토 레지스트 패턴(PR2)이 충진되어 그 아래의 콘택 금속(CM)을 보호한다(도 6b). 이어서, 콘택홀 필링 공정은 콘택 금속(CM)을 습식 식각하여 노출된 콘택 금속(CM)을 제거한다(도 6c). 그 결과, 콘택 금속 패턴은 ESL 홀들(EHOLE) 내에서 언더 컷 구조(UC)의 하단 오목한 부분의 측면으로 연장된 그릇 형태로 잔류한다. 픽셀의 개구 영역에서 잔류하는 콘택 금속 패턴은 픽셀 전극(PXL)으로서 잔류한다(도 6d 및도 6e). 도 6d 및 도 6e는 콘택 금속 패턴들은 픽셀 전극(PXL)과 TFT의 콘택 금속 패턴이 분리된 예의 단면도와 평면도이다.
ESL 홀들(EHOLE)이 언더 컷 구조(UC)로 되어야만 제2 포토 레지스트 패턴(PR2)이 콘택 금속(CM)의 과식각을 방지할 수 있고 식각액으로부터 산화물 반도체 패턴(ACT)을 보호할 수 있다.
제2 포토 레지스트의 애싱 불균형에 관계 없이 콘택 금속으로 이용되는 ITO가 ESL 홀들(EHOLE) 내에서 적게 노출된 부분을 기준으로 습식 식각 공정 시간을 길게적용할 수 있다. 습식 식각 공정 시간이 길어져도, 언더 컷 구조(UC)의 하단 오목한 부분에 충진된 제2 포토 레지스트 패턴(PR2)으로 인하여 식각액의 침투 경로가 길어져 습식 식각 공정이 길어져도, ITO가 과식각되거나 산화물 반도체 패턴(ACT)이 유실되지 않는다. 스트립 공정을 실시하여 제2 포토 레지스트 패턴(PR2)을 제거하면 불필요한 ITO가 제거된다. 스트립 공정에서 리프트 오프(Lift off) 공정과 같은 방법으로 제2 포토 레지스트 패턴과 함께 ITO 막이 함께 제거되어 불필요한 ITO 전막이 남지 않는다. 기판 상에서 부분적으로 포토 레지스트와 콘택 금속이 리프트 오프되기 때문에 기판 전면에서 리프트 오프 공정이 실시될 때 초래되는 ITO 잔막에 의해 PR 스트립 노즐이 막히는 문제가 없다.
제4 포토 마스크 공정에 대하여 도 7a 및 도 7b를 결부하여 설명하기로 한다. 도 7a는 단면도이고, 도 7b는 평면도이다.
도 7a 및 도 7b를 참조하면, 제4 포토 마스크 공정은 소스-드레인 금속을 기판 상에 증착하고, 그 소스-드레인 금속을 부분적으로 식각하여 소스-드레인 금속 패턴을 형성한다. 소스-드레인 금속은 구리(Cu)일 수 있으나 이에 한정되지 않는다. 소스- 드레인 금속 패턴은 데이터 라인(DL), TFT의 소스 금속 패턴(S), 및 Vcom 콘택 전극(C) 등을 포함한다. 데이터 라인(DL)은 TFT의 드레인과 일체화된다. Vcom 콘택 전극(C)은 Vcom 버스 라인(CBUS)과 공통 전극(COM)을 연결한다. TFT의 드레인과 소스는 각각 콘택 금속 패턴(CM)을 통해 산화물 반도체 패턴(ACT)과 접촉된다. 콘택 금속 패턴(CM)은 제1 ESL 홀(EHOLE)에 의해 정의된 산화물 반도체 패턴(ACTG)의 드레인 콘택 영역에 형성된 제1 콘택 금속 패턴, 제2 ESL 홀(EHOLE)에 의해 정의된 산화물 반도체 패턴(ACTG)의 소스 콘택 영역에 형성된 제2 콘택 금속 패턴으로 나뉘어진다.
제4 포토 마스크 공정은 하프톤 마스크를 사용하지 않고 일반 포토 마스크를 사용하여 소스-드레인 금속만을 패터닝한다. 따라서, 소스 드레인 금속 패턴 아래에 ITO가 없으므로 소스-드레인 금속 패턴 밖으로 돌출되는 ITO tail이 없다.
현재의 포토 마스크 공정 기술에 의하면, TFT의 소스 및 드레인이 합선되는 불량을 방지하기 위하여 드레인과 소스 사이의 간격을 최소 7μm 이상의 마진(Margin, MG) 길이 이상으로 하여야 한다. 따라서, 현재의 포토 마스크 공정 기술은 TFT의 채널 길이를 7μm 보다 작게 하기가 곤란하므로 TFT의 숏 채널 구현이 불가능하다. 본 발명은 콘택홀 필링 공정으로 무기 절연막에 에치 스토퍼 패턴(ESL)을 사이에 두고 근접한 ESL 홀들(EHOLE)을 형성하고 그 안에 콘택 금속 패턴들(CM)을 형성함으로써 마진(MG) 보다 작은 길이(L)을 구현할 수 있다. TFT의 숏 채널 길이(L)는 ESL 홀들(EHOLE) 간의 간격과 같으며 콘택홀 필링 공정으로 가능한 5~6μm 정도로 짧게 형성될 수 있다.
제5 포토 마스크 공정에 대하여 도 8a 및 도 8b를 결부하여 설명하기로 한다. 도 8a는 단면도이고, 도 8b는 평면도이다.
도 8a 및 도 8b를 참조하면, 제5 포토 마스크 공정은 소스-드레인 금속 패턴과 픽셀 전극(PXL)을 덮도록 보호막 재료를 기판 전면에 증착하고, 그 보호막 재료를 부분적으로 식각한다. 보호막 재료는 SiOx일 수 있으나 이에 한정되지 않는다. 제5 포토 마스크 공정의 결과, 보호막(PAS)에 Vcom 콘택 전극(C)을 노출하는 콘택홀(CNT)이 형성된다.
제6 포토 마스크 공정에 대하여 도 9a 및 도 9b를 결부하여 설명하기로 한다. 도 9a는 단면도이고, 도 9b는 평면도이다.
도 9a 및 도 9b를 참조하면, 본 발명은 기판(SUBS) 상에 투명 전극 재료를 증착하고 제6 포토 마스크 공정을 실시하여 투명 전극 재료를 부분적으로 식각하여 공통 전극(COM)을 형성한다. 공통 전극(COM)은 콘택홀(CNT)을 통해 Vcom 콘택 전극(C)과 Vcom 버스 라인(CBUS)에 연결된다. 투명 전극 재료는 ITO로 선택될 수 있다. 픽셀 전극(PIX)은 TFT의 소스에 연결되고 픽셀의 개구 영역에 형성되어 공통 전극(COM)과 함께 전계를 형성한다. 픽셀 전극(PIX)는 소스-드레인 금속 패턴으로 형성된 TFT의 소스 금속 패턴(S)을 통해 콘택 금속 패턴(CM)에 직접 연결되거나 도 11a 및 도 11b와 같이 콘택 금속 패턴(CM)과 일체화된다.
본원 발명자들은 실험을 통해 콘택홀 필링 공정에서 ESL 홀들(EHOLE)을 언더 컷 구조로 형성하지 않으면 콘택 금속의 습식 식각 과장에서 ESL 홀들이 불균일하게 되고 산화물 반도체가 손상되는 문제를 발견하였다. 이하에서, 언더 컷 구조 없이 콘택홀 필링 공정을 실시한 예를 비교예로서 설명하기로 한다.
도 10a 내지 도 10e를 참조하면, 비교예는 제1 포토 레지스트 패턴(PR1)에서 노출된 무기 절연막을 식각하여 언더 컷 구조가 없는 ESL 홀을 형성한 후, 제1 포토 레지스트 패턴(PR1)과 ESL 홀들을 덮도록 콘택 금속(CM)을 기판 전면에 증착한다. 이어서, 비교예는 콘택 금속(CM) 상에 제2 포토 레지스트를 도포한 다음, 애싱 공정을 실시하여 제2 포토 레지스트의 두께를 낮추어 제2 포토 레지스트 패턴(PR2)을 형성한다. 제2 포토 레지스트는 제1 포토 레지스트 패턴(PR1)에 의해 정의된 ESL 홀들 내에 충진되어 그 아래의 콘택 금속(CM)을 보호한다.
제2 포토 레지스트의 두께와 애싱 공정은 기판 전면에서 균일하게 되기가 어렵다. 애싱 차이에 따라 ESL 홀들 내의 제2 포토 레지스트 패턴(PR2) 두께가 기판 상의 위치에 따라 달라질 수 있다. 도 10c의 (a)는 ESL 홀들 내에서 콘택 전극(CM)이 많이 노출된 예이고, 도 10c의 (b)는 ESL 홀들 내에서 제2 포토 레지스트패턴(PR2)의 두께가 상대적으로 두꺼워 콘택 전극(CM)의 노출 부분이 작은 예를 나타낸다.
도 10c의 (b)를 기준으로 콘택 금속(CM)을 습식 식각하면, ESL 홀 내에서 노출된 부분이 많은 콘택 금속(CM)이 과식각되어 도 10d의 (a)와 같이 식각액으로 산화물 반도체 패턴(ACT)이 유실될 수 있다. 도 10c의 (a)를 기준으로 콘택 금속(CM)을 습식 식각하면, ESL 홀 내에서 노출된 작은 콘택 금속(CM)이 도 10d의 (b)와 같이 그릇 형태로 잔류한다. 따라서, ESL 홀을 언더 컷 구조로 하지 않은 상태에서 콘택홀 필링 공정을 실시하면, 공정 불량 수준이 제2 포토 레지스트의 두께 차이와 애싱 공정 불균일에 영향을 많이 받게 된다. 비교예는 식각액의 침투 경로가 짧아 산화물 반도체의 손상이 쉽게 일어날 수 있다. 이에 비하여, 본 발명은 콘택홀 필링 공정에서 ESL 홀을 언더 컷 구조로 형성하여 식각액의 침투 경로를 길게 함으로써 제2 포토 레지스트의 두께 차이와 애싱 공정 불균일이 있더라도 ESL 홀 내의 콘택 금속을 균일하게 잔류시킬 수 있고 산화물 반도체 패턴(ACT)의 유실도 방지할 수 있다.
비교예는 도 10a와 같이 하프톤 마스크를 이용하여 하나의 포토 마스크 공정에서 소스-드레인 금속과 픽셀 전극을 패터닝할 수 있다. 이 경우에, 식각비의 차이로 인하여 픽셀 전극이 소스-드레인 금속 패턴 밖으로 돌출된다. 피셀 전극의 돌출 부분(ITO tail) 만큼 픽셀의 개구 영역이 감소된다. 비교예는 콘택 금속 패턴을 형성한 후에 소스-드레이 금속과 픽셀 전극을 하나의 포토 마스크 공정에서 형성하기 때문에 ESL 홀 내에 콘택 금속 패턴과 그 위에 픽셀 전극의 일부가 적층되어 있다. 본 발명은 ESL 홀 내의 콘택 금속과 픽셀 전극을 콘택홀 필링 공정으로 패터닝하고, 일반 포토 마스크를이용한 포토 마스크 공정으로 소스-드레인 금속을 패터닝하여 소스-드레인 금속 패턴 밖으로 픽셀 전극이 돌출되는 현상을 방지한다. 본 발명은 포토 마스크 없이 콘택 금속과 픽셀 전극을 동시에 패터닝하므로 비교예에 비하여 제조 공정 수가 많아지지 않는다. 또한, 본 발명은 콘택 금속과 픽셀 전극을 동시에 패터닝하므로 ESL 홀 내에 단층 콘택 금속 패턴 만이 형성되어 있다. 발명의 콘택홀 필링 공정은 도 11a 및 도 11b와 같이 콘택 금속 패턴(CM)과 픽셀 전극(PXL)을 일체화할 수도 있다. 픽셀 전극(PXL)의 목단부(PXL_neck)가 콘택 금속 패턴(CM)에 연결된다. 이 경우에, 소스-드레인 금속 패턴 없이 TFT의 소스를 픽셀 전극(PXL)에 연결할 수 있다. 도 6a 및 도 6e는 콘택홀 필링 공정에서 콘택 금속 패턴(CM)과 픽셀 전극(PXL)이 동시에 형성되지만 픽셀 전극 패턴이 콘택 금속 패턴(CM)과 분리되어 그 패턴들이 소스-드레인 금속 패턴으로 상호 연결된 예를 보여 준다.
도 13은 본 발명의 표시장치에서 개구율 개선 효과를 보여 주는 도면이다.
도 13을 참조하면, 좌측 도면은 비교예(Ref.)로서 Cu(소스-드레인 금속 패턴)과 ITO(픽셀 전극)이 하프톤 마스크를 이용한 포토 마스크 공정으로 동시에 형성되고, 언더 컷 구조 없이 콘택홀 필링 공정을 실시하여 콘택 금속 패턴들을 형성한 예이다. 우측 도면은 언더 컷 구조의 ESL 홀들이 형성된 상태에서 콘택홀 필링 공정을 수행하여 콘택 금속 패턴들과 픽셀 전극을 ITO로 동시에 형성하고, 소스-드레인 금속으로 선택된 Cu를 별도의 포토 마스크 공정으로 형성한 본 발명의 실시예이다. 본 발명은 ITO tail이 없어 비교예(Ref.) 대비 픽셀의 개구율을 12.3% 정도 넓어진다.
본 발명의 표시장치는 픽셀 마다 TFT가 형성되는 어떠한 평판 표시장치에도 적용될 수 있다. 예를 들어, 전술한 실시예의 TFT 어레이 기판은 IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드의 액정표시장치에 적용될 수 있다. 전술한 실시예에서 픽셀 전극(PXL)을 유기 발광 다이오드(Organic Light Emitting Diode, OLED)의 애노드에 연결하면 유기 발광 다이오드 표시장치OLED Display)로 응용될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUBS : 기판 GI : 게이트 절연막
GE, GL : 게이트 금속 패턴 ACT : 산화물 반도체 패턴
DL, C, S : 소스-드레인 금속 패턴 ESL : 에치 스토퍼 패턴
EHOLE : ESL 홀 PR1, PR2 : 포토 레지스트 패턴
CM : 콘택 금속 패턴 PAS : 보호막
COM : 공통 전극 PXL : 픽셀 전극

Claims (12)

  1. 게이트 라인과 데이터 라인의 교차부에 형성된 박막트랜지스터, 상기 박막 트랜지스터에 연결된 픽셀 전극을 포함하는 표시장치에 있어서,
    상기 박막트랜지스터는,
    상기 게이트 라인과 연결된 게이트;
    상기 게이트를 커버하는 제1 절연막;
    상기 제1 절연막 상에서 상기 게이트와 중첩하도록 배치되는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴의 드레인 영역과 소스 영역의 상면을 각각 노출시키는 제1 홀 및 제2 홀을 갖는 제2 절연막;
    상기 제1 홀 내에 위치하며 상기 산화물 반도체 패턴의 드레인 영역 상면 및 상기 제2 절연막의 측벽에 접촉되고 상기 데이터 라인에 연결된 제1 콘택 금속 패턴; 및
    상기 제2 홀 내에 위치하며 상기 산화물 반도체 패턴의 소스영역 상면 및 상기 제2 절연막의 다른 측벽에 접촉되고 상기 픽셀 전극에 연결된 제2 콘택 금속 패턴을 포함하고,상기 제1 및 제2 콘택 금속 패턴과 상기 픽셀 전극이 같은 투명 전극으로 형성되고, 상기 데이터 라인이 상기 투명 전극과 다른 금속으로 형성된 표시장치.
  2. 제 1 항에 있어서,
    상기 제2 콘택 금속 패턴과 상기 픽셀 전극이 일체화된 표시장치.
  3. 제 1 항에 있어서,
    상기 박막트랜지스터는,
    상기 데이터 라인과 일체화되고, 상기 산화물 반도체 패턴의 일단부와 접촉하는 드레인 금속 패턴; 및
    상기 데이터 라인과 같은 금속으로 형성되며, 상기 산화물 반도체 패턴의 타단부와 접촉하는 소스 금속 패턴을 더 포함하고,
    상기 소스 금속 패턴은 상기 제2 콘택 금속 패턴과 상기 픽셀 전극을 연결하며,
    상기 제1 및 제2 콘택 금속 패턴들 사이의 간격이 상기 박막트랜지스터의 드레인과 상기 소스 금속 패턴 사이의 간격 보다 좁은 표시장치.
  4. 기판 상에 게이트 라인과 Vcom 버스 라인을 포함하는 게이트 금속 패턴을 형성하고 상기 게이트 금속 패턴을 덮는 제1 절연막을 기판 상에 형성하는 단계;
    상기 제1 절연막 상에 산화물 반도체 패턴을 형성하는 단계; 및
    상기 산화물 반도체를 덮도록 제2 절연막 형성하고 상기 제2 절연막 위에 제1 포토 레지스트 패턴을 형성한 후 상기 제1 포토 레지스트 패턴 아래의 상기 제2절연막에 언더 컷 구조를 가지며 상기 산화물 반도체의 드레인 영역 및 소스 영역의 상면을 각각 노출하는 제1 및 제2 홀들을 형성한 상태에서 콘택홀 필링 공정을 실시하여 상기 제1 홀 내에서 상기 산화물 반도체 패턴에 접촉된 제1 콘택 금속 패턴, 상기 제2 홀 내에서 상기 산화물 반도체 패턴에 접촉되는 제2 콘택 금속 패턴, 및 픽셀 전극을 동시에 형성하는 단계를 포함하고,
    상기 제1 콘택 금속패턴은 상기 제1 홀 내에 위치하며 상기 산화물 반도체 패턴의 드레인 영역 상면 및 상기 제2 절연막의 측벽에 접촉되며,
    상기 제2 콘택 금속 패턴은 상기 제2 홀 내에 위치하며 상기 산화물 반도체 패턴의 소스영역 상면 및 상기 제2 절연막의 다른 측벽에 접촉되고 상기 픽셀 전극에 연결된
    상기 제1 및 제2 콘택 금속 패턴과 상기 픽셀 전극이 같은 투명 전극으로 형성된 표시장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 홀들의 언더컷 구조가 상기 제2 절연막을 습식 식각한 후에 건식 식각하는 방법으로 형성되는 표시장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 콘택홀 필링 공정은,
    상기 제1 포토 레지스트 패턴과 상기 제1 절연막을 덮도록 콘택 금속을 증착하는 단계;
    상기 제1 및 제2 홀들 내의 콘택 금속을 덮고 픽셀의 개구 영역을 덮는 제2 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 및 2 포토 레지스트 패턴 위로 노출된 콘택 금속을 습식 식각하는 단계;
    상기 제1 및 2 포토 레지스트 패턴을 제거하여 불필요한 콘택 금속을 제거하고 상기 제1 콘택 금속 패턴, 상기 제2 콘택 금속 패턴 및 상기 픽셀 전극을 동시에 형성하는 단계를 포함하는 표시장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 제2 콘택 금속 패턴과 상기 픽셀 전극이 일체화된 표시장치의 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 픽셀 전극과 상기 제2 콘택 금속 패턴은 서로 분리되는 표시장치.
  10. 제 9 항에 있어서,
    상기 픽셀 전극은 픽셀 영역에서 상기 제2 절연막에 형성된 제3 홀 내에 위치하며, 상기 제1 절연막의 상면 및 상기 제2 절연막의 측벽과 접촉하는 표시장치.
  11. 제 4 항에 있어서,
    상기 픽셀 전극과 상기 제2 콘택 금속 패턴은 서로 분리되는 표시장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 픽셀 전극은 픽셀 영역에서 상기 제2 절연막에 형성된 제3 홀 내에 위치하며, 상기 제1 절연막의 상면 및 상기 제2 절연막의 측벽과 접촉하는 표시장치의 제조 방법..
KR1020140101326A 2014-08-06 2014-08-06 표시장치와 그 제조 방법 KR102259278B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140101326A KR102259278B1 (ko) 2014-08-06 2014-08-06 표시장치와 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140101326A KR102259278B1 (ko) 2014-08-06 2014-08-06 표시장치와 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160017868A KR20160017868A (ko) 2016-02-17
KR102259278B1 true KR102259278B1 (ko) 2021-06-02

Family

ID=55457232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140101326A KR102259278B1 (ko) 2014-08-06 2014-08-06 표시장치와 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102259278B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070072277A (ko) * 2005-12-31 2007-07-04 엘지.필립스 엘시디 주식회사 액정표시소자 제조방법
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법

Also Published As

Publication number Publication date
KR20160017868A (ko) 2016-02-17

Similar Documents

Publication Publication Date Title
KR101988925B1 (ko) 어레이 기판 및 이의 제조방법
KR101392276B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
WO2017054384A1 (zh) 一种阵列基板及其制作方法、显示面板
US8493541B2 (en) Array substrate, manufacturing method thereof and liquid crystal display
WO2016061940A1 (zh) 薄膜晶体管阵列基板及其制作方法、显示装置
WO2018166190A1 (zh) 阵列基板及其制备方法、显示面板
US20120223300A1 (en) Thin film transistor display panel and manufacturing method thereof
KR20120039947A (ko) 표시 장치 및 그 제조 방법
WO2015149482A1 (zh) 阵列基板及其制作方法、显示装置
US9281322B2 (en) Thin film transistor array panel and method for manufacturing the same
KR20150073297A (ko) 박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법
US9741861B2 (en) Display device and method for manufacturing the same
US8501552B2 (en) Pixel structure and method of fabricating the same
WO2012169388A1 (ja) Ｔｆｔ基板およびその製造方法
KR20120043404A (ko) 표시장치 및 이의 제조방법
KR102080482B1 (ko) 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102449066B1 (ko) 표시장치용 어레이기판 및 그 제조방법
KR20130066247A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR102444782B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR102259278B1 (ko) 표시장치와 그 제조 방법
KR101813719B1 (ko) 박막트랜지스터 어레이 기판의 제조 방법
US20200105627A1 (en) Thin Film Transistor, Display Substrate and Repairing and Manufacturing Methods Thereof, and Display Device
KR101471149B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101982727B1 (ko) 어레이 기판
KR101959480B1 (ko) 박막 트랜지스터 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant