KR102253684B1

KR102253684B1 - 표시장치

Info

Publication number: KR102253684B1
Application number: KR1020150010169A
Authority: KR
Inventors: 양준혁; 이영신
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-01-21
Filing date: 2015-01-21
Publication date: 2021-05-18
Also published as: KR20160090463A

Abstract

본 실시예들은, 게이트 전압과 관련된 과전류의 발생 유무 및 정도를 탐지하고, 탐지 결과에 맞는 적절한 대응 조치를 해줌으로써, 과전류에 의한 손상을 방지해줄 수 있는 표시장치에 관한 것이다.

Description

표시장치{DISPLAY DEVICE}

본 실시예들은 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.

이러한 표시장치는 데이터 라인들과 게이트 라인들이 배치되고, 서브픽셀들이 배치된 표시패널과, 데이터 라인들을 구동하는 데이터 드라이버와, 게이트 라인들을 순차적으로 구동하는 게이트 드라이버와, 데이터 드라이버 및 게이트 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다.

한편, 게이트 드라이버는, 하이 레벨의 게이트 전압(VGH) 및 로우 레벨의 게이트 전압(VGL)을 입력받아, 이를 이용하여 스캔 신호를 생성하고 이를 이용하여 게이트 라인들로 순차적으로 구동한다.

이때, 어떠한 이유에 의해, 게이트 전압 배선 또는 게이트 라인 등으로 과전류가 발생하는 현상이 발생할 수 있다.

이러한 과전류는, 표시패널 내 회로 소자 또는 게이트 드라이버 집적회로 등의 번트(Burnt) 현상을 발생시킬 수 있다.

이러한 번트 현상은, 정상적인 게이트 구동은 물론, 표시장치의 정상적인 사용을 불가능하게 하고, 심한 경우, 과전류에 의한 화재 사고를 초래할 수도 있다.

본 실시예들의 목적은, 게이트 전압과 관련된 과전류의 발생 유무 및 정도를 탐지 및 판단할 수 있는 표시장치를 제공하는 데 있다.

또한, 본 실시예들의 다른 목적은, 과전류 탐지 결과에 적절한 대응 조치를 해줌으로써, 과전류에 의한 회로 소자, 표시패널 및 표시장치 등의 손상을 방지해는 데 있다.

일 실시예는, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고 다수의 서브 픽셀이 배치된 표시패널과, 게이트 전압 배선을 통해 공급된 게이트 전압에 근거하여 스캔 신호를 생성하여 다수의 게이트 라인으로 순차적으로 공급하는 게이트 드라이버와, 전원 공급부에서 출력된 전압이 제1저항에 의해 전압 강하 또는 전압 상승이 된 게이트 전압을 기준 게이트 전압과 비교하고, 비교 결과에 근거하여 탐지 신호를 출력하는 과전류 탐지 회로부와, 탐지 신호를 토대로, 각 게이트 라인 또는 상기 게이트 전압 배선을 통해 흐르는 전류의 과전류 여부 또는 과전류 정도를 판단하는 과전류 판단부를 포함하는 표시장치를 제공할 수 있다.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 게이트 전압과 관련된 과전류의 발생 유무 및 정도를 탐지 및 판단할 수 있는 표시장치를 제공할 수 있다.

또한, 본 실시예들에 의하면, 과전류 탐지 결과에 적절한 대응 조치를 해줌으로써, 과전류에 의한 회로 소자, 표시패널 및 표시장치 등의 손상을 방지해줄 수 있다.

도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 표시장치의 과전류 탐지 시스템을 나타낸 도면이다.
도 3 내지 도 5는 본 실시예들에 따른 표시장치의 과전류 탐지 시스템의 예시도이다.
도 6 내지 도 8은 본 실시예들에 따른 표시장치의 과전류 탐지 시스템의 다른 예시도이다.
도 9 내지 도 11은 본 실시예들에 따른 표시장치의 과전류 탐지 시스템의 또 다른 예시도이다.
도 12 내지 도 14는 본 실시예들에 따른 표시장치의 과전류 탐지 시스템의 또 다른 예시도이다.
도 15는 본 실시예들에 따른 표시장치에서 과전류의 주요 요인을 나타낸 도면이다.
도 16은 본 실시예들에 따른 표시장치에서, 정상적이 경우, 과전류 탐지 결과를 나타낸 도면이다.
도 17은 본 실시예들에 따른 표시장치에서, 표시패널에서의 단락 시, 과전류 탐지 결과를 나타낸 도면이다.
도 18은 본 실시예들에 따른 표시장치에서, 게이트 전압 배선의 단락 시, 과전류 탐지 결과를 나타낸 도면이다.
도 19는 본 실시예들에 따른 표시장치에서, 기준 게이트 전압의 조절을 나타낸 도면이다.
도 20 및 도 21은 본 실시예들에 따른 표시장치에서, 기준 게이트 전압의 조절의 예시도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성도이다.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀이 매트릭스 타입으로 배치된 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(120)와, 다수의 게이트 라인을 구동하는 게이트 드라이버(130)와, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다.

데이터 드라이버(120)는, 다수의 데이터 라인으로 데이터 전압을 공급함으로써, 다수의 데이터 라인을 구동한다. 여기서, 데이터 드라이버(120)는 데이터 드라이버라고도 한다.

게이트 드라이버(130)는, 다수의 게이트 라인으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 스캔 드라이버라고도 한다.

타이밍 컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급하여, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어한다.

이러한 타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

게이트 드라이버(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인으로 순차적으로 공급하여 다수의 게이트 라인을 순차적으로 구동한다.

게이트 드라이버(130)는, 구동 방식에 따라서, 도 1에서와 같이, 표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.

또한, 게이트 드라이버(130)는, 하나 이상의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.

또한, 게이트 드라이버(130)에 포함된 하나 이상의 게이트 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.

게이트 드라이버(130)에 포함된 하나 이상의 게이트 드라이버 집적회로(GDIC) 각각은 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.

데이터 드라이버(120)는, 특정 게이트 라인이 열리면, 타이밍 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인들로 공급함으로써, 다수의 데이터 라인을 구동한다.

데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.

데이터 드라이버(120)에 포함된 적어도 하나의 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.

데이터 드라이버(120)에 포함된 각 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터, 래치 회로 등을 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버터 등을 포함할 수 있으며, 경우에 따라서, 서브픽셀의 특성(예: 구동 트랜지스터의 문턱전압 및 이동도, 유기발광다이오드의 문턱전압, 서브픽셀의 휘도 등)을 보상하기 위하여 서브픽셀의 특성을 센싱하기 위한 센싱부(예: 아날로그 디지털 컨버터(ADC: Analog Digital Converter))를 더 포함할 수 있다.

또한, 데이터 드라이버(120)에 포함된 각 소스 드라이버 집적회로(SDIC)는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다.

이 경우, 각 소스 드라이버 집적회로(SDIC)의 일 단은 적어도 하나의 소스 인쇄회로기판(S-PCB: Source Printed Circuit Board, 150)에 본딩되고, 타 단은 표시패널(110)에 본딩된다.

한편, 타이밍 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

타이밍 컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 드라이버(120) 및 게이트 드라이버(130)로 출력한다.

예를 들어, 타이밍 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.

여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.

또한, 타이밍 컨트롤러(140)는, 데이터 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.

여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(120)의 출력 타이밍을 제어한다.

도 1을 참조하면, 타이밍 컨트롤러(140)는, 소스 드라이버 집적회로(SDIC)가 본딩된 소스 인쇄회로기판(150)과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체(170)를 통해 연결된 컨트롤 인쇄회로기판(C-PCB: Control Printed Circuit Board, 160)에 배치될 수 있다.

이러한 컨트롤 인쇄회로기판(160)에는, 표시패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 공급부(도 2의 200)가 더 배치될 수 있다. 이러한 전원 공급부는 전원 관리 집적회로(PMIC: Power Management IC)라고도 한다.

위에서 언급한 소스 인쇄회로기판(150)과 컨트롤 인쇄회로기판(170)은, 하나의 인쇄회로기판으로 되어 있을 수도 있다.

본 실시예들에 따른 표시장치(100)는, 일 예로, 액정표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등 중 하나일 수 있다.

이러한 표시장치(100)에서 표시패널(110)에 배치되는 다수의 서브픽셀(SP: Sub-Pixel) 각각에는, 트랜지스터(Transistor), 캐패시터(Capacitor) 등의 회로 소자가 배치될 수 있다.

예를 들어, 표시패널(110)이 유기발광표시패널인 경우, 각 서브픽셀(SP)은, 유기발광다이오드(OLED: Organic Light Emitting Diode), 둘 이상의 트랜지스터, 적어도 하나의 캐패시터 등의 회로 소자로 구성될 수 있다.

각 서브픽셀을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.

도 2는 본 실시예들에 따른 표시장치(100)의 과전류 탐지 시스템을 나타낸 도면이다.

도 2를 참조하면, 본 실시예들에 따른 표시장치(100)에서, 각 게이트 드라이버 집적회로(GDIC)는, 전원 공급부(200)에서 게이트 전압 배선(201)을 통해 공급된 게이트 전압(VGH, VGL)에 근거하여 하이 레벨 전압(VGH) 또는 로우 레벨 전압(VGL)을 갖는 스캔 신호(SCAN)를 생성하여 다수의 게이트 라인(GL)으로 순차적으로 공급할 수 있다.

도 2를 참조하면, 전술한 바와 같이, 본 실시예들에 따른 표시장치(100)가 유기발광표시장치인 경우, 각 서브픽셀(SP)에는, 유기발광다이오드(OLED), 둘 이상의 트랜지스터(T1, T2), 하나 이상의 캐패시터(Cst) 등이 배치될 수 있다.

도 2를 참조하면, T1은 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터이다.

T2는, T1의 게이트 노드와 데이터 라인(DL) 사이에 전기적으로 연결되고, 각 게이트 드라이버 집적회로(GDIC)에서 출력된 스캔 신호(SCAN)에 의해 제어될 수 있다.

이러한 T2는, 스캔 신호(SCAN)에 의해 제어되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 T1의 게이트 노드에 전달해주는 스위칭 트랜지스터이다.

Cst는 T1의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 전기적으로 연결되어, 한 프레임 동안 일정 전압을 유지해주는 역할을 한다.

도 2를 참조하면, 게이트 전압 배선(201)이 단락(Short)되거나 표시패널(110) 내 서브픽셀(SP)에서의 T1 또는 T1 등에서 단락이 되면, 게이트 전압 배선(201) 또는 게이트 라인(GL) 등에 흐르는 전류(IVGH, IVGL)가 과전류로 흐르게 되어, 게이트 구동 집적회로(GDIC), 서브픽셀 회로 등의 번트(Burnt) 현상이 발생할 수 있다.

이러한 과전류에 의한 번트 현상은, 표시장치(100)의 정상적인 사용을 불가능하게 할 뿐만 아니라, 심한 경우, 과전류에 의한 화재 사고를 초래할 수도 있다.

여기서, IVGH는, 게이트 구동 집적회로(GDIC)로 공급되거나 스캔 신호(SCAN)에서의 하이 레벨의 게이트 전압(VGH)과 관련하여 게이트 전압 배선(201) 또는 게이트 라인(GL)에 흐르는 전류를 의미한다. IVGL은, 게이트 구동 집적회로(GDIC)로 공급되거나 스캔 신호(SCAN)에서의 로우 레벨의 게이트 전압(VGL)과 관련하여 게이트 전압 배선(201) 또는 게이트 라인(GL)에 흐르는 전류를 의미한다.

따라서, 본 실시예들에 따른 표시장치(100)는, 과전류를 탐지 및 판단하여 이에 적절한 대응 조치를 해줌으로써, 과전류에 의한 손상을 방지해줄 수 있는 과전류 탐지 시스템을 포함할 수 있다.

도 2를 참조하면, 본 실시예들에 따른 표시장치(100)에 포함된 과전류 탐지 시스템은, 과전류 탐지 회로부(210), 과전류 판단부(220) 등을 포함한다.

과전류 탐지 회로부(210)는, 전원 공급부(200)에서 출력된 전압이 게이트 전압 배선(201)을 통해 각 게이트 드라이버 집적회로(GDIC)로 전달되는 동안, 전원 공급부(200)에서 출력된 전압이 제1저항(R1)에 의해 전압 강하 또는 전압 상승이 된 게이트 전압을 기준 게이트 전압과 비교하고, 비교 결과에 근거하여 탐지 신호를 출력한다.

과전류 판단부(220)는, 과전류 탐지 회로부(210)에서 출력된 탐지 신호를 토대로, 각 게이트 라인(GL) 또는 게이트 전압 배선(201)을 통해 흐르는 전류(IVGH 또는 IVGL)의 과전류 여부 또는 과전류 정도를 판단할 수 있다.

전술한 과전류 탐지 회로부(210)는, 게이트 전압 및 기준 게이트 전압을 입력받아, 게이트 전압 및 기준 게이트 전압 간의 비교 값을 탐지 신호로서 출력하는 비교기를 포함할 수 있다.

이와 같이, 과전류 탐지 회로부(210)가 비교기만을 포함하는 경우, 과전류 판단부(220)는, 비교기에서 출력되는 비교값을 탐지 신호로서 수신하여 과전류 여부 또는 과전류 정도를 판단할 수 있다.

전술한 과전류 탐지 회로부(210)는, 도 3 내지 도 14에 도시된 바와 같이, 비교기 이외에 비교기에서 출력되는 비교값에 의해 온-오프가 제어되는 트랜지스터와, 이 트랜지스터에 풀-업 또는 풀-다운 방식으로 연결되는 저항(풀-업 저항 또는 풀-다운 저항) 등을 더 포함할 수도 있다.

전술한 바와 같이, 과전류 탐지 회로부(210) 및 과전류 판단부(220)를 이용하여, 각 게이트 라인(GL) 또는 게이트 전압 배선(201)을 통해 흐르는 전류를 탐지하여 탐지된 전류가 과전류인지를 판단할 수 있음으로써, 표시장치(100) 내 각종 회로 등에 대한 번트(Burnt) 현상을 미리 방지해줄 수 있다.

한편, 전원 공급부(200)에서 출력된 전압은 하이 레벨의 전압(게이트 전압) 및 로우 레벨의 전압(게이트 전압)을 포함할 수 있다.

스캔 신호(SCAN)의 생성을 위해, 각 게이트 드라이버 집적회로(GDIC)로 전달되는 게이트 전압은, 전원 공급부(200)에서 출력된 전압이 전압 강하 또는 전압 상승이 된 전압일 수 있으며, 하이 레벨의 게이트 전압 및 로우 레벨의 게이트 전압을 포함할 수 있다.

아래에서는, 전원 공급부(200)에서 출력된 하이 레벨의 전압(게이트 전압) 및 로우 레벨의 전압(게이트 전압)과, 각 게이트 드라이버 집적회로(GDIC)로 전달되는 하이 레벨의 게이트 전압 및 로우 레벨의 게이트 전압을 구분하기 위하여, 전원 공급부(200)에서 출력된 하이 레벨의 전압(게이트 전압) 및 로우 레벨의 전압(게이트 전압)은, "VGH_IN" 및 "VGL_IN"으로 나타낸다. 그리고, 각 게이트 드라이버 집적회로(GDIC)로 전달되는 하이 레벨의 게이트 전압 및 로우 레벨의 게이트 전압은, "VGH_OUT" 및 "VGL_OUT"으로 나타낸다.

전원 공급부(200)에서 출력된 하이 레벨의 전압(VGH_IN) 및 로우 레벨의 전압(VGL_IN)은, 고정된 전압으로서, 과전류 발생에 관계없이 변하지 않는다.

각 게이트 드라이버 집적회로(GDIC)로 전달되는 하이 레벨의 게이트 전압(VGH_OUT) 및 로우 레벨의 게이트 전압(VGL_OUT)은, 과전류 발생 시, 변하는 전압이다.

전술한 과전류 탐지 시스템에서, 과전류 탐지 회로부(210)는, 소스 인쇄회로기판(150) 또는 컨트롤 인쇄회로기판(160)에 배치될 수 있다.

또한, 과전류 판단부(220)는, 타이밍 컨트롤러(140)에 포함될 수도 있고, 표시장치(100) 내 다른 컨트롤러에 포함될 수도 있다.

아래에서는, 과전류 탐지 시스템에 대하여 더욱 상세하게 설명한다.

도 3 내지 도 5는 본 실시예들에 따른 표시장치(100)의 과전류 탐지 시스템의 예시도이다. 단, 도 3 내지 도 5는, 하이 레벨의 게이트 전압(VGH)과 관련한 과전류를 탐지하기 위한 과전류 탐지 시스템에 관한 것이다.

도 3을 참조하면, 과전류 탐지 회로부(210)는, 제1저항(R1), 비교기(310), 트랜지스터(TR), 제2저항(R2) 등을 포함할 수 있다.

도 3을 참조하면, 제1저항(R1)은, 일 단이 전원 공급부(200)와 전기적으로 연결된 게이트 전압 배선 부분과 연결되고, 타 단이 게이트 드라이버 집적회로(GDIC)와 전기적으로 연결된 게이트 전압 배선 부분과 연결된다.

비교기(310)는, 2개의 입력단을 통해, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)이 제1저항(R1)에 의해 전압 강하가 된 지점(Ngout)의 전압에 해당하는 게이트 전압(VGH_OUT)과, 기준 게이트 전압 조절부(300)에서 출력된 기준 게이트 전압(VGH_REF)을 입력받아, 게이트 전압(VGH_OUT) 및 기준 게이트 전압(VGH_REF) 간의 비교 값을 출력한다.

여기서, 비교기(310)의 한 입력단에 입력되는 게이트 전압(VGH_OUT)은, 게이트 드라이버 집적회로(GDIC)로 실제로 전달되는 게이트 전압이다.

여기서, 기준 게이트 전압 조절부(300)에서 출력된 기준 게이트 전압(VGH_REF)은, 하나의 고정된 전압 값일 수도 있고, 둘 이상의 레벨 전압 값 중 선택된 하나의 전압 값일 수도 있다. 이에 대해서는, 도 19 내지 도 21을 참조하여 뒤에서 다시 설명한다.

트랜지스터(TR)는, 비교기(310)에서 출력된 비교 값이 인가되는 게이트 노드에 해당하는 제1노드(N1)와, 제2저항(R2)이 전기적으로 연결되고, 탐지 신호가 출력되는 탐지 신호 출력단(Ndout)과 전기적으로 연결되는 제2노드(N2)와, 폴트 전압(Vf)이 인가되는 제3노드(N3)를 갖는다.

전술한 바와 같이, 과전류 탐지를 위하여, 연산 증폭기(OP AMP: Operational Amplifier) 등의 비교기(310)를 사용함으로써, 과전류 탐지 회로 자체가 번트 될 위험을 줄이면서, 정확한 과전류 탐지 기능을 수행할 수 있다.

도 3을 참조하면, 제2저항(R2)은, 폴트 전압(Vf)보다 높은 전압(Vu)이 인가되는 일단과 제2노드(N2)와 연결되는 타단을 갖는 풀-업 저항일 수 있다.

이와 같이, 트랜지스터(TR)의 제2노드(N2)와 탐지 신호 출력단(Ndout)에 제2저항(R2)을 풀-업 저항으로 연결함으로써, 풀-업 동작에 맞는 전력 시스템 환경에 적합한 과전류 탐지 시스템을 제공할 수 있다.

도 3을 참조하면, 제2저항(R2)이 풀-업 저항인 경우, 과전류 미발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 오프 상태로 되어 있어, Vu 전압이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력되고, 과전류의 발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 턴-온(Turn-On) 되어, Vu 전압보다 낮은 로우 레벨의 폴트 전압(Vf, 예: 그라운드 전압)이 탐지 신호로서 출력될 수 있다.

전술한 바에 따르면, 제2저항(R2)이 풀-업 저항으로 설계된 환경에 맞게, 과전류 탐지를 가능하게 하는 탐지 신호를 출력할 수 있다.

도 3의 예시에서는, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)이 하이 레벨의 게이트 전압(VGH)인 것으로 가정하였으며, 이 경우, 도 3에 도시된 바와 같이, 비교기(310)는, 포지티브(+) 입력단으로 기준 게이트 전압(VGH_REF)을 입력받고, 네거티브(-) 입력단으로 게이트 전압(VGH_OUT)을 입력받는다.

이에 따라, 과전류가 발생하는 경우, 즉, 하이 레벨의 게이트 전압(VGH)에 의해 발생하는 전류(IVGH)가 과전류로 발생하는 경우, 트랜지스터(TR)를 턴-온 시켜, 폴트 전압(Vf)을 탐지 신호로서 출력할 수 있다.

도 4를 참조하여, 과전류 미발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 4를 참조하면, IVGH가 과전류가 아닌 경우, 즉, IVGH가 거의 안 흐르거나 스캔 신호(SCAN)의 타이밍에 따라 정상적으로 잠깐 커지는 정상적인 전류인 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)은, IVGH에 따른 변화가 거의 없고, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)과 거의 동일하다.

따라서, 비교기(310)에서 출력되는 비교값이 로우 레벨(LOW)에 해당한다.

이에 따라, 트랜지스터(TR)는, 로우 레벨(LOW)의 비교값에 의해, 턴-온 되지 못하고 오프 상태이다.

이 경우, 풀-업 저항에 해당하는 제2저항(R2)의 일단에 인가된 Vu 전압(폴트 전압(Vf)보다 높은 전압)이 탐지 신호 출력단(Ndout)으로 출력된다.

즉, 하이 레벨(HIGH)의 탐지 신호가 탐지 신호 출력단(Ndout)으로 출력된다.

과전류 판단부(220)는, 하이 레벨(HIGH)의 탐지 신호를 입력받아, 탐지 신호가 하이 레벨(HIGH)인 것을 확인함으로써, 과전류가 발생하지 않은 것으로 판단할 수 있다.

도 5를 참조하여, 과전류 발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 5를 참조하면, IVGH가 과전류인 경우, 즉, IVGH가 비정상적으로 커진 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)은, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)이 제1저항(R1)에 의해 IVGH*R1 만큼의 전압 강하가 발생한 전압이다.

즉, 과전류 발생 시, Ngout 노드의 전압이 낮아진다.

따라서, 비교기(310)에서 출력되는 비교값이 하이 레벨(HIGH)에 해당한다.

이에 따라, 트랜지스터(TR)는, 하이 레벨(HIGH)의 비교값에 의해, 턴-온 된다.

이 경우, 트랜지스터(TR)의 제3노드(N3)에 인가된 폴트 전압(Vf)이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력된다.

즉, 로우 레벨(LOW)의 탐지 신호가 탐지 신호 출력단(Ndout)으로 출력된다.

과전류 판단부(220)는, 로우 레벨(LOW)의 탐지 신호를 입력받아, 탐지 신호가 로우 레벨(LOW)인 것을 확인함으로써, 과전류가 발생한 것으로 판단할 수 있다.

도 6 내지 도 8은 본 실시예들에 따른 표시장치(100)의 과전류 탐지 시스템의 다른 예시도이다.

도 6은, 도 3에서 풀-업 저항에 해당하는 제2저항(R2)이 풀-다운 저항으로 바뀐 것만 제외하고, 나머지 부분은 모두 동일하다.

따라서, 도 6의 과전류 탐지 시스템과, 그 동작을 도 7 및 도 8을 참조하여 설명함에 있어서, 도 3 내지 도 5와 차이가 나는 부분 위주로 설명한다.

도 6을 참조하면, 전술한 바와 같이, 제2저항(R2)은, 폴트 전압(Vf)보다 낮은 전압(Vd, 예: 그라운드 전압)이 인가되는 일단과 제2노드(N2)와 연결되는 타단을 갖는 풀-다운 저항일 수 있다.

이와 같이, 트랜지스터(TR)의 제2노드(N2)와 탐지 신호 출력단(Ndout)에 제2저항(R2)을 풀-다운 저항으로 연결함으로써, 풀-다운 동작에 맞는 전력 시스템 환경에 적합한 과전류 탐지 시스템을 제공할 수 있다.

도 6을 참조하면, 제2저항(R2)이 풀-다운 저항(Rd)인 경우, 과전류 미발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 오프 상태로 되어 있어, Vd 전압(예: 그라운드 전압)이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력되고, 과전류의 발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 턴-온(Turn-On) 되어, Vd 전압보다 높은 하이 레벨의 폴트 전압(Vf)이 탐지 신호로서 출력될 수 있다.

전술한 바에 따르면, 제2저항(R2)이 풀-다운 저항으로 설계된 환경에 맞게, 과전류 탐지를 가능하게 하는 탐지 신호를 출력할 수 있다.

도 6의 예시에서는, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)이 하이 레벨의 게이트 전압(VGH)인 것으로 가정하였으며, 이 경우, 도 6에 도시된 바와 같이, 비교기(310)는, 포지티브(+) 입력단으로 기준 게이트 전압(VGH_REF)을 입력받고, 네거티브(-) 입력단으로 게이트 전압(VGH_OUT)을 입력받는다.

도 7을 참조하여, 과전류 미발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 7을 참조하면, IVGH가 과전류가 아닌 경우, 즉, IVGH가 거의 안 흐르거나 스캔 신호(SCAN)의 타이밍에 따라 정상적으로 잠깐 커지는 정상적인 전류인 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)은, IVGH에 따른 변화가 거의 없고, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)과 거의 동일하다.

이 경우, 풀-다운 저항에 해당하는 제2저항(R2)의 일단에 인가된 Vd 전압(폴트 전압(Vf)보다 낮은 전압으로서, 일 예로, 그라운드 전압일 수 있음)이 탐지 신호 출력단(Ndout)으로 출력된다.

과전류 판단부(220)는, 로우 레벨(LOW)의 탐지 신호를 입력받아, 탐지 신호가 로우 레벨(LOW)인 것을 확인함으로써, 과전류가 발생하지 않은 것으로 판단할 수 있다.

도 8을 참조하여, 과전류 발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 8을 참조하면, IVGH가 과전류인 경우, 즉, IVGH가 비정상적으로 커진 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGH_OUT)은, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)이 제1저항(R1)에 의해 IVGH*R1 만큼의 전압 강하가 발생한 전압이다.

즉, 과전류 발생 시, Ngout 노드의 전압이 낮아진다.

과전류 판단부(220)는, 하이 레벨(HIGH)의 탐지 신호를 입력받아, 탐지 신호가 하이 레벨(HIGH)인 것을 확인함으로써, 과전류가 발생한 것으로 판단할 수 있다.

이상에서는, 도 3 내지 도 8을 참조하여, 하이 레벨의 게이트 전압(VGH)에 따른 전류 IVGH를 탐지하여 과전류인지를 판단하는 방법과, 그에 맞는 과전류 탐지 시스템을 설명하였다.

아래에서는, 도 9 내지 도 14를 참조하여, 로우 레벨의 게이트 전압(VGL)에 따른 전류 IVGL을 탐지하여 과전류인지를 판단하는 방법과, 그에 맞는 과전류 탐지 시스템을 설명한다.

도 9 내지 도 11은 본 실시예들에 따른 표시장치(100)의 과전류 탐지 시스템의 또 다른 예시도이다.

도 9를 참조하면, 로우 레벨의 게이트 전압(VGL)과 관련된 과전류 탐지 회로부(210)는, 비교기(310)의 입력을 제외하고는, 하이 레벨의 게이트 전압(VGH)과 관련된 과전류 탐지 회로부(210)와 기본적으로 동일하다.

도 9를 참조하면, 제1저항(R1)은, 일 단이 전원 공급부(200)와 전기적으로 연결된 게이트 전압 배선 부분과 연결되고, 타 단이 게이트 드라이버 집적회로(GDIC)와 전기적으로 연결된 게이트 전압 배선 부분과 연결된다.

비교기(310)는, 2개의 입력단을 통해, 전원 공급부(200)에서 출력된 게이트 전압(VGL_IN)이 제1저항(R1)에 의해 전압 상승이 된 지점(Ngout)의 전압에 해당하는 게이트 전압(VGL_OUT)과, 기준 게이트 전압(VGL_REF)을 입력받아, 게이트 전압(VGL_OUT) 및 기준 게이트 전압(VGL_REF) 간의 비교 값을 출력한다.

여기서, 비교기(310)의 한 입력단에 입력되는 게이트 전압(VGL_OUT)은, 게이트 드라이버 집적회로(GDIC)로 실제로 전달되는 게이트 전압이다.

도 9를 참조하면, 제2저항(R2)은, 폴트 전압(Vf)보다 높은 전압(Vu)이 인가되는 일단과 제2노드(N2)와 연결되는 타단을 갖는 풀-업 저항일 수 있다.

도 9를 참조하면, 제2저항(R2)이 풀-업 저항인 경우, 과전류 미발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 오프 상태로 되어 있어, Vu 전압이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력되고, 과전류의 발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 턴-온(Turn-On) 되어, Vu 전압보다 낮은 로우 레벨의 폴트 전압(Vf, 예: 그라운드 전압)이 탐지 신호로서 출력될 수 있다.

도 9의 예시에서는, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)이 로우 레벨의 게이트 전압(VGL)인 것으로 가정하였으며, 이 경우, 도 9에 도시된 바와 같이, 비교기(310)는, 포지티브(+) 입력단으로 게이트 전압(VGL_OUT)을 입력받고, 네거티브(-) 입력단으로 기준 게이트 전압(VGL_REF)을 입력받는다.

이에 따라, 과전류가 발생하는 경우, 즉, 로우 레벨의 게이트 전압(VGL)에 의해 발생하는 전류(IVGL)가 과전류로 발생하는 경우, 트랜지스터(TR)를 턴-온 시켜, 폴트 전압(Vf)을 탐지 신호로서 출력할 수 있다.

도 10을 참조하여, 과전류 미발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 10을 참조하면, IVGL이 과전류가 아닌 경우, 즉, IVGL이 거의 안 흐르거나 스캔 신호(SCAN)의 타이밍에 따라 정상적으로 잠깐 커지는 정상적인 전류인 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)은, IVGL에 따른 변화가 거의 없고, 전원 공급부(200)에서 출력된 게이트 전압(VGL_IN)과 거의 동일하다.

도 11을 참조하여, 과전류 발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 11을 참조하면, IVGL이 과전류인 경우, 즉, IVGL이 비정상적으로 커진 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)은, 전원 공급부(200)에서 출력된 게이트 전압(VGL_IN)보다 제1저항(R1)과 이에 흐르는 IVGL 만큼의 전압 상승이 된 전압이다.

즉, 과전류 발생 시, Ngout 노드의 전압이 높아진다.

도 12 내지 도 14는 본 실시예들에 따른 표시장치(100)의 과전류 탐지 시스템의 또 다른 예시도이다.

도 12는, 도 9에서 풀-업 저항에 해당하는 제2저항(R2)이 풀-다운 저항으로 바뀐 것만 제외하고, 나머지 부분은 모두 동일하다.

따라서, 도 12의 과전류 탐지 시스템과, 그 동작을 도 13 및 도 14를 참조하여 설명함에 있어서, 도 9 내지 도 11과 차이가 나는 부분 위주로 설명한다.

도 12를 참조하면, 전술한 바와 같이, 제2저항(R2)은, 폴트 전압(Vf)보다 낮은 전압(Vd, 예: 그라운드 전압)이 인가되는 일단과 제2노드(N2)와 연결되는 타단을 갖는 풀-다운 저항일 수 있다.

도 12를 참조하면, 제2저항(R2)이 풀-다운 저항(Rd)인 경우, 과전류 미발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 오프 상태로 되어 있어, Vd 전압(예: 그라운드 전압)이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력되고, 과전류의 발생 시, 비교기(310)의 출력에 의해 트랜지스터(TR)가 턴-온(Turn-On) 되어, Vd 전압보다 높은 하이 레벨의 폴트 전압(Vf)이 탐지 신호로서 출력될 수 있다.

도 12의 예시에서는, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)이 로우 레벨의 게이트 전압(VGL)인 것으로 가정하였으며, 이 경우, 도 12에 도시된 바와 같이, 비교기(310)는, 포지티브(+) 입력단으로 게이트 전압(VGL_OUT)을 입력받고, 네거티브(-) 입력단으로 기준 게이트 전압(VGH_REF)을 입력받는다.

도 13을 참조하여, 과전류 미발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 13을 참조하면, IVGL이 과전류가 아닌 경우, 즉, IVGL이 거의 안 흐르거나 스캔 신호(SCAN)의 타이밍에 따라 정상적으로 잠깐 커지는 정상적인 전류인 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)은, IVGL에 따른 변화가 거의 없고, 전원 공급부(200)에서 출력된 게이트 전압(VGL_IN)과 거의 동일하다.

도 14를 참조하여, 과전류 발생 시, 이를 탐지 및 판단하기 위한 과전류 탐지 시스템의 동작을 설명한다.

도 14를 참조하면, IVGL이 과전류인 경우, 즉, IVGL이 비정상적으로 커진 경우, Ngout 노드의 전압, 즉, 비교기(310)의 입력단에 입력되는 게이트 전압(VGL_OUT)은, 전원 공급부(200)에서 출력된 게이트 전압(VGL_IN)보다 제1저항(R1)과 이에 흐르는 IVGL 만큼의 전압 상승이 된 전압이다.

즉, 과전류 발생 시, Ngout 노드의 전압이 높아진다.

도 15는 본 실시예들에 따른 표시장치(100)에서 과전류의 주요 요인을 나타낸 도면이다.

도 15를 참조하면, 과전류 탐지 회로부(310)에서, 제1노드(N1)에 인가된 비교 값에 의해 트랜지스터(TR)가 턴-온 되어, 제3노드(N3)에 인가된 폴트 전압(Vf)이 탐지 신호로서 탐지 신호 출력단(Ndout)으로 출력된 경우, 과전류 판단부(220)는, 해당 게이트 라인(GL) 또는 게이트 전압 배선(201)을 통해 흐르는 전류(IVGH, IVGL)가 과전류인 것으로 판단할 수 있다.

전술한 바와 같이, 과전류 판단부(220)는, 과전류 탐지 회로부(210)에서 출력된 탐지 신호가 미리 정의된 폴트 전압(Vf)인 경우, 해당 게이트 라인(GL) 또는 게이트 전압 배선(201)을 통해 흐르는 전류(IVGH, IVGL)가 과전류인 것으로 판단할 수 있다.

한편, 도 15를 참조하면, 과전류는, 게이트 드라이버 집적회로(GDIC)로 게이트 전압(VGH_OUT, VGL_OUT)이 입력되기 이전에, 게이트 전압 배선(201)에서 단락이 발생하여 야기된 과전류일 수도 있고, 표시패널(110)에서의 서브픽셀 내 회로 소자(예: T1, T2 등)의 단락에 의해 발생한 과전류일 수도 있다.

이와 같이, 과전류의 원인이 다른 경우, 그에 맞는 적절한 대응 조치를 위하여, 과전류로 판단된 경우, 과전류의 원인을 구분할 필요가 있다.

이를 위해, 과전류 판단부(220)는, 폴트 전압(Vf)이 탐지 신호로서 출력되는 시간의 길이에 따라, 게이트 전압 배선(201)의 단락에 의한 과전류인 것으로 판단하거나, 표시패널(110)에서의 단락에 의한 과전류인 것으로 판단할 수 있다.

더 구체적으로, 과전류 판단부(220)는, 폴트 전압(Vf)이 탐지 신호로서 출력되는 것이 일정 시간 동안만 짧게 일어나는 경우, 즉, 제1임계시간 내지 제2임계시간(제1임계시간보다 긴 시간) 범위 이내에서 폴트 전압(Vf)이 탐지 신호로서 출력되는 경우, 표시패널(110)에서의 로드 단락에 의한 과전류로 판단할 수 있다.

한편, 과전류 판단부(220)는, 폴트 전압(Vf)이 탐지 신호로서 출력되는 것이 오랜 시간 동안 지속적으로 일어나는 경우, 즉, 제2임계시간보다 긴 시간 동안, 폴트 전압(Vf)이 탐지 신호로서 출력되는 경우, 게이트 전압 배선(201)의 단락에 의한 과전류인 것으로 판단할 수 있다.

전술한 바와 같이, 과전류 탐지 시스템은, 탐지 신호를 기초로, 과전류의 원인을 구분하여 과전류 현상을 탐지할 수 있다.

이와 관련하여, 도 16 내지 도 18을 참조하여 예시적으로 설명한다.

단, 도 16 내지 도 18에서, 하나의 게이트 드라이버 집적회로(GDIC)는, 하이 레벨의 게이트 전압(VGH_OUT)과 로우 레벨의 게이트 전압(VGL_OUT)을 입력받아, 2개의 스캔 신호(SCAN 1, SCAN 2)를 생성하여 출력하는 것을 예로 든다.

또한, 도 16 내지 도 18에서는, 하이 레벨의 게이트 전압(VGH_OUT)과 관련된 과전류 발생 유무 및 그 정도를 탐지하여 판단하는 경우로 가정한다. 즉, 과전류 탐지 회로(210) 및 이를 포함하는 과전류 탐지 시스템이 도 3으로 되어 있는 경우로 가정한다.

도 16은 본 실시예들에 따른 표시장치(100)에서, 정상적이 경우, 과전류 탐지 결과를 나타낸 도면이다.

도 16에서는, 하이 레벨의 게이트 전압(VGH_OUT)과 로우 레벨의 게이트 전압(VGL_OUT) 각각에 관련된 어떠한 과전류도 발생하지 않고, 정상적으로 동작하는 경우를 가정한다.

도 16을 참조하면, 2개의 스캔 신호(SCAN 1, SCAN 2)의 폴링 타이밍 시, IVGH에 일시적으로 피크 전류가 발생하여, 비교기(310)로 입력되는 게이트 전압(VGH_OUT)이 일시적으로 변동이 생긴다.

하지만, 이러한 IVGH의 일시적인 변화(피크 전류)는, 대응 조치를 해야하는 과전류에 해당하지 않는다.

따라서, 과전류 탐지 회로(210)는, 폴트 전압(Vf)이 아닌 Vu 전압을 탐지 신호로서 출력한다.

도 17은 본 실시예들에 따른 표시장치(100)에서, 표시패널(110)에서의 단락 시, 과전류 탐지 결과를 나타낸 도면이다.

도 17은, 일정 시간 동안, IVGH가 정상적인 피크 전류가 아니라 비정상적으로 커진 과전류인 경우에 대한 예시이다. 즉, 제1스캔 신호(SCAN 1)와 관련된 에러 전류(과전류)가 일시적으로 발생한 경우이다.

이러한 과전류에 의해, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)이제1저항(R1)에서 전압 강하가 일어나, 비교기(310)로 입력되는 게이트 전압(VGH_OUT)이 낮아진다.

따라서, 과전류 탐지 회로(210)는, 폴트 전압(Vf)에 해당하는 로우 레벨(LOW)의 탐지 신호(SCAN 1 Fault 신호)를 일정 시간 동안 출력한다.

과전류 판단부(220)는, 폴트 전압(Vf)에 해당하는 로우 레벨(LOW)의 탐지 신호가 일정 시간 동안만 출력되기 때문에, 표시패널(110) 내 로드 단락(Load Short)으로 판단할 수 있다. 예를 들어, 표시패널(110) 내 로드 단락은, 서브픽셀 내 트랜지스터의 단락 등을 포함할 수 있다.

도 18은 본 실시예들에 따른 표시장치(100)에서, 게이트 전압 배선(201)의 단락 시, 과전류 탐지 결과를 나타낸 도면이다.

도 18은, 오랜 시간 지속적으로, IVGH가 정상적인 피크 전류가 아니라 비정상적으로 커진 과전류인 경우에 대한 예시이다. 즉, 제1스캔 신호(SCAN 1)와 관련된 에러 전류(과전류)가 지속적으로 발생한 경우이다.

이러한 과전류에 의해, 전원 공급부(200)에서 출력된 게이트 전압(VGH_IN)이제1저항(R1)에서 전압 강하가 일어나, 비교기(310)로 입력되는 게이트 전압(VGH_OUT)이 전 구간에서 지속적으로 낮아진다.

따라서, 과전류 탐지 회로(210)는, 폴트 전압(Vf)에 해당하는 로우 레벨(LOW)의 탐지 신호(SCAN 1 Fault 신호)를 지속적으로 출력한다.

과전류 판단부(220)는, 폴트 전압(Vf)에 해당하는 로우 레벨(LOW)의 탐지 신호가 지속적으로 출력되기 때문에, 게이트 전압 배선(201)에서의 단락(Short)으로 판단할 수 있다.

도 19는 본 실시예들에 따른 표시장치(100)에서, 기준 게이트 전압의 조절을 나타낸 도면이다.

도 19를 참조하면, 본 실시예들에 따른 표시장치(100)는, 스캔 신호의 타이밍에 따라 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨을 조절하는 기준 게이트 전압 조절부(300)를 더 포함할 수 있다.

이에 따라, 스캔 신호의 타이밍에 따라 변동이 생기는 IVGH 또는 IVGL에 맞게 과전류를 효과적으로 탐지 및 판단할 수 있다. 또한, 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨을 다양하게 조절함으로써, 과전류 발생의 정도를 차별화하여 탐지 및 판단할 수 있다.

전술한 기준 게이트 전압 조절부(300)는, 스캔 신호의 라이징 타이밍 또는 폴링 타이밍 시, 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨을 조절할 수 있다.

여기서, 변경가능한 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨은, 2가지 이상일 수 있다.

전술한 바에 따르면, 스캔 신호의 라이징 또는 폴링 타이밍 시 발생하지만 과전류가 아닌 정상적인 피크 전류에 대하여, 과전류로 오인되어 잘못된 대응 조치가 발생하는 것을 방지해줄 수 있다.

전술한 기준 게이트 전압 조절부(300)는, 감마부(미도시) 또는 디지털 아날로그 컨버터(DAC) 등으로 구현되어, 기준 게이트 전압을 조절할 수 있다.

이러한 기준 게이트 전압 조절부(300)는, 고속 전압 변경을 위해, 타이밍 컨트롤러(140)에 의해 제어될 수 있다.

도 19를 참조하면, 타이밍 컨트롤러(140)의 제어에 따라, 기준 게이트 전압 조절부(300)는, 하이 레벨의 게이트 전압(VGH_OUT)과 관련된 과전류 탐지를 위하여, 일 예로, 3가지 레벨의 기준 게이트 전압(VGH_REF1, VGH_REF2, VGH_REF3) 중 하나를 선택하여 비교기(320)로 입력해줄 수 있다.

또한, 도 19를 참조하면, 타이밍 컨트롤러(140)의 제어에 따라, 기준 게이트 전압 조절부(300)는, 로우 레벨의 게이트 전압(VGL_OUT)과 관련된 과전류 탐지를 위하여, 일 예로, 3가지 레벨의 기준 게이트 전압(VGL_REF1, VGL_REF2, VGL_REF3) 중 하나를 선택하여 비교기(320)로 입력해줄 수 있다.

한편, 과전류 판단부(220)는, 판단 결과에 근거하여, 해당 게이트 라인 또는 게이트 전압 배선(201)을 통해 흐르는 전류가 과전류인 것으로 판단한 경우, 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨에 따라, 적어도 하나의 게이트 라인이 오프(Off) 되도록 제어하거나, 표시패널(110)이 셧 다운 되도록 제어할 수 있다.

전술한 바와 같이, 기준 게이트 전압(VGH_REF, VGL_REF)의 레벨에 따라, 과전류 현상의 정도를 파악하여, 덜 심간 경우에는, 적어도 하나의 게이트 라인이 오프(Off) 되도록 제어하고, 매우 심한 경우, 표시패널(110)이 셧 다운 되도록 제어함으로써, 과전류 정도에 따라 적응적인 대응 조치를 해줄 수 있다.

도 20 및 도 21은 본 실시예들에 따른 표시장치(100)에서, 기준 게이트 전압의 조절의 예시도이다. 단, 하이 레벨의 게이트 전압(VGH)에 관한 것으로 예를 든다.

도 20을 참조하면, 정상적인 경우, 스캔 신호의 라이징 타이밍 시, 피크 전류에 해당하는 IVGH가 흐르고, 스캔 신호의 라이징 이후, 미미한 값(거의 0(Zero))에 해당하는 IVGH가 흐르며, 스캔 신호의 폴링 타이밍 시, IVGL의 피크 전류(미도시)가 흐른다. 그리고, 스캔 신호의 폴잉 타이밍 이후에는, IVGH 및 IVGL 모두 거의 흐르지 않는다.

따라서, 이러한 정상적인 경우와 구별되는 비정상인 경우를 탐지 및 판단하기 위해서, IVGH의 경우, 피크 전류가 발생하는 구간에서, 기준 게이트 전압(VGH_REF)은, 상대적으로 낮은 기준 게이트 전압(VGH_REF2)으로 설정하고, 피크 전류가 발생하지 않는 구간에서 기준 게이트 전압(VGH_REF)은, 가장 높은 기준 게이트 전압(VGH_REF1)으로 설정하여야 한다.

단, 도 20에서는, 설명의 편의를 위하여, 전압을 전류 형태로 표현하였다.

따라서, 기준 게이트 전압(VGH_REF) 대신, 이에 대응되는 전류(IREF(VGH_REF))로 표시하고, 상대적으로 낮은 기준 게이트 전압(VGH_REF2) 대신, 이에 대응되는 전류(IREF2(VGH_REF2))로 표시하고, 가장 높은 기준 게이트 전압(VGH_REF1) 대신, 이에 대응되는 전류(IREF1(VGH_REF1))로 표시한다.

기준 게이트 전압(VGH_REF)과 이에 대응되는 전류(IREF(VGH_REF))는 인버팅(Inverting) 관계(즉, 전압(또는 전류)이 커지면 전류(또는 전압)가 작아지는 관계)이다. 상대적으로 낮은 기준 게이트 전압(VGH_REF2)과 이에 대응되는 전류(IREF2(VGH_REF2)) 또한, 인버팅 관계이다. 가장 높은 기준 게이트 전압(VGH_REF1)과 이에 대응되는 전류(IREF1(VGH_REF1)) 또한 인버팅 관계이다.

따라서, 도 20을 참조하면, IVGH의 경우, 피크 전류가 발생하지 않는 구간에서 사용되는 기준 게이트 전압(VGH_REF1)은, 가장 높은 전압으로서, 가장 낮은 전류(IREF1(VGH_REF1))에 해당하는 전압 값으로 설정된다. 이는 도 16 내지 도 18의 신호 파형도의 VGH_REF 파형에서도 확인된다.

도 20을 참조하면, IVGH의 경우, 피크 전류가 발생하는 구간에서 사용되는 기준 게이트 전압(VGH_REF2)은, 피크 전류가 발생하지 않는 구간에서의 기준 게이트 전압(VGH_REF1)에 비해 상대적으로 낮은 전압으로서, 피크 전류가 발생하지 않는 구간에서의 기준 게이트 전압(VGH_REF1)에 대응되는 전류(IREF1)에 비해 상대적으로 높은 전류(IREF2(VGH_REF2))에 해당하는 전압 값으로 설정된다. 이는 도 16 내지 도 18의 신호 파형도의 VGH_REF 파형에서도 확인된다.

도 20의 예시에서는, 제1스캔 신호(SCAN 1)의 두 번째 라이징 타미잉 시, IREF2(VGH_REF2)보다 적은 전류값을 갖는 정상적인 피크 전류가 발생하는 것이 아니라, IREF2(VGH_REF2)보다 큰 전류값의 과전류가 발생한 경우를 나타내 예시이다.

이 경우, 과전류 판단부(220)는, 과전류 탐지 회로(210)에서 출력된 탐지 신호를 토대로, 과전류가 발생한 것으로 판단하고, 이때의 기준 게이트 전압(VGH_REF)이 IREF2에 대응되는 전압 값, 즉, VGH_REF2임을 확인하여, 해당 스캔 신호(SCAN 1)에 해당하는 게이트 라인에 대한 번트 현상으로 간주하여, 해당 게이트 라인을 오프 시킬 수 있다.

도 21은, 기준 게이트 전압(VGH_REF)의 레벨을 3가지로 설정하는 경우를 예시한 도면이다.

도 21을 참조하면, IVGH의 경우, 피크 전류가 발생하지 않는 구간에서 사용되는 기준 게이트 전압(VGH_REF1)은, 가장 높은 전압으로서, 가장 낮은 전류(IREF1(VGH_REF1))에 해당하는 전압 값으로 설정된다.

도 21을 참조하면, IVGH의 경우, 피크 전류가 발생하는 구간에서 사용되는 기준 게이트 전압(VGH_REF2)은, 피크 전류가 발생하지 않는 구간에서의 기준 게이트 전압(VGH_REF1)에 비해 상대적으로 낮은 전압으로서, 피크 전류가 발생하지 않는 구간에서의 기준 게이트 전압(VGH_REF1)에 대응되는 전류(IREF1)에 비해 상대적으로 높은 전류(IREF2(VGH_REF2))에 해당하는 전압 값으로 설정된다.

도 21을 참조하면, IVGH의 경우, 표시패널(110)의 오프가 필요한 경우를 판단하기 위하여 사용되는 기준 게이트 전압(VGH_REF3)은, 가장 낮은 전압으로서, 가장 높은 전류(IREF3(VGH_REF3))에 해당하는 전압 값으로 설정된다.

도 21의 예시는, 제1스캔 신호(SCAN 1)의 라이징 타이밍 시, 피크 전류가 발생하는 구간에서 사용되는 기준 게이트 전압(VGH_REF2)에 대응되는 전류 값(IREF2)보다 많은 전류가 흐르는 상황을 포함한다.

이 상황의 경우, 과전류 판단부(220)는, 과전류 탐지 회로(210)에서 출력된 탐지 신호를 토대로, 과전류가 발생한 것으로 판단하고, 이때의 기준 게이트 전압(VGH_REF)이 IREF2에 대응되는 전압 값, 즉, VGH_REF2임을 확인하여, 해당 스캔 신호(SCAN 1)에 해당하는 게이트 라인에 대한 번트 현상으로 간주하여, 해당 게이트 라인을 오프 시킬 수 있다.

또한, 도 21의 예시에서는, 제1스캔 신호(SCAN 1)의 라이징 이후, 피크 전류가 발생하지 않는 구간에서, IREF1보다 많은 IVGH가 흐르는 상황(VGH 이상 과전류 상황)을 더 포함한다.

이러한 상황이 판단되면, 기준 게이트 전압(VGH_REF)의 레벨이 가장 높은 수준의 레벨(VGH_REF3)로 변경된다.

이후, 과전류 상황이 판단되면, 가장 높은 수준의 레벨에 해당하는 기준 게이트 전압(VGH_REF3)에 대응되는 전류 값(IREF3)보다는 높은 과전류가 흐르는 상황으로 판단하고, 해당 게이트 라인이 단락된 것으로 간주하여, 표시패널(110)을 오프 시킨다.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 게이트 전압(VGH 또는 VGL)과 관련된 과전류의 발생 유무 및 정도를 탐지 및 판단할 수 있는 표시장치(100)를 제공할 수 있다.

또한, 본 실시예들에 의하면, 과전류 탐지 결과에 적절한 대응 조치를 해줌으로써, 과전류에 의한 회로 소자, 표시패널(110) 및 표시장치(100) 등의 손상을 방지해줄 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 타이밍 컨트롤러

Claims

다수의 데이터 라인 및 다수의 게이트 라인이 배치되고 다수의 서브 픽셀이 배치된 표시패널;
게이트 전압 배선을 통해 공급된 게이트 전압을 갖는 스캔 신호를 생성하여 다수의 게이트 라인으로 순차적으로 공급하는 게이트 드라이버;
전원 공급부에서 출력된 전압이 전압 강하 또는 전압 상승이 된 상기 게이트 전압을 기준 게이트 전압과 비교하고, 비교 결과에 근거하여 탐지 신호를 출력하는 과전류 탐지 회로부;
상기 탐지 신호를 토대로, 각 게이트 라인 또는 상기 게이트 전압 배선을 통해 흐르는 전류의 과전류 여부 또는 과전류 정도를 판단하는 과전류 판단부;
상기 전원 공급부와 상기 게이트 드라이버 사이에 연결된 상기 게이트 전압 배선 상에 위치하며, 상기 전원 공급부와 전기적으로 연결된 일단과 상기 게이트 드라이버와 전기적으로 연결된 타단을 포함하는 제1저항; 및
상기 기준 게이트 전압을 상기 과전류 판단부로 출력하는 기준 게이트 전압 조절부를 포함하고,
상기 전원 공급부에서 출력된 전압이 상기 제1저항의 일단에 인가되고, 상기 제1저항의 타단에서의 상기 게이트 전압이 상기 게이트 드라이버에 공급되고,
상기 과전류 탐지 회로부는 상기 제1저항의 타단에서의 상기 게이트 전압과 상기 기준 게이트 전압 조절부에서 출력된 상기 기준 게이트 전압을 비교하고,
상기 기준 게이트 전압 조절부는, 상기 게이트 전압을 갖는 상기 스캔 신호의 전압 레벨 변동에 기초하여, 상기 기준 게이트 전압의 레벨을 시간 경과에 따라 변경하여 조절하는 표시장치.
제1항에 있어서,
상기 과전류 탐지 회로부는,
상기 게이트 전압 및 상기 기준 게이트 전압을 입력받아, 상기 게이트 전압 및 상기 기준 게이트 전압 간의 비교 값을 상기 탐지 신호로서 출력하는 비교기를 포함하는 표시장치.
제1항에 있어서,
상기 과전류 탐지 회로부는,
상기 게이트 전압 및 상기 기준 게이트 전압을 입력받아, 상기 게이트 전압 및 상기 기준 게이트 전압 간의 비교 값을 출력하는 비교기; 및
상기 비교 값이 인가되는 게이트 노드에 해당하는 제1노드와, 제2저항이 전기적으로 연결되고, 상기 탐지 신호가 출력되는 탐지 신호 출력단과 전기적으로 연결되는 제2노드와, 미리 정해진 폴트 전압이 인가되는 제3노드를 갖는 트랜지스터를 포함하는 표시장치.
제3항에 있어서,
상기 제2저항은,
상기 폴트 전압보다 높은 전압이 인가되는 일단과 상기 제2노드와 연결되는 타단을 갖는 풀-업 저항이거나,
상기 폴트 전압보다 낮은 전압이 인가되는 일단과 상기 제2노드와 연결되는 타단을 갖는 풀-다운 저항인 표시장치.
제4항에 있어서,
상기 제2저항이 상기 풀-업 저항인 경우,
상기 과전류의 발생 시, 로우 레벨의 상기 폴트 전압이 상기 탐지 신호로서 출력되고,
상기 제2저항이 상기 풀-다운 저항인 경우,
상기 과전류의 발생 시, 하이 레벨의 상기 폴트 전압이 상기 탐지 신호로서 출력되는 표시장치.
제3항에 있어서,
상기 게이트 전압이 하이 레벨 게이트 전압인 경우,
상기 비교기는,
포지티브(+) 입력단으로 상기 기준 게이트 전압을 입력받고, 네거티브(-) 입력단으로 상기 게이트 전압을 입력받는 표시장치.
제3항에 있어서,
상기 게이트 전압이 로우 레벨 게이트 전압인 경우,
상기 비교기는,
포지티브(+) 입력단으로 상기 게이트 전압을 입력받고, 네거티브(-) 입력단으로 상기 기준 게이트 전압을 입력받는 표시장치.
제3항에 있어서,
상기 제1노드에 인가된 상기 비교 값에 의해 상기 트랜지스터가 턴-온 되어, 상기 제3노드에 인가된 상기 폴트 전압이 상기 탐지 신호로서 상기 탐지 신호 출력단으로 출력된 경우, 상기 과전류 판단부는,
해당 게이트 라인 또는 상기 게이트 전압 배선을 통해 흐르는 전류가 과전류인 것으로 판단하는 표시장치.
제8항에 있어서,
상기 과전류 판단부는,
상기 폴트 전압이 상기 탐지 신호로서 출력되는 시간의 길이에 따라, 상기 게이트 전압 배선의 단락에 의한 과전류인 것으로 판단하거나, 상기 표시패널에서의 단락에 의한 과전류인 것으로 판단하는 표시장치.
삭제
제1항에 있어서,
상기 기준 게이트 전압 조절부는,
상기 스캔 신호의 라이징 타이밍 또는 폴링 타이밍 시, 상기 기준 게이트 전압의 레벨을 조절하는 표시장치.
제1항에 있어서,
상기 과전류 판단부는,
상기 판단 결과에 근거하여, 상기 기준 게이트 전압의 레벨에 따라, 적어도 하나의 게이트 라인이 오프(Off) 되도록 제어하거나, 상기 표시패널이 셧 다운 되도록 제어하는 표시장치.