KR102251237B1 - 발광 소자 - Google Patents
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Abstract
실시 예는 발광 소자에 관한 것이다. 실시 예에 개시된 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 상기 활성층과 제2도전형 반도체층 사이에 배치된 전자 차단층을 포함하고, 상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며, 상기 복수의 우물층 중 적어도 하나는, 제1양자점을 포함하며, 상기 우물층에서 상기 제1양자점이 배치된 제1영역의 밴드 갭은 상기 우물층의 밴드 갭보다 좁게 배치된다.
Description
실시 예는 발광 소자에 관한 것이다.
일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다.
질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균, 정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.
실시 예는 새로운 활성층의 우물 구조를 갖는 발광 소자를 제공한다.
실시 예는 활성층의 복수의 우물층 중 적어도 하나 또는 모두에 양자점이 배치된 발광 소자를 제공한다.
실시 예는 활성층의 우물층 및 장벽층 중 적어도 하나에 양자점을 갖는 발광 소자를 제공한다.
실시 예는 활성층의 우물층 및 장벽층 중 적어도 하나에 균일한 인듐 조성을 갖는 양자점을 갖는 발광 소자를 제공한다.
실시 예는 활성층의 우물층에서 전도대와 가전자대 사이의 에너지 갭을 줄여줄 수 있는 발광 소자를 제공한다.
실시 예는 내부 발광효율이 개선된 활성층을 갖는 발광 소자, 발광 소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예에 따른 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되며 복수의 우물층 및 복수의 장벽층을 포함하는 활성층; 및 상기 활성층과 제2도전형 반도체층 사이에 배치된 전자 차단층을 포함하고, 상기 복수의 우물층 중 적어도 하나는, 제1양자점을 포함하며, 상기 우물층에서 상기 제1양자점이 배치된 제1영역의 밴드 갭은 상기 우물층의 상기 제1영역을 제외한 다른 영역의 밴드 갭보다 좁을 수 있다.
삭제
실시 예에 따른 발광 소자는 내부 양자 효율이 개선될 수 있다.
실시 예에 따른 발광 소자는 고 전류모드에서의 양자효율이 저하되는 현상을 개선할 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 소자 패키지의 신뢰성이 개선될 수 있다.
도 1은 실시 예에 따른 발광 소자의 단면도이다.
도 2는 도 1의 발광 소자에서 활성층을 나타낸 도면이다.
도 3은 도 2의 활성층에서 양자점에 의한 에너지 밴드 다이어그램의 제1예를 나타낸 도면이다.
도 4는 도 2의 발광 소자에서 활성층의 에너지 밴드 다이어그램의 제2예를 나타낸 도면이다.
도 5는 도 4의 활성층의 우물층의 부분 확대도이다.
도 6은 도 1의 활성층의 에너지 밴드 다이어그램의 제3예를 나타낸 도면이다.
도 7은 도 1의 활성층의 에너지 밴드 다이어그램의 제4예를 나타낸 도면이다.
도 8은 도 1의 활성층의 에너지 밴드 다이오그램의 제5예를 나타낸 도면이다.
도 9 및 도 10은 도 2의 활성층의 우물층에서 양자점의 위치 변형 예를 나타낸 도면이다.
도 11는 도 1의 발광 소자에 전극을 배치한 예이다.
도 12는 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 13은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.
도 2는 도 1의 발광 소자에서 활성층을 나타낸 도면이다.
도 3은 도 2의 활성층에서 양자점에 의한 에너지 밴드 다이어그램의 제1예를 나타낸 도면이다.
도 4는 도 2의 발광 소자에서 활성층의 에너지 밴드 다이어그램의 제2예를 나타낸 도면이다.
도 5는 도 4의 활성층의 우물층의 부분 확대도이다.
도 6은 도 1의 활성층의 에너지 밴드 다이어그램의 제3예를 나타낸 도면이다.
도 7은 도 1의 활성층의 에너지 밴드 다이어그램의 제4예를 나타낸 도면이다.
도 8은 도 1의 활성층의 에너지 밴드 다이오그램의 제5예를 나타낸 도면이다.
도 9 및 도 10은 도 2의 활성층의 우물층에서 양자점의 위치 변형 예를 나타낸 도면이다.
도 11는 도 1의 발광 소자에 전극을 배치한 예이다.
도 12는 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 13은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태들을 설명한다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 실시 예에 따른 발광 소자의 단면도이고, 도 2는 도 1의 발광 소자에서 활성층을 나타낸 도면이며, 도 3은 도 2의 활성층의 에너지 밴드 다이어그램의 제1예를 나타낸 도면이다.
도 1 내지 도 3을 참조하면, 실시예에 따른 발광 소자는 제1도전형 반도체층(41)과, 상기 제1도전형 반도체층(41) 상에 배치되며 우물층(62) 및 장벽층(52)을 갖는 활성층(51)과, 상기 활성층(51) 상에 배치된 전자 차단층(71), 상기 전자 차단층(71) 상에 배치된 제2 도전형 반도체층(75)을 포함할 수 있다.
상기 발광 소자는 제1도전형 반도체층(41) 아래에 저 전도층(33), 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다.
상기 발광 소자는 상기 제1도전형 반도체층(41)과 활성층(51) 사이에 제1클래드층(43) 및 상기 활성층(51)과 제2도전형 반도체층(75) 사이에 제2클래드층(73) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및 하면 중 적어도 하나 또는 모두에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 배치될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21)과 상기 제1도전형 반도체층(41) 사이에는 버퍼층(31)이 형성될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함한다.
상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치한 초 격자(super lattice) 구조를 포함할 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 저 전도층(33)은 상기 버퍼층(31)과 상기 제1도전형 반도체층(41) 사이에 배치될 수 있다. 상기 저 전도층(33)은 언도프드 반도체층으로서, 제1도전형 반도체층(41) 보다 낮은 전기 전도성을 가진다.
상기 저 전도층(33)은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 저 전도층(33)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 저 전도층(33)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 저 전도층(33) 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1도전형 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 전극 접촉층이 될 수 있다.
상기 제1클래드층(43)은 상기 제1도전형 반도체층(41)과 활성층(51) 사이에 배치될 수 있다. 상기 제1클래드층(43)은 상기 제1도전형 반도체층(41)과 활성층(51)에 접촉될 수 있다. 상기 제1클래드층(43)은 AlGaN계 반도체를 포함할 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(43)은 형성하지 않을 수 있다.
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(51)은 상기 제1도전형 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전형 반도체층(75)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
도 2와 같이, 상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 복수의 우물층(62)과 복수의 장벽층(52)을 포함한다. 상기 우물층(62)과 장벽층(52)은 교대로 배치되며, 상기 우물층(62)과 상기 장벽층(52)의 페어는 2~30주기 예컨대, 2내지 10주기로 형성될 수 있다.
상기 우물층(62)/장벽층(52)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다.
상기 활성층(51)의 우물층(62) 및 장벽층(52) 중에서 상기 제1도전형 반도체층(41)에 가장 인접한 층은 우물층(62)이 될 수 있고, 상기 제2도전형 반도체층(75)에 가장 인접한 층은 장벽층(52)이 될 수 있다. 상기 우물층(62)은 인접한 2개의 장벽층(52)들 사이에 각각 배치될 수 있다. 상기 활성층(51)은 청색, 녹색, 적색 또는 자외선 파장을 발광할 수 있다.
상기 우물층(62)의 인듐(In) 조성은 상기 장벽층(52)의 인듐 조성보다 높은 조성을 가질 수 있다. 상기 장벽층(52)의 알루미늄 조성은 상기 우물층(62)의 알루미늄의 조성보다 높은 조성을 갖는다. 상기 우물층(62)은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(52)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층(62)은 알루미늄의 조성을 갖지 않을 수 있다. 상기 장벽층(52)은 인듐의 조성을 갖지 않을 수 있다.
도 2와 같이, 실시 예에 따른 활성층(51)은 복수의 우물층(62) 중 적어도 하나 또는 모두에 양자점(50)이 배치될 수 있다. 상기 양자점(50)은 3차원 형상으로 제공될 수 있으며, 상기 3차원 형상은 돔(dome) 형상, 피라미드 형상, 원통 형상, 원반 형상, 또는 다각형 형상으로 형성될 수 있다.
상기 양자점(50)은 인듐(In) 조성이 상기 우물층(62)의 인듐 조성보다 4배 이상 높을 수 있으며, 예컨대 80% 내지 100% 범위를 포함할 수 있다. 상기 양자점(50)은 InN 또는 InGaN을 포함할 수 있다. 이러한 양자점(50)은 주입되는 캐리어를 구속할 수 있어, 양자 우물보다 더 많은 캐리어를 참여시킬 수 있다. 이에 따라 활성층(51)의 내부 양자 효율은 개선될 수 있다.
상기 전자 차단층(71)은 상기 활성층(51) 위에 배치되며, 상기 활성층(51)의 밴드 갭보다 넓은 밴드 갭을 가질 수 있다. 상기 전자 차단층(71)은 GaN계 반도체 예컨대, AlGaN계 반도체로 배치될 수 있다. 상기 전자 차단층(71)은 활성층(51)의 장벽층(62) 상에 배치될 수 있으며, 단층 또는 다층 구조를 포함한다.
상기 제2클래드층(73)은 상기 전자 차단층(71) 위에 배치된다. 상기 제2클래드층(73)은 상기 전자 차단층(71)과 상기 제2도전형 반도체층(75) 사이에 배치된다.
상기 제2클래드층(73)은 AlGaN계 반도체를 포함할 수 있다. 상기 제2클래드층(73)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2클래드층(73)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 상기 제1클래드층(73)은 형성하지 않을 수 있다.
상기 제2도전형 반도체층(75)은 제2클래드층(73) 위에 배치될 수 있다. 상기 제2도전형 반도체층(75)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다.
상기 제2도전형 반도체층(75)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전형 반도체층(75)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 전극 접촉층이 될 수 있다. 상기 제2도전형 반도체층(75) 및 상기 제2클래드층(73)은 자외선 파장의 흡수를 방지하기 위해, AlGaN계 반도체로 배치될 수 있다.
발광 구조물은 제1도전형 반도체층(41)부터 제2도전형 반도체층(75)까지를 포함할 수 있다. 다른 예로서, 발광 구조물은 제1도전형 반도체층(41) 및 제1클래드층(43)이 p형 반도체층, 상기 제2클래드층(73) 및 제2도전형 반도체층(75)은 n형 반도체층으로 구현될 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
한편, 실시 예에 따른 활성층(51)의 우물층(62)은 InGaN계 반도체로 구현될 수 있으며, 예컨대, InGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 상기 장벽층(52)은 GaN계 반도체로 구현될 수 있으며, 예컨대 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다.
상기 우물층(62)의 인듐 조성은 4% 내지 20% 범위일 수 있으며, 예컨대 10% 내지 17% 범위일 수 있다. 상기 양자점(50)은 InN 또는 InGaN 반도체를 포함하며, 상기 양자점(50)의 인듐 조성은 상기 우물층(62)의 인듐 조성보다 4배 이상 높을 수 있으며, 예컨대 80% 내지 100% 범위를 포함할 수 있다. 이러한 양자점(50)은 주입되는 캐리어를 더 많이 구속할 수 있어, 양자 우물보다 더 많은 캐리어를 참여시킬 수 있다. 이에 따라 활성층(51)의 내부 양자 효율은 개선될 수 있다.
상기 양자점(50)의 너비(T2)는 상기 우물층(62)의 두께(T1)보다 좁게 배치될 수 있으며, 예컨대 1.5nm 내지 2nm 범위를 포함한다. 상기 양자점(50)의 너비(T2)는 상기 우물층(62)의 두께(T1)의 50% 이하로 배치될 수 있다. 상기 양자점(50)의 너비(T2)가 상기 범위보다 작거나 크면 우물층(62)의 두께(T1)가 불 균일하게 되고, 이로 인해 에너지 밴드의 밴드 갭의 간격도 불균일하게 된다. 이에 따라 캐리어의 재 결합 효율 및 내부 양자 효율이 저하될 수 있다.
도 3은 도 2의 활성층의 밴드 다이어그램의 제1예이다.
도 2 및 도 3을 참조하면, 우물층(62)의 밴드 갭(G2)은 장벽층(52)의 밴드 갭(G1)보다 좁을 수 있다. 상기 우물층(62)의 영역 중에서 양자점(50)이 배치된 영역의 밴드 갭은 상기 우물층(62)의 밴드 갭(G2)보다 좁을 수 있다. 이러한 우물층(62)은, 양자점(50)에 의해 전자 페르미 레벨(Electron Fermi level)(F1) 아래에 균일한 분포를 갖고 있어, 정공 페르미 레벨(Hole Fermi leverl)(F2)과 간격이 더 좁혀질 수 있다. 이는 전도대의 최소 에너지와 가전자대의 최대 에너지 사이의 간격이 균일하게 줄어들 수 있다. 이에 따라 우물층(62)에서의 전자(5)와 정공(6)의 재 결합 비율은 증가될 수 있으며, 활성층(51)의 내부 양자 효율은 개선될 수 있다.
한편, 상기 활성층(51)의 성장 방법을 보면, 제1성장 온도로 상기 제1클래드층(43) 상에 우물층(62)을 성장하게 된다. 여기서, 캐리어 가스는 N2를 사용할 수 있으며, III족원으로는 트리메틸인듐(TMIn)과 트리메틸갈륨(TMGa)을 사용할 수 있으며, V족원으로는 NH3를 사용할 수 있다. 상기 제1성장 온도는 500도 내지 800도 범위의 온도에서 성장될 수 있다.
이러한 우물층(62) 상에 InN양자점(50)을 형성하는 경우, 제2성장 온도에서 Ga 소스의 공급을 중단하여 수초 내지 수십초 동안 InN층을 형성한다. 즉, II족원으로는 트리메틸인듐(TMIn)을 사용할 수 있다. 이때 InN은 InGaN보다 격자 상수가 크므로 InGaN과의 격자 부정합에 의해 아일랜드 형태를 갖는 InN 조성의 양자점(50)이 형성될 수 있다. 이러한 InN 양자점(50)은 복수개가 각 우물층(62) 내에 반복적으로 배열할 수 있다. 상기 제2성장 온도는 상기 제1성장 온도보다 낮은 온도에서 성장될 수 있으며, 예컨대 550도 내지 650도 범위에서 성장될 수 있다. 또한 상기 양자점(50)은 200내지 400mbar 압력에서 성장될 수 있다.
여기서, 실시 예에 따른 양자점(50)은 자발형성(self-assemble)된 양자점일 수 있다. 이러한 자발형성 양자점의 형성 방법을 보면, 격자상수 차이를 갖는 양자점의 성장 시 강한 결합력에 기반하여 2차원적인 성장을 진행하면서도, 성장두께의 증가에 따라 기반물질과의 격자상수 차이로 인한 성장되는 층의 내부스트레스도 증가하게 되며, 이때 성장되는 층이 임계두께에 도달하면, 자발적으로 3차원적인 아일랜드(island) 형상의 양자점을 형성하여 응력을 이완시킨다. 이러한 자발적 양자점 형성방법을 위한 격자상수 차이는 조성함량 차이로 조절될 수 있으며, 예컨대 In함량을 통해 조절될 수 있다. 이에 따라 양자점(50)을 갖는 우물층(62)에서의 상분리(phase separation) 현상을 억제하여 인듐 함량이 다른 양자점이 배치되는 것을 방지할 수 있다. 이에 따라 발광 효율을 개선시켜 줄 수 있고, 또한 고전류 모드에서 양자 효율이 저감되는 것을 개선시켜 줄 수 있다.
그리고, 상기 우물층(62)이 양자점(50)이 형성되면, 제3성장 온도로 장벽층(52)을 성장하게 된다. 이때 상기 제2성장 온도에서 제3성장 온도로의 변경은, 단계적으로 상승하게 된다. 상기 제2성장 온도부터 단계적으로 제3성장 온도까지 성장시켜 줌으로써, 우물층(62)의 두께를 균일하게 제공하면서, 상기 양자점(50)의 형상이 변형되는 것을 방지할 수 있다. 이러한 양자점(50)이 균일한 크기를 갖게 되므로, 우물층(62)에서 내부 양자 효율이 저하되는 것을 방지할 수 있다. 상기 장벽층(52)은 캐리어 가스는 N2를 사용할 수 있으며, III족원으로는 트리메틸알루미늄(TMAl)과 트리메틸갈륨(TMGa)을 사용할 수 있으며, V족원으로는 NH3를 사용할 수 있다. 상기 제3성장 온도는 상기 제1성장 온도보다 높은 온도 예컨대, 800도 내지 1200도 범위의 온도에서 성장될 수 있다. 이러한 제2성장 온도에서 제3성장 온도까지의 변화를 급속으로 변경시키지 않고 단계적으로 변화시켜 줌으로써, 각 우물층(62) 내의 양자점(50)의 인듐 함량이 서로 다른 것을 방지할 수 있다.
이러한 공정을 반복하여 장벽층(52) 및 우물층(62)을 반복적으로 성장하게 되며, 상기 우물층(62) 내에는 양자점(50)을 형성시켜 줄 수 있다. 상기 양자점(50)은 InGaN 또는 InN일 수 있으므로, 인듐이 80% 내지 100% 범위의 조성을 가질 수 있다. 상기 우물층(62) 및 장벽층(52) 중 적어도 하나는 n형 도펀트 또는 p형 도펀트를 첨가하여 줄 수 있으며, 이에 대해 한정하지는 않는다.
도 4은 도 2의 활성층의 밴드 다이어그램을 나타낸 제2예이며, 도 5는 도 4의 활성층의 우물층의 부분 확대도를 나타낸 도면이다. 도 4 및 도 5를 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 활성층(51)은 양자점(50)을 갖는 우물층(62) 및 상기 우물층(62)에 인접한 장벽층(52)을 포함한다. 상기 양자점(50)은 균일한 크기로 소정 위치에 배치될 수 있다. 이에 따라 상기 우물층(62) 각각은 센터 영역에 양자점(50)이 배치될 수 있다. 상기 양자점(50)이 배치된 제1영역(55)은 밴드 갭(G3)이 우물층(62)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 상기 양자점(50)을 갖는 우물층(62)의 구조에 의해 주입된 캐리어의 우물 트랩(well trap) 효율이 증대될 수 있고, 이로 인해 광도가 개선될 수 있다. 또한 제1영역(55)에 의해 각 우물 구조의 부피가 증가되므로, 캐리어의 수용 용량이 개선될 수 있다.
상기 양자점(50)은 복수의 우물층(62)에 각각 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 각 우물층(62) 내에서 상기 활성층(51)의 두께 방향으로 배열된 양자점(50)은 하나 또는 복수로 배열될 수 있으며, 이에 대해 한정하지는 않는다.
도 6은 도 1의 활성층의 밴드 다이어그램을 나타낸 제3예이다. 도 6을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 6을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다.
도 6을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 어느 하나 예컨대, 제1우물층(W1)은 양자점(50)을 가질 수 있다. 상기 양자점(50)을 갖는 제1우물층(W1)은 복수의 우물층(62) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다. 상기 제1우물층(W1)과 전자 차단층(71) 사이에는 제1장벽층(B1)이 배치될 수 있다. 상기 제1우물층(W1)에 양자점(50)이 배치됨으로써, 캐리어의 우물 트랩 효율이 증대될 수 있어, 제1우물층(W1)에서의 전자와 정공의 재 결합 확률이 개선될 수 있다.
또한 전자 차단층(71)에 가장 가까운 제1우물층(W1)에 양자점(50))을 배치하고, 다른 우물층들은 양자점을 갖지 않을 수 있다. 상기 제1우물층(W1)은 우물 구조의 부피가 증가되어, 캐리어의 수용 용량이 증가될 수 있고, 정공과 전자의 재 결합 비율은 개선될 수 있다.
도 7은 도 1의 활성층의 밴드 다이어그램을 나타낸 제4예이다. 도 7을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 7을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다.
도 7을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 적어도 하나는 예컨대, 제1우물층(W1)은 양자점(50)을 가질 수 있다. 또한 제1우물층(W1)은 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 층이며, 다른 우물층은 양자점을 갖지 않을 수 있다.
상기 복수의 장벽층(52) 중 적어도 하나 예컨대, 제1장벽층(B1)은 양자점(60)을 가질 수 있고, 다른 장벽층들은 양자점을 갖지 않을 수 있다. 상기 제1장벽층(B1)에 배치된 양자점(60)의 인듐 조성은 상기 우물층(62)의 인듐 조성보다 작거나 같을 수 있다. 상기 제1우물층(W1)에 배치된 양자점(50)과 상기 제1장벽층(B1)에 배치된 양자점(60)은 제1, 2양자점으로 구분할 수 있다.
상기 제1양자점(50)을 갖는 제1우물층(W1)은 상기 제1도전형 반도체층(41)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 우물층(62) 중 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가깝게 배치될 수 있다.
제2양자점(60)을 갖는 제1장벽층(B1)은 상기 제1도전형 반도체층(41) 및 상기 제1우물층(W1)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 장벽층(52) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다.
상기 제1우물층(W1)에 배치된 제1양자점(50)에 의해 제1영역(55)의 밴드 갭(G3)은 상기 제1우물층(W1)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 즉, 전도대와 가전자대 사이의 거리가 가까워질 수 있어, 정공과 전자의 재 결합 확률이 개선될 수 있다.
또한 제1장벽층(B1)의 제2양자점(60)이 배치된 제2영역(65)은 밴드 갭(G4)이 상기 제1장벽층(B1)의 밴드 갭(G1)과 상기 제1우물층(W1)의 밴드 갭(G2) 사이의 갭을 갖게 된다. 이에 따라 p형 반도체층으로 주입되는 정공의 주입 효율은 개선시켜 줄 수 있고, 상기 제1우물층(W1)에 의해 전자를 효과적으로 트랩할 수 있다. 활성층(51)의 내부 양자 효율은 개선시켜 줄 수 있다.
도 8은 도 1의 활성층의 에너지 밴드 다이어그램의 제5예이다. 도 8을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 도 8을 설명함에 있어서, 도 1 및 도 2의 설명을 참조하기로 한다. 이하 설명의 편의를 위해, 밴드 다이어그램 상에 양자점을 도시하여 설명하기로 한다.
도 8을 참조하면, 활성층(51)은 복수의 우물층(62) 및 복수의 장벽층(52)을 포함한다. 상기 복수의 우물층(62) 중 적어도 하나는 예컨대, 제1우물층(W1)은 제1양자점(50)을 가질 수 있다. 상기 복수의 장벽층(52) 중 적어도 2개는 예컨대, 제1 및 제2장벽층(B1,B2)은 제2양자점(60)을 가질 수 있다.
상기 제1 및 제2장벽층(B1,B2)은 제1도전형 반도체층(41)보다 전자 차단층(71)에 인접하게 배치될 수 있다. 상기 제1우물층(W1)은 상기 제1 및 제2장벽층(B1,B2) 사이에 배치되거나 직접 접촉할 수 있다.
상기 제1양자점(50)을 갖는 제1우물층(W1)은 상기 제1도전형 반도체층(41)보다 전자 차단층(71)에 가깝게 배치될 수 있으며, 예컨대 복수의 우물층(62) 중 전자 차단층(71)에 가장 가깝게 배치될 수 있다. 상기 제1우물층(W1)에 배치된 제1양자점(50)에 의해 제1영역(55)의 밴드 갭(G3)은 상기 제1우물층(W1)의 밴드 갭(G2)보다 좁게 배치될 수 있다. 즉, 전도대와 가전자대 사이의 거리가 가까워질 수 있어, 전자와 정공의 재 결합 확률이 개선될 수 있다.
상기 제1 및 제2장벽층(B1,B2)은 전자를 트랩하고, 상기 제1양자점(50)을 갖는 제1 및 제2장벽층(B1,B2)에 의해 주입되는 정공 일부는 제1우물층(W1)을 넘어 제2우물층(W2)까지 주입될 수 있다. 이에 따라 제1 및 제2우물층(W1,W2)에서 전자와 정공이 재 결합될 수 있어, 광 추출 효율은 개선될 수 있다.
도 9 및 도 10은 실시 예에 따른 활성층의 우물층에서의 양자점 위치 변경 예를 나타낸 도면이다.
도 9 및 도 1을 참조하여 설명하면, 복수의 우물층(62) 중 적어도 하나는 양자점(50)을 포함하며, 상기 양자점(50)이 배치된 제1영역(54)은 상기 우물층(62) 내에서 인접한 제3 및 제4장벽층(B3,B4) 중에서 제1도전형 반도체층(41)에 가까운 제3장벽층(B3)에 인접하거나 직접 접촉되게 배치될 수 있다. 상기 제3장벽층(B3)은 제4장벽층(B4)보다 상기 제1도전형 반도체층(41) 예컨대, n형 반도체층에 가깝게 배치될 수 있다. 이에 따라 우물층(62)에서의 정공의 주입 효율은 증가될 수 있다. 상기 제1영역(54)은 상기 우물층(62) 내의 영역 중에서 상기 우물층(62)의 센터보다 제1도전형 반도체층(41) 예컨대, n형 반도체층에 가깝게 배치될 수 있다.
도 10과 같이, 활성층의 우물층(62) 중 적어도 하나는 양자점(50)을 포함하며, 상기 양자점(50)이 배치된 제1영역(56)은 상기 우물층(62) 영역 중에서 내에서 제3 및 제4장벽층(B3,B4) 중에서 제4장벽층(B4)에 인접하거나 직접 접촉되게 배치될 수 있다. 상기 우물층(62)의 제1영역(56)은 상기 제3장벽층(B3)보다 제4장벽층(B4)에 가깝게 예컨대, 상기 제2도전형 반도체층(75) 예컨대, p형 반도체층에 가깝게 배치될 수 있다. 상기 제1영역(56)은 상기 우물층(62) 내의 영역 중에서 상기 우물층(62)의 센터보다 제2도전형 반도체층(75) 예컨대, p형 반도체층에 가깝게 배치될 수 있다. 이러한 우물층(62)은 전자 트랩 비율을 증가시켜 줄 수 있다.
도 9 및 도 10에 도시된 우물층(62)은 실시 예에 따른 도 4, 도 6, 도 7, 도 8에 개시된 양자점을 갖는 우물층에 선택적으로 적용될 수 있다.
도 11은 도 1의 발광 소자에 전극을 배치한 예를 나타낸다. 도 11을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 11을 참조하면, 발광 소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전형 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전형 반도체층(75)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전형 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전형 반도체층(75) 위에 배치될 수 있다.
상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전형 반도체층(75) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시예는 활성층(51)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
도 12는 도 1의 발광 소자를 이용한 수직형 발광 소자의 예를 나타낸 도면이다. 도 12을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 12를 참조하면, 발광 소자(102)는 제1도전형 반도체층(41) 위에 제1전극(91) 및 제2도전형 반도체층(75) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2전극은 상기 제2도전형 반도체층(75) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전형 반도체층(75)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전형 반도체층(75) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(75)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전형 반도체층(75)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전형 반도체층(75) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2도전형 반도체층(75)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(161)은 상기 발광 구조물(150A) 위에 배치된 제1전극(181)과 상기 발광 구조물(150A)의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거할 수 있다. 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(41) 상에 제1전극(91)을 형성하게 된다.
상기 제1도전형 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.
실시예는 활성층(51)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
<발광 소자 패키지>
도 13은 도 11의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 13을 참조하면, 발광소자 패키지(200)는 몸체(221)와, 상기 몸체(221)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(213)과, 상기 몸체(221) 상에 상기 제1 리드전극(211) 및 제2 리드전극(213)과 전기적으로 연결되는 상기 발광 소자(101)를 포함한다.
상기 몸체(221)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(221)는 위에서 볼 때 내부에 캐비티(cavity)(225) 및 상기 캐비티(225)의 둘레에는 캐비티 바닥에 대해 경사진 면으로 형성될 수 있다.
상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 서로 전기적으로 분리되며, 상기 몸체(221) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 일부는 상기 캐비티(225) 내부에 배치되고, 다른 부분은 상기 몸체(221)의 외부에 배치될 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(213)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다. 상기 제1 및 제2리드 전극(211,213)은 금속 재질로 형성될 수 있으며, 간극부(223)에 의해 분리된다.
상기 발광 소자(101)는 상기 몸체(221) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(213) 상에 설치될 수 있다.
상기 발광 소자(101)는 제1와이어(242)로 상기 제1 리드전극(211)과 연결되며, 제2와이어(243)로 제2 리드전극(213)과 연결될 수 있으며, 이에 한정되지 않는다.
상기 캐비티(225) 상에는 몰딩 부재(231) 또는 투명 윈도우가 배치될 수 있다. 상기 몰딩 부재(231)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 내부에 형광체를 포함할 수 있다. 상기 형광체는 발광 소자(101)로부터 방출된 일부 광의 파장을 변환시켜 줄 수 있다. 상기 투명 윈도우는 글라스 재질을 포함할 수 있으며, 상기 발광 소자(101)과 이격되게 배치될 수 있다.
상기 캐비티(225) 상에는 광학 렌즈가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 또는 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 또는 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
실시예에 따른 발광 소자, 발광 소자 패키지 및 조명시스템에 의하면 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 기판 31: 버퍼층
33: 저 전도층 41: 제1도전형 반도체층
43: 제1클래드층 50,60: 양자점
51: 활성층 52,B1,B2,B3,B4: 장벽층
62,W1,W2: 우물층 71: 전자 차단 구조층
73: 제2클래드층 75: 제2도전형 반도체층
33: 저 전도층 41: 제1도전형 반도체층
43: 제1클래드층 50,60: 양자점
51: 활성층 52,B1,B2,B3,B4: 장벽층
62,W1,W2: 우물층 71: 전자 차단 구조층
73: 제2클래드층 75: 제2도전형 반도체층
Claims (12)
- 제1 도전형 반도체층 및 제2 도전형 반도체층;
상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되며 복수의 우물층 및 복수의 장벽층을 포함하는 활성층;
상기 활성층과 제2 도전형 반도체층 사이에 배치된 전자 차단층;
상기 제1 도전형 반도체층 및 상기 활성층 사이에 배치된 제1 클래드층; 및
상기 전자 차단층 및 상기 제2 도전형 반도체층 사이에 배치된 제2 클래드층을 포함하고,
상기 복수의 우물층은 상기 전자 차단층과 가장 인접한 제1 우물층을 포함하고,
상기 제1 우물층은 제1 양자점을 포함하며, 상기 복수의 우물층 중 상기 제1 우물층을 제외한 나머지 우물층은 상기 제1 양자점을 포함하지 않고,
상기 복수의 장벽층은 상기 전자 차단층과 가장 인접한 제1 장벽층을 포함하고,
상기 제1 장벽층은 제2 양자점을 포함하며, 상기 복수의 장벽층 중 상기 제1 장벽층을 제외한 나머지 장벽층은 상기 제2 양자점을 포함하지 않고,
상기 제2 양자점을 포함하지 않는 상기 제1 장벽층의 일 영역은 제1 에너지 밴드갭을 가지고,
상기 제1 양자점을 포함하지 않는 상기 제1 우물층의 일 영역은 상기 제1 에너지 밴드갭보다 작은 제2 에너지 밴드갭을 가지고,
상기 제1 우물층에서 상기 제1 양자점이 배치된 제1 영역은 상기 제2 에너지 밴드갭보다 작은 제3 에너지 밴드갭을 가지고,
상기 제1 장벽층에서 상기 제2 양자점이 배치된 제2 영역은 제4 에너지 밴드갭을 가지고,
상기 제4 에너지 밴드갭은 상기 제1 에너지 밴드갭보다 작고 상기 제2 에너지 밴드갭보다 큰 발광 소자. - 제1 항에 있어서,
상기 제1 양자점이 배치된 제1 영역은 상기 제1 우물층의 센터 영역에 배치되는 발광 소자. - 제1 항에 있어서,
상기 제1 영역은 상기 제1 우물층 내에서 상기 제1 도전형 반도체층에 가까운 장벽층에 인접하거나 접촉되게 배치되는 발광 소자. - 제1 항에 있어서,
상기 제1 영역은 상기 우물층 내에서 상기 제2도전형 반도체층에 가까운 장벽층에 인접하거나 접촉되게 배치되는 발광 소자. - 삭제
- 삭제
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