KR102250960B1 - Capacitor and method of manufacturing the same - Google Patents
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Abstract
커패시터가 개시된다. 상기 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈 및 하부홈을 포함하는 베이스 기판; 상기 상부홈 상에 막 형태로 구비되는 제1 유전층; 상기 하부홈 상에 막 형태로 구비되는 제2 유전층; 상기 제1 유전층 상에 구비되는 제1 전극; 및 상기 제2 유전층 상에 구비되는 제2 전극을 포함하는 것을 특징으로 한다.The capacitor is started. The capacitor may include a base substrate including upper grooves and lower grooves respectively formed to have a predetermined depth on the upper and lower surfaces of the substrate and disposed symmetrically to each other; A first dielectric layer provided in the form of a film on the upper groove; A second dielectric layer provided in the form of a film on the lower groove; A first electrode provided on the first dielectric layer; And a second electrode provided on the second dielectric layer.
Description
본 발명은 커패시터 및 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 실리콘을 기반으로 하는 커패시터 및 커패시터 제조방법에 관한 것이다.The present invention relates to a capacitor and a method of manufacturing a capacitor, and more particularly, to a capacitor and a method of manufacturing a capacitor based on silicon.
커패시터는 전하를 저장하고, 전압 변화를 지연시키며, 공진 회로를 만들고, 불필요한 신호를 필터링하는 등 다양한 응용 분야에서 전자 회로로 사용된다.Capacitors are used as electronic circuits in a variety of applications, such as storing charge, delaying voltage changes, building resonant circuits, and filtering out unwanted signals.
산화물 유전체 재료를 갖는 알루미늄 또는 탄탈(tantalum) 플레이트 커패시터는 높은 커패시터스를 필요로 하는 애플리케이션에 널리 사용된다. 그러나 이들 전해 콘덴서는 불안정하고, 오차가 크고, 누설 전류가 높거나 고온이 되면 성능이 저하되는 문제가 있다. Aluminum or tantalum plate capacitors with oxide dielectric materials are widely used in applications requiring high capacitors. However, these electrolytic capacitors are unstable, have large errors, and have problems of deteriorating performance when the leakage current is high or when the temperature is high.
고주파 애플리케이션의 경우 세라믹 커패시터가 좋은 대안이지만, 이들 커패시터는 수명이 짧은 문제가 있다.Ceramic capacitors are a good alternative for high-frequency applications, but these capacitors suffer from short lifespans.
반면, 고밀도 실리콘 커패시터는 초박형 트렌치기술을 이용하여 누설 전류가 매우 적고 손실 계수가 낮은 장점이 있고, 멀티 칩 모듈 및 칩 온 보드를 구현할 수 있으며, 전력 소비가 적은 소형 부품을 실현하는데 기여한다. 따라서, 고성능 및 소형 부품에 대한 수요가 계속 증가함에 따라 실리콘 기반의 커패시터의 지속적인 개발이 요구되고 있다.On the other hand, high-density silicon capacitors have the advantage of very low leakage current and low loss factor by using ultra-thin trench technology, can implement multi-chip modules and chip-on boards, and contribute to realizing small parts with low power consumption. Therefore, as the demand for high performance and small components continues to increase, the continuous development of silicon-based capacitors is required.
그런데, 실리콘 기반 커패시터는 대부분 그 정전 용량이 제한적이며, 낮은 정전 용량값을 가지는 단점이 있다.However, most silicon-based capacitors have a limited capacitance and have a disadvantage of having a low capacitance value.
따라서 본 발명이 해결하고자 하는 과제는 소형화가 가능하고, 다양한 용량의 실리콘 기반의 커패시터를 제공할 수 있도록 한 커패시터 및 커패시터 제조방법을 제공하는데 있다.Accordingly, a problem to be solved by the present invention is to provide a capacitor and a method of manufacturing a capacitor that can be miniaturized and provide a silicon-based capacitor of various capacities.
본 발명의 일 실시예에 따른 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈 및 하부홈을 포함하는 베이스 기판; 상기 상부홈 상에 막 형태로 구비되는 제1 유전층; 상기 하부홈 상에 막 형태로 구비되는 제2 유전층; 상기 제1 유전층 상에 구비되는 제1 전극; 및 상기 제2 유전층 상에 구비되는 제2 전극을 포함하는 것을 특징으로 한다.A capacitor according to an embodiment of the present invention includes a base substrate including upper and lower grooves formed to have a predetermined depth on the upper and lower surfaces of the substrate and disposed to be symmetrical to each other; A first dielectric layer provided in the form of a film on the upper groove; A second dielectric layer provided in the form of a film on the lower groove; A first electrode provided on the first dielectric layer; And a second electrode provided on the second dielectric layer.
일 실시예에서, 상기 제1 유전층 및 제2 유전층 각각은, 상기 상부홈 및 하부홈 각각의 내면에 면접하는 제1 요철부; 및 상기 상부홈 및 하부홈 각각의 상단의 테두리를 덮도록 상기 베이스기판의 상면에 면접하는 테두리부를 포함하고, 상기 제1 전극 및 제2 전극 각각은, 상기 제1 유전층 및 제2 유전층 각각의 제1 요철부의 내측으로 삽입되어 제1 요철부 내면에 면접하는 제2 요철부; 및 상기 제1 유전층 및 제2 유전층 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부를 포함할 수 있다.In one embodiment, each of the first dielectric layer and the second dielectric layer includes: a first uneven portion for an interview on the inner surface of each of the upper and lower grooves; And an edge portion interfacing with the upper surface of the base substrate so as to cover an upper edge of each of the upper groove and the lower groove, wherein each of the first and second electrodes comprises a first dielectric layer and a second dielectric layer. 1 a second uneven portion inserted into the inside of the uneven portion for an interview on the inner surface of the first uneven portion; And a first exposed portion covering an edge portion of each of the first dielectric layer and the second dielectric layer and exposed to the outside of the capacitor.
일 실시예에서, 상기 제1 유전층 및 제2 유전층 중 어느 하나는 나머지 하나가 위치한 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고, 상기 제1 전극 및 제2 전극 중 어느 하나는 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮고 상기 제1 노출부와 연결되는 제3 노출부를 더 포함할 수 있다.In one embodiment, any one of the first dielectric layer and the second dielectric layer may include a first extension portion adjacent to the other one on the same plane; And a second extension portion covering a side surface of the base substrate and connected to the first extension portion and the edge portion, wherein any one of the first electrode and the second electrode covers the first extension portion. ; And a third exposed portion covering the second extended portion and connected to the first exposed portion.
일 실시예에서, 상기 제1 유전층 및 제2 유전층 각각은 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고, 상기 제1 전극 및 제2 전극 각각은 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮는 제3 노출부를 더 포함할 수 있다.In one embodiment, each of the first dielectric layer and the second dielectric layer includes a first extension portion adjacent to each other in the same plane as the plane in which the other dielectric layer is located; And a second extension portion covering a side surface of the base substrate and connected to the first extension portion and the edge portion, wherein each of the first electrode and the second electrode includes a second exposure portion covering the first extension portion; And a third exposed portion covering the second extension portion.
일 실시예에서, 상기 베이스기판은 상기 상부홈 및 하부홈의 중심부에 관통되고 상기 상부홈 및 하부홈에 소통되는 적어도 하나의 관통홀을 더 포함하고, 상기 제1 유전층 및 제2 유전층은 상기 적어도 하나의 관통홀을 매개로 서로 연결될 수 있다.In one embodiment, the base substrate further comprises at least one through-hole penetrating through the center of the upper groove and the lower groove and communicating with the upper groove and the lower groove, and the first dielectric layer and the second dielectric layer include the at least They may be connected to each other through one through hole.
일 실시예에서, 상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비될 수 있다.In one embodiment, a plurality of the through holes may be provided to have a dense structure adjacent to each other at regular intervals.
일 실시예에서, 상기 제1 유전층 및 제2 유전층 각각은, 상기 상부홈 및 하부홈 각각의 내면에 면접하는 제1 요철부; 및 상기 상부홈 및 하부홈 각각의 상단의 테두리를 덮도록 상기 베이스기판의 상면에 면접하는 테두리부를 포함하고, 상기 제1 전극 및 제2 전극 각각은, 상기 제1 유전층 및 제2 유전층 각각의 제1 요철부의 내측으로 삽입되어 제1 요철부 내면에 면접하는 제2 요철부; 및 상기 제1 유전층 및 제2 유전층 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부를 포함하고, 상기 제1 유전층 및 제2 유전층 각각의 제1 요철부는 상기 적어도 하나의 관통홀을 통해 서로 연결될 수 있다.In one embodiment, each of the first dielectric layer and the second dielectric layer includes: a first uneven portion for an interview on the inner surface of each of the upper and lower grooves; And an edge portion interfacing with the upper surface of the base substrate so as to cover an upper edge of each of the upper groove and the lower groove, wherein each of the first and second electrodes comprises a first dielectric layer and a second dielectric layer. 1 a second uneven portion inserted into the inside of the uneven portion for an interview on the inner surface of the first uneven portion; And a first exposed portion covering an edge portion of each of the first dielectric layer and the second dielectric layer and exposed to the outside of the capacitor, wherein the first uneven portions of each of the first dielectric layer and the second dielectric layer are connected to each other through the at least one through hole. I can.
일 실시예에서, 상기 제1 유전층 및 제2 유전층 중 적어도 하나는 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고, 상기 제1 전극 및 제2 전극 중 적어도 하나는 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮는 제3 노출부를 더 포함할 수 있다.In an embodiment, at least one of the first dielectric layer and the second dielectric layer includes: a first extension portion adjacent to the other dielectric layer in the same plane as the other dielectric layer; And a second extension portion covering a side surface of the base substrate and connected to the first extension portion and the edge portion, wherein at least one of the first electrode and the second electrode covers the first extension portion. ; And a third exposed portion covering the second extension portion.
본 발명의 다른 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈과 대칭되게 배치되는 복수의 하부홈을 포함하는 베이스기판; 상기 각각의 상부홈 상에 막 형태로 구비되는 복수의 제1 유전층; 상기 각각의 하부홈 상에 막 형태로 구비되는 복수의 제2 유전층; 상기 각각의 제1 유전층 상에 구비되는 복수의 제1 전극; 및 상기 각각의 제2 유전층 상에 구비되는 복수의 제2 전극을 포함할 수 있다.A capacitor according to another embodiment of the present invention includes a base substrate including a plurality of upper grooves adjacent to each other on an upper surface of a substrate and a plurality of lower grooves adjacent to each other on a lower surface of the substrate and disposed symmetrically with the plurality of upper grooves; A plurality of first dielectric layers provided in the form of a film on each of the upper grooves; A plurality of second dielectric layers provided in the form of a film on each of the lower grooves; A plurality of first electrodes provided on each of the first dielectric layers; And a plurality of second electrodes provided on each of the second dielectric layers.
일 실시예에서, 상기 베이스기판은 서로 대칭되게 배치되는 상부홈 및 하부홈의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈 및 하부홈에 소통되는 관통홀을 더 포함하고, 서로 대칭되게 배치되는 유전층들은 상기 관통홀을 매개로 서로 연결될 수 있다.In one embodiment, the base substrate further includes a through hole that penetrates the center of the upper groove and the lower groove disposed symmetrically to each other and communicates with the upper groove and the lower groove disposed symmetrically to each other, and a dielectric layer disposed symmetrically to each other They may be connected to each other through the through hole.
일 실시예에서, 상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비될 수 있다.In one embodiment, a plurality of the through holes may be provided to have a dense structure adjacent to each other at regular intervals.
일 실시예에서, 상기 커패시터는 전도성 재료를 매개로 하여 다수로 적층되어 구성될 수 있다.In one embodiment, the capacitor may be configured by being stacked in plural through a conductive material.
본 발명의 또 다른 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈과 대칭되게 배치되는 복수의 하부홈을 포함하는 베이스기판; 상기 각각의 상부홈 상에 막 형태로 구비되는 복수의 제1 유전층; 상기 각각의 하부홈 상에 막 형태로 구비되는 복수의 제2 유전층; 상기 복수의 제1 유전층 전체를 덮도록 상기 복수의 제1 유전층 상에 구비되는 제1 전극; 및 상기 복수의 제2 유전층 전체를 덮도록 상기 복수의 제2 유전층 상에 구비되는 제2 전극을 포함할 수 있다.A capacitor according to another embodiment of the present invention includes a base substrate including a plurality of upper grooves adjacent to each other on an upper surface of a substrate and a plurality of lower grooves adjacent to each other on a lower surface of the substrate and disposed symmetrically with the plurality of upper grooves; A plurality of first dielectric layers provided in the form of a film on each of the upper grooves; A plurality of second dielectric layers provided in the form of a film on each of the lower grooves; A first electrode provided on the plurality of first dielectric layers to cover the entire plurality of first dielectric layers; And a second electrode provided on the plurality of second dielectric layers to cover the entire plurality of second dielectric layers.
일 실시예에서, 상기 베이스기판은 서로 대칭되게 배치되는 상부홈 및 하부홈의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈 및 하부홈에 소통되는 관통홀을 더 포함하고, 서로 대칭되게 배치되는 유전층들은 상기 관통홀을 매개로 서로 연결될 수 있다.In one embodiment, the base substrate further includes a through hole that penetrates the center of the upper groove and the lower groove disposed symmetrically to each other and communicates with the upper groove and the lower groove disposed symmetrically to each other, and a dielectric layer disposed symmetrically to each other They may be connected to each other through the through hole.
일 실시예에서, 상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 가질 수 있다.In an embodiment, a plurality of the through holes may have a dense structure adjacent to each other at regular intervals.
일 실시예에서, 상기 커패시터는 전도성 재료를 매개로 하여 다수로 적층되어 구성될 수 있다.In one embodiment, the capacitor may be configured by being stacked in plural through a conductive material.
본 발명의 또 다른 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈을 포함하는 베이스기판; 상기 복수의 상부홈 전체를 덮도록 상기 복수의 상부홈 및 복수의 상부홈 사이의 기판영역 상에 막 형태로 구비되는 제1 유전층; 상기 베이스기판의 하면 상에 막 형태로 구비되는 제2 유전층; 상기 제1 유전층 상에 구비되는 제1 전극; 및 상기 제2 유전층 상에 구비되는 제2 전극을 포함할 수 있다.A capacitor according to another embodiment of the present invention includes a base substrate including a plurality of upper grooves adjacent to each other on an upper surface of the substrate; A first dielectric layer provided in the form of a film on a substrate region between the plurality of upper grooves and the plurality of upper grooves to cover the entire plurality of upper grooves; A second dielectric layer provided in the form of a film on a lower surface of the base substrate; A first electrode provided on the first dielectric layer; And a second electrode provided on the second dielectric layer.
본 발명의 또 다른 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈과 대칭되게 배치되는 복수의 하부홈을 포함하는 베이스기판; 상기 복수의 상부홈 전체를 덮도록 상기 복수의 상부홈 및 복수의 상부홈 사이의 기판영역 상에 막 형태로 구비되는 제1 유전층; 상기 복수의 하부홈 전체를 덮도록 상기 복수의 하부홈 및 복수의 하부홈 사이의 기판영역 상에 막 형태로 구비되는 제2 유전층; 상기 제1 유전층 상에 구비되는 제1 전극; 및 상기 제2 유전층 상에 구비되는 제2 전극을 포함할 수 있다.A capacitor according to another embodiment of the present invention includes a base substrate including a plurality of upper grooves adjacent to each other on an upper surface of a substrate and a plurality of lower grooves adjacent to each other on a lower surface of the substrate and disposed symmetrically with the plurality of upper grooves; A first dielectric layer provided in the form of a film on a substrate region between the plurality of upper grooves and the plurality of upper grooves to cover the entire plurality of upper grooves; A second dielectric layer provided in the form of a film on a substrate region between the plurality of lower grooves and the plurality of lower grooves to cover the entire plurality of lower grooves; A first electrode provided on the first dielectric layer; And a second electrode provided on the second dielectric layer.
본 발명의 일 실시예에 따른 커패시터 제조방법은 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a capacitor according to an embodiment of the present invention includes forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film.
일 실시예에서, 상기 전극을 형성하는 단계 이후에, 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 더 포함할 수 있다.In an exemplary embodiment, after the forming of the electrode, a step of manufacturing a single capacitor by cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves may be further included.
일 실시예에서, 상기 복수의 상부홈 및 복수의 하부홈을 형성하는 단계 및 상기 제1 산화막을 형성하는 단계 사이에, 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계를 더 포함할 수 있다.In one embodiment, between forming the plurality of upper grooves and the plurality of lower grooves and forming the first oxide film, a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves It may further include preparing a base substrate having a size of a single capacitor having one upper groove and one lower groove by cutting.
일 실시예에서, 상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서, 베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 할 수 있다.In one embodiment, in the step of forming an electrode on each of the first oxide film and each of the second oxide film, the electrode formed on the upper surface of the base substrate covers the entire first oxide film adjacent to each other, and The electrodes formed on the lower surface may cover the entire second oxide film adjacent to each other.
본 발명의 다른 실시예에 따른 커패시터 제조방법은 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하고, 상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하는 것을 특징으로 한다.A method of manufacturing a capacitor according to another embodiment of the present invention includes forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film, wherein in the step of forming the first oxide film or the step of forming the second oxide film, the through hole is also oxidized to form the first oxide film. It is characterized in that the oxide layer and the second oxide layer are connected to each other.
일 실시예에서, 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 더 포함할 수 있다.In an embodiment, the step of manufacturing a single capacitor by cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves may be further included.
일 실시예에서, 상기 관통홀을 형성하는 단계 및 상기 제1 산화막을 형성하는 단계 사이에, 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계를 더 포함할 수 있다.In one embodiment, between the forming of the through hole and the forming of the first oxide layer, a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves is cut to form one upper groove. And preparing a base substrate having a single capacitor size having one lower groove.
일 실시예에서, 상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서, 베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 할 수 있다.In one embodiment, in the step of forming an electrode on each of the first oxide film and each of the second oxide film, the electrode formed on the upper surface of the base substrate covers the entire first oxide film adjacent to each other, and The electrodes formed on the lower surface may cover the entire second oxide film adjacent to each other.
본 발명의 또 다른 실시예에 따른 커패시터 제조방법은 베이스기판의 상면을 에칭하여 상기 베이스기판의 상면에 서로 이웃하는 복수의 상부홈을 형성하는 단계; 서로 이웃하는 상부홈 및 서로 이웃하는 상부홈 사이의 기판영역 상에 제1 산화막을 형성하는 단계; 베이스기판의 하면에 제2 산화막을 형성하는 단계; 및 상기 제1 산화막 및 제2 산화막 상에 전극을 형성하는 단계를 포함할 수 있다.A method of manufacturing a capacitor according to another embodiment of the present invention includes the steps of forming a plurality of upper grooves adjacent to each other on the upper surface of the base substrate by etching the upper surface of the base substrate; Forming a first oxide film on a substrate region between adjacent upper grooves and adjacent upper grooves; Forming a second oxide film on the lower surface of the base substrate; And forming an electrode on the first oxide layer and the second oxide layer.
본 발명의 또 다른 실시예에 따른 커패시터 제조방법은 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 이웃하는 상부홈 및 서로 이웃하는 상부홈 사이의 기판영역 상에 제1 산화막을 형성하는 단계; 서로 이웃하는 하부홈 및 서로 이웃하는 하부홈 사이의 기판영역 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함할 수 있다.A method for manufacturing a capacitor according to another embodiment of the present invention includes forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on a substrate region between adjacent upper grooves and adjacent upper grooves; Forming a second oxide film on a substrate region between adjacent lower grooves and adjacent lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film.
본 발명에 따른 커패시터 및 커패시터 제조방법에 의하면, 실리콘 웨이퍼의 표면을 에칭 및 산화시키고, 산화되어 막 형태로 구비되는 유전층 상에 전극을 형성하는 과정을 통해 소형의 커패시터의 제조가 가능해지며, 다양한 용량의 커패시터의 제조가 가능해지는 이점이 있다.According to the capacitor and capacitor manufacturing method according to the present invention, it is possible to manufacture a small capacitor through the process of etching and oxidizing the surface of a silicon wafer, and forming an electrode on the dielectric layer provided in the form of a film by oxidation. There is an advantage that it becomes possible to manufacture a capacitor of.
도 1은 본 발명의 제1 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 7은 본 발명의 제7 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 8은 본 발명의 제8 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 9는 본 발명의 제9 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 10은 본 발명의 제10 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 11은 본 발명의 제11 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 12는 본 발명의 제12 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 13은 본 발명의 제13 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 14는 본 발명의 제14 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.
도 15는 본 발명의 제15 실시예에 따른 커패시터의 모습을 나타낸 단면도이다.1 is a cross-sectional view showing a state of a capacitor according to a first embodiment of the present invention.
2 is a cross-sectional view showing a state of a capacitor according to a second embodiment of the present invention.
3 is a cross-sectional view showing a state of a capacitor according to a third embodiment of the present invention.
4 is a cross-sectional view showing a state of a capacitor according to a fourth embodiment of the present invention.
5 is a cross-sectional view showing a state of a capacitor according to a fifth embodiment of the present invention.
6 is a cross-sectional view showing a state of a capacitor according to a sixth embodiment of the present invention.
7 is a cross-sectional view showing a state of a capacitor according to a seventh embodiment of the present invention.
8 is a cross-sectional view showing a state of a capacitor according to an eighth embodiment of the present invention.
9 is a cross-sectional view showing a state of a capacitor according to a ninth embodiment of the present invention.
10 is a cross-sectional view showing a state of a capacitor according to a tenth embodiment of the present invention.
11 is a cross-sectional view showing a state of a capacitor according to an eleventh embodiment of the present invention.
12 is a cross-sectional view showing a state of a capacitor according to a twelfth embodiment of the present invention.
13 is a cross-sectional view showing a state of a capacitor according to a thirteenth embodiment of the present invention.
14 is a cross-sectional view showing a state of a capacitor according to a fourteenth embodiment of the present invention.
15 is a cross-sectional view showing a state of a capacitor according to a fifteenth embodiment of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 커패시터 및 커패시터 제조방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, a capacitor and a method of manufacturing a capacitor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In the present invention, various modifications may be made and various forms may be applied, and specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific form disclosed, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, similar reference numerals have been used for similar elements. In the accompanying drawings, the dimensions of the structures are shown to be enlarged than the actual size for clarity of the present invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance the possibility of the presence or addition.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein including technical or scientific terms have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in the present application. Does not.
제1 실시예Embodiment 1
도 1은 본 발명의 제1 실시예에 따른 커패시터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a capacitor according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 커패시터는 베이스 기판(111), 제1 유전층(112), 제2 유전층(113), 제1 전극(114) 및 제2 전극(115)을 포함한다.Referring to FIG. 1, the capacitor according to the first embodiment of the present invention includes a
베이스 기판(111)은 실리콘 웨이퍼로 이루어지고, 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈(1111) 및 하부홈(1112)을 포함한다.The
제1 유전층(112)은 상부홈(1111) 상에 막 형태로 구비된다. 제1 유전층(112)은 베이스 기판(111)의 표면을 산화시키는 것에 의해 형성된다.The
제2 유전층(113)은 하부홈(1112) 상에 막 형태로 구비된다. 제2 유전층(113)은 베이스 기판(111)의 표면을 산화시키는 것에 의해 형성된다.The
제1 전극(114)은 제1 유전층(112) 상에 구비된다. 제1 전극(114)의 재질에는 특별한 제한은 없으며, 전도성 재질이면 모두 가능하다. 제1 전극(114)의 전도성 효율을 향상시키기 위해서 표면이 도금될 수 있다.The
제2 전극(115)은 제2 유전층(113) 상에 구비된다. 제2 전극(115)의 재질에는 특별한 제한은 없으며, 전도성 재질이면 모두 가능하다. 제2 전극(115)의 전도성 효율을 향상시키기 위해서 표면이 도금될 수 있다.The
일 예로, 제1 유전층(112) 및 제2 유전층(113) 각각은, 상부홈(1111) 및 하부홈(1112) 각각의 내면에 면접하는 제1 요철부(1121, 1131), 상기 상부홈(1111) 및 하부홈(1112) 각각의 상단의 테두리를 덮도록 베이스 기판(111)의 상면에 면접하는 테두리부(1122, 1132)를 포함할 수 있다.As an example, each of the
일 예로, 제1 전극(114) 및 제2 전극(115) 각각은, 제1 유전층(112) 및 제2 유전층(113) 각각의 제1 요철부(1121, 1131)의 내측으로 삽입되어 제1 요철부(1121, 1131) 내면에 면접하는 제2 요철부(1141, 1151), 제1 유전층(112) 및 제2 유전층(113) 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부(1142, 1152)를 포함할 수 있다.As an example, each of the
이러한 본 발명의 제1 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계; 및 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계가 수행되어 제조될 수 있다.The capacitor according to the first embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; Forming an electrode on each first oxide film and each second oxide film; And cutting a substrate region between a plurality of neighboring upper grooves and a plurality of neighboring lower grooves to manufacture a single capacitor.
여기서, 상기 제1 산화막 및 제2 산화막은 베이스 기판(111)의 표면을 산화제로 산화시키는 것에 의해 형성되며, 제1 산화막 및 제2 산화막은 커패시터의 제1 유전층(112) 및 제2 유전층(113)이 된다.Here, the first oxide film and the second oxide film are formed by oxidizing the surface of the
제2 실시예Embodiment 2
본 발명의 제2 실시예에 따른 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈(1211) 및 하부홈(1212)을 포함하는 베이스 기판(121); 상기 상부홈(1211) 상에 막 형태로 구비되는 제1 유전층(122); 상기 하부홈(1212) 상에 막 형태로 구비되는 제2 유전층(123); 상기 제1 유전층(122) 상에 구비되는 제1 전극(124); 및 상기 제2 유전층(123) 상에 구비되는 제2 전극(125)을 포함한다.The capacitor according to the second embodiment of the present invention includes a base substrate 121 including an
일 예로, 제1 유전층(122) 및 제2 유전층(123) 각각은, 베이스 기판(121)의 상부홈(1211) 및 하부홈(1212) 각각의 내면에 면접하는 제1 요철부(1221, 1231); 상기 상부홈(1211) 및 하부홈(1212) 각각의 상단의 테두리를 덮도록 상기 베이스 기판(121)의 상면에 면접하는 테두리부(1222, 1232)를 포함하고, 제1 유전층(122) 및 제2 유전층(123) 중 어느 하나, 예를 들어, 제2 유전층(123)은 제1 유전층(122)이 위치한 평면과 동일한 평면, 즉 베이스 기판(121)의 상면에서 이웃하는 제1 연장부(1233); 및 상기 베이스 기판(121)의 측면을 덮고 상기 제1 연장부(1233) 및 상기 테두리부(1232)에 연결되는 제2 연장부(1234)를 포함할 수 있다.As an example, each of the
또한, 제1 전극(124) 및 제2 전극(125) 각각은, 상기 제1 유전층(122) 및 제2 유전층(123) 각각의 제1 요철부(1221, 1231)의 내측으로 삽입되어 제1 요철부(1221, 1231) 내면에 면접하는 제2 요철부(1241, 1251); 및 상기 제1 유전층(122) 및 제2 유전층(123) 각각의 테두리부(1222, 1232)를 덮고 커패시터 외부에 노출되는 제1 노출부(1242, 1252)를 포함하고, 제1 전극(124) 및 제2 전극(125) 중 어느 하나, 예를 들어, 제2 전극(125)은 상기 제1 연장부(1233)를 덮는 제2 노출부(1253); 및 상기 제2 연장부(1234)를 덮고 상기 제1 노출부(1252)와 연결되는 제3 노출부(1254)를 포함할 수 있다.In addition, each of the
이러한 본 발명의 제2 실시예에 따른 커패시터는 제2 전극(125)의 제3 노출부(1254)가 제1 전극(124)의 제1 노출부(1242)와 동일 평면에 위치하게 되므로 커패시터가 요구되는 장치에서의 커패시터의 전기적 접속이 제1 전극(124)이 위치하는 평면에서 제1 전극(124) 및 제2 전극(125)의 전기적 접속이 이루어질 수 있고, 이에 따라 커패시터의 전기적 접속이 용이해질 수 있다.In the capacitor according to the second embodiment of the present invention, since the third
한편, 이러한 본 발명의 제2 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계; 및 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계가 수행되어 제조될 수 있다.On the other hand, the capacitor according to the second embodiment of the present invention comprises the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to prepare a single capacitor-sized base substrate having one upper groove and one lower groove; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; Forming an electrode on each first oxide film and each second oxide film; And cutting a substrate region between a plurality of neighboring upper grooves and a plurality of neighboring lower grooves to manufacture a single capacitor.
이러한 제조단계 중 상기 제1 산화막을 형성하는 단계 및 제2 산화막을 형성하는 단계 중 어느 하나의 단계, 예를 들어, 제2 산화막을 형성하는 단계에서 베이스 기판(121)의 측면부 및 상면 일부를 더 식각하여 상기 제1 연장부(1233) 및 제2 연장부(1234)가 형성되도록 할 수 있다.In any one of the steps of forming the first oxide film and the step of forming the second oxide film, for example, in the step of forming the second oxide film, the side portion and a portion of the upper surface of the base substrate 121 are further added. The
또한, 상기 각각의 제1 산화막 및 제2 산화막 상에 전극을 형성하는 단계에서 제1 산화막 및 제2 산화막 상에 형성되는 전극 중 어느 하나, 예를 들어, 제2 전극(125)이 상기 제2 노출부(1253) 및 제3 노출부(1254)가 형성되도록 할 수 있다.In addition, in the step of forming an electrode on each of the first oxide film and the second oxide film, any one of an electrode formed on the first oxide film and the second oxide film, for example, the
제3 실시예Embodiment 3
본 발명의 제2 실시예에 따른 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈(1311) 및 하부홈(1312)을 포함하는 베이스 기판(131); 상기 상부홈(1311) 상에 막 형태로 구비되는 제1 유전층(132); 상기 하부홈(1312) 상에 막 형태로 구비되는 제2 유전층(133); 상기 제1 유전층(132) 상에 구비되는 제1 전극(134); 및 상기 제2 유전층(133) 상에 구비되는 제2 전극(135)을 포함한다.The capacitor according to the second embodiment of the present invention includes a
일 예로, 제1 유전층(132) 및 제2 유전층(133) 각각은 상기 상부홈(1311) 및 하부홈(1312) 각각의 내면에 면접하는 제1 요철부(1321, 1331); 상기 상부홈(1311) 및 하부홈(1312) 각각의 상단의 테두리를 덮도록 상기 베이스 기판(131)의 상면에 면접하는 테두리부(1322, 1332); 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부(1323, 1333); 및 상기 베이스 기판(131)의 측면을 덮고 상기 제1 연장부(1323, 1333) 및 상기 테두리부에 연결되는 제2 연장부(1324, 1334)를 포함할 수 있다.For example, each of the
또한, 제1 전극(134) 및 제2 전극(135) 각각은, 상기 제1 유전층(132) 및 제2 유전층(133) 각각의 제1 요철부(1321, 1331)의 내측으로 삽입되어 제1 요철부(1321, 1331) 내면에 면접하는 제2 요철부(1341, 1351); 및 상기 제1 유전층(132) 및 제2 유전층(133) 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부(1342, 1352); 제1 연장부(1323, 1333)를 덮는 제2 노출부(1343, 1353); 및 상기 제2 연장부(1324, 1334)를 덮는 제3 노출부(1344, 1354)를 포함할 수 있다.In addition, each of the
이러한 본 발명의 제3 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계; 및 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계가 수행되어 제조될 수 있다.The capacitor according to the third embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to prepare a single capacitor-sized base substrate having one upper groove and one lower groove; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; Forming an electrode on each first oxide film and each second oxide film; And cutting a substrate region between a plurality of neighboring upper grooves and a plurality of neighboring lower grooves to manufacture a single capacitor.
이러한 제조단계 중 상기 제1 산화막을 형성하는 단계 및 제2 산화막을 형성하는 단계 각각은 베이스 기판(131)의 측면부 및 상면 일부를 더 식각하여 상기 제1 연장부(1323, 1333) 및 제2 연장부(1324, 1334)를 갖도록 제1 산화막 및 제2 산화막을 형성할 수 있다.In each of the steps of forming the first oxide layer and forming the second oxide layer, the first and
또한, 상기 각각의 제1 산화막 및 제2 산화막 상에 전극을 형성하는 단계에서 제1 산화막 및 제2 산화막 상에 형성되는 전극들에 상기 제2 노출부(1343, 1353) 및 제3 노출부(1344, 1354)가 형성되도록 할 수 있다.In addition, in the step of forming an electrode on each of the first oxide layer and the second oxide layer, the second exposed
제4 실시예Embodiment 4
본 발명의 제4 실시예에 따른 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈(1411) 및 하부홈(1412), 상기 상부홈(1411) 및 하부홈(1412)의 중심부에 관통되고 상기 상부홈(1411) 및 하부홈(1412)에 소통되는 적어도 하나의 관통홀(1413)을 포함하는 베이스 기판(141); 상기 상부홈(1411) 상에 막 형태로 구비되는 제1 유전층(142); 상기 하부홈(1412) 상에 막 형태로 구비되는 제2 유전층(143); 상기 제1 유전층(142) 상에 구비되는 제1 전극(144); 및 상기 제2 유전층(143) 상에 구비되는 제2 전극(145)을 포함한다. The capacitor according to the fourth embodiment of the present invention includes an
그리고, 상기 제1 유전층(142) 및 제2 유전층(143)은 상기 적어도 하나의 관통홀(1413)을 매개로 서로 연결되며, 상기 관통홀(1413)은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비될 수 있다.In addition, the
일 예로, 제1 유전층(142) 및 제2 유전층(143) 각각은, 베이스 기판(141)의 상부홈(1411) 및 하부홈(1412) 각각의 내면에 면접하는 제1 요철부(1421, 1431); 상기 상부홈(1411) 및 하부홈(1412) 각각의 상단의 테두리를 덮도록 상기 베이스 기판(141)의 상면에 면접하는 테두리부(1422, 1432)를 포함할 수 있다.As an example, each of the
또한, 제1 전극(144) 및 제2 전극(145) 각각은, 상기 제1 유전층(142) 및 제2 유전층(143) 각각의 제1 요철부(1421, 1431)의 내측으로 삽입되어 제1 요철부(1421, 1431) 내면에 면접하는 제2 요철부(1441, 1451); 및 상기 제1 유전층(142) 및 제2 유전층(143) 각각의 테두리부(1422, 1432)를 덮고 커패시터 외부에 노출되는 제1 노출부(1442, 1452)를 포함할 수 있다.In addition, each of the
이러한 본 발명의 제4 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계; 및 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 포함하고, 상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하는 제조방법에 의해 제조될 수 있다.The capacitor according to the fourth embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film. And cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to produce a single capacitor, forming the first oxide film or forming the second oxide film. In the step, the through hole may also be oxidized to be manufactured by a manufacturing method in which the first oxide layer and the second oxide layer are connected to each other.
제5 실시예Embodiment 5
본 발명의 제5 실시예에 따른 커패시터는 기판의 상면 및 하면에 일정 깊이를 갖도록 각각 형성되어 서로 대칭되게 배치되는 상부홈(1511) 및 하부홈(1512), 상기 상부홈(1511) 및 하부홈(1512)의 중심부에 관통되고 상기 상부홈(1511) 및 하부홈(1512)에 소통되는 적어도 하나의 관통홀(1513)을 포함하는 베이스 기판(151); 상기 상부홈(1511) 상에 막 형태로 구비되는 제1 유전층(152); 상기 하부홈(1512) 상에 막 형태로 구비되는 제2 유전층(153); 상기 제1 유전층(152) 상에 구비되는 제1 전극(154); 및 상기 제2 유전층(153) 상에 구비되는 제2 전극(155)을 포함한다.The capacitor according to the fifth embodiment of the present invention includes an
그리고, 상기 제1 유전층(152) 및 제2 유전층(153)은 상기 적어도 하나의 관통홀(1513)을 매개로 서로 연결되며, 상기 관통홀(1513)은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비될 수 있다.In addition, the
일 예로, 제1 유전층(152) 및 제2 유전층(153) 각각은 상기 상부홈(1511) 및 하부홈(1512) 각각의 내면에 면접하는 제1 요철부(1521, 1531); 상기 상부홈(1511) 및 하부홈(1512) 각각의 상단의 테두리를 덮도록 상기 베이스 기판(151)의 상면에 면접하는 테두리부(1522, 1532)를 포함하고, 제1 유전층(152) 및 제2 유전층(153) 중 어느 하나, 예를 들어, 제2 유전층(153)은 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부(1533); 및 상기 베이스 기판(151)의 측면을 덮고 상기 제1 연장부(1533) 및 상기 테두리부에 연결되는 제2 연장부(1534)를 포함할 수 있다.For example, each of the
또한, 제1 전극(154) 및 제2 전극(155) 각각은, 상기 제1 유전층(152) 및 제2 유전층(153) 각각의 제1 요철부(1521, 1531)의 내측으로 삽입되어 제1 요철부(1521, 1531) 내면에 면접하는 제2 요철부(1541, 1551); 및 상기 제1 유전층(152) 및 제2 유전층(153) 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부(1542, 1552)를 포함하고, 제1 전극(154) 및 제2 전극(155) 중 어느 하나, 예를 들어, 제2 전극(155)은 제1 연장부(1533)를 덮는 제2 노출부(1553); 및 상기 제2 연장부(1534)를 덮는 제3 노출부(1554)를 포함할 수 있다.In addition, each of the
이러한 본 발명의 제5 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계; 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계; 및 서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 포함하고, 상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하는 제조방법에 의해 제조될 수 있다.The capacitor according to the fifth embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other; Cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to prepare a single capacitor-sized base substrate having one upper groove and one lower groove; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film. And cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to produce a single capacitor, forming the first oxide film or forming the second oxide film. In the step, the through hole may also be oxidized to be manufactured by a manufacturing method in which the first oxide layer and the second oxide layer are connected to each other.
이러한 제조단계 중 상기 제1 산화막을 형성하는 단계 및 제2 산화막을 형성하는 단계 중 어느 하나의 단계, 예를 들어, 제2 산화막을 형성하는 단계에서 베이스 기판(151)의 측면부 및 상면 일부를 더 식각하여 상기 제1 연장부(1533) 및 제2 연장부(1534)가 형성되도록 할 수 있다.In any one of the steps of forming the first oxide film and the step of forming the second oxide film, for example, in the step of forming the second oxide film, a portion of the side surface and the upper surface of the
또한, 상기 각각의 제1 산화막 및 제2 산화막 상에 전극을 형성하는 단계에서 제1 산화막 및 제2 산화막 상에 형성되는 전극 중 어느 하나, 예를 들어, 제2 전극(155)이 상기 제2 노출부(1553) 및 제3 노출부(1554)가 형성되도록 할 수 있다.In addition, in the step of forming an electrode on each of the first oxide film and the second oxide film, any one of an electrode formed on the first oxide film and the second oxide film, for example, the
제6 실시예Embodiment 6
본 발명의 제6 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(1611) 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈(1611)과 대칭되게 배치되는 복수의 하부홈(1612)을 포함하는 베이스기판(161); 상기 각각의 상부홈(1611) 상에 막 형태로 구비되는 복수의 제1 유전층(162); 상기 각각의 하부홈(1612) 상에 막 형태로 구비되는 복수의 제2 유전층(163); 상기 각각의 제1 유전층(162) 상에 구비되는 복수의 제1 전극(164); 및 상기 각각의 제2 유전층(163) 상에 구비되는 복수의 제2 전극(165)을 포함한다.The capacitor according to the sixth embodiment of the present invention includes a plurality of
상기 각각의 제1 유전층(162) 및 각각의 제2 유전층(163)의 모습과 상기 각각의 제1 전극(164) 및 제2 전극(165)의 모습은 본 발명의 제1 실시예에 따른 커패시터의 제1 유전층(112) 및 제2 유전층(113)과 제1 전극(114) 및 제2 전극(115)의 모습과 동일하므로 구체적인 설명은 생략하기로 한다.Each of the first
이러한 본 발명의 제6 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하는 커패시터 제조방법에 의해 제조된다.The capacitor according to the sixth embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film.
제7 실시예Embodiment 7
본 발명의 제7 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(1711) 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈(1711)과 대칭되게 배치되는 복수의 하부홈(1712)을 포함하는 베이스기판(171); 상기 각각의 상부홈(1711) 상에 막 형태로 구비되는 복수의 제1 유전층(172); 상기 각각의 하부홈(1712) 상에 막 형태로 구비되는 복수의 제2 유전층(173); 상기 복수의 제1 유전층(172) 전체를 덮도록 상기 복수의 제1 유전층(172) 상에 구비되는 제1 전극(174); 및 상기 복수의 제2 유전층(173) 전체를 덮도록 상기 복수의 제2 유전층(173) 상에 구비되는 제2 전극(175)을 포함한다.The capacitor according to the seventh embodiment of the present invention includes a plurality of
이러한 본 발명의 제7 실시예에 따른 커패시터는 병렬연결의 커패시터 구조를 갖는다.The capacitor according to the seventh embodiment of the present invention has a capacitor structure of parallel connection.
한편, 이러한 본 발명의 제7 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하며, 상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서, 베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 하는 커패시터 제조방법에 의해 제조된다.Meanwhile, the capacitor according to the seventh embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film, wherein in the step of forming an electrode on each of the first oxide film and each of the second oxide film, it is formed on the upper surface of the base substrate. The electrodes are manufactured by a capacitor manufacturing method that covers the entire first oxide film adjacent to each other, and the electrode formed on the lower surface of the base substrate covers the entire second oxide film adjacent to each other.
제8 실시예Embodiment 8
본 발명의 제8 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(1811) 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈(1811)과 대칭되게 배치되는 복수의 하부홈(1812), 서로 대칭되게 배치되는 상부홈(1811) 및 하부홈(1812)의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈(1811) 및 하부홈(1812)에 소통되는 관통홀(1813)을 포함하는 베이스기판(181); 상기 각각의 상부홈(1811) 상에 막 형태로 구비되는 복수의 제1 유전층(182); 상기 각각의 하부홈(1812) 상에 막 형태로 구비되는 복수의 제2 유전층(183); 상기 각각의 제1 유전층(182) 상에 구비되는 복수의 제1 전극(184); 및 상기 각각의 제2 유전층(183) 상에 구비되는 복수의 제2 전극(185)을 포함하고, 서로 대칭되게 배치되는 유전층들은 상기 관통홀(1813)을 매개로 서로 연결된다. 여기서, 상기 관통홀(1813)은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비된다.The capacitor according to the eighth embodiment of the present invention includes a plurality of
이러한 본 발명의 제8 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하고, 상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하는 커패시터 제조방법에 의해 제조된다.The capacitor according to the eighth embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film, wherein in the step of forming the first oxide film or the step of forming the second oxide film, the through hole is also oxidized to form the first oxide film. It is manufactured by a capacitor manufacturing method in which the oxide layer and the second oxide layer are connected to each other.
제9 실시예Embodiment 9
본 발명의 제9 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(1911) 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈(1911)과 대칭되게 배치되는 복수의 하부홈(1912), 서로 대칭되게 배치되는 상부홈(1911) 및 하부홈(1912)의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈(1911) 및 하부홈(1912)에 소통되는 관통홀(1913)을 포함하는 베이스기판(191); 상기 각각의 상부홈 상에 막 형태로 구비되는 복수의 제1 유전층(192); 상기 각각의 하부홈(1912) 상에 막 형태로 구비되는 복수의 제2 유전층(193); 상기 복수의 제1 유전층(192) 전체를 덮도록 상기 복수의 제1 유전층(192) 상에 구비되는 제1 전극(194); 및 상기 복수의 제2 유전층(193) 전체를 덮도록 상기 복수의 제2 유전층(193) 상에 구비되는 제2 전극(195)을 포함하고, 서로 대칭되게 배치되는 유전층들은 상기 관통홀(1913)을 매개로 서로 연결된다.The capacitor according to the ninth embodiment of the present invention includes a plurality of
이러한 본 발명의 제9 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계; 각각의 상부홈 상에 제1 산화막을 형성하는 단계; 각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하고, 상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하며, 상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서, 베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 하는 커패시터 제조방법에 의해 제조된다.The capacitor according to the ninth embodiment of the present invention includes the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other; Forming a first oxide film on each upper groove; Forming a second oxide film on each of the lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film, wherein in the step of forming the first oxide film or the step of forming the second oxide film, the through hole is also oxidized to form the first oxide film. The oxide film and the second oxide film are connected to each other, and in the step of forming an electrode on each of the first oxide film and each of the second oxide film, the electrode formed on the upper surface of the base substrate covers the entire first oxide film adjacent to each other. The electrode formed on the lower surface of the base substrate is manufactured by a capacitor manufacturing method in which the entire second oxide film adjacent to each other is covered.
제10 실시예Embodiment 10
본 발명의 제10 실시예에 따른 커패시터는 도 12에 도시된 바와 같이 전도성 재료를 매개로 하여 다수로 적층한 것을 제외하고는 본 발명의 제6 실시예에 따른 커패시터 구조와 동일하므로 구체적인 설명은 생략하기로 한다.The capacitor according to the tenth embodiment of the present invention is the same as the capacitor structure according to the sixth embodiment of the present invention, except that a plurality of capacitors are stacked through a conductive material as shown in FIG. 12, so a detailed description thereof will be omitted. I will do it.
제11 실시예Embodiment 11
본 발명의 제11 실시예에 따른 커패시터는 도 13에 도시된 바와 같이 전도성 재료를 매개로 하여 다수로 적층한 것을 제외하고는 본 발명의 제7 실시예에 따른 커패시터 구조와 동일하므로 구체적인 설명은 생략하기로 한다.The capacitor according to the eleventh embodiment of the present invention is the same as the capacitor structure according to the seventh embodiment of the present invention, except that a plurality of capacitors are stacked through a conductive material as shown in FIG. 13, so a detailed description thereof will be omitted. I will do it.
제12 실시예Embodiment 12
본 발명의 제12 실시예에 따른 커패시터는 도 14에 도시된 바와 같이 전도성 재료를 매개로 하여 다수로 적층한 것을 제외하고는 본 발명의 제8 실시예에 따른 커패시터 구조와 동일하므로 구체적인 설명은 생략하기로 한다.The capacitor according to the twelfth embodiment of the present invention is the same as the capacitor structure according to the eighth embodiment of the present invention, except that a plurality of capacitors are stacked through a conductive material as shown in FIG. 14, so a detailed description is omitted. I will do it.
제13 실시예Embodiment 13
본 발명의 제13 실시예에 따른 커패시터는 도 15에 도시된 바와 같이 전도성 재료를 매개로 하여 다수로 적층한 것을 제외하고는 본 발명의 제9 실시예에 따른 커패시터 구조와 동일하므로 구체적인 설명은 생략하기로 한다.The capacitor according to the thirteenth embodiment of the present invention is the same as the capacitor structure according to the ninth embodiment of the present invention, except that a plurality of capacitors are stacked through a conductive material as shown in FIG. 15, so a detailed description is omitted. I will do it.
제14 실시예Embodiment 14
본 발명의 제14 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(2111)을 포함하는 베이스기판(211); 상기 복수의 상부홈(2111) 전체를 덮도록 상기 복수의 상부홈(2111) 및 복수의 상부홈(2111) 사이의 기판영역 상에 막 형태로 구비되는 제1 유전층(212); 상기 베이스기판(211)의 하면 상에 막 형태로 구비되는 제2 유전층(213); 상기 제1 유전층(212) 상에 구비되는 제1 전극(214); 및 상기 제2 유전층(213) 상에 구비되는 제2 전극(215)을 포함한다.The capacitor according to the fourteenth embodiment of the present invention includes a
이러한 본 발명의 제14 실시예에 따른 커패시터는 베이스 기판(211)에서 하부홈(2112)을 생략하고, 제1 유전층(212)이 복수의 상부홈(2111) 상에 연속 형성되고, 제2 유전층(213)이 베이스 기판(211)의 하면에 연속 형성되고, 제1 전극(214)이 제1 유전층(212) 전체를 덮고, 제2 전극(215)이 제2 유전층(213) 전체를 덮도록 구성한 것을 제외하고는 본 발명의 제6 실시예에 따른 커패시터와 유사하므로 구체적인 설명은 생략하기로 한다.In the capacitor according to the fourteenth embodiment of the present invention, the lower groove 2112 is omitted from the
한편, 이러한 본 발명의 제14 실시예에 따른 커패시터는 베이스기판의 상면을 에칭하여 상기 베이스기판의 상면에 서로 이웃하는 복수의 상부홈을 형성하는 단계; 서로 이웃하는 상부홈 및 서로 이웃하는 상부홈 사이의 기판영역 상에 제1 산화막을 형성하는 단계; 베이스기판의 하면에 제2 산화막을 형성하는 단계; 및 상기 제1 산화막 및 제2 산화막 상에 전극을 형성하는 단계를 포함하는 커패시터 제조방법에 의해 제조된다.Meanwhile, the capacitor according to the fourteenth embodiment of the present invention includes the steps of forming a plurality of upper grooves adjacent to each other on the upper surface of the base substrate by etching the upper surface of the base substrate; Forming a first oxide film on a substrate region between adjacent upper grooves and adjacent upper grooves; Forming a second oxide film on the lower surface of the base substrate; And forming an electrode on the first oxide film and the second oxide film.
제15 실시예Embodiment 15
본 발명의 제15 실시예에 따른 커패시터는 기판의 상면에서 서로 이웃하는 복수의 상부홈(2211) 및 기판의 하면에서 서로 이웃하고 상기 복수의 상부홈(2211)과 대칭되게 배치되는 복수의 하부홈(2212)을 포함하는 베이스기판(221); 상기 복수의 상부홈(2211) 전체를 덮도록 상기 복수의 상부홈(2211) 및 복수의 상부홈(2211) 사이의 기판영역 상에 막 형태로 구비되는 제1 유전층(222); 상기 복수의 하부홈(2212) 전체를 덮도록 상기 복수의 하부홈(2212) 및 복수의 하부홈(2212) 사이의 기판영역 상에 막 형태로 구비되는 제2 유전층(223); 상기 제1 유전층(222) 상에 구비되는 제1 전극(224); 및 상기 제2 유전층(223) 상에 구비되는 제2 전극(225)을 포함한다.The capacitor according to the fifteenth embodiment of the present invention includes a plurality of
이러한 본 발명의 제15 실시예에 따른 커패시터는 제1 유전층(222)이 복수의 상부홈(2211) 상에 연속 형성되고, 제2 유전층(223)이 복수의 하부홈(2212) 상에 연속 형성되고, 제1 전극(224)이 제1 유전층(222) 전체를 덮고, 제2 전극(225)이 제2 유전층(223) 전체를 덮도록 구성한 것을 제외하고는 본 발명의 제6 실시예에 따른 커패시터와 유사하므로 구체적인 설명은 생략하기로 한다.In the capacitor according to the fifteenth embodiment of the present invention, the
한편, 이러한 본 발명의 제15 실시예에 따른 커패시터는 베이스기판의 상면 및 하면을 에칭하여 상기 베이스기판의 상면 및 하면 각각에 서로 이웃하는 복수의 상부홈 및 복수의 하부홈을 형성하는 단계; 서로 이웃하는 상부홈 및 서로 이웃하는 상부홈 사이의 기판영역 상에 제1 산화막을 형성하는 단계; 서로 이웃하는 하부홈 및 서로 이웃하는 하부홈 사이의 기판영역 상에 제2 산화막을 형성하는 단계; 및 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하는 커패시터 제조방법에 의해 제조된다.On the other hand, the capacitor according to the fifteenth embodiment of the present invention comprises the steps of forming a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate by etching the upper and lower surfaces of the base substrate; Forming a first oxide film on a substrate region between adjacent upper grooves and adjacent upper grooves; Forming a second oxide film on a substrate region between adjacent lower grooves and adjacent lower grooves; And forming an electrode on each of the first oxide film and each of the second oxide film.
이상에서 설명한 바와 같이 본 발명의 커패시터 및 커패시터 제조방법은 상기다양한 실시예들과 같이 실리콘 웨이퍼의 표면을 에칭 및 산화시키고, 산화되어 막 형태로 구비되는 유전층 상에 전극을 형성하는 과정을 통해 소형의 커패시터의 제조가 가능해지며, 다양한 용량의 커패시터의 제조가 가능해지는 이점이 있다.As described above, the method of manufacturing a capacitor and a capacitor of the present invention has a small size by etching and oxidizing the surface of a silicon wafer and forming an electrode on a dielectric layer provided in the form of a film by etching and oxidizing the surface of the silicon wafer, as in the various embodiments. It is possible to manufacture a capacitor, and there is an advantage that it is possible to manufacture capacitors of various capacities.
Claims (28)
상기 상부홈 상에 막 형태로 구비되는 제1 유전층;
상기 하부홈 상에 막 형태로 구비되는 제2 유전층;
상기 제1 유전층 상에 구비되는 제1 전극; 및
상기 제2 유전층 상에 구비되는 제2 전극을 포함하고,
상기 베이스기판은 상기 상부홈 및 하부홈의 중심부에 관통되고 상기 상부홈 및 하부홈에 소통되는 적어도 하나의 관통홀을 더 포함하고,
상기 제1 유전층 및 제2 유전층은 상기 적어도 하나의 관통홀을 매개로 서로 연결되는 것을 특징으로 하는,
커패시터.A base substrate including upper and lower grooves formed to have a predetermined depth on the upper and lower surfaces of the substrate and disposed to be symmetrical to each other;
A first dielectric layer provided in the form of a film on the upper groove;
A second dielectric layer provided in the form of a film on the lower groove;
A first electrode provided on the first dielectric layer; And
Including a second electrode provided on the second dielectric layer,
The base substrate further includes at least one through hole penetrating through the center of the upper and lower grooves and communicating with the upper and lower grooves,
The first dielectric layer and the second dielectric layer are connected to each other through the at least one through hole,
Capacitor.
상기 제1 유전층 및 제2 유전층 각각은, 상기 상부홈 및 하부홈 각각의 내면에 면접하는 제1 요철부; 및 상기 상부홈 및 하부홈 각각의 상단의 테두리를 덮도록 상기 베이스기판의 상면에 면접하는 테두리부를 포함하고,
상기 제1 전극 및 제2 전극 각각은, 상기 제1 유전층 및 제2 유전층 각각의 제1 요철부의 내측으로 삽입되어 제1 요철부 내면에 면접하는 제2 요철부; 및 상기 제1 유전층 및 제2 유전층 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부를 포함하는 것을 특징으로 하는,
커패시터.The method of claim 1,
Each of the first dielectric layer and the second dielectric layer may include: a first uneven portion for an interview with an inner surface of each of the upper and lower grooves; And an edge portion for interviewing an upper surface of the base substrate so as to cover an edge of an upper end of each of the upper groove and the lower groove,
Each of the first electrode and the second electrode may include a second uneven portion inserted into the first uneven portion of each of the first dielectric layer and the second dielectric layer to interview the inner surface of the first uneven portion; And a first exposed portion covering an edge portion of each of the first dielectric layer and the second dielectric layer and exposed to the outside of the capacitor.
Capacitor.
상기 제1 유전층 및 제2 유전층 중 어느 하나는 나머지 하나가 위치한 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고,
상기 제1 전극 및 제2 전극 중 어느 하나는 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮고 상기 제1 노출부와 연결되는 제3 노출부를 더 포함하는 것을 특징으로 하는,
커패시터.The method of claim 2,
Any one of the first dielectric layer and the second dielectric layer may include a first extension portion adjacent to a plane in which the other one is located; And a second extension part covering a side surface of the base substrate and connected to the first extension part and the edge part,
Any one of the first electrode and the second electrode may include a second exposure portion covering the first extension portion; And a third exposed portion covering the second extended portion and connected to the first exposed portion,
Capacitor.
상기 제1 유전층 및 제2 유전층 각각은 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고,
상기 제1 전극 및 제2 전극 각각은 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮는 제3 노출부를 더 포함하는 것을 특징으로 하는,
커패시터.The method of claim 2,
Each of the first dielectric layer and the second dielectric layer includes: a first extension portion adjacent to a plane in which the other dielectric layer is located; And a second extension part covering a side surface of the base substrate and connected to the first extension part and the edge part,
Each of the first electrode and the second electrode includes a second exposure portion covering the first extension portion; And a third exposed portion covering the second extension portion,
Capacitor.
상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비되는 것을 특징으로 하는,
커패시터.The method of claim 1,
The through-hole is characterized in that provided to have a dense structure adjacent to each other at regular intervals,
Capacitor.
상기 제1 유전층 및 제2 유전층 각각은, 상기 상부홈 및 하부홈 각각의 내면에 면접하는 제1 요철부; 및 상기 상부홈 및 하부홈 각각의 상단의 테두리를 덮도록 상기 베이스기판의 상면에 면접하는 테두리부를 포함하고,
상기 제1 전극 및 제2 전극 각각은, 상기 제1 유전층 및 제2 유전층 각각의 제1 요철부의 내측으로 삽입되어 제1 요철부 내면에 면접하는 제2 요철부; 및 상기 제1 유전층 및 제2 유전층 각각의 테두리부를 덮고 커패시터 외부에 노출되는 제1 노출부를 포함하고,
상기 제1 유전층 및 제2 유전층 각각의 제1 요철부는 상기 적어도 하나의 관통홀을 통해 서로 연결되는 것을 특징으로 하는,
커패시터.The method of claim 1,
Each of the first dielectric layer and the second dielectric layer may include: a first uneven portion for an interview with an inner surface of each of the upper and lower grooves; And an edge portion for interviewing an upper surface of the base substrate so as to cover an edge of an upper end of each of the upper groove and the lower groove,
Each of the first electrode and the second electrode may include a second uneven portion inserted into the first uneven portion of each of the first dielectric layer and the second dielectric layer to interview the inner surface of the first uneven portion; And a first exposed portion covering an edge portion of each of the first dielectric layer and the second dielectric layer and exposed to the outside of the capacitor,
The first uneven portions of each of the first dielectric layer and the second dielectric layer are connected to each other through the at least one through hole,
Capacitor.
상기 제1 유전층 및 제2 유전층 중 적어도 하나는 다른 유전층이 위치하는 평면과 동일한 평면에서 이웃하는 제1 연장부; 및 상기 베이스기판의 측면을 덮고 상기 제1 연장부 및 상기 테두리부에 연결되는 제2 연장부를 더 포함하고,
상기 제1 전극 및 제2 전극 중 적어도 하나는 상기 제1 연장부를 덮는 제2 노출부; 및 상기 제2 연장부를 덮는 제3 노출부를 더 포함하는 것을 특징으로 하는,
커패시터.The method of claim 7,
At least one of the first dielectric layer and the second dielectric layer includes a first extension portion adjacent to a plane in which the other dielectric layer is located; And a second extension part covering a side surface of the base substrate and connected to the first extension part and the edge part,
A second exposure portion covering at least one of the first electrode and the second electrode to cover the first extension portion; And a third exposed portion covering the second extension portion,
Capacitor.
상기 각각의 상부홈 상에 막 형태로 구비되고, 서로 이격되게 배치된 복수의 제1 유전층;
상기 각각의 하부홈 상에 막 형태로 구비되고, 서로 이격되게 배치된 복수의 제2 유전층;
상기 각각의 제1 유전층 상에 서로 이격되게 구비되는 복수의 제1 전극; 및
상기 각각의 제2 유전층 상에 서로 이격되게 구비되는 복수의 제2 전극을 포함하고,
상기 베이스기판은 서로 대칭되게 배치되는 상부홈 및 하부홈의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈 및 하부홈에 소통되는 관통홀을 더 포함하고,
서로 대칭되게 배치되는 유전층들은 상기 관통홀을 매개로 서로 연결되는 것을 특징으로 하는,
커패시터.
A base substrate including a plurality of upper grooves adjacent to each other on an upper surface of the substrate and a plurality of lower grooves adjacent to each other on a lower surface of the substrate and disposed symmetrically with the plurality of upper grooves;
A plurality of first dielectric layers provided in the form of a film on each of the upper grooves and disposed to be spaced apart from each other;
A plurality of second dielectric layers provided in the form of a film on each of the lower grooves and disposed to be spaced apart from each other;
A plurality of first electrodes provided on each of the first dielectric layers to be spaced apart from each other; And
And a plurality of second electrodes provided to be spaced apart from each other on each of the second dielectric layers,
The base substrate further includes a through hole passing through the center of the upper and lower grooves disposed symmetrically to each other and communicating with the upper and lower grooves disposed symmetrically to each other,
The dielectric layers disposed symmetrically to each other are connected to each other through the through hole,
Capacitor.
상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비되는 것을 특징으로 하는,
커패시터.The method of claim 9,
The through-hole is characterized in that provided to have a dense structure adjacent to each other at regular intervals,
Capacitor.
상기 커패시터는 전도성 재료를 매개로 하여 다수로 적층되어 구성되는 것을 특징으로 하는,
커패시터.The method of claim 9,
The capacitor is characterized in that it is configured by stacking a plurality of layers through a conductive material,
Capacitor.
상기 각각의 상부홈 상에 막 형태로 구비되고, 서로 이격되게 배치된 복수의 제1 유전층;
상기 각각의 하부홈 상에 막 형태로 구비되고, 서로 이격되게 배치된 복수의 제2 유전층;
상기 복수의 제1 유전층 전체를 덮도록 상기 복수의 제1 유전층 상에 구비되는 제1 전극; 및
상기 복수의 제2 유전층 전체를 덮도록 상기 복수의 제2 유전층 상에 구비되는 제2 전극을 포함하고,
상기 베이스기판은 서로 대칭되게 배치되는 상부홈 및 하부홈의 중심부에 관통되고 서로 대칭되게 배치되는 상부홈 및 하부홈에 소통되는 관통홀을 더 포함하고,
서로 대칭되게 배치되는 유전층들은 상기 관통홀을 매개로 서로 연결되는 것을 특징으로 하는,
커패시터.
A base substrate including a plurality of upper grooves adjacent to each other on an upper surface of the substrate and a plurality of lower grooves adjacent to each other on a lower surface of the substrate and disposed symmetrically with the plurality of upper grooves;
A plurality of first dielectric layers provided in the form of a film on each of the upper grooves and disposed to be spaced apart from each other;
A plurality of second dielectric layers provided in the form of a film on each of the lower grooves and disposed to be spaced apart from each other;
A first electrode provided on the plurality of first dielectric layers to cover the entire plurality of first dielectric layers; And
And a second electrode provided on the plurality of second dielectric layers to cover the entire plurality of second dielectric layers,
The base substrate further includes a through hole passing through the center of the upper and lower grooves disposed symmetrically to each other and communicating with the upper and lower grooves disposed symmetrically to each other,
The dielectric layers disposed symmetrically to each other are connected to each other through the through hole,
Capacitor.
상기 관통홀은 다수가 서로 일정 간격으로 이웃하여 밀집된 구조를 갖도록 구비되는 것을 특징으로 하는,
커패시터.The method of claim 13,
The through-hole is characterized in that provided to have a dense structure adjacent to each other at regular intervals,
Capacitor.
상기 커패시터는 전도성 재료를 매개로 하여 다수로 적층되어 구성되는 것을 특징으로 하는,
커패시터.The method of claim 13,
The capacitor is characterized in that it is configured by stacking a plurality of layers through a conductive material,
Capacitor.
서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계;
각각의 상부홈 상에 제1 산화막을 형성하는 단계;
각각의 하부홈 상에 제2 산화막을 형성하는 단계; 및
각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는,
커패시터 제조방법.Etching the upper and lower surfaces of the base substrate to form a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate;
Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other;
Forming a first oxide film on each upper groove;
Forming a second oxide film on each of the lower grooves; And
It characterized in that it comprises the step of forming an electrode on each of the first oxide film and each of the second oxide film,
Capacitor manufacturing method.
상기 전극을 형성하는 단계 이후에,
서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 더 포함하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 19,
After the step of forming the electrode,
It characterized in that it further comprises the step of manufacturing a single capacitor by cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves,
Capacitor manufacturing method.
상기 복수의 상부홈 및 복수의 하부홈을 형성하는 단계 및 상기 제1 산화막을 형성하는 단계 사이에,
서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계를 더 포함하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 19,
Between forming the plurality of upper grooves and the plurality of lower grooves and forming the first oxide film,
The method further comprising: cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to prepare a single capacitor-sized base substrate having one upper groove and one lower groove. doing,
Capacitor manufacturing method.
상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서,
베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 19,
In the step of forming an electrode on each of the first oxide film and each of the second oxide film,
Electrodes formed on the upper surface of the base substrate cover the entire first oxide film adjacent to each other, and electrodes formed on the lower surface of the base substrate cover the entire second oxide film adjacent to each other,
Capacitor manufacturing method.
상기 제1 산화막을 형성하는 단계 또는 상기 제2 산화막을 형성하는 단계에서 상기 관통홀도 산화되어 상기 제1 산화막 및 제2 산화막이 서로 연결되도록 하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 19,
In the step of forming the first oxide film or the step of forming the second oxide film, the through hole is also oxidized so that the first oxide film and the second oxide film are connected to each other,
Capacitor manufacturing method.
서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 단일의 커패시터를 제작하는 단계를 더 포함하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 23,
It characterized in that it further comprises the step of manufacturing a single capacitor by cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves,
Capacitor manufacturing method.
상기 관통홀을 형성하는 단계 및 상기 제1 산화막을 형성하는 단계 사이에,
서로 이웃하는 복수의 상부홈 및 서로 이웃하는 복수의 하부홈 사이의 기판영역을 절단하여 하나의 상부홈 및 하나의 하부홈을 갖는 단일 커패시터 크기의 베이스 기판을 준비하는 단계를 더 포함하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 23,
Between the step of forming the through hole and the step of forming the first oxide film,
The method further comprising: cutting a substrate region between a plurality of adjacent upper grooves and a plurality of adjacent lower grooves to prepare a single capacitor-sized base substrate having one upper groove and one lower groove. doing,
Capacitor manufacturing method.
상기 각각의 제1 산화막 및 각각의 제2 산화막 상에 전극을 형성하는 단계에서,
베이스기판의 상면에서 형성하는 전극은 서로 이웃하는 제1 산화막 전체를 덮도록 하고, 베이스기판의 하면에서 형성하는 전극은 서로 이웃하는 제2 산화막 전체를 덮도록 하는 것을 특징으로 하는,
커패시터 제조방법.The method of claim 23,
In the step of forming an electrode on each of the first oxide film and each of the second oxide film,
Electrodes formed on the upper surface of the base substrate cover the entire first oxide film adjacent to each other, and electrodes formed on the lower surface of the base substrate cover the entire second oxide film adjacent to each other,
Capacitor manufacturing method.
서로 대칭되는 상부홈 및 하부홈의 중심부에 적어도 하나의 관통홀을 형성하는 단계;
상기 상부홈들 각각의 표면에 서로 이격된 복수의 제1 산화막을 형성하는 단계;
상기 하부홈들 각각의 표면에 서로 이격된 복수의 제2 산화막을 형성하는 단계;
상기 복수의 제1 산화막 상에 제1 전극을 형성하는 단계; 및
상기 복수의 제2 산화막 상에 제2 전극을 형성하는 단계를 포함하는, 커패시터 제조방법.
Etching the upper and lower surfaces of the base substrate to form a plurality of upper grooves and a plurality of lower grooves adjacent to each other on the upper and lower surfaces of the base substrate;
Forming at least one through hole in the centers of the upper and lower grooves that are symmetrical to each other;
Forming a plurality of first oxide films spaced apart from each other on the surfaces of each of the upper grooves;
Forming a plurality of second oxide films spaced apart from each other on the surfaces of each of the lower grooves;
Forming a first electrode on the plurality of first oxide films; And
Forming a second electrode on the plurality of second oxide films.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779263B1 (en) * | 2007-02-06 | 2007-11-27 | 오영주 | Metal electrolytic capacitor and method manufacturing thereof |
| WO2017145515A1 (en) * | 2016-02-22 | 2017-08-31 | 株式会社村田製作所 | Semiconductor capacitor and power supply module |
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Family Cites Families (1)
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779263B1 (en) * | 2007-02-06 | 2007-11-27 | 오영주 | Metal electrolytic capacitor and method manufacturing thereof |
| WO2017145515A1 (en) * | 2016-02-22 | 2017-08-31 | 株式会社村田製作所 | Semiconductor capacitor and power supply module |
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