KR102248144B1 - Non-volatile organic memory device using polymer electret and nano floating gate, and manufacturing method thereof - Google Patents
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Abstract
유기전계효과 트랜지스터 기반 비휘발성 메모리 장치에 있어서, 유기물 반도체층 및 게이트 절연층을 포함하며, 상기 유기물 반도체층 및 게이트 절연층 사이에는 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층을 더 포함하는 비휘발성 유기 메모리 장치 및 그 제조방법이 제공된다.
본 발명에 따르면, 신뢰성이 높고, 데이터 소거 및 저장 능력이 탁월하며, 고집적도의 비휘발성 메모리 소자를 제공할 수 있으며, 유연한 기판에 소자를 형성함으로써 경량화, 소형화 및 저비용화를 도모할 수 있다.An organic field effect transistor-based nonvolatile memory device, comprising: an organic semiconductor layer and a gate insulating layer, and further comprising a double layer of a polymer charge storage layer and a nanoparticle floating gate layer between the organic semiconductor layer and the gate insulating layer. A volatile organic memory device and a method of manufacturing the same are provided.
According to the present invention, it is possible to provide a nonvolatile memory device having high reliability, excellent data erasing and storage capability, and high integration, and by forming the device on a flexible substrate, it is possible to achieve weight reduction, miniaturization, and cost reduction.
Description
본 발명은 고분자 절연체와 나노 플로팅 게이트를 이용한 비휘발성 유기 메모리 장치 및 그 제조방법에 관한 것이다.
The present invention relates to a nonvolatile organic memory device using a polymer insulator and a nano floating gate, and a method of manufacturing the same.
최근, 전기적으로 데이터의 소거 및 저장이 가능하고 전원 공급 없이 데이터 유지가 가능한 플래쉬 메모리에 대한 수요가 증가함에 따라 그 응용 분야도 다양해지고 있다. In recent years, as the demand for a flash memory capable of electrically erasing and storing data and maintaining data without supplying power has increased, its application fields have also been diversified.
일반적으로, 비휘발성 메모리 장치 중 한 종류인 플래쉬 메모리는 플로팅 게이트(floating gate) 타입과 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 타입으로 구분할 수 있다.
In general, a flash memory, which is one type of nonvolatile memory device, can be classified into a floating gate type and a silicon-oxide-nitride-oxide-semiconductor (SONOS) type.
상기 SONOS 타입은 실리콘 기판에 형성되는 소스 전극 및 드레인 전극과 기판 상면에 적층되는 터널링 산화막과, 터널링 산화막 상면에 적층되는 나이트라이드막과, 나이트라이트막 상면에 형성되는 차단 산화막과, 차단 산화막 상면에 형성되는 게이트 전극을 포함하며, 상기 터널링 산화막, 나이트라이드막 및 차단 산화막이 일반적으로 ONO(Oxide/Nitride/Oxide) 구조를 가진다. 이러한, SONOS 타입의 플래쉬 메모리 장치는 터널링 산화막 상면에 형성되는 나이트라이트막 내부의 전하 결함에 전자가 포획되어 정보를 저장하는 메모리 장치 동작을 할 수 있으나, SONOS 타입의 플래쉬 메모리 장치에서는 전자를 포획하는 나이트라이드막 내부의 전자 결함의 개수를 조절/제어하기 어려운 단점이 있다.
The SONOS type includes a source electrode and a drain electrode formed on a silicon substrate, a tunneling oxide film stacked on the upper surface of the substrate, a nitride film stacked on the tunneling oxide film, a blocking oxide film formed on the upper surface of the nitrite film, and the blocking oxide film. It includes a gate electrode to be formed, and the tunneling oxide layer, the nitride layer, and the blocking oxide layer generally have an ONO (Oxide/Nitride/Oxide) structure. Such a SONOS type flash memory device can operate as a memory device for storing information by trapping electrons in a charge defect in a nitrite layer formed on the upper surface of the tunneling oxide layer, but the SONOS type flash memory device captures electrons. There is a disadvantage in that it is difficult to control/control the number of electronic defects in the nitride film.
한편, 플로팅 게이트 타입의 플래쉬 메모리 장치는 일반적으로 실리콘 기판 상에 플로팅 게이트를 구비하는 수직 적층형 다층 게이트 구조를 가지며, 다층 게이트 구조는 하나 이상의 터널링 산화막 또는 유전체막과, 터널링 산화막 상에 형성되는 플로팅 게이트 및 플로팅 게이트 상에 형성되는 컨트롤 게이트를 포함한다. Meanwhile, a floating gate type flash memory device generally has a vertically stacked multilayer gate structure including a floating gate on a silicon substrate, and the multilayer gate structure includes at least one tunneling oxide layer or dielectric layer, and a floating gate formed on the tunneling oxide layer. And a control gate formed on the floating gate.
이러한, 플로팅 게이트 타입의 플래쉬 메모리 장치는 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전하를 유입/유출시킴에 의해 데이터를 기록/소거시킬 수 있으며, 유전체막은 플로팅 게이트에 충전된 전하가 유지되도록 한다. In such a floating gate type flash memory device, data can be written/erased by applying an appropriate voltage to the control gate and the substrate to inflow/outflow charge to the floating gate, and the dielectric film retains the charge charged in the floating gate. Make it possible.
그런데, 상기 플로팅 게이트 아래에 형성되어 있는 터널링 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있다. 또한, 상기 적층형 게이트 구조의 플래시 메모리 셀에서는 전하들이 관통되는 터널링 산화막이 밴드 다이어그램에서 높은 에너지 장벽을 갖고 있다. 때문에, 상기 터널링 산화막의 두께가 감소되지 않으면 전하의 터널링 확률이 기하급수적으로 감소된다. 따라서, 상기 터널링 산화막을 매우 정확하고 얇은 두께로 형성하여야 한다. 그러나, 상기 터널링 산화막을 결함이 없이 매우 얇게 형성하는 것이 용이하지 않으므로, 터널링 산화막의 결함에 따른 전하 손실이 더욱 빈번하게 발생된다.
However, if a defect occurs in the tunneling oxide layer formed under the floating gate, all charges stored in the floating gate may be lost. In addition, in the flash memory cell of the stacked gate structure, a tunneling oxide layer through which charges are passed has a high energy barrier in a band diagram. Therefore, if the thickness of the tunneling oxide layer is not reduced, the probability of tunneling of electric charges is exponentially reduced. Therefore, the tunneling oxide film must be formed with a very accurate and thin thickness. However, since it is not easy to form the tunneling oxide layer very thin without defects, charge loss due to defects in the tunneling oxide layer occurs more frequently.
또한, 특허문헌 1에서와 같이 최근 전자 제품의 소형화, 경량화, 저비용화에 대한 요구를 만족시키면서도 휘어짐과 같은 외부 압력에 영향을 받지 않는 전자 소자로서 유기물 기반 비휘발성 메모리 소자가 제안되었으나, 유기물 기반 메모리 소자는 손쉬운 공정, 낮은 공정 단가 및 높은 유연성에도 불구하고 무기물 기반 메모리 소자에 비해 소비전력, 집적도 및 안정성 측면에서 성능이 미비하게 나타났다.
In addition, as in
이러한 문제점을 극복하여 고집적도의 축소된 메모리 셀을 구현할 필요가 있으며, 더구나 최근 전자 제품의 소형화, 경량화, 저비용화에 대한 요구 및 휘어짐과 같은 외부 압력에 영향을 받지 않고 신뢰성을 유지할 수 있는 전자 소자를 개발할 필요가 있다.
It is necessary to implement a reduced memory cell with high degree of integration by overcoming these problems, and in addition, electronic devices that can maintain reliability without being affected by external pressures such as bending and recent demands for miniaturization, weight reduction, and cost reduction of electronic products. Need to develop.
따라서, 본 발명의 일 측면은 고집적도의 축소된 메모리 셀을 구현할 수 있고, 낮은 공정 단가 및 유연성을 갖춘 신뢰성 높은 비휘발성 유기 메모리 장치 및 그 제조방법을 제시하고자 한다.
Accordingly, an aspect of the present invention is to provide a highly reliable nonvolatile organic memory device capable of implementing a reduced memory cell having a high degree of integration and having a low process cost and flexibility, and a method of manufacturing the same.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
However, the problem to be solved by the present invention is not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 측면은, 유기전계효과 트랜지스터 기반 비휘발성 메모리 장치에 있어서, 유기물 반도체층 및 게이트 절연층을 포함하며, 상기 유기물 반도체층 및 상기 게이트 절연층 사이에는 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층을 더 포함하며, 상기 유기물 반도체층은 소스(Source) 전극과 드레인(Drain) 전극을 포함하는 기판 위에 형성되며, 상기 유기물 반도체층 상에 상기 고분자 전하 저장층과 상기 나노 입자 플로팅 게이트층이 순차로 형성되고, 상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층은 1회 또는 복수회 반복되어 층을 이루도록 형성되며, 상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층 상에는 상기 게이트 절연층 및 게이트 전극이 순차적으로 형성되며, 상기 고분자 전하 저장층은 소수성, 스티렌 치환계 고분자를 포함하는 유기 절연 물질을 포함하는 적어도 어느 하나의 박막으로 형성되는 것인, 비휘발성 유기 메모리 장치를 제공한다.In order to achieve the above object, an aspect of the present invention is an organic field effect transistor-based nonvolatile memory device, comprising an organic semiconductor layer and a gate insulating layer, between the organic semiconductor layer and the gate insulating layer Further comprising a double layer of a polymer charge storage layer and a nanoparticle floating gate layer, the organic semiconductor layer is formed on a substrate including a source electrode and a drain electrode, the polymer charge on the organic semiconductor layer The storage layer and the nanoparticle floating gate layer are sequentially formed, the double layer of the polymer charge storage layer and the nanoparticle floating gate layer is formed to form a layer by repeating once or a plurality of times, and the polymer charge storage layer and the nanoparticle The gate insulating layer and the gate electrode are sequentially formed on the double layer of the floating gate layer, and the polymer charge storage layer is formed of at least one thin film including an organic insulating material including a hydrophobic, styrene-substituted polymer. , To provide a nonvolatile organic memory device.
본 발명의 다른 측면은, 기판 상에 이격하여 소스(Source) 전극과 드레인(Drain) 전극을 형성하는 단계; 상기 기판 및 상기 소스(Source) 전극과 드레인(Drain) 전극 상에 유기물 반도체층을 형성하는 단계; 상기 유기물 반도체층 상에 소수성, 스티렌 치환계 고분자를 포함하는 유기 절연 물질을 포함하는 적어도 하나의 고분자 전하 저장층을 형성하는 단계; 상기 고분자 전하 저장층 상부면에 다수의 금속 나노 입자, 단분자 나노입자, 금속-칼코게나이드 나노 입자 또는 그래핀 나노 입자로 이루어지는 적어도 하나의 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 게이트전극을 형성하는 단계;를 포함하는, 비휘발성 유기 메모리 장치의 제조방법을 제공한다.Another aspect of the present invention is the step of forming a source electrode and a drain electrode by being spaced apart on a substrate; Forming an organic semiconductor layer on the substrate and the source and drain electrodes; Forming at least one polymer charge storage layer including an organic insulating material including a hydrophobic, styrene-substituted polymer on the organic semiconductor layer; Forming at least one floating gate made of a plurality of metal nanoparticles, monomolecular nanoparticles, metal-chalcogenide nanoparticles, or graphene nanoparticles on an upper surface of the polymer charge storage layer; Forming a gate insulating layer over the floating gate; And forming a gate electrode on the gate insulating layer.
본 발명에 의하면, 신뢰성이 높고, 데이터 소거 및 저장 능력이 탁월하며, 고집적도의 비휘발성 유기 메모리 소자를 제공할 수 있으며, 유연한 기판에 소자를 형성함으로써 경량화, 소형화 및 저비용화를 도모할 수 있다.
According to the present invention, it is possible to provide a nonvolatile organic memory device with high reliability, excellent data erasing and storage capability, and high integration degree, and by forming the device on a flexible substrate, it is possible to achieve weight reduction, miniaturization, and cost reduction. .
도 1a은 본 발명의 일 실시예에 따른 비휘발성 유기 메모리 장치의 구성도이다.
도 1b은 본 발명의 일 비교예에 따른 고분자 유전체 메모리 소자의 구성도이다.
도 2는 절연체 구성을 달리하여 트랜지스터 제조시의 전하이동 특성을 비교한 그래프이다.
도 2a 내지 도 2c은 본 발명의 일 실시예와 비교예에 따른 비휘발성 메모리 장치의 메모리 특성 변화를 관찰한 그래프이다.
도 3a 내지 도 3b은 본 발명의 일 실시예와 비교예에 따른 비휘발성 메모리 장치의 구동의 안정성을 관찰한 그래프이다.
도 4는 본 발명의 고분자 전하 저장층의 물질을 달리하면서 Cu 나노입자를 함유하거나 함유하지 않은 다양한 플로팅 게이트의 AFM(Atomic Force Microscopy) 이미지 및 TEM 이미지이다.1A is a block diagram of a nonvolatile organic memory device according to an embodiment of the present invention.
1B is a block diagram of a polymer dielectric memory device according to a comparative example of the present invention.
2 is a graph comparing charge transfer characteristics during fabrication of a transistor with different insulator configurations.
2A to 2C are graphs illustrating changes in memory characteristics of a nonvolatile memory device according to an exemplary embodiment and a comparative example of the present invention.
3A to 3B are graphs observing stability of driving of a nonvolatile memory device according to an exemplary embodiment and a comparative exemplary embodiment of the present invention.
4 is an AFM (Atomic Force Microscopy) image and a TEM image of various floating gates containing or not containing Cu nanoparticles while varying the material of the polymer charge storage layer of the present invention.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 표기를 붙였다.Hereinafter, embodiments of the present application will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present application. However, the present application may be implemented in various different forms and is not limited to the embodiments described herein. In addition, in the drawings, parts irrelevant to the description are omitted in order to clearly describe the present application, and similar marks are attached to similar parts throughout the specification.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 또는 "상부에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when a member is positioned "on" or "above" another member, this includes not only a case where a member is in contact with another member, but also a case where another member exists between the two members. .
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.In the entire specification of the present application, when a certain part "includes" a certain component, it means that other components may be further included rather than excluding other components unless otherwise stated. The terms "about", "substantially", etc. to the extent used throughout the present specification are used at or close to the numerical value when manufacturing and material tolerances specific to the stated meaning are presented, and the understanding of the present application To assist, accurate or absolute numerical values are used to prevent unreasonable use of the stated disclosure by unscrupulous infringers. As used throughout the specification of the present application, the term "step to (to)" or "step of" does not mean "step for".
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.In the entire specification of the present application, the term "combination of these" included in the expression of the Makushi format refers to one or more mixtures or combinations selected from the group consisting of components described in the expression of the Makushi format, and the component It means to include one or more selected from the group consisting of.
본 명세서에서 "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
In the present specification, terms such as “consisting of” or “comprising” should not be construed as necessarily including all of the various elements or various steps described in the specification, and some of the elements or some steps are included. It should be interpreted that it may not be, or may further include additional components or steps.
또한, 본 명세서에서 사용되는 제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.
In addition, terms including ordinal numbers such as first and second used in the present specification may be used to describe various constituent elements, but the constituent elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element.
본 발명은 전하를 포획하여 저장할 수 있는 능력이 탁월한 고분자 절연체(polymer electret)와 전하 손실을 줄여서 안정적으로 데이터를 저장할 수 있는 나노 플로팅 게이트를 동시에 이용한 유기 전계효과 트랜지스터 기반 유기물 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다. 이를 통해 유기물 기반의 손쉬운 제조공정 및 유연성을 추구함과 동시에 전하 저장 용량을 향상시켜 저비용화, 소형화, 집적도 및 안정성 향상을 도모하고자 한다.
The present invention is an organic field effect transistor-based organic nonvolatile memory device and fabrication thereof using a polymer electret with excellent ability to capture and store electric charges and a nano floating gate capable of stably storing data by reducing charge loss. It's about the method. Through this, it is intended to reduce cost, miniaturization, increase integration, and stability by improving charge storage capacity while pursuing an easy manufacturing process and flexibility based on organic materials.
이를 위하여, 본 발명에서 제공되는 비휘발성 메모리 장치는 유기전계효과 트랜지스터 기반의 것으로서, 유기물 반도체층 및 게이트 절연층을 포함하며, 상기 유기물 반도체층 및 게이트 절연층 사이에는 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층을 더 포함하는 것으로 구성하였다.
To this end, the nonvolatile memory device provided in the present invention is based on an organic field effect transistor, and includes an organic semiconductor layer and a gate insulating layer, and a polymer charge storage layer and nanoparticles are floating between the organic semiconductor layer and the gate insulating layer. It was configured to further include a double layer of the gate layer.
상기 유기물 반도체층은 전하이동도가 높으면 유기전계효과 트랜지스터가 목표로 하는 이동도와 반응 속도를 향상시킬 수 있으며, 유연성이 무기물 반도체층에 비교하여 좋기 때문에 유연 소자에 유용하게 응용할 수 있다. 이러한 조건을 만족하는 물질로 상기 유기물 반도체층은, 펜타센(Pentacene) 계열, C8-BTBT(2,7-dioctyl[1]ben-zo-thieno[3,2-b][1] benzothiophene)를 포함한 벤조티오펜(Benzothiophene) 계열 및 diF-TESADT(2,8-difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene) 로부터 선택되는 단분자; 폴리페닐렌 비닐렌(polyphenylene vinylene), 티오펜 비닐렌(thiophene vinylene), P3HT(poly(3-hexylthiophene), PBTTT (poly(2,5-bis(3-alkylthiophen-2-yl) thieno-[3,2-b]thiophene), CPDT(cyclopentadithiophene), IDT(indacenodithiophene), BDT(benzodithiophene), BTT(benzotrithiophene), NDI(naphthalene diimide), 폴리티오펜(polythiophenes), 및 폴리플루오렌(polyfluorenes)으로부터 선택되는 고분자; 그래핀; 또는 탄소나노튜브를 포함할 수 있으나, 이에 제한되는 것은 아니다.
If the organic semiconductor layer has a high charge mobility, the mobility and reaction speed targeted by the organic field effect transistor can be improved, and the flexibility is better than that of the inorganic semiconductor layer, so that it can be usefully applied to a flexible device. As a material satisfying these conditions, the organic semiconductor layer contains pentacene-based, C8-BTBT (2,7-dioctyl[1]ben-zo-thieno[3,2-b][1] benzothiophene). A single molecule selected from the benzothiophene family and diF-TESADT (2,8-difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene) including; Polyphenylene vinylene, thiophene vinylene, P3HT (poly(3-hexylthiophene), PBTTT (poly(2,5-bis(3-alkylthiophen-2-yl) thieno-[3)) ,2-b]thiophene), cyclopentadithiophene (CPDT), indacenodithiophene (IDT), benzodithiophene (BDT), benzotrithiophene (BTT), naphthalene diimide (NDI), polythiophenes, and polyfluorenes. It may include a polymer; graphene; or carbon nanotubes, but is not limited thereto.
한편, 상기 유기물 반도체층을 구성하는 물질 중 p-형 유기물 반도체 물질로서, 단분자 물질인 상기 펜타센 이외에 테트라센(Tetracene), 안트라다이티오펜(Anthradithiophene)과 같은 퓨즈된 방향족 유도체, 알파섹시티오펜(α-sexithiophene), 디에틸섹시티오펜(Diethyl-sexithiophene)과 같은 올리고티오펜(Oligothiophene)과 그 유도체, 그 외 티오페닐렌 비닐렌(Thiophenylene Vinylene)과 그 유도체가 사용될 수 있으며, 폴리(3-헥실티오펜)(poly(3-hexylthiophene)을 포함하는 고분자 물질 이외에 폴리(3-헥실티오펜)과 같은 폴리티오펜(Polythiophene), 폴리싸이에닐렌비니렌(Polythienylenevinylene) 등이 사용될 수 있다.
On the other hand, as a p-type organic semiconductor material among the materials constituting the organic semiconductor layer, fused aromatic derivatives such as tetracene and anthradithiophene, in addition to the pentacene, which are monomolecular materials, and alphasecity Oligothiophene such as α-sexithiophene and diethyl-sexithiophene and derivatives thereof, and other thiophenylene vinylene and derivatives thereof may be used. In addition to a polymer material including 3-hexylthiophene), polythiophene such as poly(3-hexylthiophene), polythienylenevinylene, and the like may be used. .
또한, 상기 유기물 반도체를 구성하는 물질 중 n-형 유기물 반도체 물질로는 테트라카복실릭 언하이드라이드(Tetracarboxyllic Anhdride) 및 그 유도체, 불소 치환 화합물(Fluorinated Compounds), 키노디메탄(Quinodimethane) 화합물, 페탈로시아닌 (Phthalocyanine) 유도체 등이 사용될 수 있다.
In addition, among the materials constituting the organic semiconductor, the n-type organic semiconductor material includes Tetracarboxyllic Anhdride and its derivatives, fluorinated compounds, quinodimethane compounds, and petalo Cyanine (Phthalocyanine) derivatives and the like may be used.
또한, 상기 유기물 반도체층은 소스(Source) 전극과 드레인(Drain) 전극을 포함하는 기판 위에 형성될 수 있다. 즉, 소스(Source) 전극과 드레인(Drain) 전극이 상기 기판과 상기 유기물 반도체층 사이에 형성될 수 있으며, 기판 상의 소스 전극 및 드레인 전극 사이의 영역과, 소스 전극 및 드레인 전극의 측면 등에 채널 영역이 형성될 수 있다. 상기 유기물 반도체층은 상기 채널 영역 및 상기 소스(Source) 전극과 드레인(Drain) 전극의 상부면에 형성될 수 있다.
In addition, the organic semiconductor layer may be formed on a substrate including a source electrode and a drain electrode. That is, a source electrode and a drain electrode may be formed between the substrate and the organic semiconductor layer, and a channel region such as a region between the source electrode and the drain electrode on the substrate, and the side surfaces of the source electrode and the drain electrode, etc. Can be formed. The organic semiconductor layer may be formed on the channel region and upper surfaces of the source and drain electrodes.
한 쌍의 소스 전극 및 드레인 전극은, 기판 상에 이격되어 설치될 수 있다. 소스 전극 및 드레인 전극은, 각각 도전성 재료 및 합금 등의 단층 구조 또는 다층 구조, 예를 들면 알루미늄(Al), 몰리브덴(Mo), 구리(Cu), 몰리브덴텅스텐(MoW), 티탄(Ti), 니켈(Ni), 크롬(Cr), 골드(Au), 은(Ag), 또는 이들의 적층막에 의해 구성될 수 있다. 소스 전극 및 드레인 전극의 막두께는 15~50nm일 수 있으나, 이에 제한되는 것은 아니다.A pair of source electrode and drain electrode may be installed to be spaced apart on the substrate. The source electrode and the drain electrode each have a single-layer structure or a multi-layer structure such as a conductive material and an alloy, for example, aluminum (Al), molybdenum (Mo), copper (Cu), molybdenum tungsten (MoW), titanium (Ti), and nickel. It may be composed of (Ni), chromium (Cr), gold (Au), silver (Ag), or a laminated film thereof. The film thickness of the source electrode and the drain electrode may be 15 to 50 nm, but is not limited thereto.
상기 소스 전극 및 드레인 전극은, 각각 증착법, 전자선 증착법, 스퍼터링법 및 도금법 등에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
The source electrode and the drain electrode may be formed by a vapor deposition method, an electron beam deposition method, a sputtering method, a plating method, or the like, respectively, but are not limited thereto.
상기 기판은 유리, 석영(Quartz), Al2O3, SiO2, SiC, Si, GaAs, InP로부터 선택되는 무기물 기판; 혹은 켑톤 호일, 폴리이미드(Polyimide, PI), 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate, PC), 셀룰로오스 트리 아세테이트(cellulose triacetate, CTA), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP), 폴리우레탄(polyurethanes), 고무(rubber)로부터 선택되는 유기물 기판일 수 있으나, 이에 제한되는 것은 아니다.
The substrate is glass, quartz, Al 2 O 3 , SiO 2 , An inorganic substrate selected from SiC, Si, GaAs, and InP; Or Kepton foil, polyimide (PI), polyethersulfone (PES), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), Polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyarylate, polycarbonate (PC), cellulose triacetate (CTA), cellulose acetate propio It may be an organic substrate selected from cellulose acetate propionate (CAP), polyurethanes, and rubber, but is not limited thereto.
상기 플로팅 게이트는 다수의 금속 나노 입자, 단분자 나노 입자, 금속-칼코게나이드 나노 입자 또는 그래핀 나노 입자로 이루어지는 것일 수 있으나, 이에 제한되는 것은 아니다.The floating gate may be formed of a plurality of metal nanoparticles, single molecule nanoparticles, metal-chalcogenide nanoparticles, or graphene nanoparticles, but is not limited thereto.
통상 적층형 게이트 구조의 플래시 메모리 셀에서는 전하들이 관통되는 터널링 산화막이 밴드 다이어그램에서 높은 에너지 장벽을 갖고 있기 때문에, 터널링 산화막의 두께가 감소되지 않으면 전하의 터널링 확률이 기하급수적으로 감소하므로, 이러한 문제점을 극복하기 위해서는 나노 입자를 사용하는 것이 유효하다. 나노 입자로 전하 저장층을 형성하는 경우, 전하가 다수의 나노 입자에 걸쳐 분산되어 트랩핑되어 저장되어 있기 때문에, 몇몇 입자에 결함이 발생하더라도 전하들의 저장에 심각한 영향을 미치지 않는다. 또한, 나노 입자들이 서로 이격되어 있으므로 상기 나노 입자 사이에서는 전하의 이동이 제한된다. 따라서, 전하의 누설 전류가 감소되며, 이로 인해 데이터 유지(data retention) 특성을 충분히 확보할 수 있다. 상기 플로팅 게이트는 대략 1nm로 증착될 수 있다.
In general, in a flash memory cell with a stacked gate structure, since the tunneling oxide layer through which charges are penetrated has a high energy barrier in the band diagram, if the thickness of the tunneling oxide layer is not reduced, the tunneling probability of charges decreases exponentially, thereby overcoming this problem. In order to do so, it is effective to use nanoparticles. In the case of forming the charge storage layer with nanoparticles, since charges are dispersed and trapped across a plurality of nanoparticles and stored, even if a defect occurs in some particles, the storage of charges is not seriously affected. In addition, since the nanoparticles are spaced apart from each other, the transfer of charges between the nanoparticles is limited. Accordingly, the leakage current of electric charge is reduced, and thus, data retention characteristics can be sufficiently secured. The floating gate may be deposited to approximately 1 nm.
상기 금속 나노 입자는, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 카드뮴(Cd), 티타늄(Ti), 아연(Zn), 지르코늄(Zr), 마그네슘(Mg), 망간(Mn) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.The metal nanoparticles are cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), copper (Cu), aluminum (Al), platinum (Pt) , Tin (Sn), tungsten (W), ruthenium (Ru), cadmium (Cd), titanium (Ti), zinc (Zn), zirconium (Zr), magnesium (Mg), manganese (Mn) and combinations thereof It may include those selected from the group consisting of, but is not limited thereto.
상기 금속 나노 입자는 SONOS의 질화막내와 비교하여 분포도, 밀도 및 크기가 제어 가능하여 전하 저장을 미세하게 제어할 수 있는 특징을 가진다. 또한 나노 플로팅 게이트의 트랩된 전자나 정공은 높은 퍼텐션 우물로 인해 더 깊은 에너지 상태에 존재하고, 나노 결정이 서로 격리 되어 있으면 그들 사이에 전도성이 약해져서 누설 전류가 감소하므로 전하 저장에 기여할 수 있다.
The metal nanoparticles have a characteristic in that the distribution, density, and size are controllable compared to that in the nitride film of SONOS, and thus charge storage can be finely controlled. In addition, the trapped electrons or holes of the nano floating gate exist in a deeper energy state due to the high potential well, and when the nanocrystals are isolated from each other, the conductivity between them becomes weak and the leakage current decreases, thus contributing to charge storage.
상기 단분자 나노 입자는, [6,6]-phenyl-C61 (or C71)-butyric acid methyl ester (PC61BM 또는 PC71BM)과 같은 플러린 유도체, CuPc와 ZnPc와 같은 금속 프탈로시아닌 복합체(metal phthalocyanine(Pc) complexes) 계열, 및 perylene-3,4,9,10-bis-benzimidazole(PTCBI)로 이루어지는 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.The monomolecular nanoparticles include a fullerine derivative such as [6,6]-phenyl-C61 (or C71)-butyric acid methyl ester (PC61BM or PC71BM), and a metal phthalocyanine (Pc) such as CuPc and ZnPc. complexes) series, and perylene-3,4,9,10-bis-benzimidazole (PTCBI), but are not limited thereto.
상기 단분자 나노 입자는 금속 나노 입자와 비교하여 더욱 용이하게 초저가 용액 공정 가능하다는 장점이 있으면서도 메모리의 전하 저장 특성을 보인다. 또한 화학적 구조 변형이 용이하여 전자나 정공의 트랩을 유도할 수 있으며, 에너지 상태를 쉽게 제어할 수 있어 다양한 구조의 소자에 응용이 가능하다.
The monomolecular nanoparticles have the advantage of enabling an ultra-low-cost solution process more easily compared to the metal nanoparticles, while exhibiting the charge storage characteristics of the memory. In addition, since the chemical structure is easily modified, traps of electrons or holes can be induced, and the energy state can be easily controlled, so that it can be applied to devices of various structures.
상기 금속-칼코게나이드 나노 입자는, MaEb(여기서, M = Mo, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Tc, Rb, Rh, Pd, Ag, Sn, Sb, La, Hf, Tl, W, Re, Os, Ir, Pt, Ag, Hg, Pb, 또는 Po 이고, E = S, Se, 또는 Te이고, a 및 b는 각각 독립적으로 1 내지 3 의 정수임.)로 나타낼 수 있는 화합물의 나노 입자이다. 예를 들어, 상기 MaEb는 MoS2일 수 있다. The metal-chalcogenide nanoparticles are M a E b (where M = Mo, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Tc , Rb, Rh, Pd, Ag, Sn, Sb, La, Hf, Tl, W, Re, Os, Ir, Pt, Ag, Hg, Pb, or Po, E = S, Se, or Te, and a And b is each independently an integer of 1 to 3). It is a nanoparticle of a compound. For example, M a E b may be MoS 2.
상기 금속-칼코게나이드 나노 입자는 금속 나노 입자와 비교하여 저가 및 저온 용액 공정이 가능하다는 장점이 있으면서도 메모리의 전하 저장 특성을 보인다. 또한 광흡수성이 뛰어나 광센서와 결합하여 응용이 가능하다.
Compared to the metal nanoparticles, the metal-chalcogenide nanoparticles have an advantage in that a low-cost and low-temperature solution process is possible, but show the charge storage characteristics of a memory. In addition, it has excellent light absorption and can be applied in combination with an optical sensor.
상기 그래핀 나노 입자는 열과 수분 안정성이 뛰어나며, 환원된 그래핀 산화물(reduced graphene oxide)의 경우 초저가 용액 공정이 가능하다. 그래핀 산화물의 경우 작용기에 전하가 트랩되어 전하가 저장된다.
The graphene nanoparticles have excellent heat and moisture stability, and in the case of reduced graphene oxide, an ultra-low-cost solution process is possible. In the case of graphene oxide, charges are trapped in functional groups and charges are stored.
상기 나노 입자들의 전하 트랩 원리는 금속 나노 입자에서 설명한 바와 같다.
The principle of charge trapping of the nanoparticles is the same as described for metal nanoparticles.
나노 입자 형성에 대표적으로 이용되는 금속인 구리는 저속으로 열 증착(Thermal evaporation)을 통하여 손쉽게 나노 입자를 형성할 수 있다.
Copper, a metal typically used for nanoparticle formation, can easily form nanoparticles through thermal evaporation at a low speed.
상기 나노 입자는 1 내지 5 nm 사이의 크기를 가질 수 있으나, 이에 제한되는 것은 아니다.The nanoparticles may have a size of 1 to 5 nm, but are not limited thereto.
크기가 5nm를 초과하면 플로팅 게이트의 전하 저장 밀도가 증가할 수 있지만, 나노 입자 간격이 줄어 들어 저장된 전하의 누설이 증가할 수 있다.
If the size exceeds 5 nm, the charge storage density of the floating gate may increase, but the leakage of stored charges may increase due to a decrease in the nanoparticle spacing.
상기 고분자 전하 저장층은 절연체 성질을 띠면서도 전하를 저장할 수 있는 반영구적 분극을 가진 유전체(electret) 물질로서 소수성 또는 무극성의 고분자, 또는 외부 자기장에 의하여 영구 쌍극자들이 정렬되는 성질을 갖는 강유전성(Ferroelectric) 물질 등을 포함할 수 있다. 대표적으로 스티렌 치환계 고분자를 포함하는 유기 절연 물질을 포함하는 적어도 어느 하나의 박막으로 형성될 수 있다. The polymer charge storage layer is a dielectric material having semi-permanent polarization capable of storing charge while possessing an insulator property, and a hydrophobic or non-polar polymer, or a ferroelectric material having a property in which permanent dipoles are aligned by an external magnetic field. And the like. Typically, it may be formed of at least one thin film including an organic insulating material including a styrene-substituted polymer.
구체적으로, 고분자 전하 저장층으로 사용될 수 있는 스티렌 치환계 고분자로는 폴리스티렌(polystyrene, PS), 폴리(α-메틸스티렌)(poly(α-methyl styrene), PαMS), 폴리(4-메틸스티렌)(poly(4-methyl styrene, P4MS), 폴리(2-비닐나프탈렌)(poly(2-vinyl naphthalene), PVN), 폴리(4-비닐페놀)(poly(4-vinyl phenol, PVP), 폴리(2-비닐피리딘)(poly(2-vinyl pyridine, PVPyr), 폴리비닐알코올(Polyvinyl alcohol, PVA)을 들 수 있으나, 이에 제한되는 것은 아니다.Specifically, polystyrene (PS), poly(α-methyl styrene) (poly(α-methyl styrene), PαMS), poly(4-methyl styrene) (poly(4-methyl styrene, P4MS), poly(2-vinyl naphthalene) (poly(2-vinyl naphthalene), PVN), poly(4-vinyl phenol) (poly(4-vinyl phenol, PVP), poly( 2-vinylpyridine) (poly(2-vinyl pyridine, PVPyr), polyvinyl alcohol (PVA), but is not limited thereto.
그 외에도, 폴리프로필렌(Polypropylene), 폴리메틸메타크렐레이트((Poly(methylmethacrylate), PMMA), 폴리비닐아세테이트(Poly(vinylacetate), PVAc), 불소 수지(Fluoropolymer, Teflon), 파릴렌(Parylene), 폴리이미드(Polyimide), 폴리카보네이트(Polycarbonate), 폴리비닐페놀(Poly(vinylphenol), PVP), 폴리아세탈(Polyacetal), 폴리옥시메틸렌(Polyoxymethylene), 폴리아미드(Polyamide) 등과 같은 다양한 유기 절연물질들을 사용할 수 있다.
In addition, polypropylene, polymethylmethacrylate ((Poly(methylmethacrylate), PMMA), poly(vinylacetate), PVAc), fluoropolymer (Teflon), parylene, Various organic insulating materials such as polyimide, polycarbonate, poly(vinylphenol, PVP), polyacetal, polyoxymethylene, polyamide, etc. can be used. I can.
상기 고분자 전하 저장층에 전하가 저장되는 원리는 다음과 같이 추측해 볼 수 있다. 극성 물질에서의 영구적인 쌍극자의 편향, 구조적 결함과 이물질에 의한 전하 트랩핑, 결정립의 계면이나 비정질 결정과 같은 비균질한 부분에서의 전하 축적 등이 그것이다. The principle that charges are stored in the polymer charge storage layer can be estimated as follows. These include permanent dipole deflection in polar materials, charge trapping by structural defects and foreign materials, and charge accumulation in non-homogeneous areas such as crystal grain interfaces or amorphous crystals.
또한, 상기 고분자 전하 저장층의 동작 원리는 다음과 같이 예측해 볼 수 있다. 양의 값인 게이트 전압을 인가하면, 소스/드레인 전극으로부터 다량의 음전하가 유기물 반도체층에 유도되고, 터널링에 의해 전자가 상기 고분자 전하 저장층에 트랩되고 문턱전압은 양의 전압 쪽으로 이동하게 된다. 반대로, 음의 값인 게이트 전압을 인가하면 유기물 반도체층에 양전하가 유도되고 터널링되어 홀이 상기 고분자 전하 저장층에 있는 전자와 결합하여 상쇄되거나 전자가 상기 고분자 전하 저장층에서 밀려나와 채널 혹은 유기물 반도체층으로 돌아가게 된다. 이 때문에 문턱전압은 초기 상태로 돌아오거나 음의 전압 쪽으로 이동하게 된다.
In addition, the operating principle of the polymer charge storage layer can be predicted as follows. When a positive gate voltage is applied, a large amount of negative charges from the source/drain electrodes are induced to the organic semiconductor layer, electrons are trapped in the polymer charge storage layer by tunneling, and the threshold voltage moves toward the positive voltage. Conversely, when a negative gate voltage is applied, a positive charge is induced and tunneled in the organic semiconductor layer, so that the hole is combined with the electrons in the polymer charge storage layer and cancels it, or the electrons are pushed out of the polymer charge storage layer and the channel or the organic semiconductor layer. Will return to. For this reason, the threshold voltage returns to its initial state or moves toward a negative voltage.
상기 고분자 전하 저장층은 전하를 포획/저장하는 기능을 함과 동시에 상기 플로팅 게이트로 전하를 터널링하여 이동시키거나 보조하는 역할도 하며, 공정 진행 중에 금속 등의 입자가 하부로 확산되어 하부의 유기물 반도체층을 오염시키는 것을 방지하여 신뢰성을 높이는데 기여할 수도 있다.The polymeric charge storage layer serves to capture/storage charge and at the same time tunnel the charge to the floating gate to move or assist it, and during the process, particles such as metal diffuse to the bottom of the organic semiconductor. It can also contribute to increase reliability by preventing the layer from contaminating.
상기 고분자 전하 저장층과 상기 플로팅 게이트의 이중 전하 저장층으로 인하여 많은 전하들이 트랩핑될 수 있으므로, 프로그래밍되었을 때의 문턱 전압과 소거되었을 때의 문턱 전압의 차이를 증가시킬 수 있으며, 이로 인해 프로그래밍/소거 윈도우가 증가되어 셀 트랜지스터의 동작 불량을 감소시킬 수 있다.
Since many charges can be trapped due to the polymer charge storage layer and the double charge storage layer of the floating gate, the difference between the threshold voltage when programmed and the threshold voltage when erased can be increased. Since the erase window is increased, malfunctions of the cell transistor may be reduced.
상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층은 1회 또는 복수회 반복되어 층을 이루어 적층된 것일 수 있다. 상기 이중층이 1회 적층된 경우는 소자의 두께를 얇게 할 수 있다는 장점이 있으며, 상기 이중층을 복수회 반복하여 적층하면 소자의 두께가 더 두꺼워질 수 있으나, 전하의 저장능력이 더욱 향상되어 전자 또는 홀과 같은 전하들이 트랩되는 양이 증가하게 되는 결과, 메모리 특성이 향상될 것으로 기대된다. 상기 이중층의 적층 여부는 사용되는 고분자 전하 저장층의 물질 및 플로팅 게이트층을 이루는 물질에 따라 조절할 수 있다.
The double layer of the polymer charge storage layer and the nanoparticle floating gate layer may be repeated once or a plurality of times to form a layered layer. When the double layer is stacked once, there is an advantage that the thickness of the device can be made thin, and when the double layer is repeatedly stacked multiple times, the thickness of the device can be made thicker, but the storage capacity of electric charges is further improved and thus the electronic or As a result of an increase in the amount of charges trapped such as holes, memory characteristics are expected to improve. Whether or not the double layers are stacked may be controlled according to the material of the polymer charge storage layer used and the material constituting the floating gate layer.
상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층 상에는 게이트 절연층 및 게이트 전극이 순차적으로 형성될 수 있다.
A gate insulating layer and a gate electrode may be sequentially formed on the double layer of the polymer charge storage layer and the nanoparticle floating gate layer.
상기 게이트 절연층은 프로그래밍이나 소거 동작이 수행되지 않을 때에, 상기 고분자 전하 저장층과 나노 입자 플로팅 게이트의 이중층 내에 저장되어 있는 전하들이 상부에 형성된 게이트 전극으로 방출되거나 상기 게이트 전극으로부터 전하들이 상기 고분자 전하 저장층과 나노 입자 플로팅 게이트의 이중층으로 주입되는 것을 방지하는 역할을 한다. 또한, 상기 게이트 절연층은 프로그래밍이나 소거 동작시에 상기 게이트 전극으로부터 인가되는 전압의 대부분이 상기 고분자 전하 저장층에 가해지도록 하여야 한다. 이를 위해서, 상기 게이트 절연층은 고분자 전하 저장층에 비해 고유전율을 갖는 물질로 이루어지는 것이 더 바람직하다. 바람직하게는 유전상수 10 이상이고, Tg 값이 100도 이상이면서 완화형 강유전체(Relaxor ferroelectric) 특성을 보이는 고분자 절연체가 좋다. 여기서, 완화형 강유전체(Relaxor ferroelectric)란 강유전체보다 결정성이 낮지만 높은 유전율을 갖는 절연체를 말한다.
When programming or erasing is not performed in the gate insulating layer, charges stored in the double layer of the polymer charge storage layer and the nanoparticle floating gate are discharged to the gate electrode formed thereon, or charges are transferred from the gate electrode to the polymer charge. It serves to prevent injection into the double layer of the storage layer and the floating gate nanoparticles. In addition, the gate insulating layer should be such that most of the voltage applied from the gate electrode is applied to the polymer charge storage layer during a programming or erasing operation. To this end, the gate insulating layer is more preferably made of a material having a high dielectric constant compared to the polymer charge storage layer. Preferably, a polymer insulator having a dielectric constant of 10 or more, a Tg value of 100 degrees or more, and exhibiting relaxation-type ferroelectric properties is preferable. Here, the relaxation-type ferroelectric refers to an insulator having a lower crystallinity than a ferroelectric, but having a high dielectric constant.
이러한 게이트 절연층은 구체적으로, P(VDF-TrFE)(Poly(vinylidene fluoride-trifluoroethylene)를 포함한 비닐리덴플루오라이드(vinylidenefluoride) 고분자 계열, 플로린 계열 고분자(Fluoropolymer), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나 이상을 포함하는 단일층 또는 복수의 층일 수 있으나, 이에 제한되는 것은 아니다.
Specifically, the gate insulating layer is a vinylidene fluoride polymer series, a florin series polymer, including poly(vinylidene fluoride-trifluoroethylene) (P(VDF-TrFE)). Aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), zirconium silicon Oxide (ZrSi x O y ), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAlO), lanthanum hafnium oxide (LaHfO), hafnium aluminum A single layer or a plurality of layers including at least one of oxide (HfAlO) and praseodymium oxide (Pr 2 O 3 ), but is not limited thereto.
상기 게이트 절연층 상에 형성되는 게이트 전극은 소거 동작 시에 상기 게이트 전극으로부터 상기 이중층으로 전하들이 역터널링하는 문제가 발생하는 것을 방지하기 위하여 일함수가 약 4.5eV 이상의 금속을 사용하는 것이 바람직하다. 구체적으로, 상기 게이트 전극은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 하나 이상을 포함하는 단일층 또는 복합층일 수 있으나, 이에 제한되는 것은 아니다.The gate electrode formed on the gate insulating layer preferably uses a metal having a work function of about 4.5 eV or more in order to prevent a problem of reverse tunneling of charges from the gate electrode to the double layer during an erase operation. Specifically, the gate electrode is polysilicon, aluminum (Al), gold (Au), beryllium (Be), bismuth (Bi), cobalt (Co), hafnium (Hf), indium (In), manganese (Mn), Molybdenum (Mo), nickel (Ni), lead (Pb), palladium (Pd), platinum (Pt), rhodium (Rh), rhenium (Re), ruthenium (Ru), tantalum (Ta), tellium (Te), It may be a single layer or a composite layer including at least one of titanium (Ti), tungsten (W), zinc (Zn), zirconium (Zr), nitrides thereof, and silicides thereof, but is not limited thereto.
이를 통해 프로그래밍 및 소거 시의 동작 전압을 감소시키면서도 동작 속도를 향상시킬 수 있다.
Through this, it is possible to increase the operating speed while reducing the operating voltage during programming and erasing.
상술한 바와 같은 본 발명에 따른 비휘발성 유기 메모리 장치의 예시적인 구성은 도 1에 도시되어 있다.An exemplary configuration of a nonvolatile organic memory device according to the present invention as described above is shown in FIG. 1.
기판으로서 유리, 소스 전극과 드레인 전극으로서 각각 Au/Ni, 유기물 반도체층으로서 P3HT, 고분자 전하 저장층으로서 PVN, 그 위에 Cu 나노 입자로 구성된 플로팅 게이트, 게이트 절연층으로서 P(VDF-TrFE), 게이트 전극으로서 Al을 채용한 구성이다.
Glass as a substrate, Au/Ni as a source electrode and a drain electrode, respectively, P3HT as an organic semiconductor layer, PVN as a polymer charge storage layer, a floating gate composed of Cu nanoparticles thereon, P (VDF-TrFE) as a gate insulating layer, and a gate It is a configuration employing Al as an electrode.
이하, 본 발명에 따른 비휘발성 유기 메모리 장치의 제조방법을 소개하면 다음과 같다.
Hereinafter, a method of manufacturing a nonvolatile organic memory device according to the present invention will be introduced.
먼저, 기판 상에 이격하여 소스(Source) 전극과 드레인(Drain) 전극을 형성한다. 상기 소스(Source) 전극과 드레인(Drain) 전극은 열증착, 잉크젯 프린팅, 컨택 프린팅 중 선택된 하나의 방법으로 형성될 수 있으나, 이에 제한되지 않는다. 전극의 미세한 패턴을 형성하기 위해 그림자 마스크(shadow mask)를 이용할 수 있으며, 그 외는 공지의 방법에 따른다.
First, a source electrode and a drain electrode are formed by being spaced apart on the substrate. The source electrode and the drain electrode may be formed by one method selected from thermal evaporation, inkjet printing, and contact printing, but is not limited thereto. In order to form a fine pattern of the electrode, a shadow mask may be used, and the others follow a known method.
상기 기판 및 상기 소스(Source) 전극과 드레인(Drain) 전극 상에 유기물 반도체층을 형성한다.An organic semiconductor layer is formed on the substrate and the source and drain electrodes.
유기물 반도체층은 유기물 반도체 물질이 포함된 용액을 상기 기판 및 상기 소스(Source) 전극과 드레인(Drain) 전극 상에 용매 공정에 의한 코팅 공정, 예를 들어, 미세접촉인쇄법(micro contact printing), 스핀코팅(spin-coating), 롤코팅(roll coating), 스크린코팅(screen coating), 분무코팅(spray coating), 스핀캐스팅(spin casting), 흐름 코팅(flow coating), 스크린 인쇄(screen printing), 잉크젯(ink jet) 코팅, 또는 드롭캐스팅(drop casting) 방법으로 코팅함에 의해 균일하게 코팅하는 것도 가능하다.
The organic semiconductor layer is a coating process using a solvent process on the substrate and the source electrode and the drain electrode with a solution containing an organic semiconductor material, for example, micro contact printing, Spin-coating, roll coating, screen coating, spray coating, spin casting, flow coating, screen printing, It is also possible to coat evenly by coating by ink jet coating or drop casting.
이어서, 상기 유기물 반도체층 상에 고분자 전하 저장층을 형성한다.Subsequently, a polymer charge storage layer is formed on the organic semiconductor layer.
마찬가지로, 고분자 절연체(polymer electret)를 함유하는 용액을 상기 유기물 반도체층에서와 같은 용액 공정에 의해 코팅함에 의해 균일하게 코팅하는 것도 가능하다.
Likewise, it is also possible to uniformly coat a solution containing a polymer electret by coating by the same solution process as in the organic semiconductor layer.
그리고 나서, 상기 고분자 전하 저장층 상에 다수의 금속 나노 입자, 단분자, 금속-칼코게나이드 나노 입자 또는 그래핀 나노 입자로 이루어지는 플로팅 게이트를 형성한다.Then, a floating gate made of a plurality of metal nanoparticles, single molecules, metal-chalcogenide nanoparticles, or graphene nanoparticles is formed on the polymer charge storage layer.
상기 플로팅 게이트를 형성하는 단계는 용매 공정에 의한 코팅 공정, 예를 들어, 담금법(dipping), 미세접촉인쇄법(micro contact printing), 스핀코팅(spin-coating), 롤코팅(roll coating), 스크린코팅(screen coating), 분무코팅(spray coating), 스핀캐스팅(spin casting), 흐름 코팅(flow coating), 스크린 인쇄(screen printing), 잉크젯(ink jet) 코팅, 또는 드롭캐스팅(drop casting) 방법으로 코팅한 후 열처리하여 건조할 수 있다. 또는 증착법, 예를 들어, 열증착, 화학적 기상증착(CVD), 물리적 기상증착(PVD) 방법으로 진행할 수도 있다. 상기 화학기상증착(CVD)방법의 구체적 예로는 MOCVD, APCVD, LPCVD, PECVD, ALD 등이 있으나, 이에 제한되는 것은 아니다.The forming of the floating gate is a coating process by a solvent process, for example, dipping, micro contact printing, spin-coating, roll coating, and screen. By screen coating, spray coating, spin casting, flow coating, screen printing, ink jet coating, or drop casting. After coating, it can be dried by heat treatment. Alternatively, a vapor deposition method, for example, thermal vapor deposition, chemical vapor deposition (CVD), or physical vapor deposition (PVD) may be used. Specific examples of the chemical vapor deposition (CVD) method include, but are not limited to, MOCVD, APCVD, LPCVD, PECVD, and ALD.
상기 플로팅 게이트 상부에 게이트 절연층을 형성한다.A gate insulating layer is formed on the floating gate.
게이트 절연층도 상술한 바와 같은 용매 공정에 의한 코팅 공정 또는 증착법에 의하여 형성할 수 있다.
The gate insulating layer may also be formed by a coating process or a vapor deposition method using a solvent process as described above.
상기 게이트 절연층 상에 게이트전극을 형성한다.A gate electrode is formed on the gate insulating layer.
게이트 전극은 증착법에 의하여 형성할 수 있다. 상술한 전극 재료, 예를 들어 백금과 같은 금속을 DC 마그네트론 스퍼터링 방법으로 상온에서 증착한 후, 리프트-오프(lift-off) 공정을 이용하여 패턴 형성함에 의해 형성하는 것이 가능하다.
The gate electrode can be formed by a vapor deposition method. After depositing the above-described electrode material, for example, a metal such as platinum at room temperature by a DC magnetron sputtering method, it is possible to form a pattern by forming a pattern using a lift-off process.
이하, 실시예를 통해 본 발명을 상세히 설명한다. 다만, 하기 실시예는 본 발명을 보다 상세히 설명하기 위한 예일 뿐, 본 발명의 권리범위를 제한하지는 않는다.
Hereinafter, the present invention will be described in detail through examples. However, the following examples are only examples for explaining the present invention in more detail, and do not limit the scope of the present invention.
[실시예][Example]
비교예: 고분자 유전체 메모리 소자의 제조Comparative Example: Fabrication of a polymer dielectric memory device
유리 기판 또는 유연 기판 위에 형성된 소스 및 드레인 전극을 포토리소그래피 공정을 통하여 미세 패턴을 형성하였다. A fine pattern was formed on the source and drain electrodes formed on the glass substrate or the flexible substrate through a photolithography process.
탈이온수, 아세톤, 이소프로필알코올에 기판을 차례로 세척한 후, P3HT를 클로로벤젠에 용해시킨 용액을 스핀 코팅을 통하여 기판 위에 도포하고, 50nm~70nm 두께의 박막 형태의 유기 반도체층을 형성하였다. 150℃ 열처리로 유기 반도체층의 결정성을 증가시켰다. After washing the substrate sequentially in deionized water, acetone, and isopropyl alcohol, a solution in which P3HT was dissolved in chlorobenzene was applied on the substrate through spin coating, and an organic semiconductor layer in the form of a thin film having a thickness of 50 nm to 70 nm was formed. The crystallinity of the organic semiconductor layer was increased by heat treatment at 150°C.
그 다음에, PVN을 2-부탄온(2-butanone)에 용해시켜 용액으로 만들고, 이를 스핀 코팅 공정을 통하여 상기 유기 반도체층에 도포하여 40~70nm 두께의 PVN층을 형성하였다. 그리고 80℃에서 30분 동안 열처리를 하여 잔여 용매를 증발시켰다. Then, PVN was dissolved in 2-butanone to form a solution, and this was applied to the organic semiconductor layer through a spin coating process to form a PVN layer having a thickness of 40 to 70 nm. Then, heat treatment was performed at 80° C. for 30 minutes to evaporate the residual solvent.
그리고 나서, 아세토니트릴에 녹인 P(VDF-TrFE)을 스핀 코팅 공정을 통하여 상기 PVN층 위에 도포하여 210nm 두께의 P(VDF-TrFE)층을 형성하였으며, 열처리 공정은 생략하였다. Then, P (VDF-TrFE) dissolved in acetonitrile was applied on the PVN layer through a spin coating process to form a 210 nm-thick P (VDF-TrFE) layer, and the heat treatment process was omitted.
이어서 상기 P(VDF-TrFE)층 위에 알루미늄 게이트 전극을 약 45nm~50nm 두께로 열증착을 통하여 형성하였다. Subsequently, an aluminum gate electrode was formed on the P(VDF-TrFE) layer to a thickness of about 45 nm to 50 nm through thermal evaporation.
이와 같이 제조한 고분자 유전체 메모리 소자의 구성도는 도 1b에 나타내었으며, 도 2a 내지 도 3b에서는 "Electret"또는 "Electret memory"로 표기하였다.
The configuration diagram of the polymer dielectric memory device manufactured as described above is shown in FIG. 1B, and in FIGS. 2A to 3B, “Electret” or “Electret memory” is indicated.
발명예: 비휘발성 유기 메모리 소자의 제조Inventive Example: Fabrication of a nonvolatile organic memory device
유리 기판 또는 유연 기판 위에 형성된 소스 및 드레인 전극을 포토리소그래피 공정을 통하여 미세 패턴을 형성하였다. A fine pattern was formed on the source and drain electrodes formed on the glass substrate or the flexible substrate through a photolithography process.
탈이온수, 아세톤, 이소프로필알코올에 기판을 차례로 세척한 후, P3HT를 클로로벤젠에 용해시킨 용액을 스핀 코팅을 통하여 기판 위에 도포하고, 50nm~70nm 두께의 박막 형태의 유기 반도체층을 형성하였다. 150℃ 열처리로 유기 반도체층의 결정성을 증가시켰다. After washing the substrate sequentially in deionized water, acetone, and isopropyl alcohol, a solution in which P3HT was dissolved in chlorobenzene was applied on the substrate through spin coating, and an organic semiconductor layer in the form of a thin film having a thickness of 50 nm to 70 nm was formed. The crystallinity of the organic semiconductor layer was increased by heat treatment at 150°C.
그 다음에, PVN을 2-부탄온(2-butanone)에 용해시켜 용액으로 만들고, 이를 스핀 코팅 공정을 통하여 상기 유기 반도체층에 도포하여 40~70nm 두께의 PVN층을 형성하였다. 그리고 80℃에서 30분 동안 열처리를 하여 잔여 용매를 증발시켰다. Then, PVN was dissolved in 2-butanone to form a solution, and this was applied to the organic semiconductor layer through a spin coating process to form a PVN layer having a thickness of 40 to 70 nm. Then, heat treatment was performed at 80° C. for 30 minutes to evaporate the residual solvent.
PVN층 위에 구리 나노입자를 0.1Å/s의 저속으로 열증착하여 두께 1nm 정도의 플로팅 게이트 층을 형성하였다Copper nanoparticles were thermally deposited on the PVN layer at a low speed of 0.1 Å/s to form a floating gate layer with a thickness of about 1 nm.
그리고 나서, 아세토니트릴에 녹인 P(VDF-TrFE)을 스핀 코팅 공정을 통하여 상기 플로팅 게이트 층 위에 도포하여 210nm 두께의 P(VDF-TrFE)층을 형성하였으며, 열처리 공정은 생략하였다. Then, P(VDF-TrFE) dissolved in acetonitrile was applied on the floating gate layer through a spin coating process to form a 210 nm-thick P(VDF-TrFE) layer, and the heat treatment process was omitted.
이어서 상기 P(VDF-TrFE)층 위에 알루미늄 게이트 전극을 약 45nm~50nm 두께로 열증착을 통하여 형성하였다. Subsequently, an aluminum gate electrode was formed on the P(VDF-TrFE) layer to a thickness of about 45 nm to 50 nm through thermal evaporation.
이와 같이 제조한 비휘발성 유기 메모리 소자의 구성도는 도 1a에 나타내었으며, 도 2a 내지 도 3b에서는 "Synergistic" 또는 "Synergistic memory"로 표기하였다.
A configuration diagram of a nonvolatile organic memory device manufactured as described above is shown in FIG. 1A, and in FIGS. 2A to 3B, “Synergistic” or “Synergistic memory” is indicated.
분석예1: 비휘발성 메모리 소자 구성에 따른 메모리 특성 변화 분석Analysis Example 1: Analysis of changes in memory characteristics according to the configuration of nonvolatile memory devices
상기 비교예, 및 발명예에 의하여 제조한 유기전계효과 트랜지스터를 통해 메모리 특성을 관찰하였다.The memory characteristics were observed through the organic field effect transistors prepared according to the comparative examples and the invention examples.
PVN은 강한 Electret 특성을 가지며, 메모리에서 전하저장층으로 활용되었을 때, PVN이 큰 문턱전압이동과 긴 전하저장기간의 특성을 가지는 것으로 알려져 있다. 또한, 절연체 특성을 가지면서도 풍부한 공명구조로 인하여 HOMO와 LUMO 준위 사이의 밴드 갭이 작아 전하 주입 장벽(charge injection barrier)이 낮게 되므로 전하 트랩핑이 잘 된다. PVN has a strong electret property, and when used as a charge storage layer in a memory, it is known that PVN has a large threshold voltage shift and a long charge storage period. In addition, due to the insulator characteristic and rich resonance structure, the band gap between the HOMO and LUMO levels is small, so that the charge injection barrier is low, so charge trapping is good.
도 2a 내지 도 2b에 나타낸 바와 같이 발명예에 따라 고분자 전하 저장층과 나노 입자 플로팅 게이트의 이중층을 채용한 경우 메모리 윈도우의 증가를 보여주었고, 전하 저장 능력이 향상되고 전하 손실이 줄어듦을 확인할 수 있다. 또한, 도 2c에 나타낸 바와 같이 발명예에 따른 메모리 소자의 메모리 유지 시간이 월등히 우수함을 확인할 수 있다.As shown in FIGS. 2A to 2B, when the double layer of the polymer charge storage layer and the nanoparticle floating gate is employed according to the invention, it can be seen that the memory window is increased, and the charge storage capacity is improved and the charge loss is reduced. . In addition, as shown in FIG. 2C, it can be confirmed that the memory retention time of the memory device according to the present invention is remarkably excellent.
또한, 도 3a 내지 도 3b에 나타낸 바와 같이 본 발명예에 따른 메모리 소자가 비교예에 따른 메모리 소자에 비하여 안정적으로 구동되어 신뢰성이 우수함을 확인할 수 있다. 이는 고분자 전하 저장층 이외에도 본 발명에 따른 나노 입자 플로팅 게이트층이 전하 트랩핑 및 전하 저장에 크게 기여하기 때문인 것으로 사료된다.
In addition, as shown in FIGS. 3A to 3B, it can be confirmed that the memory device according to the present invention is stably driven compared to the memory device according to the comparative example and thus has excellent reliability. This is considered to be because the nanoparticle floating gate layer according to the present invention, in addition to the polymer charge storage layer, greatly contributes to charge trapping and charge storage.
분석예2: 플로팅 게이트의 구성에 따른 이미지 분석Analysis Example 2: Image analysis according to the configuration of a floating gate
도 4는 고분자 전하 저장층을 폴리(2-비닐나프탈렌)(PVN)으로 하면서 플로팅 게이트로서 Cu 나노 입자(Nano Particles, NP)를 증착하거나 하지 않은 경우에 대한 원자력현미경(Atomic force microscopy, AFM) 이미지 및 투과전자현미경(Transmission electron microscopy, TEM) 이미지를 나타내었다.FIG. 4 is an atomic force microscopy (AFM) image of a case where the polymer charge storage layer is made of poly(2-vinylnaphthalene) (PVN) and Cu nanoparticles (NP) are deposited as a floating gate or not. And transmission electron microscopy (TEM) images.
각각 PVN 단일층(a), PVN/Cu 이중층(b), 및 PVN/Cu/P(VDF-TrFE)(c)에 대한 AFM 이미지이며, 또한, PVN/Cu 이중층(d)에 대한 TEM 이미지이다.It is an AFM image for each PVN single layer (a), PVN/Cu bilayer (b), and PVN/Cu/P(VDF-TrFE) (c), and is also a TEM image for PVN/Cu bilayer (d). .
이를 통해 고분자 전하 저장층과 게이트 절연층이 고른 표면으로 박막이 형성되는 것을 알 수 있으며, PVN 박막 위에 구리 나노 입자가 증착되는 것을 확인할 수 있다.
Through this, it can be seen that a thin film is formed on the even surface of the polymer charge storage layer and the gate insulating layer, and it can be seen that copper nanoparticles are deposited on the PVN thin film.
Claims (14)
유기물 반도체층 및 게이트 절연층을 포함하며,
상기 유기물 반도체층 및 상기 게이트 절연층 사이에는 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층을 더 포함하며,
상기 유기물 반도체층은 소스(Source) 전극과 드레인(Drain) 전극을 포함하는 기판 위에 형성되며,
상기 유기물 반도체층 상에 상기 고분자 전하 저장층과 상기 나노 입자 플로팅 게이트층이 순차로 형성되고,
상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층은 1회 또는 복수회 반복되어 층을 이루도록 형성되며,
상기 고분자 전하 저장층과 나노 입자 플로팅 게이트층의 이중층 상에는 상기 게이트 절연층 및 게이트 전극이 순차적으로 형성되며,
상기 고분자 전하 저장층은 소수성, 스티렌 치환계 고분자를 포함하는 유기 절연 물질을 포함하는 적어도 어느 하나의 박막으로 형성되는 것인, 비휘발성 유기 메모리 장치.
In the organic field effect transistor-based nonvolatile memory device,
Including an organic semiconductor layer and a gate insulating layer,
A double layer of a polymer charge storage layer and a nanoparticle floating gate layer is further included between the organic semiconductor layer and the gate insulating layer,
The organic semiconductor layer is formed on a substrate including a source electrode and a drain electrode,
The polymer charge storage layer and the nanoparticle floating gate layer are sequentially formed on the organic semiconductor layer,
The double layer of the polymer charge storage layer and the nanoparticle floating gate layer is formed to form a layer by repeating once or a plurality of times,
The gate insulating layer and the gate electrode are sequentially formed on the double layer of the polymer charge storage layer and the nanoparticle floating gate layer,
The polymer charge storage layer is formed of at least one thin film including an organic insulating material including a hydrophobic, styrene-substituted polymer.
상기 나노 입자 플로팅 게이트층은 다수의 금속 나노 입자, 단분자 나노입자, 금속-칼코게나이드 나노입자, 또는 그래핀 나노 입자로 이루어지는 것인, 비휘발성 유기 메모리 장치.The method of claim 1,
The nanoparticle floating gate layer is formed of a plurality of metal nanoparticles, monomolecular nanoparticles, metal-chalcogenide nanoparticles, or graphene nanoparticles.
상기 기판은 유리, 석영(Quartz), Al2O3, SiC, Si, GaAs, InP로부터 선택되는 무기물 기판; 혹은 켑톤 호일, 폴리이미드(Polyimide, PI), 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리카보네이트(polycarbonate, PC), 셀룰로오스 트리 아세테이트(cellulose triacetate, CTA), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP), 폴리우레탄(polyurethanes), 고무(rubber)로부터 선택되는 유기물 기판인 것인, 비휘발성 유기 메모리 장치.
The method of claim 1,
The substrate is an inorganic substrate selected from glass, quartz, Al 2 O 3 , SiC, Si, GaAs, InP; Or Kepton foil, polyimide (PI), polyethersulfone (PES), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), Polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyarylate, polycarbonate (PC), cellulose triacetate (CTA), cellulose acetate propio Nate (cellulose acetate propionate, CAP), polyurethane (polyurethanes), which is an organic substrate selected from rubber (rubber), a non-volatile organic memory device.
상기 유기물 반도체층은 펜타센(Pentacene) 계열, C8-BTBT(2,7-dioctyl[1]ben-zo-thieno[3,2-b][1] benzothiophene)를 포함한 벤조티오펜(Benzothiophene) 계열 및 diF-TESADT(2,8-difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene) 로부터 선택되는 단분자; 폴리페닐렌 비닐렌(polyphenylene vinylene), 티오펜 비닐렌(thiophene vinylene), P3HT(poly(3-hexylthiophene), PBTTT (poly(2,5-bis(3-alkylthiophen-2-yl) thieno-[3,2-b]thiophene), CPDT(cyclopentadithiophene), IDT(indacenodithiophene), BDT(benzodithiophene), BTT(benzotrithiophene), NDI(naphthalene diimide), 폴리티오펜(polythiophenes), 및 폴리플루오렌(polyfluorenes)으로부터 선택되는 고분자; 그래핀; 또는 탄소나노튜브를 포함하는 것인, 비휘발성 유기 메모리 장치.The method of claim 1,
The organic semiconductor layer is a benzothiophene series including pentacene series, C8-BTBT (2,7-dioctyl[1]ben-zo-thieno[3,2-b][1] benzothiophene) And diF-TESADT(2,8-difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene); Polyphenylene vinylene, thiophene vinylene, P3HT (poly(3-hexylthiophene), PBTTT (poly(2,5-bis(3-alkylthiophen-2-yl) thieno-[3)) ,2-b]thiophene), cyclopentadithiophene (CPDT), indacenodithiophene (IDT), benzodithiophene (BDT), benzotrithiophene (BTT), naphthalene diimide (NDI), polythiophenes, and polyfluorenes. The nonvolatile organic memory device comprising a polymer; graphene; or carbon nanotubes.
상기 금속 나노 입자는, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 카드뮴(Cd), 티타늄(Ti), 아연(Zn), 지르코늄(Zr), 마그네슘(Mg), 망간(Mn) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것인, 비휘발성 유기 메모리 장치.The method of claim 4,
The metal nanoparticles are cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), copper (Cu), aluminum (Al), platinum (Pt) , Tin (Sn), tungsten (W), ruthenium (Ru), cadmium (Cd), titanium (Ti), zinc (Zn), zirconium (Zr), magnesium (Mg), manganese (Mn) and combinations thereof To a non-volatile organic memory device comprising a selected from the group consisting of.
상기 금속 나노 입자는 1 내지 5 nm 사이의 크기를 가지는 것인, 비휘발성 유기 메모리 장치.The method of claim 4,
The metal nanoparticles have a size of between 1 and 5 nm.
상기 게이트 절연층은, P(VDF-TrFE)(Poly(vinylidene fluoride-trifluoroethylene)를 포함한 비닐리덴플루오라이드(vinylidenefluoride) 고분자 계열, 플로린 계열 고분자(Fluoropolymer), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 란탄 하프늄 산화물(LaHfO), 하프늄 알루미늄 산화물(HfAlO), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나 이상을 포함하는 단일층 또는 복수의 층인 것인, 비휘발성 유기 메모리 장치.The method of claim 1,
The gate insulating layer is a vinylidene fluoride polymer series including poly(vinylidene fluoride-trifluoroethylene) (P(VDF-TrFE)), a florin series polymer, aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), zirconium silicon oxide (ZrSi x O y ), hafnium oxide ( HfO 2 ), hafnium silicon oxide (HfSi x O y ), lanthanum oxide (La 2 O 3 ), lanthanum aluminum oxide (LaAlO), lanthanum hafnium oxide (LaHfO), hafnium aluminum oxide (HfAlO), and praseodymium oxide (Pr 2 O 3 ) A single layer or a plurality of layers including any one or more of the nonvolatile organic memory device.
상기 게이트 전극은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 이들의 질화물, 및 이들의 실리사이드 중 하나 이상을 포함하는 단일층 또는 복합층인 것인, 비휘발성 유기 메모리 장치.The method of claim 1,
The gate electrode is polysilicon, aluminum (Al), gold (Au), beryllium (Be), bismuth (Bi), cobalt (Co), hafnium (Hf), indium (In), manganese (Mn), molybdenum (Mo). ), nickel (Ni), lead (Pb), palladium (Pd), platinum (Pt), rhodium (Rh), rhenium (Re), ruthenium (Ru), tantalum (Ta), tellium (Te), titanium (Ti ), tungsten (W), zinc (Zn), zirconium (Zr), nitrides thereof, and silicides thereof.
상기 기판 및 상기 소스(Source) 전극과 드레인(Drain) 전극 상에 유기물 반도체층을 형성하는 단계;
상기 유기물 반도체층 상에 소수성, 스티렌 치환계 고분자를 포함하는 유기 절연 물질을 포함하는 적어도 하나의 고분자 전하 저장층을 형성하는 단계;
상기 고분자 전하 저장층 상부면에 다수의 금속 나노 입자, 단분자 나노입자, 금속-칼코게나이드 나노 입자 또는 그래핀 나노 입자로 이루어지는 적어도 하나의 플로팅 게이트를 형성하는 단계;
상기 플로팅 게이트 상부에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 상에 게이트전극을 형성하는 단계를 포함하는, 비휘발성 유기 메모리 장치의 제조방법.Forming a source electrode and a drain electrode by being spaced apart on the substrate;
Forming an organic semiconductor layer on the substrate and the source and drain electrodes;
Forming at least one polymer charge storage layer including an organic insulating material including a hydrophobic, styrene-substituted polymer on the organic semiconductor layer;
Forming at least one floating gate made of a plurality of metal nanoparticles, monomolecular nanoparticles, metal-chalcogenide nanoparticles, or graphene nanoparticles on an upper surface of the polymer charge storage layer;
Forming a gate insulating layer over the floating gate; And
Forming a gate electrode on the gate insulating layer.
상기 플로팅 게이트를 형성하는 단계는 증착법, 또는 용매 공정에 의한 코팅 공정에 의하여 이루어지는 것인, 비휘발성 유기 메모리 장치의 제조방법.
The method of claim 13,
The forming of the floating gate is performed by a deposition method or a coating process using a solvent process.
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