KR102235639B1

KR102235639B1 - 데이터 송수신 장치

Info

Publication number: KR102235639B1
Application number: KR1020150034483A
Authority: KR
Inventors: 김판수; 오덕길; 자비어 질러드
Original assignee: 한국전자통신연구원
Priority date: 2015-03-12
Filing date: 2015-03-12
Publication date: 2021-04-05
Also published as: US20160269049A1; KR20160109659A; US10116331B2

Abstract

FTN 방식에 따라 전송되는 신호를 처리하는 데이터 송수신 장치가 제공된다. 데이터 송수신 장치는, 미리 설정된 기준에 의한 제1 차수를 갖는 제1 행렬과 싱글 대각행렬의 구조를 갖는 제2 행렬을 이용하여 전송 데이터를 LDPC 부호화하고, 정보 비트와 패리티 비트를 구분하여 각각 독립적으로 인터리빙 및 심볼 매핑을 수행하고, FTN 방식에 따른 전송 속도로 출력 신호를 가속하여 전송 데이터를 송신한다.

Description

데이터 송수신 장치{DATA TRANSMITTING AND RECEIVING APPARATUS}

데이터 송수신 장치에 연관되며, 보다 구체적으로는 LDPC 부호화/복호화 및 전송 속도를 개선하여 데이터를 송신 및 수신하는 장치에 연관된다.

샤넌(Shannon) 이론에 따르면, 디지털 전송 시스템은 일대일 통신 또는 일대다 통신을 하는 경우 전송 능력에 있어서 이론상의 한계점을 가진다. 데이터를 송수신할 때, 인접 심볼 간의 간섭이 발생하지 않도록 신호를 송수신하는 경우의 전송 속도를 나이키스트 속도(Nyquist rate)라고 하며, 나이키스트 속도보다 빠르게 데이터를 송수신하게 되면 인접 심볼 간에 간섭이 필연적으로 발생하게 된다.

한편, 최근 위성 방송 등과 같이 신규 UHDTV(Ultra High Definition Television) 서비스 및 고화질 영상과 같은 고용량 데이터 전송에 대한 수요가 급증하고 있어 기존의 전송 효율에 따라 데이터를 송수신하는 것보다 적은 시간 동안 적은 주파수 대역을 사용하면서 데이터를 송수신할 수 있는 수단이 필요한 실정이다.

한국공개특허공보 제10-2009-0066170호, 2009.06.23 공개.

일측에 따르면, 미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 전송 데이터를 LDPC(Low Density Parity Check) 부호화하는 LDPC 부호화부; 상기 전송 데이터의 정보 비트 및 패리티 비트에 대하여 서로 다른 인터리버를 이용하여 각각 인터리빙 과정을 수행하고, 상기 패리티 비트 중 코드워드에 대하여 차동 인코딩(differential encoding)을 적용한 후, 상기 정보 비트와 상기 패리티 비트에 대하여 각각 심볼 매핑을 독립적으로 수행하는 심볼 매핑부; FTN (Faster Than Nyquist) 방식에 따른 전송 속도에 의하여 출력 신호를 가속하는 가속부를 포함하는 데이터 송신 장치가 제공된다. 이때 상기 제1 차수는 1, 2 또는 3 중 어느 하나이고, 상기 제2 행렬의 차수는 1가 될 수 있다.

일실시예에 따른 상기 심볼 매핑부는 제1 인터리버를 통해 상기 정보 비트의 인터리빙 과정을 수행하고, 상기 제1 인터리버와 차수가 상이한 제2 인터리버를 통해 상기 패리티 비트의 인터리빙 과정을 수행하되, 상기 제1 인터리버는 상기 전송 데이터의 길이보다 작거나 같은 값으로 설정하고, 상기 제2 인터리버는 상기 전송 데이터의 길이와 상기 LDPC 부호화된 전송 데이터의 길이의 차이보다 크거나 같은 값으로 설정할 수 있다. 한편, 제2 인터리버를 이용하여 상기 코드워드에 차등 인코딩(differential encoding)을 적용할 수 있으며, 상기 제1 인터리버 및 상기 제2 인터리버는 각각 임의의 소수(prime number) 값으로 정의할 수 있다. 또한, 상기 심볼 매핑부는 상기 정보 비트에 대하여 제1 심볼 매핑 과정을 수행하고, 상기 제1 심볼 매핑 과정과 독립적으로 상기 패리티 비트에 대하여 실제(real) 축과 가상(imaginary) 축 데이터를 각각 반복하여 심볼 매핑을 수행하는 제2 심볼 매핑 과정을 수행할 수 있다.

다른 일측에 따르면, 미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 LDPC 부호화된 신호를 수신하여 반송파 동기화를 수행하는 동기화부; - 상기 신호는 서로 다른 두 개의 인터리버를 통해 정보 비트 및 패리티 비트가 인터리빙되고, 상기 패리티 비트의 코드워드에 대하여 차등 인코딩을 적용하여 생성됨 - 상기 정보 비트에 제1 BCJR 알고리즘을 적용하고, 상기 패리티 비트에 차등 디코딩(differential decoding) 과정이 포함된 제2 BCJR 알고리즘을 적용하여 원 신호를 검출하며, 상기 제1 및 제2 BCJR 알고리즘에 포함된 전방 순환기로부터 신호를 역추적하여 상기 원 신호의 위상오차를 보상하고, 상기 수신 신호에 적용된 FTN 방식에 상응하여 인접신호간섭(ISI)을 제거하는 검출부; 및 차수가 서로 다른 두 개의 디인터리버를 이용하여 상기 수신 신호에 적용된 LDPC 부호화에 상응하는 LDPC 복호화 과정을 수행하는 LDPC 복호화부를 포함하는 데이터 수신 장치가 제공된다.

도 1은 일실시예에 따른 데이터 송신 장치의 블록도이다.
도 2는 DVB-S2 표준에 적용된 일실시예에 따른 데이터 송신 장치의 블록도이다.
도 3은 DVB-S2 표준에 따른 eIRA 기반의 LDPC 부호기의 구조이다.
도 4는 일실시예에 따른 데이터 송신 장치의 LDPC 부호화 과정, 비트 인터리버 및 송신심볼의 매핑 과정을 나타낸 개념도이다.
도 5는 다른 일실시예에 따른 데이터 수신 장치의 블록도이다.
도 6은 DVB-S2 표준에 적용된 다른 일실시예에 따른 데이터 수신 장치의 블록도이다.
도 7은 도 6의 동기화부 구성에 대한 상세한 구조도이다.
도 8은 다른 일실시예에 따른 격자 검출부 과정에서 동기 검출을 위한 위상 동기 보상 과정을 나타낸 개념도이다.
도 9는 도 4에 의해 송신된 신호에 대한 LDPC 복호화 과정을 나타낸 개념도이다.
도 10은 FTN 시그널링 채널 환경을 위한 전송 정보(mutual information) 측정 구조도이다
도 11은 도 10 환경에서의 EXIT chart 성능 그래프이다.
도 12는 DVB-S2 표준의 전송 효율 그래프 예시이다.
도 13은 일실시예에 따른 전송 효율 그래프 예시이다.

이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 권리범위가 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적으로 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안되며, 실시예들을 설명하기 위한 예시적인 용어로 이해되어야 한다.

또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.

DVB(Digital Video Broadcasting)-S2(Satellite Second Generation) 표준에 따른 데이터 송신기는 입력 스트림 인터페이스(stream interface), Merger & Slice 구성부, BB(BaseBand) 헤더 삽입부, 스트림 적응부(Stream Adaptation), FEC(Forward Error Correction code), BCH, LDPC(Low Density Parity Check code) 부호화부, 변조부 및 PL(Physical Layer) 프레임 구성부, PL 헤더 삽입부, PL 스크램블링부, 기저대역 필터부, 직교 변조부로 구성된다. 표준으로 정의하고 있지 않지만, 전치왜곡기(Pre-Distotor)는 위성 중계기의 메모리 성분과 비선형 왜곡을 완화시킬 수 있는 기술로 DVB-S2에 따른 송신기에 더 포함될 수 있다. 이와 같은 송신기의 펄스 성형부(Pulse Shape)에서 제곱근 올림 코사인 필터(Square Root Raised Cosine Filter)를 사용하여 나이키스트 속도보다 빠르게 데이터를 전송하는 경우 대역폭당 전송효율(속도)을 증가시킬 수 있다. 즉, 인접 심볼 간의 간섭은 발생하나 대역폭당 전송할 수 있는 데이터의 양 측면에서 효과적이다.

수학식 1은 신호의 점유대역폭을 줄임에 따라 대역폭당 전송 효율을 개선할 수 있는 관계를 스펙트럼 효율

에 대한 수식으로 나타낸 것이다.

수학식 1에서, 상기 R_s는 심볼 속도, 상기 r은 채널부호의 부호화율, 상기 M은 변조차수(예를 들어, QPSK=4, 8PSK=8 등), 상기 B는 신호 점유 대역폭을 나타낸다. 신호의 점유 대역폭을 줄이는 방법으로 롤 오프(roll off)를 줄이는 방법을 사용할 수 있다. 심볼 속도를 '1+롤 오프'로 정의한 경우, 롤 오프 값이 줄어들수록 스펙트럼 효율이 증가하게 된다. 단일 반송파인 경우(단, 중계기 필터가 sharp하지 않는 경우) 롤 오프 값에 따라 자유롭게 점유 대역폭이 제어될 수 있지만, 인접 채널에 반송파가 있는 경우 인접채널과의 C/I(Carrier to Interference) 정도에 따라 대역폭을 최적화 할 수 있으므로 대역폭의 정의는 다소 복잡해질 수 있다.

심볼 속도를 증가시킴으로써, 즉 전송 속도를 나이키스트 속도보다 높게 설정함으로써 대역폭당 더 많은 양의 데이터를 전송할 수 있다. 다만, 필연적으로 발생하는 인접심볼 간의 간섭 때문에 1 심볼당 1 샘플링을 수행하는 정합 필터만으로는 신호 복원이 불가능하고, 간섭을 제거하기 위한 별도의 수단이 필요하다.

도 1은 일실시예에 따른 데이터 송신 장치(100)의 블록도로서, LDPC 부호화부(110), 심볼 매핑부(120), 및 가속부(130)를 포함한다. 데이터 송신 장치는 FTN 방식에 따라 신호를 전달할 수 있으며, 전송 속도는 수학식 1의 tau 값에 의해 가속부(130)에서 결정될 수 있다. 나이키스트 속도인 경우, tau 값이 1이다.

LDPC 부호화부(110)는 기존의 DVB-S2 LDPC 패리티 체크 행렬과 eIRA 구조를 변형한 형태의 LDPC 부호화를 수행한다. 구체적으로, PEG(Progressive Edge Growth) 알고리즘을 기반으로 같은 체크 노드에 연결된 LDPC 변수 노드가 채널 메모리 길이 안에 존재를 피하는 형태로 베이스 패리티 체크 행렬을 설계하고, edge swapping 알고리즘을 이용하여 베이스 행렬을 이동 (lift) 시켜 패리티 체크 행렬을 생성한다. 이러한 과정으로 도3 에서 H₁ 이 생성된다. DVB-S2와 같은 eIRA 기반의 LDPC 부호기는 도 3에서와 같이 정보비트 u에 대하여 LDPC 부호화 과정을 거쳐 패리티 비트 p를 생성한다. 일 실시예에서는, 심볼 매핑부(120)에 의해 H₁ ^T 이후 존재하는 차동 인코딩(accumulator) 과정을 제2 인터리버 과정 이후에 수행하고 uH₁ ^T과정으로 패리티 비트를 생성한다. 이렇게 생성되는 과정은 차수가 1인 싱글 대각 행렬(single diagonal matrix)를 이용하여 부호화를 수행하는 것에 해당하며, eIR(extented Irregular Repeat) 과정으로 표현할 수도 있다.

심볼 매핑부(120)는 부호화부(110)에 의해 부호화된 입력 신호에 대하여 상호 독립적인 두 개의 인터리버를 이용하여 심볼 매핑을 수행한다. 구체적으로 전송 데이터의 정보 비트 및 패리티 비트에 대하여 서로 다른 인터리버를 이용하여 각각 인터리빙 과정을 수행하는데, 예를 들어, 제1 인터리버 및 제1 인터리버와 차수가 상이한 제2 인터리버를 이용할 수 있다. 그리고 패리티 비트 중 코드워드에 대하여 차동 인코딩(differential encoding)을 적용한 후, 정보 비트와 패리티 비트에 대하여 각각 심볼 매핑을 독립적으로 수행한다.

제1 인터리버 및 제2 인터리버는 입력 신호의 길이에 연관되어 결정될 수 있다. 일예로서, 제1 인터리버는 입력 신호의 길이보다 작거나 같은 값으로 설정될 수 있다. 제2 인터리버는 입력 신호의 길이와 부호화된 입력 신호의 길이의 차이 값에 따라 차이 값보다 크거나 같은 값으로 설정될 수 있다. 따라서 제1 인터리버와 제1 인터리버는 차수가 상이하게 되고, 서로 독립적으로 동작한다.

한편, 제2 인터리버를 이용하여 코드워드에 차동 인코딩을 적용할 수 있다. 그리고 두 개의 인터리버들은 각각 임의의 소수(prime number) 값으로 정의될 수 있다.

독립적으로 심볼 매핑을 수행하는 과정을 보다 상세히 설명하면, 정보 비트에 대하여 제1 심볼 매핑 과정을 수행하며, 제1 심볼 매핑은 일반적인 심볼 매핑 과정을 적용할 수 있다. 반면 제1 심볼 매핑과 독립적으로 패리티 비트에 대하여는 실제(real) 축과 가상(imaginary) 축 데이터를 각각 반복하여 심볼 매핑을 수행하는 제2 심볼 매핑 과정을 적용할 수 있다. 이는 제2 인터리버를 거친 후 차동 인코딩이 적용된 것에 상응하여 수신 장치에서 차동 디코딩을 용이하게 하기 위함이다.

가속부(130)는 FTN (Faster Than Nyquist) 방식에 따른 전송 속도에 의하여 출력 신호를 가속할 수 있다. FTN 방식은, 나이키스트 속도보다 빠르게 심볼 속도를 설정하여 데이터를 전송하는 것을 말한다. 전송 속도에 비례하여 인접 심볼 간의 간섭이 더 많이 발생하게 된다. 따라서 출력 신호는 결정된 전송 속도에 상응한 간섭을 포함한다.

도 1의 일실시예는 모든 디지털 통신 장비에 적용할 수 있다. 구체적인 실시예로서 DVB-S2 표준에 따르는 일실시예의 데이터 송신기를 도 2에 개시하였다. 도 2 및 도 1을 함께 참조하여 일실시예를 보다 상세히 설명하고자 한다.

도 2는 DVB-S2 표준에 적용된 일실시예에 따른 데이터 송신 장치의 블록도로서, 데이터 송신 장치는 LDPC 부호화부(110)를 구체화한 LDPC 인코더(210), 심볼 매핑부(120)를 구체화한 Symbol Mapping(220), PL 스크램블링(230), PL 프레임(240), Accelerator & Pulse Shape Filter(250)을 포함한다. 도 2의 자세한 설명은 이를 구체화한 아래 도 3에서 함께 기술한다.

도 3은 DVB-S2 표준에 따른 eIRA(extended Irregular Repeat Accumulator) 기반의 LDPC 부호기의 구조이다. 도 2에서 LDPC 인코더(210)는 DVB-S2 규격에 따라 도면 3에 개시된 LDPC 부호기를 사용할 수 있다. 도 3에서 u는 정보 데이터를 나타내며 1 x k(k는 정보비트의 길이)의 벡터로 표현한다. 전체 LDPC 부호화 과정을 거친 코드워드(codeword) 비트 벡터는 1 x n(n는 codeword 비트의 길이)라고 할 수 있다.

(n - k)x n 형태의 행렬 H는 패리티 체크 행렬(parity check matrix)를 나타내며 H=[A B]로 구성할 수 있다. 이때 A는 (n - k)x k 형태의 불규칙적으로 반복(Irregular repeat)되는 형태의 구조를 가진다. 그리고 B는 (n - k) x (n - k) 형태의 누산기(accumulator) 형태의 구조를 가진다. 도 3에서 A는 H₁ ^T 블록이고, 누산기 구조의 B-^T가 1/1+D 블록에 해당한다고 볼 수 있다. 이때 ^T는 행렬 전치(matrix transpose) 연산이고, ^-T는 역행렬 전치(matrix inverse transpose) 연산을 나타낸다. A는 DVB-S2 규격에 Annex B와 Annex C에 나와있는 주소에 엘리먼트 1을 가지는 희소 행렬(sparse matrix)가 H₁에 해당하고, B는 계단형태의 엘리먼트를 가지는 차수 2(dual)의 대각선 행렬(diagonal matrix) 구조를 가진다.

반면에 도 2의 LDPC 인코더(210)에서는 패리티 체크 행렬을 H=[G I]로 구성할 수 있다. 이때 G는 (n - k) x k 로 A와 같지만, B는 차수가 1인 싱글 대각선 행렬(single diaonal matrix)을 나타낸다. 이를 보다 자세히 나타낸 것이 도 4이다. A는 DVB-S2 규격형태의 Quasi Cyclic 형태의 LDPC 부호 성격을 가지며 행렬 생성은 통상적인 Progressive Edge Growth 알고리즘과 Edge Swapping 알고리즘 등을 사용하여 생성된다. 아래의 표 1은 A 행렬의 변수 노드(variable node)의 차수 분포를 나타낸 것으로, 차수(D)(i.e.의 1의 개수) 가 2인 경우 정보비트가 많이 포함되어 있다. 이는 DVB-S2 표준기반의 LDPC 부호화와 다르며, 상술하였듯이 같은 체크 노드(check node)에 연결된 LDPC 변수 노드가 채널 메모리 길이 안에 존재를 피하는 형태로 설계되는 것을 의미한다. 표 1에서 단위는 % (percentage) 이다.

LDPC rate	D=2	D=3	그 외 D
3/5	88.9	0.9	10.1 (D=15)
2/3	91.7	0	8.3 (D=14)
3/4	83.7	8.9	7.4 (D=19)

다시 말해, LDPC 부호화부(110)에서는 미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 전송 데이터를 LDPC 부호화 할 수 있는데, 미리 설정된 기준은 표 1과 같이 정의될 수 있는 것이고 이때 제1 차수는 1, 2 또는 3 값이 될 수 있다. 제1 차수가 1이 되는 것이 가장 바람직한 실시예가 될 수 있다. 따라서, H 행렬을 구성하는 G, I 에 대하여 제1 차수를 갖는 제1 행렬은 G 로, 제2 행렬은 I 로 각각 대응되어 설명할 수 있다.

나아가 제1 차수는 표 1에서와 같이 2, 3이 될 확률이 최소 90% 이상이 되는 수준을 유지하도록 정의될 수 있다. 제1 차수가 3보다 큰 값이 될 수 있으나, 이는 극히 일부에 해당해야 할 것이다.

도 4는 도 4는 일실시예에 따른 데이터 송신 장치의 LDPC 부호화 과정, 비트 인터리버 및 송신심볼의 매핑 과정을 나타낸 개념도로서, QPSK인 경우 LDPC 부호화 과정 및 심볼 맵핑 과정을 나타낸다. k는 정보 비트를 나타내고, n은 전송 비트 데이터를 나타낸다. n은 LDPC 부호화 과정을 거친 코드워드 비트라 볼 수 있고, 패리티 체크 행렬로 유도될 수 있는 행렬 G에 의해 인코딩된다. 길이 L₁의 제1 인터리버와 길이 L₂의 제2 인터리버는 각각 독립적으로 동작한다. L₁의 길이는 k보다 작거나 같은 길이가 될 수 있다. L₂의 길이는 (n-k=m) 보다 크거나 같게 결정될 수 있다. 따라서 L₂는 패리티 비트 파트(B)와 정보 비트파트(A)의 일부를 포함하는데, B의 차수는 1이 되고, A의 차수는 1이 이상적이나 이보다 크더라도 1에 근접하게 낮아야 한다(예를 들어, 2 또는 3 등으로). 길이 L₁과 L₂에 사용되는 제1 인터리버와 제2 인터리버는 가변할 수 있고, 인터리버 기법은 임의성(randomness)가 보장되는 다양한 기법을 적용하여 값을 부여할 수 있다.

일예로서, L₁과 L₂가 소수(prime number) 값을 가지는 랜덤 인터리버들을 사용할 수 있다. 인터리버 메모리의 주소를 변경하는 관계식은 하기의 수학식 2와 같다.

인터리빙 과정(L₂) 이후에 Accumulator(250)에 따라 1/1+D 연산을 수행할 수 있다.

다음으로, 심볼 맵핑의 경우 L₁ 파트는 기존의 QPSK, 8PSK와 같은 M-ary PSK 신호 또는 16APSK, 32APSK 와 같이 DVB-S2 규격에서 사용되는 기법이 적용 가능하다. 그러나 일실시예에서, L2 파트의 심볼 매핑은 실제(real) 파트와 가상(imaginary) 파트의 심볼 매핑이 차동 디코딩 및 검출을 용이하게 하기 위해 QPSK 의 경우 실제 축 2회 반복, 가상 축 2회 반복 형태로 매핑된다. PL 스크램블링과 PLframe (Physical Layer frame) 구성 등은 알려진 DVB-S2 와 동일하다.

도 2를 참조하여 accelerator(250)는 기존 나이키스트 속도보다 빠르게 출력 신호를 가속하여 전송하게 되므로 펄스 성형 필터, 즉 pulse shape filter(250)에서 인접심볼 간의 간섭이 포함된다.

펄스 성형 필터(250)에서 가속 요인(acceleration factor)

를 이용하여 출력 신호의 전송 속도를 결정한다.

값은 0<

<1의 범위를 가지며, 1인 경우 나이키스트 속도와 동일하다.

값이 줄어들수록 나이키스트 속도보다 빠르게 전송되고 간섭이 증가하게 된다.

도 5는 다른 일실시예에 따른 데이터 수신 장치(500)의 블록도로서, 앞서 설명한 일실시예의 데이터 송신 장치(100)가 FTN (Faster Than Nyquist) 방식에 따라 전송한 신호를 수신하여 데이터를 처리할 수 있다.

데이터 수신 장치(500)는 동기화부(510), 검출부(520) 및 LDPC 복호화부(530)를 포함하여 구성될 수 있다. 이하에서는, 각 구성요소를 순서대로 상세히 설명한다.

동기화부(510)는 미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 LDPC 부호화된 신호를 수신하여 반송파 동기화를 수행한다. 구체적으로 프레임 동기화 및 신호레벨 제어 등을 수행할 수 있다. 수신하는 신호는 서로 다른 두 개의 인터리버를 통해 정보 비트 및 패리티 비트가 인터리빙되고, 패리티 비트 중 코드워드에 대하여 차등 인코딩을 적용하여 생성된 것이다. 수신된 신호에 대하여 기저 대역 신호만을 제한하기 위해 정합 필터를 수행한 후, 당해 구성 동기화부(510)에서 프레임 동기화 과정을 통해 위상 오차 등을 제거하고 신호레벨을 제어할 수 있다.

구체적으로, 동기화부(510)는 프레임 동기화부, 반송파 동기화부 및 신호레벨 제어부를 포함할 수 있다. 프레임 동기화부에서는 트위스터 상관기(twister correlator) 기반의 주파수 오차와 프레임 시작점을 동시에 검출하는 방법을 이용한다. 시간 영역으로부터 상관 최대 (correlation peak) 지점을 찾고, 주파수 영역으로부터 상관 최대 지점을 기반으로 고속 푸리에 변환(Fasterr Fourier Transform; FFT) 연산을 적용하여 주파수 오차를 추정하고, 최대 우도 추정(approximated Maximum Likelihood) 기법에 따라 타이밍 에러를 검출하여 미세 타이밍 동기화 (Fine Timing Synchronization)를 수행할 수 있다. 이때 신호레벨 제어부는 파일럿 심볼을 기반으로 타이밍 에러 검출(TED) 및 타이밍 에러 제어(TEC)가 정상 상태 (steady state) 일 경우, 신호레벨을 제어할 수 있다. 신호레벨은 로버스트(robust) SNR 추정기를 이용하여 제어 할 수 있다.

한편, 검출부(520)는 인접심볼간 간섭 환경에서 최적의 신호 검출을 위해 LDPC 부호화 과정에서 정보 파트에 해당하는 영역에 대하여 기존의 BCJR 검출 알고리즘(이하, '제1 BCJR 검출 알고리즘'이라 함)을 사용하고, 패리티 파트에 해당하는 영역은 차동 디코딩 과정이 포함된 BCJR 검출 알고리즘(이하, '제2 BCJR 검출 알고리즘'이라 함)을 사용한다. 제2 BCJR 검출 알고리즘의 사후 최대 심볼 확률을 계산하는 과정에서 브랜치 메트릭(branch metric) 연산을 위해 전방 순환기, 후방 순환기를 포함할 수 있다. 전방 순환기의 브랜치 메트릭 연산을 수행하는 과정에서 순시적으로 수신신호가 가장 송신신호와 확률적으로 유사하다고 판단되는 경로(path)를 임시 선택 및 데이터 결정하여(traceback), 선택된 신호를 기초로 계산하여 얻어진 위상잡음을 보정함으로써 동기 검출을 수행할 수 있다. 즉, 수신 신호의 정보 비트에 제1 BCJR 알고리즘을 적용하고, 패리티 비트에 제2 BCJR 알고리즘을 적용하여 원 신호를 검출하고, 전방 순환기로부터 신호를 역추적하여 원 신호의 위상 오차를 보상할 수 있다.

그 다음, 검출부(520)는 수신 신호에 적용된 FTN 방식에 상응하여 인접신호간섭(ISI)을 제거할 수 있다. 구체적으로 ISI에 대하여 시퀀스 기반의 BCJR 검출 방법을 적용할 수 있다. 검출부(520)는 동기 검출과 관련되어 격자 검출부(trellis detection)과 ISI를 제거하는 FTN 검출부로 세분화될 수도 있다.

LDPC 복호화부(540)는 차수가 서로 다른 두 개의 디인터리버(deinterleaver)를 이용하여 수신 신호에 적용된 LDPC 부호화에 상응하는 LDPC 복호화 과정을 수행할 수 있다. 서로 다른 두 개의 인터리버를 제1 디인터리버, 제2 디인터리버라 할 때 제1 디인터리버는 수신한 신호에 적용된 LDPC 부호화 과정에서 사용된 제1 인터리버에 상응하여 결정될 수 있다. 그리고 제2 디인터리버도 역시 수신한 신호에 적용된 LDPC 부호화 과정에서 사용된 제2 인터리버에 상응하여 결정될 수 있다. 즉, 송신기에서 적용된 LDPC 부호화에 상응하여 수신기에서 LDPC 복호화가 수행되는 것이고, 일실시예에서는 두 개의 상호 독립적인 인터리버를 부호화에 사용하고, 이에 각각 상응하는 두 개의 서로 상호 독립적인 디인터리버를 복호화에 사용하는 것을 의미한다.

다른 일실시예에 따른 데이터 수신 장치 역시, 데이터를 송수신하는 모든 디지털 통신 장비에 적용할 수 있으나, 구체적인 실시예로서 DVB-S2 표준 수신 모뎀에 적용한 도 6을 참조하여, 도 5의 구성을 보다 상세히 설명하고자 한다.

도 6은 DVB-S2 표준에 적용된 다른 일실시예에 따른 데이터 수신 장치(600)의 블록도로서, FTN 방식에 따라 전송된 신호를 수신하여 원 신호를 복원할 수 있다.

데이터 수신 장치(600)는 정합 필터(610), 도 5의 동기화부(510)을 구체화한 동기화부(620), 도 5의 검출부(520)을 구체화한 격자 검출부(630) 및 FTN 검출부(640)와 PL 디스크램블링(641), 도 5의 LDPC 복호화부(540)을 구체화한 LDPC 디코더(642), Extrinsic 우도비(Log Likelihood Ratio; LLR)의 PL 스크램블링(643) 및 Extrinsic 우도비의 PL 프레임(644)를 포함할 수 있다.

정합 필터(610)의 경우 인접 심볼 간섭이 존재하지만, 기저 대역에서 대역 제한을 위해 사용한다. 인접 심볼 간섭 때문에 정합 필터를 거친다고 해서 원 신호를 곧바로 복원할 수는 없지만 대역을 제한하여 미리 설정된 대역 폭만을 사용할 수 있다.

도 7은 도 6의 동기화부 구성에 대한 상세한 구조도로서, 도 6의 동기화부(620)는 도 7과 같은 구조로 구체화하여 표현할 수 있다. 도 7은 ADC(Analog to Digital Convertor)(701), 프레임 동기화부(Frame Synchro)(702), 레벨 제어부(Level control)(703), 정합 필터(Matched Filter; MF)(704), 심볼 동기 리샘플러(Interpolator)(705), 타이밍 오차 제어부(TEC)(706), 타이밍 에러 검출부(TED)(707), 파일롯 제거부(Pilot Processor)(708)를 포함하고, 동기화부(620)와 연결된 두 개의 검출부(630, 640)를 구체화한 검출 초기화부(Detector init)(709), 및 격자검출부, FTN 검출부, LDPC 복호화부(Combined detection and decoding)(710)을 포함할 수 있다.

먼저, ADC(701)는 수신 신호인 아날로그 신호를 디지털 신호로 변환한다. FTN 방식으로 신호를 전송하였기 때문에 1심볼당 1샘플링보다 많은 수로 샘플링을 수행해야 한다. 예시적으로 ADC(701)는 1 심볼당 2 오버샘플링(2 oversample per symbol)을 수행할 수 있다. 다음으로 가장 먼저, 샘플링된 신호를 곧바로 전달받아 프레임 동기화 과정(702)이 수행된다(신호레벨 제어나 보간 과정을 거치지 않는다). 프레임 동기화 과정(702)에서는 PL 헤더 정보를 이용하여 대략적인 타이밍 복원(Coarse timing recovery)을 수행한다. Coarse timing recovery는 프레임 동기 과정으로 다양한 기법이 많이 존재하며, 다른 일실시예에서는 트위스터 상관기(twister correlator) 기법을 적용하여, 주파수 오차와 프레임 시작점을 동시에 검출할 수 있다. 구체적으로 시간 영역 상에서는 상관 최대 (correlation peak) 지점을 찾고, 주파수 영역 상에서는 FFT(Faster Fourier Transform) 연산 등을 통해서 얻어진 상관 최대 지점을 기반으로 주파수 오차를 추정한 후, 보정하는 과정을 포함한다.

주파수 오차가 줄어든 환경에서 미세 타이밍 동기화(fine timing synchronization) 과정이 수행되고, 최대 우도 추정(approximated Maximum Likelihood) 기법에 따라 신호를 프레임을 검출할 수 있다. 이는 DVB-S2 수신기에서 사용되는 가드너 (Gardner) 기법과 상이하며, 파일럿 심볼 기반으로 동작하며 TED(Timing Error Detector)와 TEC(Timing Error Controller) 과정을 거쳐서 보간 과정(Interpolator)을 적용할 수 있다. 이때 신호레벨 제어부는 이러한 과정이 정상 상태(steady state)에서 동작하는 경우 Frame syncho(702)에서 미세 주파수 동기 과정을 수행한다. 미세 주파수 동기 기법은 다양한 방법이 소개되어 있으며, 각 방법을 다른 일실시예에 적용하여 구현할 수 있다.

이와 같은 과정이 끝나면, 도 7의 신호레벨 제어부(703)이 SNR 추정기법을 기반으로 신호 레벨을 제어한다. 여기서 SNR 추정기법은 기존의 ISI 프리 채널 환경과 달리, 인접심볼의 데이터를 고려한 로버스트(robust)한 SNR 추정기를 이용하여 신호레벨을 제어할 수 있다.

한편, SNR 추정기법은 파이럿 심볼 및 PL 헤더와 같이 알려진 데이터를 이용하여 수행하게 된다. 신호 레벨 제어가 끝나면, 두 종류의 검출 과정을 수행하기 위해 검출 설정부(709)로 신호가 전달된다. 격자 검출부 및 FTN 검출부(710)는 인접 심볼 간섭이 있는 환경에서의 BCJR(.Bahl, J.Cocke, F.Jelinek, and J.Raviv) 검출과정 및 LDPC 복호 과정을 통해 위상동기를 수행한다.

도 8은 다른 일실시예에 따른 위상 동기 검출 과정을 나타낸 개념도이다. 위상 동기 및 위상잡음 완화 과정은 복잡도가 완화된 검출 기법을 기반으로 수행될 수 있다. 격자 검출부(630)는 BCJR 검출 알고리즘을 기반으로 동작할 수 있다. 구체적으로 전방 순환기(802)와 후방 순환기(803)을 포함한다. 전방 순환 과정에서 일정한 간격을 가진 격자 섹션 구간 동안 얻어진 대략적인(tentative) 데이터 시퀀스를 기반으로 위상 오차 값을 계산할 수 있다. 다음으로 위상고정루프(phase locked loop; PLL) 과정을 통해 잔류 주파수 오차, 위상 오차, 위상 잡음 등의 불필요한 위상 오차가 제거된다. 비교적 단순하게 전방 순환기(802)에서 역추적기(801)로 다시 신호를 전달하면, 역추적된 신호가 위상오차를 계산하고 루프필터 및 NCO (Numerical Clock Oscillator) 를 거쳐 복소 곱셈기를 통해 간단하게 위상 오차를 보상할 수 있다. 한편, 패리티 비트 파트에 해당하는 L2 영역에서는 차동 디코딩을 수행하여 기존의 DVB-S2 LDPC 복호기를 재사용하기 위해 차수가 2인 패리티 체크 행렬인 계단 형태의 데이터로 변환을 수행한다. 도 8을 참조하면, 격자 검출 (BCJR 심볼 검출과 LDPC 복호) 과정에서 LDPC 복호에 얻어진 외재적 정보(extrinsic information) 확률 값이 BCJR 심볼 검출기의 사전확률로 업데이트 될 수 있다. 이에 따라서, 위상 동기의 정확도가 증가하게 되는 효과를 가진다.

다시 도 6으로 돌아가서, FTN 검출부(640)를 통해 출력된 신호는 PL 디스크램블링부(641)를 거쳐 LDPC 복호화부(642)에 전달된다. 구체적으로 외재적 확률 소프트 비트에 대한 디인터리빙(642-1) 과정, LDPC 복호화 과정(642-2), 및 외재적 확률 소프트 비트에 대한 인터리빙(642-3) 과정이 순차적으로 수행된다.

LDPC 복호화 과정이 끝나면, 외재적 우도비의 PL 스크램블링 과정(643)이 이루어진다. 다음으로 외재적 우도비의 PL 프레임 값이 산출과정(644)을 거쳐 다시 FTN 검출부(640)에 사전 심볼 확률 값으로 전달된다. LDPC 복호화(642-2) 과정은 일반적인 LDPC 복호화 기법을 적용할 수 있다. 이때 FTN 검출부(640)로부터 다시 FTN 검출부(640)로 돌아오는 1회 루프 과정을 글로벌 반복(Global iteration)이라 지칭할 수 있고, LDPC 복호과정에서 비트 노드 디코더(bit node decoder)와 체크 노드 디코더(check node decoder) 사이의 반복루프과정을 로컬 반복(local iteration)이라 지칭할 수 있다.

도 9는 도 4에 의해 송신된 신호에 대한 LDPC 복호화 과정을 나타낸 개념도이다. 일실시예에 따른 송신단에서 서로 다른 두 개의 인터리버를 이용하여 LDPC 복호화 과정을 수행하는 것과 대응하여 도 9는 FTN 방식에 따라 전송된 신호(910)에 대하여 먼저, 정보 파트에 대응되는 영역에 격자 검출을 수행하고, 패리티 파트에 대응되는 영역에 격자 검출과 더불어 차동 디코딩 과정을 수행한다(920). 그 다음 서로 다른 두 개의 디인터리버를 디인터리빙을 수행하고 난 후(930), 각각 LDPC 복호화 과정을 적용한다(940). 이와 같이 디인터리버는 수신 신호에 적용된 LDPC 부호화 과정에 사용된 인터리버 값들에 연관된다.

도 10은 FTN 시그널링 채널 환경을 위한 전송 정보(mutual information) 측정 구조도이고, 도 11은 도 10 환경에서의 EXIT chart 성능 그래프이다. 도 11은 도 10의 전송 정보에 따라 신호를 수신한 경우, 일반적인 직접 검출 방법과 다른 일실시예에 따라 반복과정을 포함하는 차동 검출 방법에 의한 결과를 나타낸 것이다. 도 11은 EXIT(Extrinsic Information Transfer) 차트로서, 세로축은 도 10과 같은 환경에서 격자 검출기 출력에서 얻어진 외재적 정보의 전송 정보(mutual information)를 나타내고, 가로축은 도 10과 같은 채널 환경에서 얻어진 사전 확률을 나타낸다. 도 11의 그래프에서 점선은 일반적인 직접 검출 방법(Direct detection)에 따른 결과이고, 실선은 다른 일실시예에 따른 차동 검출 방법(Differential detection)에 따른 결과이다. 그래프 결과와 같이 사전 확률 값이 커짐에 따라 다른 일실시예에 의한 성능이 더 좋은 것을 알 수 있다.

도 12는 DVB-S2 표준의 전송 효율 그래프 예시로서, Shannon Capacity와 DVB-S2 표준과의 전송효율 비교한다. 아래 표 2에 따라 수학식 1의 변수 값을 적용하여 위성 방송(Direct To Home) 서비스와 같은 고용량 데이터 송수신에서의 전송 효율을 알아볼 수 있다. 표 2의 값은 위성 방송 서비스에 적합한 변조방식 및 부호화율을 선택하여 실험할 수 있도록 변수를 예시하고 있다.

도 12의 그래프를 보면, DVB-S2 표준에서 전송효율 개선이 약 25%미만 수준으로 개선 가능성이 남아 있음을 확인할 수 있다. 따라서, 이론상 DVB-S2 표준에 따른 데이터 송수신 모뎀을 개선하여 위성 방송 서비스와 같은 고용량 데이터를 적은 자원의 대역폭만을 사용하여 빠른 시간 내 전송할 수 있는 것을 알 수 있다. 앞서 설명한 실시예들에 따라, 이와 같은 데이터 송수신의 효율을 개선할 수 있다.

도 13은 일실시예에 따른 전송 효율 그래프 예시로서, 구체적으로 표 2에 고려된 전송 파라미터를 기반으로 FTN 방식에 따른 데이터 송수신시 전송 효율을 나타내고 있다. 이때 롤 오프 값은 0.2이다.

샤넌 이론에 의한 데이터 전송 한계점은 실선으로 표현한 그래프이고, DVB-S2 표준에 따른 데이터 송수신 장치가 나이키스트 속도에 따라 데이터를 전송할 때의 전송 효율은 점선으로 표현된 그래프이다.

그리고, LDPC 부호화 과정을 포함하는 DVB-S2 표준에 따른 데이터 송수신 장치에 의한 데이터 전송 효율은 도 13의 사각형으로 표현된 점 그래프이다. 반면에 실시예들에 따른 LDPC 부호화 과정 및 동기화 구성을 포함하는 데이터 송수신 장치에 의한 데이터 전송 효율은 다이아몬드로 표현된 점 그래프이다.

도 13에서 이론상 데이터 전송 효율의 한계점에 가장 근접한 것은 실시예들에 따른 데이터 송수신 장치로서, 어떠한 변조 방식(QPSK, 8PSK, 16APSK)을 선택한다 하더라도 가장 높은 데이터 전송 효율을 가지는 것을 알 수 있다. 구체적으로 실선으로 표시된 데이터 송수신 모뎀에 비하여 전송속도가 약 11~12% 개선되었다.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

100: 데이터 송신 장치 110: LDPC 부호화부
120: 심볼 매핑부 130: 가속부
200: DVB-S2 표준에 따른 데이터 송신 장치
500: 데이터 수신 장치 510: 동기화부
520: 검출부 530: LDPC 복호화부
600: DVB-S2 표준에 따른 데이터 수신 장치.

Claims

미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 FTN (Faster Than Nyquist) 방식에 의해 전송할 전송 데이터를 LDPC(Low Density Parity Check) 부호화하는 LDPC 부호화부;
상기 전송 데이터의 정보 비트 및 패리티 비트에 대하여 서로 다른 인터리버를 이용하여 각각 인터리빙 과정을 수행하고, 상기 패리티 비트 중 코드워드에 대하여 차동 인코딩(differential encoding)을 적용한 후, 상기 정보 비트와 상기 패리티 비트에 대하여 각각 심볼 매핑을 독립적으로 수행하는 심볼 매핑부;
상기 FTN 방식에 따른 전송 속도에 의하여 상기 서로 다른 인터리버의 출력 신호를 가속하는 가속부
를 포함하는 데이터 송신 장치.
제1항에 있어서,
상기 제1 차수는 1, 2 또는 3 중 어느 하나이고, 상기 제2 행렬의 차수는 1인 데이터 송신 장치.
제1항에 있어서,
상기 심볼 매핑부는,
제1 인터리버를 통해 상기 정보 비트의 인터리빙 과정을 수행하고, 상기 제1 인터리버와 차수가 상이한 제2 인터리버를 통해 상기 패리티 비트의 인터리빙 과정을 수행하되,
상기 제1 인터리버는 상기 전송 데이터의 길이보다 작거나 같은 값으로 설정하고, 상기 제2 인터리버는 상기 전송 데이터의 길이와 상기 LDPC 부호화된 전송 데이터의 길이의 차이보다 크거나 같은 값으로 설정하는 데이터 송신 장치.
제3항에 있어서,
상기 제2 인터리버를 이용하여 상기 코드워드에 차등 인코딩(differential encoding)을 적용하는 데이터 송신 장치.
제3항에 있어서,
상기 제1 인터리버 및 상기 제2 인터리버는 각각 임의의 소수(prime number) 값으로 정의되는 데이터 송신 장치.
제1항에 있어서,
상기 심볼 매핑부는,
상기 정보 비트에 대하여 제1 심볼 매핑 과정을 수행하고, 상기 제1 심볼 매핑 과정과 독립적으로 상기 패리티 비트에 대하여 실제(real) 축과 가상(imaginary) 축 데이터를 각각 반복하여 심볼 매핑을 수행하는 제2 심볼 매핑 과정을 수행하는 데이터 송신 장치.
제1항에 있어서,
상기 출력 신호는 상기 전송 속도에 상응하는 간섭을 포함하는 데이터 송신 장치.
미리 설정된 기준보다 낮은 제1 차수를 갖는 제1 행렬 및 싱글 대각행렬의 제2 행렬을 이용하여 LDPC 부호화된 신호를 수신하여 반송파 동기화를 수행하는 동기화부; - 상기 신호는 서로 다른 두 개의 인터리버를 통해 정보 비트 및 패리티 비트가 인터리빙되고, 상기 패리티 비트의 코드워드에 대하여 차등 인코딩을 적용하여 생성됨 -
상기 정보 비트에 제1 BCJR 알고리즘을 적용하고, 상기 패리티 비트에 차등 디코딩(differential decoding) 과정이 포함된 제2 BCJR 알고리즘을 적용하여 원 신호를 검출하며, 상기 제1 및 제2 BCJR 알고리즘에 포함된 전방 순환기로부터 신호를 역추적하여 상기 원 신호의 위상오차를 보상하고, 수신 신호에 적용된 FTN 방식에 상응하여 인접신호간섭(ISI)을 제거하는 검출부; 및
차수가 서로 다른 두 개의 디인터리버를 이용하여 상기 수신 신호에 적용된 LDPC 부호화에 상응하는 LDPC 복호화 과정을 수행하는 LDPC 복호화부
를 포함하는 데이터 수신 장치.
제8항에 있어서,
상기 동기화부는,
시간 영역으로부터 상관 최대(correlation peak) 지점을 찾고 주파수 영역으로부터 상기 상관 최대 지점을 기반으로 고속 푸리에 변환 (Faster Fourier Transform; FFT) 연산을 적용하여 주파수 오차를 추정하고, 최대 우도 추정(approximated Maximum Likelihood) 기법에 따라 타이밍 에러를 검출하여 미세 타이밍 동기화 (Fine Timing Synchronization)를 수행하는 프레임 동기화부; 및
로버스트(robust) SNR 추정기를 이용하여 신호레벨을 제어하는 신호레벨 제어부
를 포함하는 데이터 수신 장치.
제9항에 있어서,
상기 신호레벨 제어부는,
파일럿 심볼을 기반으로 타이밍 에러 검출(TED) 및 타이밍 에러 제어(TEC)가 정상 상태(steady state) 일 경우, 상기 신호레벨을 제어하는 데이터 수신 장치.
제8항에 있어서,
상기 검출부에서 상기 전방 순환기는,
수신신호와 송신신호가 확률적으로 유사한 경로를 임시 선택하여, 상기 선택된 경로를 기초로 브랜치 메트릭(branch metric) 연산을 통해 위상잡음을 보정하여 동기 검출을 수행하는 데이터 수신 장치.
제8항에 있어서,
상기 수신 신호에 적용된 서로 다른 두 개의 인터리버에 상응하여 상기 두 개의 디인터리버가 각각 결정되는 데이터 수신 장치.