KR102234096B1 - Scan driver and display device including the same - Google Patents

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Abstract

본 발명의 실시예는 외부 보상을 위해 스캔 구동부를 표시패널의 비표시영역에 직접 형성하는 경우, 표시장치의 베젤의 크기를 줄일 수 있는 스캔 구동부 및 표시장치에 관한 것이다. 본 발명의 실시예에 따른 스캔 구동부는 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.An embodiment of the present invention relates to a scan driver and a display device capable of reducing the size of a bezel of a display device when a scan driver is directly formed in a non-display area of a display panel for external compensation. The scan driver according to an embodiment of the present invention includes: a first shift register including A stages that are dependently connected to output carry signals; And a second shift register including B stages that are dependently connected to output scan signals, wherein carry signals of the A stages are input to the B stages, and scan signals of the B stages are output to scan lines. The size of the first shift register is smaller than the size of the second shift register.

Description

스캔 구동부와 이를 포함한 표시장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}Scan driver and display device including the same {SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명의 실시예는 스캔 구동부와 이를 포함한 표시장치에 관한 것이다.
An embodiment of the present invention relates to a scan driver and a display device including the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다.As the information society develops, demands for display devices for displaying images are increasing in various forms. Accordingly, in recent years, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) have been used.

이들 중에서 유기발광 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광 표시장치는 데이터라인들, 스캔라인들, 데이터라인들과 스캔라인들의 교차부에 형성된 다수의 화소들을 구비하는 표시패널, 스캔라인들에 스캔신호들을 공급하는 스캔 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함한다. 화소들 각각은 유기발광다이오드(organic light emitting diode), 게이트 전극의 전압에 따라 유기발광다이오드에 공급되는 전류의 양을 조절하는 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 응답하여 데이터라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 공급하는 스캔 트랜지스터를 포함한다.Among them, the organic light emitting display device is capable of low voltage driving, is thin, has excellent viewing angle, and has a fast response speed. An organic light-emitting display device includes data lines, scan lines, a display panel including a plurality of pixels formed at intersections of data lines and scan lines, a scan driver supplying scan signals to the scan lines, and data lines. And a data driver supplying data voltages. Each of the pixels is an organic light emitting diode, a driving transistor that adjusts the amount of current supplied to the organic light emitting diode according to the voltage of the gate electrode, and the data of the data line in response to the scan signal of the scan line. And a scan transistor that supplies a voltage to the gate electrode of the driving transistor.

하지만, 제조 공정의 불균일성으로 인해, 구동 트랜지스터의 문턱전압(threshold voltage)이 화소마다 달라지는 문제가 있다. 이 경우, 화소들 각각에 동일한 데이터 전압을 인가하더라도, 화소들 사이의 구동 트랜지스터의 문턱전압 차이로 인하여, 유기발광다이오드가 발광하는 휘도가 화소마다 달라진다. 이를 해결하기 위해, 구동 트랜지스터의 문턱전압을 보상하는 보상 방법이 제안되었다.However, due to the non-uniformity of the manufacturing process, there is a problem that the threshold voltage of the driving transistor varies from pixel to pixel. In this case, even if the same data voltage is applied to each of the pixels, the luminance emitted by the organic light emitting diode varies for each pixel due to a difference in threshold voltage of the driving transistor between the pixels. To solve this problem, a compensation method for compensating the threshold voltage of the driving transistor has been proposed.

구동 트랜지스터의 문턱전압을 보상하는 보상 방법은 크게 내부 보상방법과 외부 보상방법으로 구분된다. 내부 보상방법은 화소의 내부에서 구동 트랜지스터의 문턱전압을 센싱하여 보상하는 방법이다. 외부 보상방법은 화소에 미리 설정된 데이터 전압을 공급하고, 상기 미리 설정된 데이터 전압에 따라 상기 화소의 구동 트랜지스터의 소스 전극의 전압을 센싱 라인을 통해 센싱하며, 센싱된 전압을 이용하여 상기 화소에 공급될 디지털 비디오 데이터를 보상하는 방법이다.The compensation method for compensating the threshold voltage of the driving transistor is largely divided into an internal compensation method and an external compensation method. The internal compensation method is a method of compensating by sensing a threshold voltage of a driving transistor inside a pixel. In the external compensation method, a preset data voltage is supplied to a pixel, a voltage of a source electrode of a driving transistor of the pixel is sensed through a sensing line according to the preset data voltage, and is supplied to the pixel using the sensed voltage. It is a method of compensating for digital video data.

한편, 최근에 제안된 외부 보상방법은 프레임 기간의 액티브 기간 동안 스캔라인들에 스캔신호들을 순차적으로 공급하기 위한 제1 쉬프트 레지스터와 센싱 기간 동안 스캔라인에 스캔신호를 공급하기 위한 제2 쉬프트 레지스터를 포함하고, 제1 쉬프트 레지스터의 출력 신호와 제2 쉬프트 레지스터의 출력 신호 중 어느 하나를 선택하여 스캔라인에 출력한다. 이를 위해, 독립된 두 개의 쉬프트 레지스터들과 그들의 출력 단자들에 접속되어 어느 하나의 신호를 출력하는 AND 게이트를 포함하는 스캔 구동부를 표시패널의 비표시영역에 직접 형성한다. 하지만, 이 경우 스캔 구동부의 크기가 크기 때문에, 표시장치의 베젤 크기(bezel size)가 증가하는 문제가 있다. 표시패널의 표시영역은 화소들이 형성되어 화상을 표시하는 영역이고, 비표시영역은 표시영역의 주변 영역이며, 스캔 구동부는 비표시영역에 형성된다. 베젤(bezel)은 표시장치의 테두리로서 표시패널의 비표시영역에 대응되는 영역이다. 특히, 최근에는 표시장치를 심미감 있게 디자인하기 위해 베젤을 축소하고 있으므로, 스캔 구동부의 크기로 인한 베젤 크기의 증가는 최근의 표시장치의 디자인에 역행하는 문제가 있다.
Meanwhile, the recently proposed external compensation method includes a first shift register for sequentially supplying scan signals to scan lines during an active period of a frame period and a second shift register for supplying scan signals to scan lines during a sensing period. And selects one of an output signal of the first shift register and an output signal of the second shift register to output to the scan line. To this end, a scan driver including two independent shift registers and an AND gate connected to their output terminals to output any one signal is formed directly in a non-display area of the display panel. However, in this case, since the size of the scan driver is large, there is a problem that the bezel size of the display device increases. The display area of the display panel is an area in which pixels are formed to display an image, the non-display area is a peripheral area of the display area, and the scan driver is formed in the non-display area. The bezel is an area corresponding to a non-display area of the display panel as an edge of the display device. In particular, in recent years, since the bezel has been reduced in order to design a display device with an aesthetic sense, an increase in the size of the bezel due to the size of the scan driver has a problem that goes against the design of the recent display device.

본 발명의 실시예는 외부 보상을 위해 스캔 구동부를 표시패널의 비표시영역에 직접 형성하는 경우, 표시장치의 베젤의 크기를 줄일 수 있는 스캔 구동부 및 표시장치를 제공한다.
An embodiment of the present invention provides a scan driver and a display device capable of reducing the size of a bezel of a display device when the scan driver is directly formed in a non-display area of a display panel for external compensation.

본 발명의 실시예에 따른 스캔 구동부는 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.The scan driver according to an embodiment of the present invention includes: a first shift register including A stages that are dependently connected to output carry signals; And a second shift register including B stages that are dependently connected to output scan signals, wherein carry signals of the A stages are input to the B stages, and scan signals of the B stages are output to scan lines. The size of the first shift register is smaller than the size of the second shift register.

1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 B 스테이지들은 상기 액티브 기간 동안 상기 스캔신호들을 상기 스캔라인들에 순차적으로 출력하며, 상기 B 스테이지들 중 어느 하나는 상기 센싱 기간 동안 스캔신호를 스캔라인에 출력한다.One frame period includes an active period and a sensing period, the B stages sequentially output the scan signals to the scan lines during the active period, and any one of the B stages receives a scan signal during the sensing period. Print to the scan line.

상기 액티브 기간의 상기 스캔신호들 각각의 펄스 폭은 상기 센싱 기간의 상기 스캔신호의 펄스 폭보다 좁다.The pulse width of each of the scan signals in the active period is narrower than the pulse width of the scan signal in the sensing period.

1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 A 스테이지들의 일부는 상기 액티브 기간의 일부 기간 동안 상기 캐리신호들을 상기 B 스테이지들의 일부에 순차적으로 출력하며, 상기 A 스테이지들 중 어느 하나는 상기 센싱 기간 동안 상기 캐리신호를 상기 B 스테이지들 중 어느 하나에 출력한다.One frame period includes an active period and a sensing period, and some of the A stages sequentially output the carry signals to some of the B stages during a partial period of the active period, and one of the A stages is the During the sensing period, the carry signal is output to any one of the B stages.

1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 A 스테이지들에 공급되는 A 클럭신호들은 상기 액티브 기간의 일부 기간 동안에만 순차적으로 지연되도록 발생하며, 상기 A 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제1 펄스 폭으로 발생한다.One frame period includes an active period and a sensing period, the A clock signals supplied to the A stages are sequentially delayed only during a partial period of the active period, and any one of the A clock signals is the sensing Occurs with the first pulse width during the period.

상기 B 스테이지들에 공급되는 B 클럭신호들은 상기 액티브 기간 내내 순차적으로 지연되도록 발생하며, 상기 B 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제2 펄스 폭을 발생한다.B clock signals supplied to the B stages are sequentially delayed throughout the active period, and any one of the B clock signals generates a second pulse width during the sensing period.

상기 제1 펄스 폭은 상기 제2 펄스 폭보다 좁다.The first pulse width is narrower than the second pulse width.

상기 A 스테이지들 각각은, 제1 풀-업 노드 및 제1 풀-다운 노드; 상기 제1 풀-업 노드의 전압에 따라 A 클럭 단자로 입력되는 상기 A 클럭신호들 중 어느 하나를 캐리신호 출력단자로 출력하는 제1 풀-업 트랜지스터; 상기 제1 풀-다운 노드의 전압에 따라 상기 캐리신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제1 풀-다운 트랜지스터; 스타트 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제1 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-업 제어부; 리셋 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-다운 제어부; 및 초기화 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함한다.Each of the A stages may include a first pull-up node and a first pull-down node; A first pull-up transistor configured to output any one of the A clock signals input to the A clock terminal according to the voltage of the first pull-up node to a carry signal output terminal; A first pull-down transistor connecting the carry signal output terminal to a voltage input terminal to which a gate-off voltage is supplied according to the voltage of the first pull-down node; A first pull-up controller configured to supply a gate-on voltage to the first pull-up node and the gate-off voltage to the first pull-down node according to a signal input to a start terminal; A first pull-down control unit supplying the gate-off voltage to the first pull-up node according to a signal input to a reset terminal; And an initialization unit supplying the gate-off voltage to the first pull-up node according to a signal input to an initialization terminal.

상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고, 상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며, 상기 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호이다.The signal input to the initialization terminal is an initialization signal generated at the beginning of each frame period, the signal input to the reset terminal is a carry signal of a later stage, and the signal input to the start terminal is after the initialization signal occurs. It is a generated start signal or a carry signal of the previous stage.

상기 B 스테이지들 각각은, 제2 풀-업 노드 및 제2 풀-다운 노드; 상기 제2 풀-업 노드의 전압에 따라 B 클럭 단자로 입력되는 상기 B 클럭신호들 중 어느 하나를 스캔신호 출력단자로 출력하는 제2 풀-업 트랜지스터; 상기 제2 풀-다운 노드의 전압에 따라 상기 스캔신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제2 풀-다운 트랜지스터; 제1 및 제2 스타트 단자들로 입력되는 신호들에 따라 상기 제2 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제2 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-업 제어부; 리셋 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-다운 제어부; 및 초기화 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함한다.Each of the B stages includes a second pull-up node and a second pull-down node; A second pull-up transistor configured to output any one of the B clock signals input to the B clock terminal to a scan signal output terminal according to the voltage of the second pull-up node; A second pull-down transistor connecting the scan signal output terminal to a voltage input terminal to which a gate-off voltage is supplied according to the voltage of the second pull-down node; A second pull-up supplying a gate-on voltage to the second pull-up node and supplying the gate-off voltage to the second pull-down node according to signals input to the first and second start terminals A control unit; A second pull-down control unit supplying the gate-off voltage to the second pull-up node according to a signal input to a reset terminal; And an initialization unit supplying the gate-off voltage to the second pull-up node according to a signal input to an initialization terminal.

상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고, 상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며, 상기 제1 스타트 단자로 입력되는 신호는 상기 A 스테이지들 중 어느 하나의 출력 단자로부터 출력되는 신호이고, 상기 제2 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호이다.The signal input to the initialization terminal is an initialization signal generated at the beginning of every frame period, the signal input to the reset terminal is a carry signal of a later stage, and a signal input to the first start terminal is among the A stages. A signal output from any one of the output terminals and a signal input to the second start terminal is a start signal generated after the initialization signal is generated, or a carry signal of a previous stage.

본 발명의 실시예에 따른 표시장치는 데이터라인들 및 스캔라인들에 접속되는 화소들을 구비하는 표시패널; 상기 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부; 및 상기 스캔라인들에 스캔신호들을 공급하는 스캔 구동부를 구비하고, 상기 스캔 구동부는, 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.
A display device according to an embodiment of the present invention includes: a display panel including pixels connected to data lines and scan lines; A data driver supplying data voltages to the data lines; And a scan driver supplying scan signals to the scan lines, wherein the scan driver includes: a first shift register including A stages that are dependently connected to output carry signals; And a second shift register including B stages that are dependently connected to output scan signals, wherein carry signals of the A stages are input to the B stages, and scan signals of the B stages are output to scan lines. The size of the first shift register is smaller than the size of the second shift register.

본 발명의 실시예는 스캔 구동부가 A 스테이지들을 포함하는 제1 쉬프트 레지스터와 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하도록 구현하고, A 스테이지들의 캐리신호들을 B 스테이지들로 출력하고, B 스테이지들의 스캔 신호들은 스캔라인들로 출력한다. 그 결과, 제1 쉬프트 레지스터의 A 스테이지들은 스캔라인들에 접속되지 않으므로 스캔신호 출력부를 필요로 하지 않으며, 이로 인해 본 발명의 실시 예는 제1 쉬프트 레지스터의 크기를 제2 쉬프트 레지스터의 크기보다 줄일 수 있다. 따라서, 본 발명의 실시 예는 스캔 구동부의 크기를 줄일 수 있으므로, 표시장치의 베젤의 크기를 줄일 수 있다.
An embodiment of the present invention is implemented such that the scan driver has a first shift register including A stages and a second shift register including B stages, outputs carry signals of stages A to B stages, and outputs carry signals of stages B to B stages. The scan signals are output to scan lines. As a result, since the A stages of the first shift register are not connected to the scan lines, they do not require a scan signal output unit. Accordingly, the embodiment of the present invention reduces the size of the first shift register than the size of the second shift register. I can. Accordingly, according to an embodiment of the present invention, the size of the scan driver can be reduced, and thus the size of the bezel of the display device can be reduced.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 2는 도 1의 화소를 상세히 보여주는 회로도.
도 3은 본 발명의 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도.
도 4는 A 스테이지들의 캐리신호들과 B 스테이지들의 스캔신호들을 보여주는 파형도.
도 5a는 도 3의 제p A 스테이지를 상세히 보여주는 회로도.
도 5b는 도 3의 제p B 스테이지를 상세히 보여주는 회로도.
도 6은 제p A 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p A 스테이지의 제1 풀-업 노드 전압과 제1 풀-다운 노드 전압, 제p A 스테이지의 출력 단자로 출력되는 신호, 및 A 클럭 라인들에 공급되는 A 클럭신호들을 보여주는 파형도.
도 7은 제p B 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p B 스테이지의 제2 풀-업 노드 전압과 제2 풀-다운 노드 전압, 제p B 스테이지의 출력 단자로 출력되는 신호, 및 B 클럭 라인들에 공급되는 B 클럭신호들을 보여주는 파형도.1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating the pixel of FIG. 1 in detail.
3 is a block diagram showing in detail a scan driver according to an embodiment of the present invention.
4 is a waveform diagram showing carry signals of stages A and scan signals of stages B.
5A is a circuit diagram showing in detail the pA-th stage of FIG. 3.
5B is a circuit diagram showing in detail the pB-th stage of FIG. 3.
6 illustrates signals input to the start terminal and initialization terminal of the p-th stage, a first pull-up node voltage and a first pull-down node voltage of the p-th stage, and output terminals of the p-A-th stage. A waveform diagram showing a signal and A clock signals supplied to the A clock lines.
7 shows signals input to the start terminal and the initialization terminal of the p-th stage, the second pull-up node voltage and the second pull-down node voltage of the p-th stage, and the output terminal of the p-th stage. A waveform diagram showing a signal and B clock signals supplied to the B clock lines.

이하 첨부된 도면을 참조하여 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, focusing on a display device. The same reference numbers throughout the specification mean substantially the same elements. In the following description, when it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. The names of the constituent elements used in the following description are selected in consideration of the ease of writing the specification, and may be different from the names of the actual products.

본 발명의 실시예는 화소들 각각의 구동 트랜지스터의 문턱전압을 외부 보상하는 유기발광다이오드 표시장치에 관한 것이다. 구동 트랜지스터의 문턱전압을 보상하는 보상방법은 크게 내부 보상과 외부 보상으로 구분된다. 내부 보상은 화소들 각각에서 실시간으로 구동 트랜지스터의 문턱전압을 센싱하여 보상하는 것을 의미한다. 외부 보상은 화소들 각각의 구동 트랜지스터의 소스 전극의 전압(이하 "소스 전압"이라 칭함)을 소정의 라인을 통해 센싱하고, 센싱된 전압을 이용하여 화소에 공급될 디지털 비디오 데이터를 변환한 후, 보상된 디지털 비디오 데이터를 화소에 공급하는 것을 의미한다.
An embodiment of the present invention relates to an organic light emitting diode display device that externally compensates for a threshold voltage of a driving transistor of each of the pixels. Compensation methods for compensating the threshold voltage of a driving transistor are largely divided into internal compensation and external compensation. Internal compensation means that each of the pixels senses and compensates the threshold voltage of the driving transistor in real time. For external compensation, the voltage of the source electrode of the driving transistor of each of the pixels (hereinafter referred to as "source voltage") is sensed through a predetermined line, and digital video data to be supplied to the pixel is converted using the sensed voltage, It means supplying the compensated digital video data to the pixels.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부(20), 스캔 구동부(30), 타이밍 제어부(40) 및 디지털 데이터 변환부(50)를 포함한다.1 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention. Referring to FIG. 1, a display device according to an exemplary embodiment of the present invention includes a display panel 10, a data driver 20, a scan driver 30, a timing controller 40, and a digital data converter 50. .

본 발명의 실시예에 따른 표시장치는 스캔신호들을 스캔신호들에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 유기발광 표시장치(Organic Light Emitting Display)로 구현되는 것이 바람직하나, 이에 한정되지 않으며, 액정표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 본 발명은 아래의 실시예에서 표시장치가 유기발광 표시장치로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 유기발광 표시장치에 한정되지 않는 것에 주의하여야 한다.The display device according to an exemplary embodiment of the present invention may include any display device that writes digital video data to pixels through line sequential scanning that sequentially supplies scan signals to scan signals. For example, the display device according to the exemplary embodiment of the present invention is preferably implemented as an organic light emitting display device, but is not limited thereto, and a liquid crystal display device, a field emission display device ( Field Emission Display) or an electrophoresis display device may be implemented. Although the present invention has been exemplified by focusing on the display device implemented as an organic light emitting display device in the following embodiments, it should be noted that the display device of the present invention is not limited to the organic light emitting display device.

표시패널(10)은 표시영역(AA)과 표시영역의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시영역(AA)에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 초기화라인들(R1~Rm) 및 스캔라인들(S1~Sn, n은 2 이상의 양의 정수)이 형성된다. 데이터라인들(D1~Dm)과 초기화라인들(R1~Rm)은 스캔라인들(S1~Sn)과 교차되도록 형성될 수 있다. 데이터라인들(D1~Dm)과 초기화라인들(R1~Rm)은 서로 나란하게 형성될 수 있다.The display panel 10 includes a display area AA and a non-display area NDA provided around the display area. The display area AA is an area in which pixels P are provided to display an image. Data lines (D1 to Dm, m are positive integers of 2 or more), initialization lines (R1 to Rm), and scan lines (S1 to Sn, n are positive integers of 2 or more) are formed in the display area AA. do. The data lines D1 to Dm and the initialization lines R1 to Rm may be formed to cross the scan lines S1 to Sn. The data lines D1 to Dm and the initialization lines R1 to Rm may be formed parallel to each other.

표시패널(10)의 화소(P)들 각각은 데이터라인들(D1~Dm) 중 어느 하나, 초기화라인들(R1~Rm) 중 어느 하나, 및 스캔라인들(S1~Sn) 중 어느 하나에 접속된다. 표시패널(10)의 화소(P)들 각각은 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 의해 제어되는 제1 및 제2 스위칭 트랜지스터들, 유기발광다이오드(organic light emitting diode), 및 커패시터(capacitor)를 포함할 수 있다. 화소(P)에 대한 자세한 설명은 도 2를 결부하여 후술한다.Each of the pixels P of the display panel 10 is connected to any one of the data lines D1 to Dm, the initialization lines R1 to Rm, and any one of the scan lines S1 to Sn. Connected. Each of the pixels P of the display panel 10 includes a driving transistor, first and second switching transistors controlled by a scan signal of a scan line, an organic light emitting diode, and a capacitor. capacitor). A detailed description of the pixel P will be described later with reference to FIG. 2.

데이터 구동부(20)는 적어도 하나의 소스 드라이브 집적회로(integrated circuit 이하 "IC"라 칭함, 21) 및 센싱부(22)를 포함한다. 도 1에서는 설명의 편의를 위해 하나의 소스 드라이브 IC를 예시하였지만, 이에 한정되지 않으며, 데이터 구동부(20)는 복수의 소스 드라이브 IC들을 포함할 수 있다.The data driver 20 includes at least one source drive integrated circuit (“IC” hereinafter, referred to as “IC” 21) and a sensing unit 22. In FIG. 1, one source drive IC is illustrated for convenience of description, but the present invention is not limited thereto, and the data driver 20 may include a plurality of source drive ICs.

소스 드라이브 IC(21)는 데이터라인들(D1~Dm)에 접속되어 데이터 전압들을 공급한다. 구체적으로, 소스 드라이브 IC(21)는 타이밍 제어부(40)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호(DCS)를 입력 받는다. 소스 드라이브 IC(21)는 소스 타이밍 제어신호(DCS)에 따라 디지털 비디오 데이터를 데이터 전압으로 변환하여 데이터라인들(D1~Dm)에 공급한다.The source drive IC 21 is connected to the data lines D1 to Dm to supply data voltages. Specifically, the source drive IC 21 receives digital video data and a source timing control signal DCS from the timing control unit 40. The source drive IC 21 converts digital video data into a data voltage according to the source timing control signal DCS and supplies it to the data lines D1 to Dm.

한편, 1 프레임 기간은 액티브 기간과 센싱 기간을 포함할 수 있다. 액티브 기간은 표시패널(10)의 모든 화소(P)들에 데이터 전압들이 공급되는 기간이고, 센싱 기간은 표시패널(10)의 어느 한 스캔라인에 접속된 화소(P)들에 데이터 전압들이 공급되는 기간이다.Meanwhile, one frame period may include an active period and a sensing period. The active period is a period in which data voltages are supplied to all the pixels P of the display panel 10, and the sensing period is a period in which data voltages are supplied to the pixels P connected to one scan line of the display panel 10. It is the period of becoming.

소스 드라이브 IC는 액티브 기간 동안 제1 디지털 비디오 데이터(DATA1)를 데이터 전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다. 제1 디지털 비디오 데이터(DATA1)는 화소(P)의 유기발광다이오드를 발광하기 위해 공급되는 데이터이다. 또한, 소스 드라이브 IC는 센싱 기간 동안 제2 디지털 비디오 데이터(DATA2)를 데이터 전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다. 제2 디지털 비디오 데이터(DATA2)는 외부 보상을 위해 센싱 기간 동안 화소(P)의 유기발광다이오드의 소스 전압을 센싱하기 위한 데이터이다.The source drive IC converts the first digital video data DATA1 into data voltages during an active period and supplies them to the data lines D1 to Dm. The first digital video data DATA1 is data supplied to emit light from the organic light emitting diode of the pixel P. Also, the source drive IC converts the second digital video data DATA2 into data voltages during the sensing period and supplies them to the data lines D1 to Dm. The second digital video data DATA2 is data for sensing the source voltage of the organic light emitting diode of the pixel P during the sensing period for external compensation.

센싱부(22)는 초기화라인들(R1~Rm)에 접속된다. 센싱부(22)는 액티브 기간 동안 초기화라인들(R1~Rm)에 초기화 전압을 공급한다. 초기화 전압은 화소(P)의 구동 트랜지스터의 소스 전극을 초기화하기 위한 전압이다. 센싱부(22)는 센싱 기간 동안 초기화라인들(R1~Rm)에 프리차징 전압을 공급한 후 구동 트랜지스터의 소스 전압을 센싱한다. 프리차징 전압 역시 화소(P)의 구동 트랜지스터의 소스 전극을 초기화하기 위한 전압이다. 센싱부(22)는 센싱된 전압을 아날로그 디지털 컨버터(analog to digital converter)를 이용하여 디지털 데이터인 센싱 데이터(SD)로 변환하여 디지털 데이터 변환부(50)로 출력한다.The sensing unit 22 is connected to the initialization lines R1 to Rm. The sensing unit 22 supplies an initialization voltage to the initialization lines R1 to Rm during an active period. The initialization voltage is a voltage for initializing the source electrode of the driving transistor of the pixel P. The sensing unit 22 senses the source voltage of the driving transistor after supplying the precharging voltage to the initialization lines R1 to Rm during the sensing period. The precharging voltage is also a voltage for initializing the source electrode of the driving transistor of the pixel P. The sensing unit 22 converts the sensed voltage into sensing data SD, which is digital data using an analog to digital converter, and outputs the converted voltage to the digital data conversion unit 50.

스캔 구동부(30)는 스캔라인들(S1~Sm)에 접속되어 스캔신호들을 공급한다. 구체적으로, 스캔 구동부(30)는 타이밍 제어부(40)로부터 입력되는 스캔 타이밍 제어신호(SCS)에 따라 스캔라인들(S1~Sm)에 스캔신호들을 공급한다. 스캔 구동부(30)에 대한 자세한 설명은 도 3, 도 5a 및 도 5b를 결부하여 후술한다.The scan driver 30 is connected to the scan lines S1 to Sm to supply scan signals. Specifically, the scan driver 30 supplies scan signals to the scan lines S1 to Sm according to the scan timing control signal SCS input from the timing controller 40. A detailed description of the scan driver 30 will be described later in conjunction with FIGS. 3, 5A, and 5B.

스캔 구동부(30)는 액티브 기간 동안 스캔라인들(S1~Sm)에 순차적으로 스캔신호들을 공급하고, 센싱 기간 동안 어느 한 스캔라인에 스캔신호를 공급한다. 또한, 스캔 구동부(30)는 센싱 기간들 동안 비순차적인 순서로 스캔라인들(S1~Sm)에 스캔신호들을 공급할 수 있다. 스캔 구동부(30)의 스캔신호 출력에 대한 자세한 설명은 도 4를 결부하여 후술한다.The scan driver 30 sequentially supplies scan signals to the scan lines S1 to Sm during an active period, and supplies scan signals to any one scan line during a sensing period. Also, the scan driver 30 may supply scan signals to the scan lines S1 to Sm in a non-sequential order during the sensing periods. A detailed description of the output of the scan signal from the scan driver 30 will be described later with reference to FIG. 4.

스캔 구동부(30)는 GIP(gate driver in panel) 방식에 의해 표시패널(10)의 비표시영역(NDA)에 형성될 수 있다. 도 1에서는 스캔 구동부(30)가 표시패널(10)의 일 측 비표시영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않으며, 표시패널(10)의 양 측 비표시영역(NDA)에 형성될 수 있다.The scan driver 30 may be formed in the non-display area NDA of the display panel 10 by a gate driver in panel (GIP) method. 1 illustrates that the scan driver 30 is formed in the non-display area NDA of the display panel 10, but is not limited thereto, and is formed in the non-display area NDA of the display panel 10 Can be.

타이밍 제어부(40)는 디지털 데이터 변환부(50)로부터 제1 디지털 비디오 데이터(DATA1)를 입력받는다. 타이밍 제어부(40)는 소스 드라이브 IC(21) 및 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 소스 드라이브 IC(21)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS) 및 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS)를 포함한다. 스캔 타이밍 제어신호(SCS)는 초기화 신호, 스타트 신호, 클럭신호들을 포함할 수 있다. 클럭신호들은 도 6 및 도 7과 같이 A 클럭신호들과 B 클럭신호들을 포함할 수 있다. 초기화 신호, 스타트 신호, A 클럭신호들과 B 클럭신호들에 대한 자세한 설명은 도 6 및 도 7을 결부하여 후술한다.The timing control unit 40 receives the first digital video data DATA1 from the digital data conversion unit 50. The timing controller 40 generates timing control signals for controlling the operation timing of the source drive IC 21 and the scan driver 30. The timing control signals include a data timing control signal DCS for controlling the operation timing of the source drive IC 21 and a scan timing control signal SCS for controlling the operation timing of the scan driver 30. The scan timing control signal SCS may include an initialization signal, a start signal, and a clock signal. The clock signals may include A clock signals and B clock signals as shown in FIGS. 6 and 7. A detailed description of the initialization signal, the start signal, the A clock signals and the B clock signals will be described later with reference to FIGS. 6 and 7.

타이밍 제어부(40)는 액티브 기간 동안 제1 디지털 비디오 데이터(DATA1)와 제1 디지털 비디오 데이터(DATA1)의 타이밍에 따라 생성한 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(40)는 센싱 기간 동안 내부의 메모리에 저장된 제2 디지털 비디오 데이터(DATA2)와 제2 디지털 비디오 데이터(DATA2)의 타이밍에 따라 생성한 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(40)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력한다.The timing controller 40 outputs a data timing control signal DCS generated according to the timing of the first digital video data DATA1 and the first digital video data DATA1 to the data driver 20 during the active period. The timing control unit 40 transmits a data timing control signal DCS generated according to the timing of the second digital video data DATA2 and the second digital video data DATA2 stored in an internal memory during the sensing period to the data driver 20. Output as The timing controller 40 outputs a scan timing control signal SCS to the scan driver 30.

디지털 데이터 변환부(50)는 화소(P)들 각각의 구동 트랜지스터의 문턱전압을 외부 보상하기 위해, 디지털 비디오 데이터(DATA)를 변환한다. 디지털 데이터 변환부(50)는 외부로부터 디지털 비디오 데이터(DATA)를 입력받는다. 또한, 디지털 데이터 변환부(50)는 센싱부(22)로부터 센싱 데이터(SD)를 입력받는다. 디지털 데이터 변환부(50)는 입력된 센싱 데이터(SD)로부터 화소(P)들 각각의 구동 트랜지스터의 문턱전압을 보상할 수 있는 보상 데이터를 산출할 수 있으며, 디지털 비디오 데이터(DATA)에 보상 데이터를 적용하여 제1 디지털 비디오 데이터(DATA1)를 변환한 후 타이밍 제어부(40)로 출력한다. 디지털 데이터 변환부(50)는 타이밍 제어부(50)에 포함될 수 있다.
The digital data conversion unit 50 converts the digital video data DATA to externally compensate for the threshold voltage of the driving transistor of each of the pixels P. The digital data conversion unit 50 receives digital video data DATA from the outside. In addition, the digital data conversion unit 50 receives sensing data SD from the sensing unit 22. The digital data conversion unit 50 may calculate compensation data capable of compensating the threshold voltage of each driving transistor of each of the pixels P from the input sensing data SD, and the digital video data DATA. Is applied to convert the first digital video data DATA1 and then outputs it to the timing control unit 40. The digital data conversion unit 50 may be included in the timing control unit 50.

도 2는 도 1의 화소를 상세히 보여주는 회로도이다. 도 2를 참조하면, 표시패널(10)의 화소(P)들 각각은 도 2와 같이 제1 및 제2 스위칭 트랜지스터들(ST1, ST2), 구동 트랜지스터(DT), 유기발광다이오드(OLED), 및 커패시터(C)를 포함한다. 도 2에서는 화소(P)가 제k(k는 1≤k≤n을 만족하는 양의 정수) 스캔라인(Sk), 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj), 및 제j 초기화라인(Rj)에 접속된 것을 예시하였다.FIG. 2 is a circuit diagram illustrating the pixel of FIG. 1 in detail. Referring to FIG. 2, each of the pixels P of the display panel 10 includes first and second switching transistors ST1 and ST2, a driving transistor DT, an organic light emitting diode OLED, and And a capacitor (C). In FIG. 2, a pixel P is a k-th (k is a positive integer satisfying 1≦k≦n) scan line Sk, and a j-th (j is a positive integer satisfying 1≦j≦m) data line. The connection to (Dj) and the j-th initialization line (Rj) is illustrated.

구동 트랜지스터(DT)는 게이트 전극의 전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 드레인 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 제1 전원전압이 공급되는 제1 전원전압 라인(ELVDDL)에 접속된다.The driving transistor DT controls the amount of current supplied to the organic light emitting diode OLED according to the voltage of the gate electrode. The gate electrode of the driving transistor DT is connected to the drain electrode of the first switching transistor ST1, the source electrode is connected to the anode electrode of the organic light emitting diode OLED, and the drain electrode is connected to the first power supply voltage. 1 Connected to the power supply voltage line ELVDDL.

유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류의 양에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압보다 낮은 제2 전원전압이 공급되는 제2 전원전압 라인(ELVSSL)에 접속된다.The organic light emitting diode OLED emits light according to the amount of current supplied through the driving transistor DT. The anode electrode of the organic light emitting diode OLED is connected to the source electrode of the driving transistor DT, and the cathode electrode is connected to the second power voltage line ELVSSL to which a second power voltage lower than the first power voltage is supplied.

제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)의 스캔신호에 응답하여 제j 데이터라인(Dj)의 데이터 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 스캔라인(Sk)에 접속되고, 소스 전극은 제j 데이터라인(Dj)에 접속되며, 드레인 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.The first switching transistor ST1 supplies the data voltage of the j-th data line Dj to the gate electrode of the driving transistor DT in response to the scan signal of the k-th scan line Sk. The gate electrode of the first switching transistor ST1 is connected to the k-th scan line Sk, the source electrode is connected to the j-th data line Dj, and the drain electrode is connected to the gate electrode of the driving transistor DT. I can.

제2 스위칭 트랜지스터(ST2)는 제k 스캔라인(Sk)의 스캔신호에 응답하여 제j 초기화라인(Rj)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 스캔라인(SL2)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되며, 드레인 전극은 제j 초기화라인(Rj)에 접속될 수 있다.The second switching transistor ST2 connects the j-th initialization line Rj to the source electrode of the driving transistor DT in response to a scan signal of the k-th scan line Sk. The gate electrode of the second switching transistor ST2 is connected to the second scan line SL2, the source electrode is connected to the source electrode of the driving transistor DT, and the drain electrode is connected to the j-th initialization line Rj. I can.

커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다.The capacitor C is formed between the gate electrode and the source electrode of the driving transistor DT.

도 2에서는 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 및 구동 트랜지스터(DT)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 즉, 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 및 구동 트랜지스터(DT)는 P 타입 MOSFET으로 형성될 수도 있다.In FIG. 2, the first and second switching transistors ST1 and ST2 and the driving transistor DT have been described mainly as being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but it should be noted that the present invention is not limited thereto. . That is, the first and second switching transistors ST1 and ST2 and the driving transistor DT may be formed of a P-type MOSFET.

이상에서 살펴본 바와 같이, 본 발명의 실시 예는 화소(P)를 제j 초기화라인(Rj)에 접속함으로써, 구동 트랜지스터(DT)의 소스 전압을 제j 초기화라인(Rj)을 통해 센싱할 수 있다. 본 발명의 실시 예는 센싱된 전압을 이용하여 구동 트랜지스터의 문턱전압을 보상할 수 있는 보상 데이터를 산출할 수 있으며, 이를 이용하여 구동 트랜지스터의 문턱전압을 외부보상할 수 있다.As described above, according to the exemplary embodiment of the present invention, by connecting the pixel P to the j-th initialization line Rj, the source voltage of the driving transistor DT can be sensed through the j-th initialization line Rj. . According to an exemplary embodiment of the present invention, compensation data capable of compensating the threshold voltage of the driving transistor may be calculated using the sensed voltage, and the threshold voltage of the driving transistor may be externally compensated using this.

한편, 본 발명의 실시 예는 1 프레임 기간의 액티브 기간 동안 화소(P)에 구동 트랜지스터(DT)의 문턱전압이 보상된 데이터 전압을 공급하고, 센싱 기간 동안 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 센싱한다. 특히, 본 발명의 실시 예는 1 프레임 기간의 액티브 기간 동안 화소(P)들에 데이터 전압들을 공급하고, 센싱 기간 동안 하나의 스캔라인에 접속된 화소(P)들의 구동 트랜지스터(DT)들의 소스 전압들을 센싱한다. 이하에서는, 본 발명의 실시 예에 따른 스캔 구동부와 그의 스캔신호들 공급 방법에 대하여 상세히 살펴본다.
Meanwhile, according to an exemplary embodiment of the present invention, a data voltage compensated for the threshold voltage of the driving transistor DT is supplied to the pixel P during the active period of one frame period, and the driving transistor DT of the pixel P is supplied during the sensing period. The source voltage of is sensed. In particular, the embodiment of the present invention supplies data voltages to the pixels P during the active period of one frame period, and the source voltage of the driving transistors DT of the pixels P connected to one scan line during the sensing period. Sense them. Hereinafter, a scan driver and a method of supplying scan signals thereof according to an embodiment of the present invention will be described in detail.

도 3은 본 발명의 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 실시예에 따른 스캔 구동부(30)는 제1 및 제2 쉬프트 레지스터들(100, 200)을 포함한다. 제1 쉬프트 레지스터(100)는 종속적으로 접속된 A 스테이지들을 구비하고, 제2 쉬프트 레지스터(200)는 종속적으로 접속된 B 스테이지들을 구비한다. 도 3에서는 설명의 편의를 위해 제p 내지 제p+3 A 스테이지들(STA(p)~STA(p+3), p는 1≤p≤n을 만족하는 양의 정수)과 제p 내지 제p+3 B 스테이지들(STB(p)~STB(p+3))만을 예시하였다.3 is a block diagram showing in detail a scan driver according to an embodiment of the present invention. Referring to FIG. 3, the scan driver 30 according to an embodiment of the present invention includes first and second shift registers 100 and 200. The first shift register 100 includes dependently connected A stages, and the second shift register 200 includes dependently connected B stages. In FIG. 3, for convenience of description, the p-th to p+3 A-th stages (STA(p) to STA(p+3), p is a positive integer satisfying 1≦p≦n) and p-th stages. Only the p+3 B stages (STB(p) to STB(p+3)) are illustrated.

이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제p A 스테이지(STA(p))를 기준으로, 전단 스테이지는 제1 A 스테이지(STA(1)) 내지 제p-1 A 스테이지(STA(p-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제p A 스테이지(STA(p))를 기준으로, 후단 스테이지는 제p+1 A 스테이지(STA(p+1)) 내지 제n A 스테이지(STA(n)) 중 어느 하나를 지시한다.In the following description, "shearing stage" refers to being positioned above the standard stage. For example, based on the p A-th stage STA(p), the front stage indicates any one of the first A-th stage STA(1) to the p-1-th stage STA(p-1). . The "rear stage" refers to being located below the standard stage. For example, based on the p-th stage STA(p), the rear stage indicates any one of the p+1-th stage STA(p+1) to the n-th stage STA(n). .

A 스테이지들(STA(1)~STA(n)) 각각은 초기화 단자(IT), 스타트 단자(ST), A 클럭 단자(CTA), 리셋 단자(RT), 캐리신호 출력단자(COT) 등을 구비한다.Each of the A stages (STA(1) to STA(n)) has an initialization terminal (IT), a start terminal (ST), an A clock terminal (CTA), a reset terminal (RT), and a carry signal output terminal (COT). Equipped.

A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT)는 초기화 신호라인(IL)에 접속될 수 있다. A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT)에는 초기화 신호가 공급될 수 있다. 초기화 신호는 1 프레임 기간을 주기로 발생할 수 있으며, 매 프레임 기간의 초기에 발생할 수 있다. 초기화 신호에 대한 자세한 설명은 도 6 및 도 7을 결부하여 후술한다.The initialization terminal IT of each of the A stages STA(1) to STA(n) may be connected to the initialization signal line IL. An initialization signal may be supplied to the initialization terminal IT of each of the A stages STA(1) to STA(n). The initialization signal may be generated in a period of one frame period, and may be generated at the beginning of each frame period. A detailed description of the initialization signal will be described later with reference to FIGS. 6 and 7.

A 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)는 스타트 신호가 공급되는 스타트 신호라인(미도시) 또는 전단 캐리신호가 출력되는 전단 스테이지의 캐리신호 출력단자(COT)에 접속될 수 있다. A 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)에는 스타트 신호 또는 전단 캐리신호가 공급된다. 예를 들어, 도 3과 같이 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)에 접속되며, 이로 인해 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에는 제p A 스테이지(STA(p))의 캐리신호가 전단 캐리신호로서 입력될 수 있다.The start terminal ST of each of the A stages STA(1) to STA(n) is a start signal line (not shown) to which a start signal is supplied, or a carry signal output terminal (COT) of a front stage to which a front carry signal is output. ) Can be accessed. A start signal or a front carry signal is supplied to the start terminal ST of each of the A stages STA(1) to STA(n). For example, as shown in FIG. 3, the start terminal ST of the p+2th stage STA(p+2) is connected to the carry signal output terminal COT of the pAth stage STA(p). As a result, the carry signal of the pAth stage STA(p) may be input to the start terminal ST of the p+2th stage STA(p+2) as a front-end carry signal.

구체적으로, 제1 및 제2 A 스테이지들(STA(1), STA(2))의 스타트 단자(ST)들에는 스타트 신호라인(미도시)이 접속되고, 제3 내지 제p A 스테이지들(STA(3)~STA(p+2))의 스타트 단자(ST)들 각각에는 전단 스테이지의 캐리신호 출력단자(COT)가 접속될 수 있다. 이 경우, A 스테이지들(STA(1)~STA(n))은 스타트 신호에 의해 순차적으로 풀-업 되어 출력을 발생하게 된다. 스타트 신호는 1 프레임 기간을 주기로 발생할 수 있으며, 초기화 신호가 발생한 이후에 발생할 수 있다.Specifically, a start signal line (not shown) is connected to the start terminals ST of the first and second A stages STA(1) and STA(2), and the third to p-th stages ( The carry signal output terminal COT of the previous stage may be connected to each of the start terminals ST of the STAs 3 to STA(p+2). In this case, the A stages STA(1) to STA(n) are sequentially pulled up by a start signal to generate an output. The start signal may be generated every one frame period, and may be generated after the initialization signal is generated.

A 스테이지들(STA(1)~STA(n)) 각각의 리셋 단자(RT)는 후단 캐리신호가 출력되는 후단 스테이지의 캐리신호 출력단자(COT)에 접속된다. 예를 들어, 제p A 스테이지(STA(p))의 리셋 단자(RT)는 제p+2 A 스테이지(STA(p+2))의 캐리신호 출력단자(COT)에 접속되며, 이로 인해 제p A 스테이지(STA(p))의 리셋 단자(RT)에는 제p+2 A 스테이지(STA(p+2))의 제p+2 캐리신호가 후단 캐리신호로서 입력될 수 있다.The reset terminal RT of each of the A stages STA(1) to STA(n) is connected to a carry signal output terminal COT of a rear stage through which a rear stage carry signal is output. For example, the reset terminal RT of the p A-th stage STA(p) is connected to the carry signal output terminal COT of the p+2 A-th stage STA(p+2). The p+2th carry signal of the p+2th stage STA(p+2) may be input to the reset terminal RT of the pA stage STA(p) as a rear-stage carry signal.

A 스테이지들(STA(1)~STA(n)) 각각의 A 클럭 단자(CTA)는 A 클럭신호들이 공급되는 A 클럭 라인들(CLAs) 중 어느 하나에 접속된다. A 클럭신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 2 이상의 양의 정수) 상 클럭신호들로 구현되는 것이 바람직하다. 본 발명의 실시예에서는 도 6과 같이 A 클럭신호들이 순차적으로 위상이 지연되는 6 상 클럭신호들(CLKA1~CLKA6)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. A 클럭신호들은 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 스윙한다.The A clock terminal CTA of each of the A stages STA(1) to STA(n) is connected to any one of the A clock lines CLAs to which the A clock signals are supplied. It is preferable that the A clock signals are implemented as i (i is a positive integer of 2 or more) phase clock signals whose phases are sequentially delayed in order to secure a sufficient charging time during high-speed driving. In the embodiment of the present invention, as shown in FIG. 6, the A clock signals have been described mainly as six-phase clock signals CLKA1 to CLKA6 whose phase is sequentially delayed, but it should be noted that the present invention is not limited thereto. The A clock signals swing to a gate-on voltage (Von) and a gate-off voltage (Voff).

A 스테이지들(STA(1)~STA(n)) 각각의 캐리신호 출력단자(COT)는 B 스테이지들(STB(1)~STB(n)) 중 어느 하나의 스타트 단자, 전단 스테이지의 리셋 단자(RT), 및 후단 스테이지의 스타트 단자(ST)에 접속된다. 예를 들어, 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)는 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1), 제p-2 A 스테이지(STA(p-2))의 리셋 단자(RT), 및 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에 접속될 수 있다. 그 결과, 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 캐리신호는 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 스타트 신호로서 입력되고, 제p-2 A 스테이지(STA(p-2))의 리셋 단자(RT)에 후단 캐리신호로서 입력되며, 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에 전단 캐리신호로서 입력될 수 있다.The carry signal output terminal COT of each of the A stages (STA(1) to STA(n)) is a start terminal of any one of the B stages (STB(1) to STB(n)), a reset terminal of the previous stage It is connected to (RT) and to the start terminal (ST) of the rear stage. For example, the carry signal output terminal COT of the p A-th stage STA(p) is the first start terminal ST1 of the p B-th stage STB(p), and the p-2th stage A (STA) The reset terminal RT of (p-2)) and the start terminal ST of the p+2th stage STA(p+2) may be connected. As a result, the carry signal output from the carry signal output terminal COT of the p-A-th stage STA(p) is input as a start signal to the first start terminal ST1 of the p-B-th stage STB(p). And input as a rear-end carry signal to the reset terminal RT of the p-2th stage A (STA(p-2)), and the start terminal ST of the p+2th stage A (STA(p+2)) Can be input as a front-end carry signal.

B 스테이지들(STB(1)~STB(n)) 각각은 초기화 단자(IT), 제1 및 제2 스타트 단자(ST1, ST2), B 클럭 단자(CTB), 리셋 단자(RT), 캐리신호 출력단자(COT), 스캔신호 출력단자(SOT) 등을 구비한다.Each of the B stages (STB(1) to STB(n)) is an initialization terminal (IT), first and second start terminals (ST1, ST2), B clock terminal (CTB), reset terminal (RT), carry signal It has an output terminal (COT), a scan signal output terminal (SOT), and the like.

B 스테이지들(STB(1)~STB(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)는 A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)와 실질적으로 동일하게 구현될 수 있다. 따라서, B 스테이지들(STB(1)~STB(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)에 대한 자세한 설명은 생략한다.The initialization terminal IT, the second start terminal ST2, the reset terminal RT, and the carry signal output terminal COT of each of the B stages STB(1) to STB(n) are the A stages STA (1) to STA(n)) may be implemented substantially the same as the initialization terminal IT, the second start terminal ST2, the reset terminal RT, and the carry signal output terminal COT. Therefore, detailed description of the initialization terminal (IT), the second start terminal (ST2), the reset terminal (RT), and the carry signal output terminal (COT) of each of the B stages (STB(1) to STB(n)) Is omitted.

B 스테이지들(STB(1)~STB(n)) 각각의 제1 스타트 단자(ST1)는 A 스테이지들(STA(1)~STA(n)) 중 어느 하나의 캐리신호 출력단자(COT)에 접속된다. 예를 들어, 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)에 접속될 수 있다. 이로 인해 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에는 제p A 스테이지(STA(p))의 캐리신호가 스타트 신호로서 입력될 수 있다.The first start terminal ST1 of each of the B stages STB(1) to STB(n) is connected to the carry signal output terminal COT of any one of the A stages STA(1) to STA(n). Connected. For example, the first start terminal ST1 of the pB-th stage STB(p) may be connected to the carry signal output terminal COT of the pA-th stage STA(p). Accordingly, the carry signal of the pA-th stage STA(p) may be input as a start signal to the first start terminal ST1 of the p-B-th stage STB(p).

B 스테이지들(STB(1)~STB(n)) 각각의 B 클럭 단자(CTB)는 B 클럭신호들이 공급되는 B 클럭 라인들(CLBs) 중 어느 하나에 접속된다. B 클럭신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i 상 클럭신호들로 구현되는 것이 바람직하다. 본 발명의 실시예에서는 도 7과 같이 B 클럭신호들이 순차적으로 위상이 지연되는 6 상 클럭신호들(CLKB1~CLKB6)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. B 클럭신호들은 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 스윙한다.The B clock terminal CTB of each of the B stages STB(1) to STB(n) is connected to any one of B clock lines CLBs to which B clock signals are supplied. B clock signals are preferably implemented as i-phase clock signals whose phases are sequentially delayed to ensure sufficient charging time during high-speed driving. In the exemplary embodiment of the present invention, as shown in FIG. 7, the B clock signals are sequentially phase-delayed six-phase clock signals CLKB1 to CLKB6, but it should be noted that the present invention is not limited thereto. The B clock signals swing to a gate-on voltage (Von) and a gate-off voltage (Voff).

B 스테이지들(STB(1)~STB(n)) 각각의 스캔신호 출력단자(SOT)는 스캔라인에 접속된다. 즉, 제p 스캔신호 출력단자(SOT)는 제p 스캔신호를 제p 스캔라인(Sp)에 출력한다.The scan signal output terminals SOT of each of the B stages STB(1) to STB(n) are connected to a scan line. That is, the p-th scan signal output terminal SOT outputs the p-th scan signal to the p-th scan line Sp.

또한, A 및 B 스테이지들(STA(1)~STA(n), STB(1)~STB(n)) 각각은 제1 전원전압이 공급되는 제3 전원전압 라인(미도시)에 접속되는 제1 전원 입력단자(미도시), 제3 전원전압보다 낮은 제4 전원전압이 공급되는 제4 전원전압 라인(미도시)에 접속되는 제2 전원 입력단자(미도시)를 더 포함할 수 있다. 이하에서는 설명의 편의를 위해 제3 전압전압이 게이트 온 전압(Von)이고, 제4 전원전압이 게이트 오프 전압(Voff)인 것을 중심으로 설명하였다. 게이트 온 전압(Von)은 A 및 B 스테이지들(STA(1)~STA(n), STB(1)~STB(n))과 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압으로 설정되고, 게이트 오프 전압(Voff)은 상기 트랜지스터들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다.
In addition, each of the A and B stages STA(1) to STA(n) and STB(1) to STB(n) is connected to a third power voltage line (not shown) to which a first power voltage is supplied. A first power input terminal (not shown) and a second power input terminal (not shown) connected to a fourth power voltage line (not shown) to which a fourth power voltage lower than the third power voltage is supplied may be further included. Hereinafter, for convenience of explanation, the third voltage voltage is the gate-on voltage Von, and the fourth power voltage is the gate-off voltage Voff. The gate-on voltage Von is set to a voltage capable of turning on the transistors of the A and B stages (STA(1) to STA(n), STB(1) to STB(n)) and the pixels (P). In addition, the gate-off voltage Voff may be set to a voltage capable of turning off the transistors.

도 4는 A 스테이지들의 캐리신호들과 B 스테이지들의 스캔신호들을 보여주는 파형도이다. 도 4에는 제N(N은 양의 정수) 및 제N+1 프레임 기간들 동안 제1 내지 제4, 제n-2 내지 제n A 스테이지들(STA(1)~STA(4), STA(n-2)~STA(n))로부터 출력되는 캐리신호들(CA1~CA4, CAn-2~CAn)과 제1 내지 제4, 제n-2 내지 제n 스캔라인들(S1~S4, Sn-2~Sn)에 공급되는 제1 내지 제4, 제n-2 내지 제n 스캔신호들(SCAN1~SCAN4, SCANn-2~SCANn)이 나타나 있다. 본 발명의 실시예에서 캐리신호들과 스캔신호들은 게이트 온 전압(Von)을 갖는 펄스를 포함한다.4 is a waveform diagram showing carry signals of stages A and scan signals of stages B. In FIG. 4, during the Nth (N is a positive integer) and N+1th frame periods, first to fourth, n-2th to nAth stages STA(1) to STA(4), STA( The carry signals CA1 to CA4 and CAn-2 to CAn output from n-2) to STA(n)) and the first to fourth, n-2 to nth scan lines S1 to S4, Sn First to fourth, n-2 to nth scan signals SCAN1 to SCAN4 and SCANn-2 to SCANn supplied to -2 to Sn) are shown. In an embodiment of the present invention, carry signals and scan signals include a pulse having a gate-on voltage Von.

도 4를 참조하면, 제N 및 제N+1 프레임 기간들 각각은 액티브 기간(ACT)과 센싱 기간(SEN)을 포함한다. A 스테이지들(STA(1)~STA(n))의 일부는 액티브 기간(ACT)의 일부 기간 동안 캐리신호들(CA1~CAn)을 순차적으로 출력한다. 예를 들어, 도 4와 같이 제1 및 제2 A 스테이지들(STA(1), STA(2))은 제N 프레임 기간의 액티브 기간(ACT) 동안 제1 및 제2 캐리신호들(CA1~CA2)을 순차적으로 출력하고, 제1 내지 제n-1 A 스테이지들(STA(1)~STA(n-2))은 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제1 내지 제n-2 캐리신호들(CA1~CAn-2)을 순차적으로 출력할 수 있다.Referring to FIG. 4, each of the Nth and N+1th frame periods includes an active period ACT and a sensing period SEN. Some of the A stages STA(1) to STA(n) sequentially output carry signals CA1 to CAn during a partial period of the active period ACT. For example, as shown in FIG. 4, the first and second A stages STA(1) and STA(2) are the first and second carry signals CA1 to during the active period ACT of the Nth frame period. CA2) is sequentially output, and the first to n-1th stages STA(1) to STA(n-2) are first to nth during the active period ACT of the N+1th frame period. -2 Carry signals CA1 to CAn-2 may be sequentially output.

또한, A 스테이지들(STA(1)~STA(n)) 중 어느 하나는 센싱 기간(SEN) 동안 캐리신호를 출력한다. 예를 들어, 도 4와 같이 제3 A 스테이지(STA(3))는 제N 프레임 기간의 센싱 기간(SEN) 동안 제3 캐리신호(CA3)를 출력하고, 제n-1 A 스테이지(STA(n-1))는 제N+1 프레임 기간의 센싱 기간(SEN) 동안 제n-1 캐리신호(CAn-1)를 출력할 수 있다.In addition, any one of the A stages STA(1) to STA(n) outputs a carry signal during the sensing period SEN. For example, as shown in FIG. 4, the third stage A (STA(3)) outputs the third carry signal (CA3) during the sensing period (SEN) of the Nth frame period, and the n-1th stage (STA( n-1)) may output the n-1th carry signal CAn-1 during the sensing period SEN of the N+1th frame period.

B 스테이지들(STB(1)~STAB(n))은 액티브 기간(ACT) 동안 스캔라인들에 제1 내지 제n 스캔신호들(SCAN1~SCANn)을 순차적으로 출력한다. 또한, B 스테이지들(STB(1)~STAB(n))은 센싱 기간(SEN) 동안 스캔라인들 중 어느 한 스캔라인에 스캔신호를 출력한다. B 스테이지들(STB(1)~STAB(n))은 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력한다. 예를 들어, 제3 B 스테이지(STB(3))는 도 4와 같이 제N 프레임 기간의 센싱 기간(SEN) 동안 제3 스캔라인(S3)에 제3 스캔신호(SCAN3)를 출력하고, 제n-1 B 스테이지(STB(n-1))는 제N+1 프레임 기간의 센싱 기간(SEN) 동안 제n-1 스캔라인(Sn-1)에 제n-1 스캔신호(SCANn-1)를 출력할 수 있다. B 스테이지들(STB(1)~STAB(n))의 캐리신호들은 스캔신호들과 동일하게 출력되므로, 이에 대한 상세한 설명과 도면은 생략하기로 한다.The B stages STB(1) to STAB(n) sequentially output the first to nth scan signals SCAN1 to SCANn to the scan lines during the active period ACT. Also, the B stages STB(1) to STAB(n) output a scan signal to any one of the scan lines during the sensing period SEN. The B stages STB(1) to STAB(n) output scan signals to the scan lines in a non-sequential order during the sensing period SEN. For example, the third B stage (STB(3)) outputs the third scan signal (SCAN3) to the third scan line (S3) during the sensing period (SEN) of the Nth frame period as shown in FIG. The n-1 B stage STB(n-1) is the n-1th scan signal SCANn-1 on the n-1th scan line Sn-1 during the sensing period SEN of the N+1th frame period. Can be printed. Since the carry signals of the B stages STB(1) to STAB(n) are output in the same manner as the scan signals, detailed descriptions and drawings thereof will be omitted.

본 발명의 실시 예는 A 스테이지들(STA(1)~STA(n))이 위에 설명한 바와 같이 캐리신호들(CA1~CAn)을 출력하고 B 스테이지들(STB(1)~STB(n))이 위에 설명한 바와 같이 스캔신호들(SCAN1~SCANn)을 출력하기 위해서, A 스테이지들(STA(1)~STA(n))에 공급되는 A 클럭신호들과 B 스테이지들(STB(1)~STB(n))에 공급되는 B 클럭신호들을 제어한다. A 스테이지와 그에 공급되는 A 클럭신호들에 따른 A 스테이지의 캐리신호에 대한 자세한 설명은 도 5a 및 도 6을 결부하여 후술하고, B 스테이지와 그에 공급되는 B 클럭신호들에 따른 B 스테이지의 캐리신호에 대한 자세한 설명은 도 5b 및 도 7을 결부하여 후술한다.According to an embodiment of the present invention, the A stages STA(1) to STA(n) output carry signals CA1 to CAn as described above, and the B stages STB(1) to STB(n) As described above, in order to output the scan signals SCAN1 to SCANn, the clock signals A and the B stages STB(1) to STB supplied to the A stages (STA(1) to STA(n)) are Controls the B clock signals supplied to (n)). A detailed description of the A stage and the carry signal of the A stage according to the A clock signals supplied thereto will be described later in conjunction with Figs. A detailed description of the will be described later in conjunction with FIGS. 5B and 7.

또한, B 스테이지들(STB(1)~STAB(n))이 액티브 기간(ACT) 동안 출력하는 스캔신호의 펄스 폭은 센싱 기간(SEN) 동안 출력하는 스캔신호의 펄스 폭보다 좁다. 본 발명의 실시 예는 센싱 기간(SEN) 동안 구동 트랜지스터(DT)의 게이트 전극과 소스 전극을 플로팅시킨 후에 소스 팔로워(source follower) 방식을 이용하여 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 센싱하므로, 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 정확하게 센싱하기 위해서는 액티브 기간 동안 스캔신호의 펄스보다 긴 기간이 필요하기 때문이다.
Also, the pulse width of the scan signal output during the active period ACT by the B stages STB(1) to STAB(n) is narrower than the pulse width of the scan signal output during the sensing period SEN. According to an exemplary embodiment of the present invention, after the gate electrode and the source electrode of the driving transistor DT are floated during the sensing period SEN, the source voltage of the driving transistor DT of the pixel P is obtained by using a source follower method. Since is sensed, in order to accurately sense the source voltage of the driving transistor DT of the pixel P, a longer period than the pulse of the scan signal is required during the active period.

도 5a는 도 3의 제p A 스테이지를 상세히 보여주는 회로도이다. 도 5a를 참조하면, 제p A 스테이지(STA(p))는 풀-업 제어부(1100), 풀-다운 제어부(1200), 캐리신호 출력부(1300), 및 초기화부(1400)를 포함한다. 도 5a에서 "Q1"은 제1 풀-업 노드, "QB1"은 제1 풀-다운 노드, "N1"는 제1 노드, "N2"는 제2 노드를 지시한다. 풀-업은 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급되어 A 클럭 단자(CTA)로 입력되는 A 클럭신호를 출력할 수 있는 상태에 있는 것을 의미한다.5A is a circuit diagram showing in detail the pA-th stage of FIG. 3. Referring to FIG. 5A, the pA-th stage STA(p) includes a pull-up control unit 1100, a pull-down control unit 1200, a carry signal output unit 1300, and an initialization unit 1400. . In FIG. 5A, “Q1” indicates a first pull-up node, “QB1” indicates a first pull-down node, “N1” indicates a first node, and “N2” indicates a second node. In the pull-up, a gate-on voltage Von is supplied to the first pull-up node Q1 of the p A-th stage STA(p) to output the A clock signal input to the A clock terminal CTA. It means being in a state.

풀-업 제어부(1100)는 스타트 단자(ST)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)을 공급한다. 또한, 풀-업 제어부(1100)는 스타트 단자(ST)에 입력되는 신호에 응답하여 제1 풀-다운 노드(QB1)에 게이트 오프 전압(Voff)을 공급한다. 스타트 단자(ST)에 입력되는 신호는 스타트 신호 또는 전단 캐리신호일 수 있다. 풀-업 제어부(1100)는 제1 및 제2 트랜지스터들(T1, T2)을 포함한다.The pull-up controller 1100 supplies the gate-on voltage Von to the first pull-up node Q1 in response to a signal input to the start terminal ST. In addition, the pull-up control unit 1100 supplies the gate-off voltage Voff to the first pull-down node QB1 in response to a signal input to the start terminal ST. The signal input to the start terminal ST may be a start signal or a front-end carry signal. The pull-up controller 1100 includes first and second transistors T1 and T2.

제1 트랜지스터(T1)는 스타트 단자(ST)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 게이트 온 전압(Von)이 공급되는 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제1 트랜지스터(T1)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 온 전압(Von)이 공급된다. 제1 트랜지스터(T1)의 게이트 전극은 스타트 단자(ST)에 접속되고, 소스 전극은 제1 풀-업 노드(Q1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다. 또는, 제1 트랜지스터(T1)는 다이오드 접속되어, 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극이 스타트 단자(ST)에 접속되고, 소스 전극이 제1 풀-업 노드(Q1)에 접속될 수도 있다.The first transistor T1 is turned on by a signal input to the start terminal ST to connect the first pull-up node Q1 to the first power input terminal VDDT to which the gate-on voltage Von is supplied. Connect. Accordingly, when the first transistor T1 is turned on, the gate-on voltage Von is supplied to the first pull-up node Q1. The gate electrode of the first transistor T1 is connected to the start terminal ST, the source electrode is connected to the first pull-up node Q1, and the drain electrode is connected to the first power input terminal VDDT. have. Alternatively, the first transistor T1 is diode-connected, so that the gate electrode and the drain electrode of the first transistor T1 are connected to the start terminal ST, and the source electrode is connected to the first pull-up node Q1. May be.

제2 트랜지스터(T2)는 스타트 단자(ST)에 입력되는 신호에 의해 턴-온되어 제1 풀-다운 노드(QB1)를 게이트 오프 전압(Voff)이 공급되는 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제2 트랜지스터(T2)가 턴-온되는 경우, 제1 풀-다운 노드(QB1)에는 게이트 오프 전압(Voff)이 공급된다. 제2 트랜지스터(T2)의 게이트 전극은 스타트 단자(ST)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-다운 노드(QB1)에 접속될 수 있다.The second transistor T2 is turned on by a signal input to the start terminal ST so that the first pull-down node QB1 is connected to the second power input terminal VSST to which the gate-off voltage Voff is supplied. Connect. Accordingly, when the second transistor T2 is turned on, the gate-off voltage Voff is supplied to the first pull-down node QB1. The gate electrode of the second transistor T2 is connected to the start terminal ST, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the first pull-down node QB1. have.

풀-업 제어부(1100)는 풀-업 기간 동안 제1 풀-업 노드(Q1)를 게이트 온 전압(Von)으로 유지하고 제1 풀-다운 노드(QB1)를 게이트 오프 전압(Voff)으로 유지하기 위해, 제3 및 제4 트랜지스터들(T3, T4)을 더 포함할 수 있다.The pull-up control unit 1100 maintains the first pull-up node Q1 at the gate-on voltage Von and the first pull-down node QB1 at the gate-off voltage Voff during the pull-up period. To do this, it may further include third and fourth transistors T3 and T4.

제3 트랜지스터(T3)는 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 노드(N1)를 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 노드(N1)에는 게이트 온 전압(Von)이 공급된다. 제3 트랜지스터(T3)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다.When the gate-on voltage Von is supplied to the first pull-up node Q1, the third transistor T3 is turned on to connect the first node N1 to the first power input terminal VDDT. Accordingly, when the third transistor T3 is turned on, the gate-on voltage Von is supplied to the first node N1. The gate electrode of the third transistor T3 is connected to the first pull-up node Q1, the source electrode is connected to the first node N1, and the drain electrode is connected to the first power input terminal VDDT. I can.

제4 트랜지스터(T4)는 제1 노드(N1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 풀-다운 노드(QB1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 경우, 제1 풀-다운 노드(QB1)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-다운 노드(QB1)에 접속될 수 있다. 또는, 제4 트랜지스터(T4)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속될 수 있으며, 이 경우 제3 트랜지스터(T3)는 생략될 수 있다.When the gate-on voltage Von is supplied to the first node N1, the fourth transistor T4 is turned on to connect the first pull-down node QB1 to the second power input terminal VSST. Accordingly, when the fourth transistor T4 is turned on, the gate-off voltage Voff is supplied to the first pull-down node QB1. The gate electrode of the fourth transistor T4 is connected to the first node N1, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the first pull-down node QB1. I can. Alternatively, the gate electrode of the fourth transistor T4 may be connected to the first pull-up node Q1, and in this case, the third transistor T3 may be omitted.

풀-다운 제어부(1200)는 리셋 단자(RT)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)을 공급한다. 리셋 단자(RT)에 입력되는 신호는 후단 캐리신호일 수 있다. 풀-다운 제어부(1200)는 제5 및 제6 트랜지스터들(T5, T6)을 포함한다.The pull-down controller 1200 supplies a gate-off voltage Voff to the first pull-up node Q1 in response to a signal input to the reset terminal RT. The signal input to the reset terminal RT may be a rear carry signal. The pull-down controller 1200 includes fifth and sixth transistors T5 and T6.

제5 및 제6 트랜지스터들(T5, T6)는 리셋 단자(RT)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제5 트랜지스터(T5)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.The fifth and sixth transistors T5 and T6 are turned on by a signal input to the reset terminal RT to connect the first pull-up node Q1 to the second power input terminal VSST. Accordingly, when the fifth and sixth transistors T5 and T6 are turned on, the gate-off voltage Voff is supplied to the first pull-up node Q1. The gate electrode of the fifth transistor T5 may be connected to the reset terminal RT, the source electrode may be connected to the first node N1, and the drain electrode may be connected to the first pull-up node Q1. The gate electrode of the sixth transistor T6 may be connected to the reset terminal RT, the source electrode may be connected to the second power input terminal VSST, and the drain electrode may be connected to the first node N1.

풀-다운 제어부(1200)는 풀-다운 기간 동안 제1 풀-업 노드(Q1)를 게이트 오프 전압(Voff)으로 유지하고 제1 풀-다운 노드(QB1)를 게이트 온 전압(Von)으로 유지하기 위해, 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함하는 풀-다운 노드 제어부(1201)와 제10 트랜지스터(T10)를 포함할 수 있다.The pull-down controller 1200 maintains the first pull-up node Q1 at the gate-off voltage Voff and the first pull-down node QB1 at the gate-on voltage Von during the pull-down period. To do this, a pull-down node controller 1201 including seventh to ninth transistors T7, T8, and T9 and a tenth transistor T10 may be included.

풀-다운 노드 제어부(1201)는 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)이 공급된 경우 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)을 공급한다. 풀-다운 노드 제어부(1201)는 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함한다.When the gate-off voltage Voff is supplied to the first pull-up node Q1, the pull-down node controller 1201 supplies the gate-on voltage Von to the first pull-down node QB1. The pull-down node controller 1201 includes seventh to ninth transistors T7, T8, and T9.

제7 트랜지스터(T7)는 제2 노드(N2)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되어 제1 풀-다운 노드(QB1)를 제1 전원 입력단자(VDDT)에 접속시킨다. 제7 트랜지스터(T7)의 게이트 전극은 제2 노드(N2)에 접속되고, 소스 전극은 제1 풀-다운 노드(QB1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다.When the gate-on voltage Von is supplied to the second node N2, the seventh transistor T7 is turned on to connect the first pull-down node QB1 to the first power input terminal VDDT. The gate electrode of the seventh transistor T7 is connected to the second node N2, the source electrode is connected to the first pull-down node QB1, and the drain electrode is connected to the first power input terminal VDDT. I can.

제8 트랜지스터(T8)는 다이오드 접속되어, 제8 트랜지스터(T8)의 게이트 전극과 드레인 전극이 제1 전원 입력단자(VDDT)에 접속되고, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 이 경우, 제2 노드(N2)에는 항시 게이트 온 전압(Von)이 공급된다.The eighth transistor T8 may be diode-connected, so that the gate electrode and the drain electrode of the eighth transistor T8 may be connected to the first power input terminal VDDT, and the source electrode may be connected to the second node N2. . In this case, the gate-on voltage Von is always supplied to the second node N2.

제9 트랜지스터(T9)는 제1 노드(N1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제2 노드(N2)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제9 트랜지스터(T9)가 턴-온되는 경우, 제2 노드(N2)는 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이의 레벨 전압을 갖게 된다. 따라서, 제9 트랜지스터(T9)가 턴-온되는 경우 제7 트랜지스터(T7)는 턴-오프되며, 제9 트랜지스터(T9)가 턴-오프되는 경우 제7 트랜지스터(T7)는 턴-온될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속될 수 있다. 또는, 제9 트랜지스터(T9)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속될 수 있으며, 이 경우 제3 트랜지스터(T3)는 생략될 수 있다.When the gate-on voltage Von is supplied to the first node N1, the ninth transistor T9 is turned on to connect the second node N2 to the second power input terminal VSST. Accordingly, when the ninth transistor T9 is turned on, the second node N2 has a level voltage between the gate-on voltage Von and the gate-off voltage Voff. Accordingly, when the ninth transistor T9 is turned on, the seventh transistor T7 is turned off, and when the ninth transistor T9 is turned off, the seventh transistor T7 may be turned on. . The gate electrode of the ninth transistor T9 may be connected to the first node N1, the source electrode may be connected to the second power input terminal VSST, and the drain electrode may be connected to the second node N2. Alternatively, the gate electrode of the ninth transistor T9 may be connected to the first pull-up node Q1, and in this case, the third transistor T3 may be omitted.

제10 트랜지스터(T10)는 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제10 트랜지스터(T10)의 게이트 전극은 제1 풀-다운 노드(QB1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다.When the gate-on voltage Von is supplied to the first pull-down node QB1, the tenth transistor T10 is turned on to connect the first pull-up node Q1 to the second power input terminal VSST. Connect. Accordingly, when the tenth transistor T10 is turned on, the gate-off voltage Voff is supplied to the first pull-up node Q1. The gate electrode of the tenth transistor T10 is connected to the first pull-down node QB1, the source electrode is connected to the second power input terminal VSST, and the drain electrode is the first pull-up node Q1. Can be connected to.

캐리신호 출력부(1300)는 제1 풀-업 노드(Q1)가 게이트 온 전압(Von)으로 충전된 경우, A 클럭 단자(CTA)를 통해 입력되는 A 클럭신호를 캐리신호로 출력한다. 캐리신호 출력부(1300)는 제11 및 제12 트랜지스터들(T11, T12)과 제1 부스팅 커패시터(CB1)을 포함한다. 여기서, 제11 트랜지스터(T11)는 A 스테이지의 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되므로 풀-업 트랜지스터로서 기능하고, 제12 트랜지스터(T12)는 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되므로 풀-다운 트랜지스터로서 기능한다.When the first pull-up node Q1 is charged with the gate-on voltage Von, the carry signal output unit 1300 outputs the A clock signal input through the A clock terminal CTA as a carry signal. The carry signal output unit 1300 includes eleventh and twelfth transistors T11 and T12 and a first boosting capacitor CB1. Here, the eleventh transistor T11 is turned on when the gate-on voltage Von is supplied to the first pull-up node Q1 of the A stage, and thus functions as a pull-up transistor, and the twelfth transistor T12 Is turned on when the gate-on voltage Von is supplied to the first pull-down node QB1 and thus functions as a pull-down transistor.

제11 트랜지스터(T11)는 제1 풀-업 노드(Q1)의 게이트 온 전압(Von)에 의해 턴-온되어 캐리신호 출력단자(COT)를 A 클럭 단자(CTA)에 접속시킨다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 경우 A 클럭 단자(CTA)에 입력되는 A 클럭신호가 캐리신호 출력단자(COT)로 출력된다. 제11 트랜지스터(T11)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속되고, 소스 전극은 캐리신호 출력단자(COT)에 접속되며, 드레인 전극은 A 클럭 단자(CTA)에 접속될 수 있다.The eleventh transistor T11 is turned on by the gate-on voltage Von of the first pull-up node Q1 to connect the carry signal output terminal COT to the A clock terminal CTA. Accordingly, when the eleventh transistor T11 is turned on, the A clock signal input to the A clock terminal CTA is output to the carry signal output terminal COT. The gate electrode of the eleventh transistor T11 is connected to the first pull-up node Q1, the source electrode is connected to the carry signal output terminal COT, and the drain electrode is connected to the A clock terminal CTA. have.

제12 트랜지스터(T12)는 제1 풀-다운 노드(QB1)의 게이트 온 전압(Von)에 의해 턴-온되어 캐리신호 출력단자(COT)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제12 트랜지스터(T12)가 턴-온되는 경우 게이트 오프 전압(Voff)이 캐리신호 출력단자(COT)로 출력된다. 제12 트랜지스터(T12)의 게이트 전극은 제1 풀-다운 노드(QB1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 캐리신호 출력단자(COT)에 접속될 수 있다.The twelfth transistor T12 is turned on by the gate-on voltage Von of the first pull-down node QB1 to connect the carry signal output terminal COT to the second power input terminal VSST. For this reason, when the twelfth transistor T12 is turned on, the gate-off voltage Voff is output to the carry signal output terminal COT. The gate electrode of the twelfth transistor T12 is connected to the first pull-down node QB1, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the carry signal output terminal COT. Can be.

제1 부스팅 커패시터(CB1)는 캐리신호 출력단자(COT)와 제1 풀-업 노드(Q1) 사이에 접속된다.The first boosting capacitor CB1 is connected between the carry signal output terminal COT and the first pull-up node Q1.

초기화부(1400)는 제1 풀-업 노드(Q1)를 초기화하기 위해, 초기화 단자(IT)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)을 공급한다. 초기화부(1400)는 제13 트랜지스터(T13)를 포함한다. 제13 트랜지스터(T13)는 초기화 단자(IT)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제13 트랜지스터(T13)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제13 트랜지스터(T13)의 게이트 전극은 초기화 단자(IT)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다.The initialization unit 1400 supplies a gate-off voltage Voff to the first pull-up node Q1 in response to a signal input to the initialization terminal IT in order to initialize the first pull-up node Q1. do. The initialization unit 1400 includes a thirteenth transistor T13. The thirteenth transistor T13 is turned on by a signal input to the initialization terminal IT to connect the first pull-up node Q1 to the second power input terminal VSST. Accordingly, when the thirteenth transistor T13 is turned on, the gate-off voltage Voff is supplied to the first pull-up node Q1. The gate electrode of the thirteenth transistor T13 is connected to the initialization terminal IT, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the first pull-up node Q1. have.

제1 내지 제13 트랜지스터들(T1~T13)의 반도체 층은 a-Si, oxide, 또는 Poly-Si을 포함할 수 있다. 또한, 도 5a에서는 제1 내지 제13 트랜지스터들(T1~T13)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 다만, 제1 내지 제13 트랜지스터들(T1~T13)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 6의 신호들은 수정되어야 할 것이다.
The semiconductor layer of the first to thirteenth transistors T1 to T13 may include a-Si, oxide, or poly-Si. In addition, in FIG. 5A, the first to thirteenth transistors T1 to T13 have been described based on the implementation of the N-type MOS-FET, but the present invention is not limited thereto and may be implemented as a P-type MOS-FET. However, when the first to thirteenth transistors T1 to T13 are implemented as a P-type MOS-FET, the signals of FIG. 6 should be modified to match the characteristics of the P-type MOS-FET.

도 5b는 도 3의 제p B 스테이지를 상세히 보여주는 회로도이다. 도 5b를 참조하면, 제p B 스테이지(STB(p))는 풀-업 제어부(2100), 풀-다운 제어부(2200), 캐리신호 출력부(2300), 스캔신호 출력부(2400), 및 초기화부(2500)를 포함한다. 도 5a에서 "Q2"는 제2 풀-업 노드, "QB2"는 제2 풀-다운 노드, "N1"는 제1 노드, "N2"는 제2 노드를 지시한다.5B is a circuit diagram showing in detail the pB-th stage of FIG. 3. 5B, the p B-th stage STB(p) includes a pull-up control unit 2100, a pull-down control unit 2200, a carry signal output unit 2300, a scan signal output unit 2400, and It includes an initialization unit 2500. In FIG. 5A, “Q2” indicates a second pull-up node, “QB2” indicates a second pull-down node, “N1” indicates a first node, and “N2” indicates a second node.

풀-업 제어부(2100)는 제1 및 제2 스타트 단자들(ST1, ST2)에 입력되는 신호에 응답하여 제2 풀-업 노드(Q2)에 게이트 온 전압(Von)을 공급한다. 또한, 풀-업 제어부(2100)는 제2 스타트 단자(ST2)에 입력되는 신호에 응답하여 제2 풀-다운 노드(QB2)에 게이트 오프 전압(Voff)을 공급한다. 제1 스타트 단자(ST1)에 입력되는 신호는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 캐리신호일 수 있다. 제2 스타트 단자(ST2)에 입력되는 신호는 스타트 신호 또는 전단 캐리신호일 수 있다.The pull-up controller 2100 supplies a gate-on voltage Von to the second pull-up node Q2 in response to a signal input to the first and second start terminals ST1 and ST2. In addition, the pull-up control unit 2100 supplies the gate-off voltage Voff to the second pull-down node QB2 in response to a signal input to the second start terminal ST2. The signal input to the first start terminal ST1 may be a carry signal output from the carry signal output terminal COT of the pA-th stage STA(p). The signal input to the second start terminal ST2 may be a start signal or a front carry signal.

풀-업 제어부(2100)는 제1, 제1' 및 제2 트랜지스터들(T1, T1', T2)을 포함한다. 제p B 스테이지(STB(p))의 제1 트랜지스터(T1)는 그의 게이트 전극이 제2 스타트 단자(ST2)에 접속되는 것을 제외하고는, 제p A 스테이지(STA(p))의 제1 트랜지스터(T1)와 실질적으로 동일하게 구현될 수 있다. 또한, 제p B 스테이지(STB(p))의 제2 트랜지스터(T2)는 제p A 스테이지(STA(p))의 제2 트랜지스터(T2)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제1 및 제2 트랜지스터들(T1, T2)에 대한 자세한 설명은 생략한다.The pull-up control unit 2100 includes first, first ′, and second transistors T1, T1 ′, and T2. The first transistor T1 of the p B-th stage STB(p) is the first transistor T1 of the p A-th stage STA(p), except that its gate electrode is connected to the second start terminal ST2. It may be implemented substantially the same as the transistor T1. Also, the second transistor T2 of the p-th stage STB(p) may be substantially the same as the second transistor T2 of the p-th stage STA(p). Accordingly, detailed descriptions of the first and second transistors T1 and T2 of the p-th stage STB(p) will be omitted.

제1' 트랜지스터(T1')는 제1 스타트 단자(ST1)에 입력되는 신호에 의해 턴-온되어 제2 풀-업 노드(Q2)를 게이트 온 전압(Von)이 공급되는 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제1' 트랜지스터(T1')가 턴-온되는 경우, 제2 풀-업 노드(Q2)에는 게이트 온 전압(Von)이 공급된다. 제1' 트랜지스터(T1')의 게이트 전극은 제1 스타트 단자(ST1)에 접속되고, 소스 전극은 제2 풀-업 노드(Q2)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다. 또는, 제1' 트랜지스터(T1')는 다이오드 접속되어, 제1' 트랜지스터(T1')의 게이트 전극과 드레인 전극이 제1 스타트 단자(ST1)에 접속되고, 소스 전극이 제2 풀-업 노드(Q2)에 접속될 수도 있다.The first ′ transistor T1 ′ is turned on by a signal input to the first start terminal ST1 to supply the second pull-up node Q2 with the gate-on voltage Von. Connect to (VDDT). Accordingly, when the first ′ transistor T1 ′ is turned on, the gate-on voltage Von is supplied to the second pull-up node Q2. The gate electrode of the first'transistor T1' is connected to the first start terminal ST1, the source electrode is connected to the second pull-up node Q2, and the drain electrode is the first power input terminal VDDT. Can be connected to. Alternatively, the first' transistor T1' is diode-connected, the gate electrode and the drain electrode of the first' transistor T1' are connected to the first start terminal ST1, and the source electrode is a second pull-up node. It may be connected to (Q2).

풀-업 제어부(2100)는 풀-업 기간 동안 제2 풀-업 노드(Q2)를 게이트 온 전압(Von)으로 유지하고 제2 풀-다운 노드(QB2)를 게이트 오프 전압(Voff)으로 유지하기 위해, 제3 및 제4 트랜지스터들(T3, T4)을 더 포함할 수 있다. 제p B 스테이지(STB(p))의 제3 및 제4 트랜지스터들(T3, T4)는 제p A 스테이지(STA(p))의 제3 및 제4 트랜지스터들(T3, T4)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제3 및 제4 트랜지스터들(T3, T4)에 대한 자세한 설명은 생략한다.The pull-up control unit 2100 maintains the second pull-up node Q2 at the gate-on voltage Von and the second pull-down node QB2 at the gate-off voltage Voff during the pull-up period. To do this, it may further include third and fourth transistors T3 and T4. The third and fourth transistors T3 and T4 of the p-B-th stage STB(p) substantially correspond to the third and fourth transistors T3 and T4 of the p-A-th stage STA(p). It can be implemented in the same way. Accordingly, detailed descriptions of the third and fourth transistors T3 and T4 of the p B-th stage STB(p) will be omitted.

풀-다운 제어부(2200)는 리셋 단자(RT)에 입력되는 신호에 응답하여 제2 풀-업 노드(Q2)에 게이트 오프 전압(Voff)을 공급한다. 리셋 단자(RT)에 입력되는 신호는 후단 캐리신호일 수 있다. 풀-다운 제어부(1200)는 제5 및 제6 트랜지스터들(T5, T6)을 포함한다. 제p B 스테이지(STB(p))의 제5 및 제6 트랜지스터들(T5, T6)는 제p A 스테이지(STA(p))의 제5 및 제6 트랜지스터들(T5, T6)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제5 및 제6 트랜지스터들(T5, T6)에 대한 자세한 설명은 생략한다.The pull-down controller 2200 supplies the gate-off voltage Voff to the second pull-up node Q2 in response to a signal input to the reset terminal RT. The signal input to the reset terminal RT may be a rear carry signal. The pull-down controller 1200 includes fifth and sixth transistors T5 and T6. The fifth and sixth transistors T5 and T6 of the p-B-th stage STB(p) substantially correspond to the fifth and sixth transistors T5 and T6 of the p-A-th stage STA(p). It can be implemented in the same way. Accordingly, detailed descriptions of the fifth and sixth transistors T5 and T6 of the p-B-th stage STB(p) will be omitted.

풀-다운 제어부(1200)는 풀-다운 기간 동안 제2 풀-업 노드(Q2)를 게이트 오프 전압(Voff)으로 유지하고 제2 풀-다운 노드(QB2)를 게이트 온 전압(Von)으로 유지하기 위해, 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함하는 풀-다운 노드 제어부(1201)와 제10 및 제10' 트랜지스터들(T10, T10')을 포함할 수 있다. 제p B 스테이지(STB(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)은 제p A 스테이지(STA(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)에 대한 자세한 설명은 생략한다.The pull-down controller 1200 maintains the second pull-up node Q2 at the gate-off voltage Voff and the second pull-down node QB2 at the gate-on voltage Von during the pull-down period. To this end, a pull-down node controller 1201 including seventh to ninth transistors T7, T8, and T9 and tenth and tenth' transistors T10 and T10' may be included. The seventh to ninth transistors T7, T8, and T9 of the p-B-th stage STB(p) are the seventh to ninth transistors T7, T8, and T9 of the p-A-th stage STA(p). ) Can be implemented substantially the same. Accordingly, detailed descriptions of the seventh to ninth transistors T7, T8, and T9 of the p-B-th stage STB(p) will be omitted.

제10 및 제10' 트랜지스터들(T10, T10')은 제2 풀-다운 노드(QB2)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제2 풀-업 노드(Q2)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제10 및 제10' 트랜지스터들(T10, T10')이 턴-온되는 경우, 제2 풀-업 노드(Q2)에는 게이트 오프 전압(Voff)이 공급된다. 제10 트랜지스터(T10)의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제2 풀-업 노드(Q2)에 접속될 수 있다. 제10' 트랜지스터(T10')의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.When the gate-on voltage Von is supplied to the second pull-down node QB2, the tenth and tenth' transistors T10 and T10' are turned on to remove the second pull-up node Q2. 2 Connect to the power input terminal (VSST). Accordingly, when the tenth and tenth' transistors T10 and T10' are turned on, the gate-off voltage Voff is supplied to the second pull-up node Q2. The gate electrode of the tenth transistor T10 is connected to the second pull-down node QB2, the source electrode is connected to the first node N1, and the drain electrode is connected to the second pull-up node Q2. Can be. The gate electrode of the 10' transistor T10' is connected to the second pull-down node QB2, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the first node N1. Can be connected.

캐리신호 출력부(2300)는 제2 풀-업 노드(Q2)가 게이트 온 전압(Von)으로 충전된 경우, B 클럭 단자(CTB)를 통해 입력되는 B 클럭신호를 캐리신호로 출력한다. 캐리신호 출력부(2300)는 제11 및 제12 트랜지스터들(T11, T12)과 제2 부스팅 커패시터(CB2)를 포함한다.When the second pull-up node Q2 is charged with the gate-on voltage Von, the carry signal output unit 2300 outputs a B clock signal input through the B clock terminal CTB as a carry signal. The carry signal output unit 2300 includes eleventh and twelfth transistors T11 and T12 and a second boosting capacitor CB2.

제p B 스테이지(STB(p))의 제11 트랜지스터(T11)는 그의 드레인 전극이 B 클럭 단자(CTB)에 접속되는 것을 제외하고는, 제p A 스테이지(STA(p))의 제11 트랜지스터(T11)와 실질적으로 동일하게 구현될 수 있다. 또한, 제p B 스테이지(STB(p))의 제12 트랜지스터(T2) 및 제2 부스팅 커패시터(CB2)는 제p A 스테이지(STA(p))의 제12 트랜지스터(T12) 및 제1 부스팅 커패시터(CB1)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제11 및 제12 트랜지스터들(T11, T12)과 제2 부스팅 커패시터(CB2)에 대한 자세한 설명은 생략한다.The eleventh transistor T11 of the p B-th stage STB(p) is the eleventh transistor of the p A-th stage STA(p), except that its drain electrode is connected to the B clock terminal CTB. It can be implemented substantially the same as (T11). In addition, the twelfth transistor T2 and the second boosting capacitor CB2 of the p-B-th stage STB(p) are the twelfth transistor T12 and the first boosting capacitor of the p-A-th stage STA(p). It can be implemented substantially the same as (CB1). Accordingly, detailed descriptions of the eleventh and twelfth transistors T11 and T12 and the second boosting capacitor CB2 of the p-B-th stage STB(p) will be omitted.

스캔신호 출력부(2400)는 제2 풀-업 노드(Q2)가 게이트 온 전압(Von)으로 충전된 경우, B 클럭 단자(CTB)를 통해 입력되는 B 클럭신호를 스캔신호로 출력한다. 스캔신호 출력부(2400)는 제14 및 제15 트랜지스터들(T14, T15)을 포함한다.When the second pull-up node Q2 is charged with the gate-on voltage Von, the scan signal output unit 2400 outputs a B clock signal input through the B clock terminal CTB as a scan signal. The scan signal output unit 2400 includes 14th and 15th transistors T14 and T15.

제14 트랜지스터(T14)는 제2 풀-업 노드(Q2)의 게이트 온 전압(Von)에 의해 턴-온되어 스캔신호 출력단자(SOT)를 B 클럭 단자(CTB)에 접속시킨다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우 B 클럭 단자(CTB)에 입력되는 B 클럭신호가 스캔신호 출력단자(SOT)로 출력된다. 제14 트랜지스터(T14)의 게이트 전극은 제2 풀-업 노드(Q2)에 접속되고, 소스 전극은 스캔신호 출력단자(COT)에 접속되며, 드레인 전극은 B 클럭 단자(CTB)에 접속될 수 있다.The fourteenth transistor T14 is turned on by the gate-on voltage Von of the second pull-up node Q2 to connect the scan signal output terminal SOT to the B clock terminal CTB. Accordingly, when the fourteenth transistor T14 is turned on, the B clock signal input to the B clock terminal CTB is output to the scan signal output terminal SOT. The gate electrode of the 14th transistor T14 is connected to the second pull-up node Q2, the source electrode is connected to the scan signal output terminal COT, and the drain electrode is connected to the B clock terminal CTB. have.

제15 트랜지스터(T15)는 제2 풀-다운 노드(QB2)의 게이트 온 전압(Von)에 의해 턴-온되어 스캔신호 출력단자(SOT)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제15 트랜지스터(T15)가 턴-온되는 경우 게이트 오프 전압(Voff)이 스캔신호 출력단자(SOT)로 출력된다. 제15 트랜지스터(T15)의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 스캔신호 출력단자(SOT)에 접속될 수 있다.The fifteenth transistor T15 is turned on by the gate-on voltage Von of the second pull-down node QB2 to connect the scan signal output terminal SOT to the second power input terminal VSST. For this reason, when the fifteenth transistor T15 is turned on, the gate-off voltage Voff is output to the scan signal output terminal SOT. The gate electrode of the fifteenth transistor T15 is connected to the second pull-down node QB2, the source electrode is connected to the second power input terminal VSST, and the drain electrode is connected to the scan signal output terminal SOT. Can be.

제p B 스테이지(STB(p))초기화부(2500)는 제p A 스테이지(STA(p))의 초기화부(1400)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 초기화부(2500)에 대한 자세한 설명은 생략한다.The pB-th stage STB(p) initialization unit 2500 may be implemented substantially the same as the initialization unit 1400 of the pA-th stage STA(p). Accordingly, a detailed description of the initialization unit 2500 of the p-th stage STB(p) will be omitted.

제1 내지 제15 트랜지스터들(T1~T15)의 반도체 층은 a-Si, oxide, 또는 Poly-Si을 포함할 수 있다. 또한, 도 5b에서는 제1 내지 제15 트랜지스터들(T1~T15)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 다만, 제1 내지 제15 트랜지스터들(T1~T15)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 7의 신호들은 수정되어야 할 것이다.The semiconductor layer of the first to fifteenth transistors T1 to T15 may include a-Si, oxide, or poly-Si. In addition, in FIG. 5B, the first to fifteenth transistors T1 to T15 have been described based on implementation of an N-type MOS-FET, but the present invention is not limited thereto, and may be implemented as a P-type MOS-FET. However, when the first to fifteenth transistors T1 to T15 are implemented as a P-type MOS-FET, the signals of FIG. 7 should be modified to match the characteristics of the P-type MOS-FET.

한편, B 스테이지들(STB(1)~STB(n)) 각각은 스캔라인에 접속되므로 스캔신호 출력부를 필요로 하는 반면에, A 스테이지들(STA(1)~STA(n)) 각각은 스캔라인에 접속되지 않으므로 스캔신호 출력부를 필요로 하지 않는다. 특히, B 스테이지들(STB(1)~STB(n)) 각각의 스캔신호 출력부(2400)의 제14 및 제15 트랜지스터들(T14, T15)은 스캔신호를 안정적으로 출력하기 위해 다른 트랜지스터들에 비해 크기가 크다. 그러므로, 본 발명의 실시예는 제14 및 제15 트랜지스터들(T14, T15)을 포함하지 않는 A 스테이지들(STA(1)~STA(n))의 크기를 제14 및 제15 트랜지스터들(T14, T15)을 포함하는 B 스테이지들의 크기에 비해 많이 줄일 수 있다. 즉, 본 발명의 실시예는 제1 쉬프트 레지스터(100)의 크기를 제2 쉬프트 레지스터(200)의 크기에 비해 많이 줄일 수 있다.On the other hand, since each of the B stages (STB(1) to STB(n)) is connected to a scan line, a scan signal output is required, whereas each of the A stages (STA(1) to STA(n)) is scanned. Since it is not connected to the line, it does not require a scan signal output. In particular, the 14th and 15th transistors T14 and T15 of the scan signal output unit 2400 of each of the B stages (STB(1) to STB(n)) are different transistors to stably output the scan signal. It is larger in size than Therefore, according to the exemplary embodiment of the present invention, the sizes of the A stages STA(1) to STA(n) that do not include the 14th and 15th transistors T14 and T15 are set to the 14th and 15th transistors T14. , T15) can be significantly reduced compared to the size of the B stages. That is, according to the exemplary embodiment of the present invention, the size of the first shift register 100 can be significantly reduced compared to the size of the second shift register 200.

따라서, 본 발명의 실시예는 종래보다 제1 쉬프트 레지스터의 크기를 줄임으로써 스캔 구동부(30)의 크기를 종래에 비해 크게 줄일 수 있으므로, 표시장치의 베젤의 크기를 줄일 수 있다.
Accordingly, in the exemplary embodiment of the present invention, the size of the scan driver 30 can be significantly reduced compared to the prior art by reducing the size of the first shift register, so that the size of the bezel of the display device can be reduced.

도 6은 제p A 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p A 스테이지의 제1 풀-업 노드 전압, 제1 풀-다운 노드 전압, 제p A 스테이지의 출력 단자로 출력되는 신호, 및 A 클럭 라인들에 공급되는 A 클럭신호들을 보여주는 파형도이다. 도 6에는 제N 프레임 기간의 액티브 기간(ACT) 및 센싱 기간(SEN)과 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제p A 스테이지(STA(p))의 스타트 단자(ST)에 입력되는 제p-2 A 스테이지(STA(p-2))의 캐리신호 출력단자(COT)로부터 출력되는 제p-2 캐리신호(CAp-2), 제p A 스테이지(STA(p))의 초기화 단자(IT)에 입력되는 초기화 신호(INI), 6 상의 A 클럭신호들(CLKA1~CLKA6), 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)의 전압(VQA), 제p A 스테이지(STA(p))의 제1 풀-다운 노드(QB1)의 전압(VQBA), 및 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 제p 캐리신호(CAp)가 나타나 있다.6 illustrates signals input to a start terminal and an initialization terminal of a p-th stage, a first pull-up node voltage of a p-th stage, a first pull-down node voltage, and an output terminal of a p-th stage. It is a waveform diagram showing a signal and A clock signals supplied to the A clock lines. 6, the start terminal ST of the p A-th stage STA(p) during the active period ACT and the sensing period SEN of the Nth frame period and the active period ACT of the N+1th frame period is shown in FIG. Of the input p-2th carry signal CAp-2 and pAth stage STA(p) output from the carry signal output terminal COT of the p-2th stage A (STA(p-2)). The initialization signal INI input to the initialization terminal IT, the A clock signals CLKA1 to CLKA6 of phase 6, and the voltage VQA of the first pull-up node Q1 of the p-Ath stage STA(p) ), the voltage VQBA of the first pull-down node QB1 of the p-th stage STA(p), and the carry signal output terminal COT of the p-th stage STA(p). The p-th carry signal CAp is shown.

또한, 도 6에서는 제1 내지 제p-1 A 스테이지들(STA(1)~STA(p-1))이 액티브 기간(ACT) 동안 캐리신호들을 순차적으로 출력하고, 제p 내지 제n A 스테이지들(STA(p)~STA(n))이 액티브 기간(ACT) 동안 캐리신호를 출력하지 않으며, 제p A 스테이지(STA(p))가 센싱 기간(SEN) 동안 캐리신호를 출력하는 것을 중심으로 설명하였음에 주의하여야 한다. 또한, 제p A 스테이지(STA(p))의 A 클럭 단자(CTA)는 A 클럭 라인들(CLAs) 중에 제4 A 클럭신호(CLKA4)가 공급되는 제4 A 클럭 라인에 접속된 것을 중심으로 설명하였음에 주의하여야 한다.In addition, in FIG. 6, the first to p-1th stages STA(1) to STA(p-1) sequentially output carry signals during the active period ACT, and the p to nth stages A The focus is that the STA(p) to STA(n) do not output a carry signal during the active period (ACT), and the p A-th stage (STA(p)) outputs the carry signal during the sensing period (SEN). It should be noted that it is described as. Also, the A clock terminal CTA of the p A-th stage STA(p) is connected to the fourth A clock line to which the fourth A clock signal CLKA4 is supplied among the A clock lines CLAs. It should be noted that it has been described.

도 6을 참조하면, 6 상의 A 클럭신호들(CLKA1~CLKA6)은 순차적으로 위상이 지연된다. 다만, 6 상의 A 클럭신호들(CLKA1~CLKA6)은 도 6과 같이 액티브 기간(ACT)의 일부 기간 동안에만 순차적으로 위상이 지연된다. 또한, 6 상의 A 클럭신호들(CLKA1~CLKA6) 중 어느 하나의 클럭신호만이 센싱 기간(SEN) 동안 펄스를 발생한다. Referring to FIG. 6, the phases of the A clock signals CLKA1 to CLKA6 of phase 6 are sequentially delayed. However, the phase A clock signals CLKA1 to CLKA6 of phase 6 are sequentially delayed only during a partial period of the active period ACT as shown in FIG. 6. Also, only one of the six-phase A clock signals CLKA1 to CLKA6 generates a pulse during the sensing period SEN.

이하에서는, 도 5a 및 도 6을 결부하여 제p A 스테이지(STA(p))의 동작을 간략히 설명한다.Hereinafter, the operation of the pA-th stage STA(p) will be briefly described with reference to FIGS. 5A and 6.

제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CAp-2)가 스타트 단자(ST)에 입력되는 경우, 제p A 스테이지(STA(p))는 풀-업된다. 즉, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CAp-2)가 제p A 스테이지(STA(p))의 스타트 단자(ST)에 입력되는 경우, 제1 풀-업 노드(Q1)는 게이트 온 전압(Von)으로 충전되고, 제1 풀-다운 노드(QB1)는 게이트 오프 전압(Voff)으로 방전된다.When the p-2th carry signal CAp-2 is input to the start terminal ST during the active period ACT of the Nth frame period, the pAth stage STA(p) is pulled up. That is, when the p-2th carry signal CAp-2 is input to the start terminal ST of the pAth stage STA(p) during the active period ACT of the Nth frame period, the first full- The up node Q1 is charged with the gate-on voltage Von, and the first pull-down node QB1 is discharged with the gate-off voltage Voff.

하지만, 제p A 스테이지(STA(p))가 풀-업된 이후에 A 클럭신호들(CLKA1~CLKA6)은 더이상 순차적으로 위상이 지연되도록 공급되지 않으므로, 제p A 스테이지(STA(p))의 A 클럭 단자(CTA)에는 제4 A 클럭신호(CLKA4)의 펄스가 입력되지 않는다. 그 결과, 제p A 스테이지(STA(p))는 캐리신호를 출력하지 않으며, 제p A 스테이지(STA(p))는 풀-업된 상태를 유지한다.However, after the p A-th stage STA(p) is pulled up, the A clock signals CLKA1 to CLKA6 are no longer sequentially supplied so that the phase is delayed. The pulse of the fourth A clock signal CLKA4 is not input to the A clock terminal CTA. As a result, the p A-th stage STA(p) does not output a carry signal, and the p A-th stage STA(p) maintains a pull-up state.

또한, 제p+1 A 스테이지(STA(p+1)) 역시 제p-1 캐리신호에 의해 풀-업되어 풀-업된 상태를 유지하나, 제p+1 A 스테이지(STA(p+1))의 A 클럭 단자(CTA)에는 A 클럭신호의 펄스가 입력되지 않으므로, 캐리신호를 출력하지 않는다. 제p 및 제p+1 A 스테이지(STA(p), STA(p+1))가 캐리신호를 출력하지 않으므로, 제p+2 내지 제n A 스테이지들(STA(p+2)~STA(n)) 각각은 스타트 단자를 통해 전단 캐리신호를 입력받지 못한다. 따라서, 제p+2 내지 제n A 스테이지들(STA(p+2)~STA(n))은 풀-업되지 않는다. 결국, 제p 내지 제n A 스테이지들(STA(p)~STA(n))는 캐리신호를 출력하지 않는다.In addition, the p+1th stage A (STA(p+1)) is also pulled up by the p-1th carry signal to maintain the pull-up state, but the p+1th stage STA(p+1) Since the pulse of the A clock signal is not input to the A clock terminal CTA of ), the carry signal is not output. Since the p+1th stages STA(p) and STA(p+1) do not output a carry signal, the p+2th to nth Ath stages STA(p+2) to STA( n)) Each cannot receive a front-end carry signal through the start terminal. Accordingly, the p+2 to n-th stages STA(p+2) to STA(n) are not pulled up. As a result, the p to n-th A-th stages STA(p) to STA(n) do not output a carry signal.

제N 프레임 기간의 센싱 기간(SEN) 동안 제4 A 클럭신호(CLKA4)의 펄스가 발생한다. 제p A 스테이지(STA(p))는 풀-업된 상태를 유지하므로, A 클럭 단자(CTA)를 통해 제4 A 클럭신호(CLKA4)의 펄스가 입력되는 경우, 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)는 제1 부스팅 커패시터(CB1)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제11 트랜지스터(T11)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 캐리신호(CAp)를 출력한다.During the sensing period SEN of the Nth frame period, a pulse of the fourth A clock signal CLKA4 is generated. Since the p A-th stage STA(p) maintains the pull-up state, when the pulse of the fourth A-th clock signal CLKA4 is input through the A clock terminal CTA, the p A-th stage STA(p )) of the first pull-up node Q1 is bootstrapped by the first boosting capacitor CB1 to be charged with a voltage Von' having a higher level than the gate-on voltage Von. Accordingly, since the eleventh transistor T11 of the p A-th stage STA(p) is completely turned on, it has a pulse of the gate-on voltage Von synchronized with the pulse of the fourth A clock signal CLKA4. The p-th carry signal CAp is output.

그리고 나서, 제N+1 프레임 기간의 액티브 기간(ACT)의 초기에 초기화 신호(INI)가 초기화 단자(IT)로 입력되는 경우, 제p 및 제p+1 A 스테이지(STA(p), STA(p+1))는 풀-다운된다. 즉, 초기화 신호(INI)가 제p 및 제p+1 A 스테이지들(STA(p), STA(p+1)) 각각의 초기화 단자(IT)로 입력되는 경우, 제1 풀-업 노드(Q1)는 게이트 오프 전압(Voff)으로 방전되고, 제1 풀-다운 노드(QB1)는 게이트 온 전압(Von)으로 충전된다.
Then, when the initialization signal INI is input to the initialization terminal IT at the beginning of the active period ACT of the N+1th frame period, the p and p+1th stages STA(p) and STA (p+1)) is pull-down. That is, when the initialization signal INI is input to the initialization terminal IT of each of the p-th and p+1-th stages STA(p) and STA(p+1), the first pull-up node ( Q1 is discharged with the gate-off voltage Voff, and the first pull-down node QB1 is charged with the gate-on voltage Von.

도 7은 제p B 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p B 스테이지의 제2 풀-업 노드 전압과 제2 풀-다운 노드 전압, 제p B 스테이지의 출력 단자로 출력되는 신호, 및 B 클럭 라인들에 공급되는 B 클럭신호들을 보여주는 파형도이다. 도 7에는 제N 프레임 기간의 액티브 기간(ACT) 및 센싱 기간(SEN)과 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 초기화 단자(IT)에 입력되는 초기화 신호(INI), 제p B 스테이지(STB(p))의 스타트 단자(ST)에 입력되는 제p-2 B 스테이지(STB(p-2))의 캐리신호 출력단자(COT)로부터 출력되는 제p-2 캐리신호(CBp-2), 제p B 스테이지(STB(p))의 리셋 단자(RT)에 입력되는 제p+2 B 스테이지(STB(p+2))의 캐리신호 출력단자(COT)로부터 출력되는 제p+2 캐리신호(CBp+2), 6 상의 B 클럭신호들(CLKB1~CLKB6), 제p B 스테이지(STB(p))의 제2 풀-업 노드(Q2)의 전압(VQB), 제p B 스테이지(STB(p))의 제2 풀-다운 노드(QB2)의 전압(VQBB), 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 제p 캐리신호(CAp), 및 제p B 스테이지(STB(p))의 스캔신호 출력단자(SOT)로부터 출력되는 제p 스캔신호(SCANp)가 나타나 있다.7 shows signals input to the start terminal and the initialization terminal of the p-th stage, the second pull-up node voltage and the second pull-down node voltage of the p-th stage, and the output terminal of the p-th stage. It is a waveform diagram showing a signal and B clock signals supplied to the B clock lines. In FIG. 7, the initialization terminal IT of the p B-th stage STB(p) is provided during the active period ACT and the sensing period SEN of the Nth frame period and the active period ACT of the N+1th frame period. From the input initialization signal INI, the carry signal output terminal COT of the p-2th stage STB(p-2) input to the start terminal ST of the p B-th stage STB(p) Output p-2th carry signal CBp-2, carry signal of p+2th B-th stage STB(p+2) input to reset terminal RT of p-th stage STB(p) The p+2th carry signal CBp+2 output from the output terminal COT, the sixth phase B clock signals CLKB1 to CLKB6, and the second pull-up node of the p Bth stage STB(p) ( The voltage VQB of Q2), the voltage VQBB of the second pull-down node QB2 of the p-th stage STB(p), and the carry signal output terminal of the p-th stage STA(p) ( The p-th carry signal CAp output from the COT and the p-th scan signal SCANp output from the scan signal output terminal SOT of the p B-th stage STB(p) are shown.

또한, 도 7에서는 제1 내지 제n B 스테이지들(STB(1)~STB(p-1))은 액티브 기간(ACT) 동안 스캔신호들과 캐리신호들을 출력하고, 제p B 스테이지(STB(p))만이 센싱 기간(SEN) 동안 스캔신호를 출력하는 것을 중심으로 설명하였음에 주의하여야 한다. 또한, 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)는 B 클럭 라인들(CLBs) 중에 제4 B 클럭신호(CLKB4)가 공급되는 제4 B 클럭 라인에 접속된 것을 중심으로 설명하였음에 주의하여야 한다.In addition, in FIG. 7, the first to nth B stages STB(1) to STB(p-1) output scan signals and carry signals during the active period ACT, and the p B-th stage STB( It should be noted that only p)) has been described focusing on outputting the scan signal during the sensing period (SEN). In addition, the B clock terminal CTB of the p B-th stage STB(p) is connected to the fourth B clock line to which the fourth B clock signal CLKB4 is supplied among the B clock lines CLBs. It should be noted that it has been described.

도 7을 참조하면, 6 상의 B 클럭신호들(CLKB1~CLKB6)은 액티브 기간(ACT) 동안 순차적으로 위상이 지연된다. 6 상의 B 클럭신호들(CLKB1~CLKB6) 중 어느 하나의 클럭신호만이 센싱 기간(SEN) 동안 펄스를 발생한다. 한편, 센싱 기간(SEN) 동안 A 클럭신호들(CLKA1~CLKA6) 중 어느 하나의 클럭신호의 펄스의 폭을 제1 펄스 폭이라 하고, B 클럭신호들(CLKB1~CLKB6)중 어느 하나의 클럭신호의 펄스의 폭을 제2 펄스 폭이라고 가정하자. 이 경우, 센싱 기간(SEN) 동안 어느 하나의 A 클럭신호의 펄스는 스캔신호를 출력하기 위한 펄스가 아니고 어느 하나의 B 스테이지를 풀-업시키기 위한 펄스이므로, 제1 펄스 폭은 제2 펄스 폭보다 좁을 수 있다.Referring to FIG. 7, the phase B clock signals CLKB1 to CLKB6 of phase 6 are sequentially delayed during the active period ACT. Only one of the 6-phase B clock signals CLKB1 to CLKB6 generates a pulse during the sensing period SEN. Meanwhile, during the sensing period SEN, the pulse width of any one of the clock signals CLKA1 to CLKA6 is referred to as the first pulse width, and the clock signal of any one of the B clock signals CLKB1 to CLKB6 Assume that the width of the pulse of is the second pulse width. In this case, since any one pulse of the clock signal A during the sensing period (SEN) is not a pulse for outputting a scan signal, but a pulse for pulling up any one B stage, the first pulse width is the second pulse width. It can be narrower.

이하에서는, 도 5b 및 도 7을 결부하여 제p B 스테이지(STB(p))의 동작을 간략히 설명한다.Hereinafter, the operation of the p B-th stage STB(p) will be briefly described with reference to FIGS. 5B and 7.

제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CBp-2)가 제p B 스테이지(STB(p))의 제2 스타트 단자(ST2)에 입력되는 경우, 제p B 스테이지(STB(p))는 풀-업된다. 즉, 제p-2 캐리신호(CBp-2)가 제p B 스테이지(STB(p))의 제2 스타트 단자(ST2)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 온 전압(Von)으로 충전되고, 제2 풀-다운 노드(QB2)는 게이트 오프 전압(Voff)으로 방전된다.When the p-2th carry signal CBp-2 is input to the second start terminal ST2 of the pB-th stage STB(p) during the active period ACT of the Nth frame period, the p-B-th stage (STB(p)) is pulled up. That is, when the p-2th carry signal CBp-2 is input to the second start terminal ST2 of the pB-th stage STB(p), the second pull-up node Q2 is the gate-on voltage It is charged to (Von), and the second pull-down node QB2 is discharged to the gate-off voltage (Voff).

그리고 나서, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)에 제4 B 클럭신호(CLKB4)가 입력되는 경우, 제2 풀-업 노드(Q2)는 제2 부스팅 커패시터(CB2)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제14 트랜지스터(T14)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 스캔신호(SCANp)를 출력한다.Then, when the fourth B clock signal CLKB4 is input to the B clock terminal CTB of the p B-th stage STB(p) during the active period ACT of the Nth frame period, the second pull-up The node Q2 is bootstrapped by the second boosting capacitor CB2 and is charged with a voltage Von' having a higher level than the gate-on voltage Von. Accordingly, since the fourteenth transistor T14 of the p A-th stage STA(p) is completely turned on, it has a pulse of the gate-on voltage Von synchronized with the pulse of the fourth A clock signal CLKA4. Outputs the p-th scan signal SCANp.

그리고 나서, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 리셋 단자(RT)에 제p+2 캐리신호(CBp+2)가 입력되는 경우, 제p B 스테이지(STB(p))는 풀-다운된다. 즉, 제p+2 캐리신호(CBp+2)가 제p B 스테이지(STB(p))의 리셋 단자(RT)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 오프 전압(Voff)으로 방전되고, 제2 풀-다운 노드(QB2)는 게이트 온 전압(Von)으로 충전된다.Then, when the p+2th carry signal CBp+2 is input to the reset terminal RT of the p B-th stage STB(p) during the active period ACT of the Nth frame period, the p B-th The stage STB(p) is pulled down. That is, when the p+2th carry signal CBp+2 is input to the reset terminal RT of the pB-th stage STB(p), the second pull-up node Q2 is the gate-off voltage Voff. ), and the second pull-down node QB2 is charged with the gate-on voltage Von.

제N 프레임 기간의 센싱 기간(SEN) 동안 제p A 스테이지(STA(p))의 제p 캐리신호(CAp)가 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 입력되는 경우, 제p B 스테이지(STB(p))는 풀-업된다. 즉, 제p A 스테이지(STA(p))의 제p 캐리신호(CAp)가 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 온 전압(Von)으로 충전되고, 제2 풀-다운 노드(QB2)는 게이트 오프 전압(Voff)으로 방전된다.During the sensing period SEN of the N-th frame period, the p-th carry signal CAp of the p-A-th stage STA(p) is input to the first start terminal ST1 of the p-B-th stage STB(p). In this case, the p-th stage STB(p) is pulled up. That is, when the p-th carry signal CAp of the p-th stage STA(p) is input to the first start terminal ST1 of the p-th stage STB(p), the second pull-up node Q2 is charged with the gate-on voltage Von, and the second pull-down node QB2 is discharged with the gate-off voltage Voff.

그리고 나서, 제N 프레임 기간의 센싱 기간(SEN) 동안 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)에 제4 B 클럭신호(CLKB4)가 입력되는 경우, 제2 풀-업 노드(Q2)는 제2 부스팅 커패시터(CB2)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제14 트랜지스터(T14)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 스캔신호(SCANp)를 출력한다.Then, when the fourth B clock signal CLKB4 is input to the B clock terminal CTB of the p B-th stage STB(p) during the sensing period SEN of the Nth frame period, the second pull-up The node Q2 is bootstrapped by the second boosting capacitor CB2 and is charged with a voltage Von' having a higher level than the gate-on voltage Von. Accordingly, since the fourteenth transistor T14 of the p A-th stage STA(p) is completely turned on, it has a pulse of the gate-on voltage Von synchronized with the pulse of the fourth A clock signal CLKA4. Outputs the p-th scan signal SCANp.

그리고 나서, 제N+1 프레임 기간의 액티브 기간(ACT)의 초기에 초기화 신호(INI)가 초기화 단자(IT)로 입력되는 경우, 제p B 스테이지(STB(p))는 풀-다운된다. 즉, 초기화 신호(INI)가 제p B 스테이지(STB(p))의 초기화 단자(IT)로 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 오프 전압(Voff)으로 방전되고, 제2 풀-다운 노드(QB2)는 게이트 온 전압(Von)으로 충전된다.Then, when the initialization signal INI is input to the initialization terminal IT at the beginning of the active period ACT of the N+1th frame period, the p B-th stage STB(p) is pulled down. That is, when the initialization signal INI is input to the initialization terminal IT of the p B-th stage STB(p), the second pull-up node Q2 is discharged to the gate-off voltage Voff, 2 The pull-down node QB2 is charged with the gate-on voltage Von.

이상에서 살펴본 바와 같이, 본 발명의 실시 예는 액티브 기간(ACT) 동안 스캔라인들에 스캔신호들을 순차적으로 출력하고, 센싱 기간(SEN) 동안 스캔라인들 중 어느 하나에 스캔신호를 출력할 수 있다. 그 결과, 본 발명의 실시 예는 매 프레임 기간의 센싱 기간(SEN)마다 어느 한 스캔라인에 접속된 화소(P)들 각각의 구동 트랜지스터(DT)의 소스 전압을 센싱할 수 있다.As described above, the embodiment of the present invention may sequentially output scan signals to scan lines during the active period ACT, and may output scan signals to any one of the scan lines during the sensing period SEN. . As a result, the embodiment of the present invention can sense the source voltage of the driving transistor DT of each of the pixels P connected to one scan line in the sensing period SEN of each frame period.

특히, 본 발명의 실시 예는 도 4와 같이 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력한다. 이때, 센싱 기간(SEN) 동안 어느 스캔라인에 스캔신호를 출력할 것인지는 도 6 및 도 7에서 설명한 바와 같이 A 클럭신호들과 B 클럭신호들에 의해 결정된다. 타이밍 제어부(40)가 A 클럭신호들과 B 클럭신호들을 생성하여 스캔 구동부(30)로 출력하므로, 매 프레임 기간마다 A 클럭신호들과 B 클럭신호들을 변경해줌으로써, 본 발명의 실시 예는 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력할 수 있다.In particular, the embodiment of the present invention outputs scan signals to scan lines in a non-sequential order during sensing periods SEN as shown in FIG. 4. In this case, the scan line to which the scan line is to be output during the sensing period SEN is determined by the A clock signals and the B clock signals as described with reference to FIGS. 6 and 7. Since the timing control unit 40 generates A clock signals and B clock signals and outputs them to the scan driver 30, by changing the A clock signals and B clock signals every frame period, an embodiment of the present invention is a sensing period. During the SENs, scan signals may be output to the scan lines in a non-sequential order.

예를 들어, 타이밍 제어부(40)는 액티브 기간(ACT)들 동안 공급될 A 클럭신호들의 위상 지연 횟수들과 센싱 기간(SEN)들 동안 공급될 A 클럭신호들와 B 클럭신호들 중 어느 클럭신호들에 펄스를 발생할지에 대한 정보가 저장된 내장 메모리를 포함할 수 있다. 이 경우, 타이밍 제어부(40)는 내장 메모리에 미리 저장된 위상 지연 횟수들과 펄스 발생 정보에 따라 A 클럭신호들과 B 클럭신호들을 도 4와 같이 매 프레임 기간마다 변경하여 출력할 수 있다. 그러므로, 본 발명의 실시 예는 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력할 수 있다.
For example, the timing controller 40 includes the number of phase delays of the clock signals A to be supplied during the active period (ACT) and any of the clock signals A and B clock signals to be supplied during the sensing period (SEN). It may include an internal memory that stores information about whether to generate a pulse. In this case, the timing control unit 40 may change and output the A clock signals and B clock signals for every frame period as shown in FIG. 4 according to the number of phase delays and pulse generation information previously stored in the internal memory. Therefore, according to an exemplary embodiment of the present invention, scan signals may be output to the scan lines in a non-sequential order during the sensing period SEN.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the technical idea of the present invention. Accordingly, the technical scope of the present invention should not be limited to the content described in the detailed description of the specification, but should be determined by the claims.

10: 표시패널 20: 데이터 구동부
21: 소스 드라이브 IC 22: 센싱부
30: 스캔 구동부 40: 타이밍 제어부
50: 디지털 데이터 변환부 100: 제1 쉬프트 레지스터
200: 제2 쉬프트 레지스터10: display panel 20: data driver
21: source drive IC 22: sensing unit
30: scan driving unit 40: timing control unit
50: digital data conversion unit 100: first shift register
200: second shift register

Claims (12)

종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및
종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고,
상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며,
상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작으며,
1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고,
상기 A 스테이지들의 일부는 상기 액티브 기간의 일부 기간 동안 상기 캐리신호들을 상기 B 스테이지들의 일부에 순차적으로 출력하며,
상기 A 스테이지들 중 어느 하나는 상기 센싱 기간 동안 상기 캐리신호를 상기 B 스테이지들 중 어느 하나에 출력하는 스캔 구동부.A first shift register including A stages that are dependently connected to output carry signals; And
And a second shift register including B stages that are dependently connected to output scan signals, and
The carry signals of the A stages are input to the B stages, the scan signals of the B stages are output to scan lines,
The size of the first shift register is smaller than the size of the second shift register,
One frame period includes an active period and a sensing period,
Some of the A stages sequentially output the carry signals to some of the B stages during a partial period of the active period,
Any one of the A stages outputs the carry signal to any one of the B stages during the sensing period. 제 1 항에 있어서,
상기 B 스테이지들은 상기 액티브 기간 동안 상기 스캔신호들을 상기 스캔라인들에 순차적으로 출력하며,
상기 B 스테이지들 중 어느 하나는 상기 센싱 기간 동안 스캔신호를 스캔라인에 출력하는 스캔 구동부.The method of claim 1,
The B stages sequentially output the scan signals to the scan lines during the active period,
Any one of the B stages outputs a scan signal to a scan line during the sensing period. 제 2 항에 있어서,
상기 액티브 기간의 상기 스캔신호들 각각의 펄스 폭은 상기 센싱 기간의 상기 스캔신호의 펄스 폭보다 좁은 것을 특징으로 하는 스캔 구동부.The method of claim 2,
And a pulse width of each of the scan signals in the active period is narrower than a pulse width of the scan signal in the sensing period. 삭제delete 제 1 항에 있어서,
상기 A 스테이지들에 공급되는 A 클럭신호들은 상기 액티브 기간의 일부 기간 동안에만 순차적으로 지연되도록 발생하며,
상기 A 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제1 펄스 폭으로 발생하는 스캔 구동부.The method of claim 1,
A clock signals supplied to the A stages are sequentially delayed only during a partial period of the active period,
Any one of the A clock signals is generated with a first pulse width during the sensing period. 제 5 항에 있어서,
상기 B 스테이지들에 공급되는 B 클럭신호들은 상기 액티브 기간 내내 순차적으로 지연되도록 발생하며,
상기 B 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제2 펄스 폭을 발생하는 스캔 구동부.The method of claim 5,
B clock signals supplied to the B stages are sequentially delayed throughout the active period,
Any one of the B clock signals generates a second pulse width during the sensing period. 제 6 항에 있어서,
상기 제1 펄스 폭은 상기 제2 펄스 폭보다 좁은 스캔 구동부.The method of claim 6,
The first pulse width is narrower than the second pulse width. 제 1 항에 있어서,
상기 A 스테이지들 각각은,
제1 풀-업 노드 및 제1 풀-다운 노드;
상기 제1 풀-업 노드의 전압에 따라 A 클럭 단자로 입력되는 A 클럭신호들 중 어느 하나를 캐리신호 출력단자로 출력하는 제1 풀-업 트랜지스터;
상기 제1 풀-다운 노드의 전압에 따라 상기 캐리신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제1 풀-다운 트랜지스터;
스타트 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제1 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-업 제어부;
리셋 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-다운 제어부; 및
초기화 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함하는 스캔 구동부.The method of claim 1,
Each of the A stages,
A first pull-up node and a first pull-down node;
A first pull-up transistor configured to output any one of A clock signals input to the A clock terminal to a carry signal output terminal according to the voltage of the first pull-up node;
A first pull-down transistor connecting the carry signal output terminal to a voltage input terminal to which a gate-off voltage is supplied according to the voltage of the first pull-down node;
A first pull-up controller configured to supply a gate-on voltage to the first pull-up node and the gate-off voltage to the first pull-down node according to a signal input to a start terminal;
A first pull-down control unit supplying the gate-off voltage to the first pull-up node according to a signal input to a reset terminal; And
A scan driver including an initialization unit supplying the gate-off voltage to the first pull-up node according to a signal input to an initialization terminal. 제 8 항에 있어서,
상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고,
상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며,
상기 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호인 스캔 구동부.The method of claim 8,
The signal input to the initialization terminal is an initialization signal generated at the beginning of every frame period,
The signal input to the reset terminal is a carry signal of a rear stage,
The signal input to the start terminal is a start signal generated after the initialization signal is generated, or a carry signal of a previous stage. 제 1 항에 있어서,
상기 B 스테이지들 각각은,
제2 풀-업 노드 및 제2 풀-다운 노드;
상기 제2 풀-업 노드의 전압에 따라 B 클럭 단자로 입력되는 B 클럭신호들 중 어느 하나를 스캔신호 출력단자로 출력하는 제2 풀-업 트랜지스터;
상기 제2 풀-다운 노드의 전압에 따라 상기 스캔신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제2 풀-다운 트랜지스터;
제1 및 제2 스타트 단자들로 입력되는 신호들에 따라 상기 제2 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제2 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-업 제어부;
리셋 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-다운 제어부; 및
초기화 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함하는 스캔 구동부.The method of claim 1,
Each of the B stages,
A second pull-up node and a second pull-down node;
A second pull-up transistor configured to output any one of B clock signals input to a B clock terminal to a scan signal output terminal according to a voltage of the second pull-up node;
A second pull-down transistor connecting the scan signal output terminal to a voltage input terminal to which a gate-off voltage is supplied according to the voltage of the second pull-down node;
A second pull-up supplying a gate-on voltage to the second pull-up node and supplying the gate-off voltage to the second pull-down node according to signals input to the first and second start terminals A control unit;
A second pull-down control unit supplying the gate-off voltage to the second pull-up node according to a signal input to a reset terminal; And
A scan driver including an initialization unit supplying the gate-off voltage to the second pull-up node according to a signal input to an initialization terminal. 제 10 항에 있어서,
상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고,
상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며,
상기 제1 스타트 단자로 입력되는 신호는 상기 A 스테이지들 중 어느 하나의 출력 단자로부터 출력되는 신호이고,
상기 제2 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호인 스캔 구동부.The method of claim 10,
The signal input to the initialization terminal is an initialization signal generated at the beginning of every frame period,
The signal input to the reset terminal is a carry signal of a rear stage,
The signal input to the first start terminal is a signal output from any one of the A stages,
The signal input to the second start terminal is a start signal generated after the initialization signal is generated, or a carry signal of a previous stage. 데이터라인들 및 스캔라인들에 접속되는 화소들을 구비하는 표시패널;
상기 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부; 및
상기 스캔라인들에 스캔신호들을 공급하는 스캔 구동부를 구비하고,
상기 스캔 구동부는,
종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및
종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고,
상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며,
상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작으며,
1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고,
상기 A 스테이지들의 일부는 상기 액티브 기간의 일부 기간 동안 상기 캐리신호들을 상기 B 스테이지들의 일부에 순차적으로 출력하며,
상기 A 스테이지들 중 어느 하나는 상기 센싱 기간 동안 상기 캐리신호를 상기 B 스테이지들 중 어느 하나에 출력하는 표시장치.A display panel including pixels connected to data lines and scan lines;
A data driver supplying data voltages to the data lines; And
A scan driver supplying scan signals to the scan lines,
The scan driver,
A first shift register including A stages that are dependently connected to output carry signals; And
And a second shift register including B stages that are dependently connected to output scan signals, and
The carry signals of the A stages are input to the B stages, the scan signals of the B stages are output to scan lines,
The size of the first shift register is smaller than the size of the second shift register,
One frame period includes an active period and a sensing period,
Some of the A stages sequentially output the carry signals to some of the B stages during a partial period of the active period,
Any one of the A stages outputs the carry signal to any one of the B stages during the sensing period.
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