KR102233649B1 - Stacked semiconductor package and manufacturing method of the same - Google Patents

Stacked semiconductor package and manufacturing method of the same Download PDF

Info

Publication number
KR102233649B1
KR102233649B1 KR1020190132695A KR20190132695A KR102233649B1 KR 102233649 B1 KR102233649 B1 KR 102233649B1 KR 1020190132695 A KR1020190132695 A KR 1020190132695A KR 20190132695 A KR20190132695 A KR 20190132695A KR 102233649 B1 KR102233649 B1 KR 102233649B1
Authority
KR
South Korea
Prior art keywords
connection
semiconductor package
post
circuit pattern
substrate
Prior art date
Application number
KR1020190132695A
Other languages
Korean (ko)
Inventor
이종원
Original Assignee
주식회사 에스에프에이반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에스에프에이반도체 filed Critical 주식회사 에스에프에이반도체
Priority to KR1020190132695A priority Critical patent/KR102233649B1/en
Application granted granted Critical
Publication of KR102233649B1 publication Critical patent/KR102233649B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Disclosed is a stacked semiconductor package which can increase productivity. According to the present invention, the stacked semiconductor package comprises: a first semiconductor package in which a semiconductor chip connected to a first circuit pattern is mounted on a first substrate on which the first circuit pattern is formed; a second semiconductor package disposed on an upper portion of the first semiconductor package and having a second substrate on which a second circuit pattern is formed; and a connection post unit mounted on the first semiconductor package, and having a lower end connected to the first circuit pattern and an upper end connected to the second circuit pattern.

Description

적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법{Stacked semiconductor package and manufacturing method of the same}Stacked semiconductor package and manufacturing method of the same

본 발명은, 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법에 관한 것에 관한 것으로서, 리드 프레임 반도체 패키지에 사용되는 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a stacked semiconductor package and a method of manufacturing a stacked semiconductor package, and to a stacked semiconductor package used in a lead frame semiconductor package and a method of manufacturing the stacked semiconductor package.

통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.In general, the semiconductor industry is required to be more lightweight, compact, multifunctional, and high-performance at an inexpensive price. One of the important technologies required to meet these needs is an integrated circuit packaging technology.

집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.Integrated circuit packaging is designed to protect semiconductor chips such as single devices and integrated circuits formed by stacking various electronic circuits and wirings from various external environments such as dust, moisture, electrical, and mechanical loads, and to optimize and maximize the electrical performance of semiconductor chips. Refers to a product formed by forming a signal input/output terminal to a main board using a lead frame or a printed circuit board, and molding using an encapsulant.

한편, 최근의 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 등과 같은 방식을 사용하는 추세이다.On the other hand, as products on which the integrated circuit package is mounted are light, thin, and short, and many functions are required, the integrated circuit package technology is SIP (System in Package), POP (Package On), which mounts a plurality of semiconductor chips in the integrated circuit package. There is a trend of using methods such as Package).

이와 같은 집적회로 패키지의 용량이 증가함에 따라 입출력 단자의 수가 증가하는데, 집적회로 패키지의 전체 크기를 증가시키지 않으면서도 입출력 단자의 수를 증가시키기 위하여 몰드부에 관통홀을 형성하여 도전성 페이스트로 충진함으로써 TMV(Through Mold Via)를 형성하는 방법이 제안되었다.As the capacity of the integrated circuit package increases, the number of input/output terminals increases.In order to increase the number of input/output terminals without increasing the overall size of the integrated circuit package, through holes are formed in the mold and filled with conductive paste. A method of forming TMV (Through Mold Via) has been proposed.

그런데, 종래기술에 따른 TMV(Through Mold Via)방식은 몰드부에 다수개의 관통홀을 형성하는데 많은 시간이 소요되고, 이렇게 형성된 각각의 관통홀에 도전성 페이스트를 충진하는 공정이 추가로 필요해 제작에 소요되는 시간이 길어져 생산성이 떨어지는 문제점이 있다. However, the TMV (Through Mold Via) method according to the prior art takes a lot of time to form a plurality of through holes in the mold part, and an additional process of filling a conductive paste in each of the through holes formed in this way is required for manufacturing. There is a problem in that the productivity is deteriorated due to the long period of time.

또한, 종래의 POP(Package on Package) 방식은 볼(ball)이 없는 리드프레임 구조 또는 LGA(Land Grid Array) 구조의 제품에 대한 적층이 어려운 문제점이 있다.In addition, the conventional POP (Package on Package) method has a problem in that it is difficult to stack products having a lead frame structure without balls or a land grid array (LGA) structure.

대한민국 공개특허공보 제10-2014-0045461호, (2014.04.16.)Korean Patent Application Publication No. 10-2014-0045461, (2014.04.16.)

본 발명이 해결하고자 하는 과제는, 제작에 소요되는 시간을 단축하여 생산성을 높일 수 있는 적층형 반도체 패키지 및 적층형 반도체 패키지의 제조방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a stacked semiconductor package and a method of manufacturing a stacked semiconductor package that can increase productivity by shortening the time required for manufacturing.

본 발명의 일 측면에 따르면, 제1 회로패턴이 형성된 제1 기판 상에 상기 제1 회로패턴에 접속되는 반도체 칩이 실장된 제1 반도체 패키지; 상기 제1 반도체 패키지의 상부에 배치되며, 제2 회로패턴이 형성된 제2 기판을 구비하는 제2 반도체 패키지; 및 상기 제1 반도체 패키지에 실장되며, 하단부가 상기 제1 회로패턴에 접속되고 상단부가 상기 제2 회로패턴에 접속되는 접속용 포스트부를 포함하는 적층형 반도체 패키지가 제공될 수 있다.According to an aspect of the present invention, a first semiconductor package in which a semiconductor chip connected to the first circuit pattern is mounted on a first substrate on which a first circuit pattern is formed; A second semiconductor package disposed on the first semiconductor package and including a second substrate on which a second circuit pattern is formed; And a connection post mounted on the first semiconductor package, a lower end connected to the first circuit pattern, and an upper end connected to the second circuit pattern.

상기 접속용 포스트부는, 상기 제1 기판 상에 지지되며, 상기 제1 회로패턴에 접속되는 접속패드; 및 상기 접속패드의 상부에 배치되며, 상기 접속패드에 부착되는 포스트 몸체를 포함할 수 있다.The connection post portion may include a connection pad supported on the first substrate and connected to the first circuit pattern; And a post body disposed above the connection pad and attached to the connection pad.

상기 접속패드는 솔더 페이스트(solder paste)가 페이스트 프린팅(paste printing)되어 형성되며, 상기 포스트 몸체는 표면 실장 기술(SMT)에 의해 형성될 수 있다.The connection pad is formed by paste printing a solder paste, and the post body may be formed by surface mounting technology (SMT).

상기 포스트 몸체의 상단부의 표면적을 넓히기 위해 상기 포스트 몸체의 상단부에는 요입홈 또는 요철돌기가 마련될 수 있다.In order to increase the surface area of the upper end of the post body, a concave groove or an uneven protrusion may be provided at the upper end of the post body.

상기 제1 반도체 패키지는, 상기 접속용 포스트부를 밀봉하되 상기 접속용 포스트부의 상단부를 노출시키는 몰드부를 더 포함할 수 있다.The first semiconductor package may further include a mold for sealing the connection post and exposing an upper end of the connection post.

상기 제1 반도체 패키지는, 상기 반도체 칩의 상단부에 배치되는 열 전달 물질층(Thermal Interface Material; TIM)을 더 포함할 수 있다.The first semiconductor package may further include a thermal interface material (TIM) disposed on an upper end of the semiconductor chip.

본 발명의 다른 측면에 따르면, 제1 회로패턴이 형성된 제1 반도체 패키지의 제1 기판 상에 상기 제1 회로패턴에 접속되는 접속용 포스트부를 실장하는 포스트 실장단계; 상기 제1 회로패턴에 접속되는 반도체 칩을 상기 제1 기판에 실장하는 칩 실장단계; 및 상기 접속용 포스트부의 상단부를 제2 반도체 패키지의 제2 기판 상에 형성된 제2 회로패턴에 접속하는 패키지 접속단계를 포함하는 적층형 반도체 패키지 제조방법이 제공될 수 있다.According to another aspect of the present invention, a post mounting step of mounting a connection post connected to the first circuit pattern on a first substrate of a first semiconductor package on which a first circuit pattern is formed; A chip mounting step of mounting a semiconductor chip connected to the first circuit pattern on the first substrate; And a package connection step of connecting an upper end of the connection post portion to a second circuit pattern formed on a second substrate of the second semiconductor package.

상기 포스트 실장단계는, 상기 제1 기판 상에 솔더 페이스트(solder paste)를 페이스트 프린팅(paste printing)하여 접속패드를 형성하는 패드 형성단계; 표면 실장 기술(SMT)을 이용하여 상기 접속패드 상에 포스트 몸체를 형성하는 포스트 몸체 형성단계; 및 상기 포스트 몸체를 상기 접속패드에 부착시키는 부착단계를 포함할 수 있다.The post mounting step may include a pad forming step of forming a connection pad by paste printing a solder paste on the first substrate; A post body forming step of forming a post body on the connection pad using surface mounting technology (SMT); And an attaching step of attaching the post body to the connection pad.

상기 반도체 칩과 상기 접속용 포스트부를 밀봉하는 몰드부를 형성하는 몰드 형성단계; 및 상기 몰드부를 절삭하여 상기 접속용 포스트부의 상단부를 노출시키는 포스트 노출단계를 더 포함할 수 있다.A mold forming step of forming a mold part sealing the semiconductor chip and the connection post part; And a post exposing step of cutting the mold part to expose an upper end of the connection post part.

상기 접속용 포스트부를 밀봉하되 상기 접속용 포스트부의 상단부를 노출시키는 포스트 노출형 몰드부를 형성하는 포스트 노출형 몰드 형성단계; 및 노출된 상기 접속용 포스트부의 상단부의 표면적을 넓히기 위해 상기 접속용 포스트부의 상단부에 요입홈 또는 요철돌기를 형성하는 상단부 가공단계를 더 포함할 수 있다.A post-exposed mold forming step of sealing the connection post and forming a post-exposed mold to expose an upper end of the connection post; And an upper end processing step of forming a concave groove or an uneven protrusion at the upper end of the connection post to increase the surface area of the exposed upper end of the connection post.

상기 반도체 칩의 상단부에 열 전달 물질층(Thermal Interface Material; TIM)을 형성하는 열 전달 물질층 형성단계를 더 포함할 수 있다.A heat transfer material layer forming step of forming a thermal interface material (TIM) on an upper end of the semiconductor chip may be further included.

본 발명의 또 다른 측면에 따르면, 제1 회로패턴이 형성된 제1 반도체 패키지의 제1 기판 상에 상기 제1 회로패턴에 접속되는 접속용 포스트 프레임부를 실장하는 포스트 프레임 실장단계; 상기 제1 회로패턴에 접속되는 반도체 칩을 상기 제1 기판에 실장하는 칩 실장단계; 상기 반도체 칩과 상기 접속용 포스트 프레임부를 밀봉하는 몰드부를 형성하는 몰드 형성단계; 상기 몰드부와 상기 접속용 포스트 프레임부를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부를 형성하는 포스트 노출단계; 및 노출된 상기 접속용 포스트부의 상단부를 제2 반도체 패키지의 제2 기판 상에 형성된 제2 회로패턴에 접속하는 패키지 접속단계를 포함하는 적층형 반도체 패키지 제조방법이 제공될 수 있다.According to another aspect of the present invention, a post frame mounting step of mounting a connection post frame unit connected to the first circuit pattern on a first substrate of a first semiconductor package on which a first circuit pattern is formed; A chip mounting step of mounting a semiconductor chip connected to the first circuit pattern on the first substrate; A mold forming step of forming a mold part sealing the semiconductor chip and the connection post frame part; A post exposing step of partially cutting the mold part and the connection post frame part to form a connection post part to which an upper end part is exposed; And a package connection step of connecting the exposed upper end of the connection post to a second circuit pattern formed on a second substrate of the second semiconductor package.

상기 포스트 프레임 실장단계는, 상기 제1 기판 상에 솔더 페이스트(solder paste)를 페이스트 프린팅(paste printing)하여 접속패드를 형성하는 패드 형성단계; 상기 접속패드 상에 미리 제작된 상기 접속용 포스트 프레임부를 위치시키는 프레임 로딩단계; 및 상기 접속용 포스트 프레임부를 상기 접속패드에 부착시키는 프레임 부착단계를 포함할 수 있다.The post frame mounting step may include a pad forming step of forming a connection pad by paste printing a solder paste on the first substrate; A frame loading step of placing the pre-fabricated connection post frame on the connection pad; And a frame attaching step of attaching the connection post frame portion to the connection pad.

상기 접속용 포스트 프레임부는, 연결 몸체부; 및 상기 연결 몸체부의 하부벽에서 돌출되어 마련되며, 상호 이격되어 배치되는 다수개의 돌출 몸체부를 포함할 수 있다.The connection post frame portion, a connection body portion; And a plurality of protruding body portions protruding from the lower wall of the connection body portion and disposed to be spaced apart from each other.

상기 연결 몸체부는 중앙 영역에 관통공이 형성된 고리 형상으로 마련될 수 있다.The connection body portion may be provided in a ring shape in which a through hole is formed in a central region.

상기 접속용 포스트 프레임부는, 상기 연결 몸체부의 측벽에서 돌출되어 마련되며, 상기 제2 반도체 패키지의 상기 제2 회로패턴에 접속하는 접속용 확장부를 더 포함할 수 있다.The connection post frame portion may further include a connection extension portion protruding from a sidewall of the connection body portion and connecting to the second circuit pattern of the second semiconductor package.

본 발명의 또 다른 측면에 따르면, 제1 회로패턴에 접속되는 반도체 칩을 상기 제1 회로패턴이 형성된 제1 기판에 실장하는 칩 실장단계; 상기 반도체 칩의 상단부에 부착된 접착성 재질의 접착층을 형성하는 접착층 형성단계; 상기 제1 기판 상에 상기 제1 회로패턴에 접속되는 접속용 포스트 프레임부를 실장하는 포스트 프레임 실장단계; 상기 반도체 칩과 상기 접속용 포스트 프레임부를 밀봉하는 몰드부를 형성하는 몰드 형성단계; 상기 몰드부와 상기 접속용 포스트 프레임부를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부를 형성하는 포스트 노출단계; 및 노출된 상기 접속용 포스트부의 상단부를 제2 반도체 패키지의 제2 기판 상에 형성된 제2 회로패턴에 접속하는 패키지 접속단계를 포함하는 적층형 반도체 패키지 제조방법이 제공될 수 있다. According to another aspect of the present invention, a chip mounting step of mounting a semiconductor chip connected to a first circuit pattern on a first substrate on which the first circuit pattern is formed; An adhesive layer forming step of forming an adhesive layer of an adhesive material attached to an upper end of the semiconductor chip; A post frame mounting step of mounting a connection post frame unit connected to the first circuit pattern on the first substrate; A mold forming step of forming a mold part sealing the semiconductor chip and the connection post frame part; A post exposing step of partially cutting the mold part and the connection post frame part to form a connection post part to which an upper end part is exposed; And a package connection step of connecting the exposed upper end of the connection post to a second circuit pattern formed on a second substrate of the second semiconductor package.

상기 접속용 포스트 프레임부는, 연결 몸체부; 상기 연결 몸체부의 하부벽에서 돌출되어 마련되며, 상호 이격되어 배치되는 다수개의 돌출 몸체부; 상기 연결 몸체부의 측벽에서 돌출되어 마련되는 연결 플랜지부; 및 상기 연결 플랜지부의 하부면에서 돌출되어 마련되며, 상기 접착층에 연결되는 방열층 형성용 돌출부를 포함할 수 있다.The connection post frame portion, a connection body portion; A plurality of protruding body portions protruding from the lower wall of the connection body portion and disposed to be spaced apart from each other; A connection flange portion protruding from a side wall of the connection body portion; And a protrusion for forming a heat dissipation layer which is provided to protrude from a lower surface of the connection flange and is connected to the adhesive layer.

본 발명의 실시예들은, 제1 반도체 패키지에 실장되며 하단부가 제1 반도체 패키지의 제1 회로패턴에 접속되고 상단부가 제2 반도체 패키지 제2 회로패턴에 접속되는 접속용 포스트부를 구비함으로써, 제작에 소요되는 시간을 단축하여 생산성을 높일 수 있다.Embodiments of the present invention are mounted on a first semiconductor package, the lower end is connected to the first circuit pattern of the first semiconductor package and the upper end is connected to the second circuit pattern of the second semiconductor package by providing a connection post portion, Productivity can be improved by shortening the time required.

도 1은 본 발명의 제1 실시예에 따른 적층형 반도체 패키지의 개략적인 구조도이다.
도 2는 도 1의 적층형 반도체 패키지의 제조방법이 도시된 도면이다.
도 3은 도 2의 제조방법이 순차적으로 도시된 공정순서도이다.
도 4는 도 3의 (a)공정에 대한 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 적층형 반도체 패키지의 개략적인 구조도이다.
도 6은 도 5의 적층형 반도체 패키지의 제조방법이 순차적으로 도시된 공정순서도이다.
도 7은 도 6의(c)공정이 도시된 도면이다.
도 8은 본 발명의 제3 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이다.
도 9는 도 8의 제조방법이 순차적으로 도시된 공정순서도이다.
도 10은 도 9의 (a)공정에 사용되는 접속용 포스트 프레임부가 도시된 사시도이다.
도 11은 도 10의 정면도이다.
도 12는 본 발명의 제4 실시예에 따른 적층형 반도체 패키지의 제조방법에 사용되는 접속용 포스트 프레임부가 도시된 사시도이다.
도 13는 도 12의 제조방법에 의해 제조된 적층형 반도체 패키지가 도시된 도면이다.
도 14는 본 발명의 제5 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이다.
도 15는 도 14의 적층형 반도체 패키지의 제조방법에 사용되는 접속용 포스트 프레임부가 도시된 사시도이다.
도 16은 도 15의 A-A선에 따른 단면도이다.
도 17은 도 15의 제조방법이 순차적으로 도시된 공정순서도이다.
도 18은 본 발명의 제6 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이다.
도 19는 도 18의 포스트 노출형 몰드 형성단계가 수행된 상태가 도시된 도면이다.
도 20은 도 19의 포스트 몸체에 대한 상단부 가공단계가 수행된 상태가 도시된 도면이다.1 is a schematic structural diagram of a stacked semiconductor package according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a method of manufacturing the stacked semiconductor package of FIG. 1.
3 is a flowchart illustrating the manufacturing method of FIG. 2 sequentially.
4 is a plan view of the step (a) of FIG. 3.
5 is a schematic structural diagram of a stacked semiconductor package according to a second embodiment of the present invention.
6 is a flowchart illustrating a method of manufacturing the stacked semiconductor package of FIG. 5 sequentially.
FIG. 7 is a diagram illustrating a process of FIG. 6(c).
8 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a third embodiment of the present invention.
9 is a flowchart illustrating the manufacturing method of FIG. 8 sequentially.
10 is a perspective view showing a connection post frame portion used in the step (a) of FIG. 9.
11 is a front view of FIG. 10.
12 is a perspective view illustrating a connection post frame part used in a method of manufacturing a stacked semiconductor package according to a fourth embodiment of the present invention.
13 is a diagram illustrating a stacked semiconductor package manufactured by the manufacturing method of FIG. 12.
14 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a fifth embodiment of the present invention.
15 is a perspective view illustrating a connection post frame portion used in the method of manufacturing the stacked semiconductor package of FIG. 14.
16 is a cross-sectional view taken along line AA of FIG. 15.
17 is a flowchart illustrating the manufacturing method of FIG. 15 sequentially.
18 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a sixth embodiment of the present invention.
19 is a view showing a state in which the post-exposed mold forming step of FIG. 18 is performed.
20 is a view showing a state in which the upper end processing step of the post body of FIG. 19 is performed.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the implementation of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 다만, 본 발명을 설명함에 있어서 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings. However, in describing the present invention, a description of a function or configuration that is already known will be omitted in order to clarify the gist of the present invention.

도 1은 본 발명의 제1 실시예에 따른 적층형 반도체 패키지의 개략적인 구조도이고, 도 2는 도 1의 적층형 반도체 패키지의 제조방법이 도시된 도면이며, 도 3은 도 2의 제조방법이 순차적으로 도시된 공정순서도이고, 도 4는 도 3의 (a)공정에 대한 평면도이다. 1 is a schematic structural diagram of a stacked semiconductor package according to a first embodiment of the present invention, FIG. 2 is a diagram showing a method of manufacturing the stacked semiconductor package of FIG. 1, and FIG. 3 is It is the illustrated process flow chart, and FIG. 4 is a plan view of the process (a) of FIG. 3.

본 실시예에 따른 적층형 반도체 패키지는, 도 1 내지 도 4에 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)이 실장된 제1 반도체 패키지(110)와, 제1 반도체 패키지(110)의 상부에 배치되며 제2 회로패턴(미도시)이 형성된 제2 기판(미도시)을 구비하는 제2 반도체 패키지(120)와, 제1 반도체 패키지(110)에 실장되며 하단부가 제1 회로패턴(미도시)에 접속되고 상단부가 제2 회로패턴(미도시)에 접속되는 접속용 포스트부(113)와, 접속용 포스트부(113)와 반도체 칩(112)을 밀봉하되 접속용 포스트부(113)의 상단부를 노출시키는 몰드부(116)를 포함한다.The stacked semiconductor package according to the present embodiment is connected to a first circuit pattern (not shown) on a first substrate 111 on which a first circuit pattern (not shown) is formed, as shown in FIGS. 1 to 4. The first semiconductor package 110 includes a first semiconductor package 110 on which the semiconductor chip 112 is mounted, and a second substrate (not shown) disposed on the first semiconductor package 110 and on which a second circuit pattern (not shown) is formed. 2 The semiconductor package 120 and the connection post part 113 which is mounted on the first semiconductor package 110 and has a lower end connected to a first circuit pattern (not shown) and an upper end connected to a second circuit pattern (not shown). ), and a mold part 116 which seals the connection post part 113 and the semiconductor chip 112 but exposes the upper end of the connection post part 113.

제1 반도체 패키지(110)는 제1 회로패턴(미도시)이 형성된 제1 기판(111)을 구비한다. 이러한 제1 반도체 패키지(110)에는 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)이 실장된다. 본 실시예에서 제1 반도체 패키지(110)에는 BGA(Ball Grid Array) 방식, LGA(Land Grid Array) 방식, QFN(Quad Flat Non-LeadedD Package] 방식의 반도체 패키지가 사용될 수 있다.The first semiconductor package 110 includes a first substrate 111 on which a first circuit pattern (not shown) is formed. A semiconductor chip 112 connected to a first circuit pattern (not shown) is mounted on the first semiconductor package 110. In the present embodiment, the first semiconductor package 110 may be a semiconductor package of a Ball Grid Array (BGA) method, a Land Grid Array (LGA) method, and a Quad Flat Non-LeadedD Package (QFN) method.

제2 반도체 패키지(120)는 제1 반도체 패키지(110)의 상부에 배치된다. 제2 반도체 패키지(120)는 제2 회로패턴(미도시)이 형성된 제2 기판(미도시)을 구비한다. 이러한 제2 반도체 패키지(120)에는 제2 회로패턴(미도시)에 접속되는 반도체 칩(미도시)이 실장된다. 또한, 제2 반도체 패키지(120)에는 제2 기판(미도시)에 지지되며 제2 회로패턴(미도시)에 접속되는 연결단자(E)가 마련된다. The second semiconductor package 120 is disposed on the first semiconductor package 110. The second semiconductor package 120 includes a second substrate (not shown) on which a second circuit pattern (not shown) is formed. A semiconductor chip (not shown) connected to a second circuit pattern (not shown) is mounted on the second semiconductor package 120. Further, the second semiconductor package 120 is provided with a connection terminal E supported on a second substrate (not shown) and connected to a second circuit pattern (not shown).

본 실시예에서 제2 반도체 패키지(120)에는 BGA(Ball Grid Array) 방식, LGA(Land Grid Array) 방식, QFN(Quad Flat Non-LeadedD Package] 방식의 반도체 패키지가 사용될 수 있다.In this embodiment, a semiconductor package of a ball grid array (BGA) method, a land grid array (LGA) method, and a quad flat non-leaded package (QFN) method may be used for the second semiconductor package 120.

접속용 포스트부(113)는 제1 반도체 패키지(110)에 실장된다. 이러한 접속용 포스트부(113)의 하단부는 제1 회로패턴(미도시)에 접속되고 접속용 포스트부(113)의 상단부는 제2 반도체 패키지(120)의 연결단자(E)에 접속된다. 본 실시예에서 접속용 포스트부(113)는 다수개로 마련되어 상호 이격되어 배치된다.The connection post part 113 is mounted on the first semiconductor package 110. The lower end of the connection post part 113 is connected to a first circuit pattern (not shown), and the upper end of the connection post part 113 is connected to the connection terminal E of the second semiconductor package 120. In this embodiment, a plurality of connection posts 113 are provided and disposed to be spaced apart from each other.

이러한 접속용 포스트부(113)는, 도 1에 자세히 도시된 바와 같이, 제1 기판(111)에 상에 지지되며 제1 회로패턴(미도시)에 접속되는 접속패드(114)와, 접속패드(114)의 상부에 배치되며 접속패드(114)에 부착되는 포스트 몸체(115)를 포함한다. The connection post part 113, as shown in detail in FIG. 1, is supported on the first substrate 111 and connected to a first circuit pattern (not shown), and a connection pad 114 and a connection pad It is disposed on the upper portion of (114) and includes a post body 115 attached to the connection pad (114).

접속패드(114)는 제1 회로패턴(미도시)에 접속된다. 이러한 접속패드(114)는 제1 기판(111) 상에 도전성 솔더 페이스트(solder paste)가 페이스트 프린팅(paste printing)되어 형성된다. The connection pad 114 is connected to a first circuit pattern (not shown). The connection pad 114 is formed by paste printing a conductive solder paste on the first substrate 111.

포스트 몸체(115)는 접속패드(114)의 상부에 배치되며 접속패드(114)에 부착된다. 이러한 포스트 몸체(115)는 표면 실장 기술(surface mount technology, SMT)에 의해 형성된다. 본 실시예에서 포스트 몸체(115)는 구리, 은 등의 도전성 재질로 마련된다. 본 실시예에서 포스트 몸체(115)는 단면이 원형 또는 삼각형, 사각형 등의 다각 형상으로 마련될 수 있다.The post body 115 is disposed above the connection pad 114 and is attached to the connection pad 114. The post body 115 is formed by surface mount technology (SMT). In this embodiment, the post body 115 is made of a conductive material such as copper or silver. In this embodiment, the post body 115 may have a circular cross section or a polygonal shape such as a triangle or a square.

몰드부(116)는 반도체 칩(112)과 접속용 포스트부(113)를 밀봉하되 접속용 포스트부(113)의 상단부를 노출시킨다. 도 1에서 반도체 칩(112)은 몰드부(116)에 밀봉되어 반도체 칩(112)이 외부로 노출되지 않지만, 후술할 포스트 노출단계(S140)에서의 몰드부(116)의 절삭 정도에 따라 반도체 칩(112)의 상단부도 외부에 노출될 수 있다.The mold part 116 seals the semiconductor chip 112 and the connection post part 113, but exposes the upper end of the connection post part 113. In FIG. 1, the semiconductor chip 112 is sealed to the mold part 116 so that the semiconductor chip 112 is not exposed to the outside, but the semiconductor chip 112 is cut according to the degree of cutting of the mold part 116 in the post exposure step S140 to be described later. The upper end of the chip 112 may also be exposed to the outside.

이하에서 본 실시예에 따른 적층형 반도체 패키지의 제조방법을 도 2 내지 도 4를 참고하여 설명한다. Hereinafter, a method of manufacturing a stacked semiconductor package according to the present embodiment will be described with reference to FIGS. 2 to 4.

본 실시예에 따른 적층형 반도체 패키지 제조방법은, 도 2 내지 도 4에 자세히 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(110)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트부(113)를 실장하는 포스트 실장단계(S110)와, 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)을 제1 기판(111)에 실장하는 칩 실장단계(S120)와, 반도체 칩(112)과 접속용 포스트부(113)를 밀봉하는 몰드부(116)를 형성하는 몰드 형성단계(S130)와, 몰드부(116)를 절삭하여 접속용 포스트부(113)의 상단부를 노출시키는 포스트 노출단계(S140)와, 접속용 포스트부(113)의 상단부를 제2 반도체 패키지(120)의 제2 기판(미도시) 상에 형성된 제2 회로패턴(미도시)에 접속하는 패키지 접속단계(S150)를 포함한다. In the method of manufacturing a stacked semiconductor package according to the present embodiment, as shown in detail in FIGS. 2 to 4, on the first substrate 111 of the first semiconductor package 110 on which the first circuit pattern (not shown) is formed. A post mounting step (S110) of mounting the connection post unit 113 connected to the first circuit pattern (not shown) and the semiconductor chip 112 connected to the first circuit pattern (not shown) are placed on a first substrate ( A chip mounting step (S120) for mounting on 111), a mold forming step (S130) of forming a mold part 116 for sealing the semiconductor chip 112 and the connection post part 113 (S130), and the mold part 116 A post exposing step (S140) of exposing the upper end of the connection post part 113 by cutting, and the upper end of the connection post part 113 on a second substrate (not shown) of the second semiconductor package 120 A package connection step (S150) of connecting to the formed second circuit pattern (not shown) is included.

포스트 실장단계(S110)에서는 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(110)의 제1 기판(111) 상에 형성된 제1 회로패턴(미도시)에 접속되는 접속용 포스트부(113)를 실장한다. In the post mounting step (S110), a connection post unit connected to a first circuit pattern (not shown) formed on the first substrate 111 of the first semiconductor package 110 on which the first circuit pattern (not shown) is formed ( 113).

이러한 포스트 실장단계(S110)는, 제1 기판(111) 상에 솔더 페이스트(solder paste)를 페이스트 프린팅(paste printing)하여 접속패드(114)를 형성하는 패드 형성단계와, 표면 실장 기술(SMT)을 이용하여 접속패드(114) 상에 포스트 몸체(115)를 형성하는 포스트 몸체 형성단계와, 포스트 몸체(115)를 접속패드(114)에 부착시키는 부착단계를 포함한다. The post mounting step (S110) includes a pad forming step of forming the connection pad 114 by paste printing a solder paste on the first substrate 111, and surface mounting technology (SMT). A post body forming step of forming the post body 115 on the connection pad 114 by using and an attaching step of attaching the post body 115 to the connection pad 114.

패드 형성단계에서는 도전성 솔더 페이스트(solder paste)가 페이스트 프린팅(paste printing) 방식으로 제1 기판(111) 상에 도포된다. 이렇게 제1 기판(111) 상에 도포된 솔더 페이스트가 소결(sintering)되어 접속패드(114)를 형성한다. 도 4에 자세히 도시된 바와 같이 접속패드(114)는 다수개로 마련되어 상호 이격되어 배치된다.In the pad forming step, a conductive solder paste is applied on the first substrate 111 by a paste printing method. In this way, the solder paste applied on the first substrate 111 is sintered to form the connection pad 114. As shown in detail in FIG. 4, the connection pads 114 are provided in a plurality and are disposed to be spaced apart from each other.

포스트 몸체 형성단계에서는 표면 실장 기술(SMT)을 통해 접속패드(114) 상에 포스트 몸체(115)를 형성한다. 본 실시예에 따른 포스트 몸체 형성단계에서는 구리(Cu) 재질의 솔더 페이스트가 마스크(미도시)를 통과하여 접속 패드 상에 도포된다.In the post body formation step, the post body 115 is formed on the connection pad 114 through surface mounting technology (SMT). In the post body formation step according to the present embodiment, a solder paste made of copper (Cu) is applied on the connection pad through a mask (not shown).

부착단계에서는 포스트 몸체(115)가 접속패드(114)에 부착된다. 본 실시예에 따른 부착단계에서는 리플로우(reflow)을 방식을 사용하여 접속패드(114)를 제1 기판(111)을 완전히 부착하고 포스트 몸체(115)를 접속패드(114)에 완전하게 부착시킨다. In the attaching step, the post body 115 is attached to the connection pad 114. In the attaching step according to the present embodiment, the connection pad 114 is completely attached to the first substrate 111 and the post body 115 is completely attached to the connection pad 114 using a reflow method. .

칩 실장단계(S120)에서는 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)이 제1 기판(111)에 실장된다. 본 실시예에서는 포스트 실장단계(S110) 후 칩 실장단계(S120)가 수행되는 것으로 설명했는데, 이와 달리 칩 실장단계(S120)가 먼저 수행된 뒤에 포스트 실장단계(S110)가 수행될 수도 있다.In the chip mounting step S120, the semiconductor chip 112 connected to the first circuit pattern (not shown) is mounted on the first substrate 111. In the present embodiment, it has been described that the chip mounting step S120 is performed after the post mounting step S110. Unlike this, the post mounting step S110 may be performed after the chip mounting step S120 is performed first.

몰드 형성단계(S130)에서는 반도체 칩(112)과 접속용 포스트부(113)를 밀봉하는 몰드부(116)가 형성된다. 본 실시예에 따른 몰드 형성단계(S130)에서 몰딩에는 트랜스퍼 방식(Transfer type)이 적용 가능하며, 플립칩의 경우에는 MuF(Mold under Fill) 방식도 적용 가능하다. In the mold forming step (S130), a mold part 116 for sealing the semiconductor chip 112 and the connection post part 113 is formed. In the mold forming step S130 according to the present embodiment, a transfer type may be applied to the molding, and in the case of a flip chip, a mold under fill (Muf) method may also be applied.

포스트 노출단계(S140)에서는 몰드부(116)가 절삭되어 접속용 포스트부(113)의 상단부가 노출된다. 본 실시예에 따른 포스트 노출단계(S140)에서는 몰드부(116)의 상부 일부분이 절삭되며, 몰드부(116)의 상부 일부분에 대한 절삭과정에서 접속용 포스트부(113)의 상부 일부분과 반도체 칩(112)의 상부 일부분도 함께 절삭될 수 있다. 이후 제1 기판(111)의 하부벽에 솔더 볼(solder ball)이 어태치된다. In the post exposing step (S140), the mold part 116 is cut to expose the upper end of the connection post part 113. In the post exposing step (S140) according to the present embodiment, the upper part of the mold part 116 is cut, and in the cutting process for the upper part of the mold part 116, the upper part of the connection post part 113 and the semiconductor chip The upper part of 112 can also be cut together. Thereafter, a solder ball is attached to the lower wall of the first substrate 111.

패키지 접속단계(S150)에서는 접속용 포스트부(113)의 상단부에 제2 반도체 패키지(120)의 연결단자(E)가 연결되어 제2 반도체 패키지(120)가 제1 반도체 패키지(110)에 부착되고, 그에 따라 접속용 포스트부(113)가 제2 반도체 패키지(120)의 제2 회로패턴(미도시)에 접속된다.In the package connection step (S150), the connection terminal E of the second semiconductor package 120 is connected to the upper end of the connection post part 113, and the second semiconductor package 120 is attached to the first semiconductor package 110. Accordingly, the connection post part 113 is connected to the second circuit pattern (not shown) of the second semiconductor package 120.

이와 같이 본 실시예에 따른 적층형 반도체 패키지는, 제1 반도체 패키지(110)에 실장되며 하단부가 제1 반도체 패키지(110)의 제1 회로패턴(미도시)에 접속되고 상단부가 제2 반도체 패키지(120) 제2 회로패턴(미도시)에 접속되는 접속용 포스트부(113)를 구비함으로써, 제작에 소요되는 시간을 단축하여 생산성을 높일 수 있다.As described above, the stacked semiconductor package according to the present embodiment is mounted on the first semiconductor package 110, the lower end is connected to the first circuit pattern (not shown) of the first semiconductor package 110, and the upper end is connected to the second semiconductor package ( 120) By providing the connection post unit 113 connected to the second circuit pattern (not shown), it is possible to increase productivity by shortening the time required for manufacturing.

또한, 본 실시예에 따른 적층형 반도체 패키지 제조방법은, 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(110)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트부(113)를 실장하는 포스트 실장단계(S110)와, 접속용 포스트부(113)의 상단부를 제2 반도체 패키지(120)의 제2 기판(미도시) 상에 형성된 제2 회로패턴(미도시)에 접속하는 패키지 접속단계(S150)를 구비함으로써, 도전성 페이스트가 충진될 다수개의 관통홀을 몰드부(116)에 형성하는 종래의 TMV(Through Mold Via) 방식과 달리 몰드부(116)에 관통홀을 형성하는 작업을 수행할 필요가 없어 제작에 소요되는 시간을 단축하여 생산성을 높일 수 있다. In addition, in the method of manufacturing a stacked semiconductor package according to the present embodiment, the first circuit pattern (not shown) is connected to the first circuit pattern (not shown) on the first substrate 111 of the first semiconductor package 110. A post mounting step (S110) of mounting the connection post unit 113 and a second circuit formed on a second substrate (not shown) of the second semiconductor package 120 with the upper end of the connection post unit 113 Unlike the conventional TMV (Through Mold Via) method in which a plurality of through holes to be filled with a conductive paste are formed in the mold part 116 by providing a package connection step (S150) for connecting to a pattern (not shown) Since there is no need to perform the work of forming the through hole in 116), it is possible to increase productivity by shortening the time required for manufacturing.

도 5는 본 발명의 제2 실시예에 따른 적층형 반도체 패키지의 개략적인 구조도이고, 도 6은 도 5의 적층형 반도체 패키지의 제조방법이 순차적으로 도시된 공정순서도이며, 도 7은 도 6의(c)공정이 도시된 도면이다.5 is a schematic structural diagram of a stacked semiconductor package according to a second embodiment of the present invention, FIG. 6 is a process flow diagram sequentially showing a method of manufacturing the stacked semiconductor package of FIG. 5, and FIG. ) Is a diagram showing the process.

이하에서는 본 발명의 제2 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 제1 반도체 패키지(210)가 열 전달 물질층(T)을 더 구비하는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 4의 제1 실시예의 구성과 동일하므로, 이하에서는 열 전달 물질층(T)에 대해서만 설명한다.Hereinafter, a second embodiment of the present invention will be described. Compared with the first embodiment, the present embodiment is only different in that the first semiconductor package 210 further includes a heat transfer material layer T. In other configurations, the first embodiment of FIGS. 1 to 4 Since the configuration of the example is the same, only the heat transfer material layer T will be described below.

본 실시예에 따른 제1 반도체 패키지(210)는, 도 5 내지 도 7에 자세히 도시된 바와 같이, 반도체 칩(112)의 상단부에 배치되는 열 전달 물질층(Thermal Interface Material, T)을 포함한다. 이러한 열 전달 물질층(T)은 솔더링(soldering) 또는 신터링(sintering) 공정에 의해 반도체 칩(112)의 상단부에 적층될 수 있다.The first semiconductor package 210 according to the present embodiment, as shown in detail in FIGS. 5 to 7, includes a thermal interface material (T) disposed on the upper end of the semiconductor chip 112. . The heat transfer material layer T may be stacked on the upper end of the semiconductor chip 112 by a soldering or sintering process.

본 실시예에 따른 열 전달 물질층(T)은, 도 5에 자세히 도시된 바와 같이, 반도체 칩(112)의 상단부에 부착된 접착성 재질의 접착층(T1)과, 접착층(T1)에 적층되는 방열층(T2)을 포함한다.The heat transfer material layer T according to the present embodiment, as shown in detail in FIG. 5, is an adhesive layer T1 made of an adhesive material attached to the upper end of the semiconductor chip 112 and is laminated on the adhesive layer T1. It includes a heat dissipation layer (T2).

이러한 열 전달 물질층(T)을 형성하기 위해 본 실시예에 따른 적층형 반도체 패키지 제조방법은 반도체 칩(112)의 상단부에 열 전달 물질층(T)을 형성하는 열 전달 물질층 형성단계를 더 포함한다. 이러한 열 전달 물질층 형성단계는 칩 실장단계(S120) 후 몰드 형성단계(S130) 전에 수행된다.In order to form such a heat transfer material layer T, the method of manufacturing a stacked semiconductor package according to the present embodiment further includes a heat transfer material layer forming step of forming a heat transfer material layer T on the upper end of the semiconductor chip 112 do. This step of forming the heat transfer material layer is performed after the chip mounting step (S120) and before the mold forming step (S130).

본 실시예에 따른 열 전달 물질층 형성단계는, 도 7에 자세히 도시된 바와 같이, 반도체 칩(112)의 상단부에 부착된 접착성 재질의 접착층(T1)을 형성하는 접착층 형성단계와, 접착층(T1)의 상단에 적층되는 방열층(T2)을 형성하는 방열층 형성단계를 포함한다.In the heat transfer material layer forming step according to the present embodiment, as shown in detail in FIG. 7, an adhesive layer forming step of forming an adhesive layer T1 of an adhesive material attached to the upper end of the semiconductor chip 112, and an adhesive layer ( And a heat radiation layer forming step of forming a heat radiation layer T2 stacked on top of T1).

접착층 형성단계에서 접착층(T1)은 접착성 재질의 물질이 도포(디스펜싱) 또는 프린팅되어 형성된다. 방열층 형성단계에서 방열층(T2)은 솔더 페이스트가 표면 실장 기술(SMT)에 의해 실장되어 형성된다.In the adhesive layer forming step, the adhesive layer T1 is formed by coating (dispensing) or printing a material of an adhesive material. In the heat dissipation layer forming step, the heat dissipation layer T2 is formed by mounting a solder paste by surface mounting technology (SMT).

이와 같이 본 실시예에 따른 적층형 반도체 패키지는, 반도체 칩(112)의 상단부에 배치되는 열 전달 물질층(T)을 구비함으로써, 방열효과를 높일 수 있는 이점이 있다.As described above, the stacked semiconductor package according to the present exemplary embodiment has an advantage of increasing the heat dissipation effect by including the heat transfer material layer T disposed on the upper end of the semiconductor chip 112.

도 8은 본 발명의 제3 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이고, 도 9는 도 8의 제조방법이 순차적으로 도시된 공정순서도이며, 도 10은 도 9의 (a)공정에 사용되는 접속용 포스트 프레임부가 도시된 사시도이고, 도 11은 도 10의 정면도이다.FIG. 8 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a third embodiment of the present invention, FIG. 9 is a process flow diagram sequentially illustrating the manufacturing method of FIG. 8, and FIG. 10 is (a) of FIG. It is a perspective view showing a connection post frame part used in the process, and FIG. 11 is a front view of FIG. 10.

이하에서는 본 발명의 제3 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 접속용 포스트부(113)을 형성하는 방법에 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 4의 제1 실시예의 구성과 동일하므로, 이하에서는 접속용 포스트부(113)을 형성하는 방법을 위주로 설명한다.Hereinafter, a third embodiment of the present invention will be described. Compared with the first embodiment, this embodiment has only a difference in the method of forming the connection post unit 113, and in other configurations, it is the same as the configuration of the first embodiment of Figs. A method of forming the dragon post part 113 will be mainly described.

본 실시예에 따른 적층형 반도체 패키지 제조방법은, 도 8 내지 도 11에 자세히 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(310)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트 프레임부(330)를 실장하는 포스트 프레임 실장단계(S310)와, 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)을 제1 기판(111)에 실장하는 칩 실장단계(S320)와, 반도체 칩(112)과 접속용 포스트 프레임부(330)를 밀봉하는 몰드부(116)를 형성하는 몰드 형성단계(S130)와, 몰드부(116)와 접속용 포스트 프레임부(330)를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부(113)을 형성하는 포스트 노출단계(S340)와, 노출된 접속용 포스트부(113)의 상단부를 제2 반도체 패키지(120)의 제2 기판(미도시) 상에 형성된 제2 회로패턴(미도시)에 접속하는 패키지 접속단계(S350)를 포함한다.In the method of manufacturing a stacked semiconductor package according to the present embodiment, as shown in detail in FIGS. 8 to 11, on the first substrate 111 of the first semiconductor package 310 on which the first circuit pattern (not shown) is formed. The post frame mounting step (S310) of mounting the connection post frame unit 330 connected to the first circuit pattern (not shown) and the semiconductor chip 112 connected to the first circuit pattern (not shown) are first A chip mounting step (S320) of mounting on the substrate 111, a mold forming step (S130) of forming a mold part 116 for sealing the semiconductor chip 112 and the connection post frame part 330 (S130), and a mold part The post exposing step (S340) of forming the connection post part 113 with the upper end exposed by partially cutting the 116 and the connection post frame part 330, and the upper end of the exposed connection post part 113 And a package connection step (S350) of connecting to a second circuit pattern (not shown) formed on a second substrate (not shown) of the second semiconductor package 120.

포스트 프레임 실장단계(S310)에서는 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(310)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트 프레임부(330)를 실장한다. In the post frame mounting step (S310), a connection post frame unit connected to the first circuit pattern (not shown) on the first substrate 111 of the first semiconductor package 310 on which the first circuit pattern (not shown) is formed Implement (330).

이러한 포스트 프레임 실장단계(S310)는, 제1 기판(111) 상에 솔더 페이스트(solder paste)를 페이스트 프린팅(paste printing)하여 접속패드(114)를 형성하는 패드 형성단계와, 접속패드(114) 상에 미리 제작된 접속용 포스트 프레임부(330)를 위치시키는 프레임 로딩단계와, 접속용 포스트 프레임부(330)를 접속패드(114)에 부착시키는 프레임 부착단계를 포함한다.In the post frame mounting step (S310), a pad forming step of forming a connection pad 114 by paste printing a solder paste on the first substrate 111 and a connection pad 114 It includes a frame loading step of placing the pre-fabricated connection post frame portion 330 on the top, and a frame attaching step of attaching the connection post frame portion 330 to the connection pad 114.

패드 형성단계에서는 도전성 솔더 페이스트(solder paste)가 페이스트 프린팅(paste printing) 방식으로 제1 기판(111) 상에 도포된다. 이렇게 제1 기판(111) 상에 도포된 솔더 페이스트가 소결(sintering)되어 접속패드(114)를 형성한다. In the pad forming step, a conductive solder paste is applied on the first substrate 111 by a paste printing method. In this way, the solder paste applied on the first substrate 111 is sintered to form the connection pad 114.

프레임 로딩단계에서는 접속패드(114) 상에 미리 제작된 접속용 포스트 프레임부(330)가 위치된다. 본 실시예에서 접속용 포스트 프레임부(330)는, 도 10 내지 도 11에 자세히 도시된 바와 같이, 연결 몸체부(331)와, 연결 몸체부(331)의 하부벽에서 돌출되어 마련되며 상호 이격되어 배치되는 다수개의 돌출 몸체부(333)를 포함한다. 이러한 접속용 포스트 프레임부(330)는 구리, 은 등의 도전성 재질로 마련된다. In the frame loading step, a pre-fabricated connection post frame portion 330 is positioned on the connection pad 114. In this embodiment, the connection post frame part 330 is provided to protrude from the lower wall of the connection body part 331 and the connection body part 331, as shown in detail in FIGS. 10 to 11, and are spaced apart from each other. It includes a plurality of protruding body portions 333 are arranged. The connection post frame portion 330 is made of a conductive material such as copper or silver.

본 실시예에서 연결 몸체부(331)는, 도 10에 자세히 도시된 바와 같이, 중앙 영역에 관통공(331a)이 형성된 사각의 고리 형상으로 마련된다. In this embodiment, the connection body portion 331, as shown in detail in FIG. 10, is provided in a rectangular ring shape in which a through hole 331a is formed in the central region.

프레임 부착단계에서는 접속용 포스트 프레임부(330)의 돌출 몸체부(333)가가 접속패드(114)에 부착된다. 본 실시예에 따른 부착단계에서는 리플로우(reflow)을 방식을 사용하여 접속패드(114)를 제1 기판(111)을 완전히 부착하고 돌출 몸체부(333)를 접속패드(114)에 완전하게 부착시킨다. In the frame attaching step, the protruding body portion 333 of the connection post frame portion 330 is attached to the connection pad 114. In the attaching step according to the present embodiment, the connection pad 114 is completely attached to the first substrate 111 and the protruding body portion 333 is completely attached to the connection pad 114 by using a reflow method. Let it.

칩 실장단계(S320)에서는 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)이 제1 기판(111)에 실장된다. 본 실시예에서는 포스트 프레임 실장단계(S310) 후 칩 실장단계(S320)가 수행되는 것으로 설명했는데, 이와 달리 칩 실장단계(S320)가 먼저 수행된 뒤에 포스트 프레임 실장단계(S310)가 수행될 수도 있다.In the chip mounting step S320, the semiconductor chip 112 connected to the first circuit pattern (not shown) is mounted on the first substrate 111. In the present embodiment, it has been described that the chip mounting step S320 is performed after the post frame mounting step S310. Unlike this, the post frame mounting step S310 may be performed after the chip mounting step S320 is performed first. .

몰드 형성단계(S130)에서는 반도체 칩(112)과 접속용 포스트 프레임부(330)를 밀봉하는 몰드부(116)가 형성된다. 본 실시예에 따른 몰드 형성단계(S130)에서 몰드는 트랜스퍼 방식(Transfer type)이 적용 가능하며, 플립칩의 경우에는 MuF(Mold under Fill) 방식도 적용 가능하다. In the mold forming step (S130), a mold part 116 for sealing the semiconductor chip 112 and the connection post frame part 330 is formed. In the mold forming step S130 according to the present embodiment, a transfer type may be applied to the mold, and in the case of a flip chip, a mold under fill (Muf) method may also be applied.

포스트 노출단계(S340)에서는 몰드부(116)와 접속용 포스트 프레임부(330)가 부분적으로 절삭되어 상단부가 노출되는 접속용 포스트부(113)이 형성된다. 이러한 포스트 노출단계(S340)에서는 몰드부(116)의 상부 일부분이 절삭되며, 몰드부(116)의 상부 일부분에 대한 절삭과정에서 연결 몸체부(331)가 제거되며 돌출 몸체부(333)의 상부 일부분 및 반도체 칩(112)의 상부 일부분도 함께 절삭될 수 있다. 이후 제1 기판(111)의 하부벽에 솔더 볼(solder ball)이 어태치된다. In the post exposing step (S340), the mold part 116 and the connection post frame part 330 are partially cut to form a connection post part 113 that exposes the upper end. In this post exposure step (S340), the upper part of the mold part 116 is cut, the connection body part 331 is removed in the cutting process for the upper part of the mold part 116, and the upper part of the protruding body part 333 A portion and an upper portion of the semiconductor chip 112 may be cut together. Thereafter, a solder ball is attached to the lower wall of the first substrate 111.

패키지 접속단계(S350)에서는 접속용 포스트부(113)의 상단부에 제2 반도체 패키지(320)의 연결단자(E)가 연결(접속)되어 제2 반도체 패키지(320)가 제1 반도체 패키지(110)에 부착된다. In the package connection step (S350), the connection terminal E of the second semiconductor package 320 is connected (connected) to the upper end of the connection post part 113 so that the second semiconductor package 320 is transferred to the first semiconductor package 110. ) Is attached.

이와 같이 본 실시예에 따른 적층형 반도체 패키지 제조방법은, 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(310)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트 프레임부(330)를 실장하는 포스트 프레임 실장단계(S310)를 구비함으로써, 제1 반도체 패키지(310)와 제2 반도체 패키지(320)를 연결하는 접속용 포스트부(113)의 제작에 소요되는 시간을 단축하여 생산성을 높일 수 있다.As described above, in the method of manufacturing a stacked semiconductor package according to the present embodiment, the first circuit pattern (not shown) is connected to the first circuit pattern (not shown) on the first substrate 111 of the first semiconductor package 310. Fabrication of the connection post unit 113 connecting the first semiconductor package 310 and the second semiconductor package 320 by providing a post frame mounting step (S310) of mounting the connection post frame unit 330 You can increase productivity by shortening the time required for operation.

도 12는 본 발명의 제4 실시예에 따른 적층형 반도체 패키지의 제조방법에 사용되는 접속용 포스트 프레임부가 도시된 사시도이고, 도 13는 도 12의 제조방법에 의해 제조된 적층형 반도체 패키지가 도시된 도면이다.FIG. 12 is a perspective view showing a connection post frame part used in a method of manufacturing a stacked semiconductor package according to a fourth embodiment of the present invention, and FIG. 13 is a diagram illustrating a stacked semiconductor package manufactured by the manufacturing method of FIG. 12 to be.

이하에서는 본 발명의 제4 실시예를 설명한다. 본 실시예는 제3 실시예와 비교할 때에 접속용 포스트 프레임부(430)의 구조에 차이가 있을 뿐, 다른 구성에 있어서는 도 8 내지 도 11의 제3 실시예의 구성과 동일하므로, 이하에서는 접속용 포스트 프레임부(430)의 구조에 대해서만 설명한다.Hereinafter, a fourth embodiment of the present invention will be described. Compared with the third embodiment, the present embodiment has only a difference in the structure of the connection post frame unit 430, and in other configurations, it is the same as the configuration of the third embodiment of FIGS. Only the structure of the post frame unit 430 will be described.

본 실시예에 따른 접속용 포스트 프레임부(430)는, 도 12에 자세히 도시된 바와 같이, 연결 몸체부(331)의 측벽에서 돌출되어 마련되며 제2 반도체 패키지(420)의 제2 회로패턴(미도시)에 접속하는 접속용 확장부(435)를 더 포함한다. 본 실시예에 따른 접속용 확장부(435)는 돌출 몸체부(333)와 마찬가지로 도전성 재질로 마련된다.The connection post frame portion 430 according to the present embodiment is provided to protrude from the sidewall of the connection body portion 331, as shown in detail in FIG. 12, and the second circuit pattern of the second semiconductor package 420 ( It further includes a connection expansion unit 435 connected to the (not shown). The connection expansion part 435 according to the present embodiment is made of a conductive material, like the protruding body part 333.

본 실시예에 따른 접속용 확장부(435)는 포스트 노출단계(S340)에서 제거되지 않고 도 13에 도시된 바와 같이 반도체 칩(112)의 상측에 위치된다. 이러한 접속용 확장부(435)는 제2 반도체 패키지(420)의 제2 회로패턴(미도시)에 접속된다.The connection extension 435 according to the present embodiment is not removed in the post exposure step S340 and is positioned above the semiconductor chip 112 as shown in FIG. 13. The connection extension 435 is connected to a second circuit pattern (not shown) of the second semiconductor package 420.

이와 같이 본 실시예에 따른 적층형 반도체 패키지는, 제2 반도체 패키지(420)에 접속되는 대면적의 접속용 확장부(435)를 구비함으로써, 제2 반도체 패키지(420)의 다양한 연결단자(E)의 형태에 대응할 수 있는 이점이 있다. As described above, the stacked semiconductor package according to the present exemplary embodiment includes a large-area connection extension 435 connected to the second semiconductor package 420, and thus various connection terminals E of the second semiconductor package 420 are provided. There is an advantage to be able to respond to the form of.

도 14는 본 발명의 제5 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이고, 도 15는 도 14의 적층형 반도체 패키지의 제조방법에 사용되는 접속용 포스트 프레임부가 도시된 사시도이며, 도 16은 도 15의 A-A선에 따른 단면도이고, 도 17은 도 15의 제조방법이 순차적으로 도시된 공정순서도이다.14 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a fifth embodiment of the present invention, and FIG. 15 is a perspective view illustrating a connection post frame portion used in the method of manufacturing the stacked semiconductor package of FIG. 14, and FIG. 16 is a cross-sectional view taken along line AA of FIG. 15, and FIG. 17 is a process flow diagram sequentially illustrating the manufacturing method of FIG. 15.

이하에서는 본 발명의 제5 실시예를 설명한다. 본 실시예는 제3 실시예와 비교할 때에 제1 반도체 패키지(510)가 열 전달 물질층(T)을 더 구비하는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 8 내지 도 11의 제3 실시예의 구성과 동일하므로, 이하에서는 열 전달 물질층(T)과 접속용 포스트 프레임부(530)의 구성에 대해서만 설명한다.Hereinafter, a fifth embodiment of the present invention will be described. Compared with the third embodiment, the present embodiment is only different in that the first semiconductor package 510 further includes a heat transfer material layer T. In other configurations, the third embodiment of FIGS. 8 to 11 Since the configuration is the same as that of the example, only the configuration of the heat transfer material layer T and the connection post frame portion 530 will be described below.

본 실시예에 따른 제1 반도체 패키지(510)는 반도체 칩(112)의 상단부에 배치되는 열 전달 물질층(T)을 포함한다. 본 실시예에 따른 열 전달 물질층(T)은, 도 17에 자세히 도시된 바와 같이, 반도체 칩(112)의 상단부에 부착된 접착성 재질의 접착층(T1)과, 접착층(T1)에 적층되는 방열층(T2)을 포함한다.The first semiconductor package 510 according to the present exemplary embodiment includes a heat transfer material layer T disposed on an upper end of the semiconductor chip 112. The heat transfer material layer (T) according to the present embodiment, as shown in detail in Figure 17, the adhesive layer (T1) of an adhesive material attached to the upper end of the semiconductor chip 112, and laminated on the adhesive layer (T1). It includes a heat dissipation layer (T2).

이러한 열 전달 물질층(T)을 형성하기 위해 본 실시예에 따른 적층형 반도체 패키지 제조방법은, 도 14 내지 도 17에 자세히 도시된 바와 같이, 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)을 제1 회로패턴(미도시)이 형성된 제1 기판(111)에 실장하는 칩 실장단계(S510)와, 반도체 칩(112)의 상단부에 부착된 접착성 재질의 접착층(T1)을 형성하는 접착층 형성단계(S520)와, 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트 프레임부(530)를 실장하는 포스트 프레임 실장단계(S530)와, 반도체 칩(112)과 접속용 포스트 프레임부(530)를 밀봉하는 몰드부(116)를 형성하는 몰드 형성단계(S540)와, 몰드부(116)와 접속용 포스트 프레임부(530)를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부(113)을 형성하는 포스트 노출단계(S550)와, 노출된 접속용 포스트부(113)의 상단부를 제2 반도체 패키지(120)의 제2 기판(미도시) 상에 형성된 제2 회로패턴(미도시)에 접속하는 패키지 접속단계(S560)를 포함한다.In order to form such a heat transfer material layer T, the method of manufacturing a stacked semiconductor package according to the present exemplary embodiment includes a semiconductor chip connected to a first circuit pattern (not shown) as shown in detail in FIGS. 14 to 17. A chip mounting step (S510) of mounting 112 on the first substrate 111 on which the first circuit pattern (not shown) is formed, and forming an adhesive layer T1 of an adhesive material attached to the upper end of the semiconductor chip 112 An adhesive layer forming step (S520); a post frame mounting step (S530) of mounting a connection post frame portion 530 connected to a first circuit pattern (not shown) on the first substrate 111; and a semiconductor chip The mold forming step (S540) of forming the mold part 116 that seals the 112 and the connection post frame part 530, and the mold part 116 and the connection post frame part 530 are partially cut. Post exposing step (S550) of forming the connection post part 113 to which the upper end is exposed, and the exposed upper end of the connection post part 113 on the second substrate (not shown) of the second semiconductor package 120. And a package connection step (S560) of connecting to a second circuit pattern (not shown) formed in the second circuit pattern (not shown).

접착층 형성단계(S520)에서는 반도체 칩(112)의 상단부에 부착된 접착성 재질의 접착층(T1)이 형성된다. 이러한 접착층 형성단계(S520)에서 접착층(T1)은 접착성 재질의 물질이 도포(디스펜싱) 또는 프린팅되어 형성된다.In the adhesive layer forming step (S520), an adhesive layer T1 made of an adhesive material attached to the upper end of the semiconductor chip 112 is formed. In the adhesive layer forming step (S520), the adhesive layer T1 is formed by coating (dispensing) or printing a material of an adhesive material.

한편, 본 실시예에 따른 접속용 포스트 프레임부(530)는 도 15 내지 도 16에 자세히 도시된 바와 같이, 연결 몸체부(331)의 측벽에서 돌출되어 마련되는 연결 플랜지부(536)와, 연결 플랜지부(536)의 하부면에서 돌출되어 마련되며 접착층(T1)에 연결되는 방열층 형성용 돌출부(537)를 포함한다.On the other hand, the connection post frame portion 530 according to the present embodiment, as shown in detail in Figures 15 to 16, the connection flange portion 536 provided to protrude from the side wall of the connection body portion 331, and It includes a protrusion 537 for forming a heat dissipation layer that is provided to protrude from the lower surface of the flange portion 536 and is connected to the adhesive layer T1.

본 실시예에 따른 포스트 프레임 실장단계(S530)에서는 방열층 형성용 돌출부(537)가 접착층(T1)의 상단부에 연결되어 부착된다. In the post frame mounting step (S530) according to the present embodiment, the protrusion 537 for forming the heat dissipation layer is connected to and attached to the upper end of the adhesive layer T1.

본 실시예에 따른 포스트 노출단계(S550)에서 몰드부(116)의 상측 부분의 절삭과정에서 접속용 포스트 프레임부(530)의 연결 플랜지부(536)도 함께 절삭되어 남겨진 방열층 형성용 돌출부(537)가 도 17의(f)에 도시된 바와 같이 방열층(T1)을 형성한다.In the post exposing step (S550) according to the present embodiment, the connection flange portion 536 of the connection post frame portion 530 is also cut together in the cutting process of the upper portion of the mold portion 116, and the protrusion for forming a heat dissipation layer ( 537) forms a heat dissipation layer T1 as shown in FIG. 17F.

이와 같이 본 실시예에 따른 적층형 반도체 패키지는 반도체 칩(112)의 상단부에 배치되는 열 전달 물질층(T)을 구비함으로써, 방열효과를 높일 수 있는 이점이 있다.As described above, the stacked semiconductor package according to the present exemplary embodiment has an advantage of increasing the heat dissipation effect by including the heat transfer material layer T disposed on the upper end of the semiconductor chip 112.

도 18은 본 발명의 제6 실시예에 따른 적층형 반도체 패키지의 제조방법이 도시된 도면이고, 도 19는 도 18의 포스트 노출형 몰드 형성단계가 수행된 상태가 도시된 도면이며, 도 20은 도 19의 포스트 몸체에 대한 상단부 가공단계가 수행된 상태가 도시된 도면이다.18 is a diagram illustrating a method of manufacturing a stacked semiconductor package according to a sixth embodiment of the present invention, FIG. 19 is a diagram illustrating a state in which the post-exposed mold forming step of FIG. 18 is performed, and FIG. 20 is It is a view showing a state in which the upper end processing step of the post body of 19 is performed.

이하에서는 본 발명의 제6 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 포스트 노출형 몰드 형성단계와 상단부 가공단계를 구비하는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 4의 제1 실시예의 구성과 동일하므로, 이하에서는 포스트 몸체에 대한 상단부 가공단계에 대해서만 설명한다.Hereinafter, a sixth embodiment of the present invention will be described. Compared with the first embodiment, this embodiment differs only in that it includes a post-exposed mold forming step and an upper end processing step, and in other configurations, it is the same as the configuration of the first embodiment of FIGS. 1 to 4, Hereinafter, only the processing step of the upper end of the post body will be described.

본 실시예에 따른 적층형 반도체 패키지 제조방법은, 도 18 내지 도 20에 자세히 도시된 바와 같이, 제1 회로패턴(미도시)이 형성된 제1 반도체 패키지(610)의 제1 기판(111) 상에 제1 회로패턴(미도시)에 접속되는 접속용 포스트부(113)를 실장하는 포스트 실장단계(S610)와, 제1 회로패턴(미도시)에 접속되는 반도체 칩(112)을 제1 기판(111)에 실장하는 칩 실장단계(S620)와, 접속용 포스트부(113)를 밀봉하되 접속용 포스트부(113)의 상단부를 노출시키는 포스트 노출형 몰드부(616)를 형성하는 포스트 노출형 몰드 형성단계(S630)와, 노출된 접속용 포스트부(113)의 상단부의 표면적을 넓히기 위해 접속용 포스트부(113)의 상단부에 요입홈(H1) 또는 요철돌기(H2)를 형성하는 상단부 가공단계(S640)와, 접속용 포스트부(113)의 상단부를 제2 반도체 패키지(미도시)의 제2 기판(미도시) 상에 형성된 제2 회로패턴(미도시)에 접속하는 패키지 접속단계(S650)를 포함한다. In the method of manufacturing a stacked semiconductor package according to the present embodiment, as shown in detail in FIGS. 18 to 20, on the first substrate 111 of the first semiconductor package 610 on which the first circuit pattern (not shown) is formed. A post mounting step (S610) of mounting the connection post unit 113 connected to the first circuit pattern (not shown), and the semiconductor chip 112 connected to the first circuit pattern (not shown) are placed on a first substrate ( The chip mounting step (S620) to be mounted on 111) and a post-exposed mold to form a post-exposed mold part 616 that seals the connection post part 113 but exposes the upper end of the connection post part 113 The forming step (S630) and the upper end processing step of forming a concave groove (H1) or an uneven protrusion (H2) on the upper end of the connection post part 113 to increase the surface area of the upper end of the exposed connection post part 113 (S640) and a package connection step of connecting the upper end of the connection post part 113 to a second circuit pattern (not shown) formed on a second substrate (not shown) of a second semiconductor package (not shown) (S650) ).

포스트 노출형 몰드 형성단계(S630)에서는 접속용 포스트부(113)를 밀봉하되 접속용 포스트부(113)의 상단부를 노출시키는 포스트 노출형 몰드부(616)가 형성된다. 이러한 포스트 노출형 몰드 형성단계(S630)에서는 eMUF (exposed die molded underfill) 방식이 적용 가능하다.In the post-exposed mold forming step (S630), the post-exposed mold part 616 is formed to seal the connection post part 113 and expose the upper end of the connection post part 113. In the post-exposed mold forming step (S630), an exposed die molded underfill (eMUF) method can be applied.

상단부 가공단계(S640)에서는 접속용 포스트부(113)의 상단부에 요입홈(H1) 또는 요철돌기(H2)가 형성된다. 이러한 요입홈(H1) 또는 요철돌기(H2)에 의해 노출된 접속용 포스트부(113)의 상단부의 표면적이 넓어져 포스트 몸체(115)와 제2 반도체 패키지(미도시)의 실장력(부착력)이 높아진다. In the upper end processing step (S640), a concave groove (H1) or an uneven protrusion (H2) is formed at the upper end of the connection post part (113). The surface area of the upper end of the connection post 113 exposed by the concave groove H1 or the uneven protrusion H2 is widened, and the mounting force (adhesion force) of the post body 115 and the second semiconductor package (not shown) It becomes higher.

이와 같이 본 실시예에 따른 적층형 반도체 패키지 제조방법은, 접속용 포스트부(113)의 상단부에 요입홈(H1) 또는 요철돌기(H2)를 형성하는 상단부 가공단계(S640)를 구비함으로써, 접속용 포스트부(113)의 상단부의 표면적을 넓혀 포스트 몸체(115)와 제2 반도체 패키지(미도시)의 실장력(부착력)을 높일 수 있다.As described above, the method of manufacturing a stacked semiconductor package according to the present embodiment includes an upper end processing step (S640) of forming a concave groove (H1) or an uneven protrusion (H2) on the upper end of the connection post part 113, By increasing the surface area of the upper end of the post part 113, it is possible to increase the mounting force (adhesion force) between the post body 115 and the second semiconductor package (not shown).

이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.Although the present embodiment has been described in detail with reference to the drawings above, the scope of the present embodiment is not limited to the above-described drawings and description.

이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.As described above, the present invention is not limited to the described embodiments, and it is apparent to those of ordinary skill in the art that various modifications and variations can be made without departing from the spirit and scope of the present invention. Therefore, it should be said that such modifications or variations belong to the scope of the claims of the present invention.

110, 210, 310, 410, 510: 제1 반도체 패키지
111: 제1 기판 112: 반도체 칩
113: 접속용 포스트부 114: 접속패드
115: 포스트 몸체 116: 몰드부
120, 220, 320, 420, 520: 제2 반도체 패키지
330, 430: 접속용 포스트 프레임부 331: 연결 몸체부
331a: 관통공 333: 돌출 몸체부
435: 접속용 확장부 H1: 요입홈
H2: 요철돌기 T: 열 전달 물질층110, 210, 310, 410, 510: first semiconductor package
111: first substrate 112: semiconductor chip
113: connection post portion 114: connection pad
115: post body 116: mold part
120, 220, 320, 420, 520: second semiconductor package
330, 430: connection post frame portion 331: connection body portion
331a: through hole 333: protruding body
435: connection extension H1: concave groove
H2: uneven protrusion T: heat transfer material layer

Claims (18)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 회로패턴이 형성된 제1 반도체 패키지의 제1 기판 상에 상기 제1 회로패턴에 접속되는 접속용 포스트 프레임부를 실장하는 포스트 프레임 실장단계;
상기 제1 회로패턴에 접속되는 반도체 칩을 상기 제1 기판에 실장하는 칩 실장단계;
상기 반도체 칩과 상기 접속용 포스트 프레임부를 밀봉하는 몰드부를 형성하는 몰드 형성단계;
상기 몰드부와 상기 접속용 포스트 프레임부를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부를 형성하는 포스트 노출단계; 및
노출된 상기 접속용 포스트부의 상단부를 제2 반도체 패키지의 제2 기판 상에 형성된 제2 회로패턴에 접속하는 패키지 접속단계를 포함하며,
상기 접속용 포스트 프레임부는,
연결 몸체부; 및
상기 연결 몸체부의 하부벽에서 돌출되어 마련되며, 상호 이격되어 배치되는 다수개의 돌출 몸체부를 포함하고,
상기 연결 몸체부는 중앙 영역에 관통공이 형성된 고리 형상으로 마련되며,
상기 접속용 포스트 프레임부는,
상기 연결 몸체부의 측벽에서 돌출되어 마련되며, 상기 제2 반도체 패키지의 상기 제2 회로패턴에 접속하는 접속용 확장부를 더 포함하는 적층형 반도체 패키지 제조방법. A post frame mounting step of mounting a connection post frame unit connected to the first circuit pattern on a first substrate of a first semiconductor package on which a first circuit pattern is formed;
A chip mounting step of mounting a semiconductor chip connected to the first circuit pattern on the first substrate;
A mold forming step of forming a mold part sealing the semiconductor chip and the connection post frame part;
A post exposing step of partially cutting the mold part and the connection post frame part to form a connection post part to which an upper end part is exposed; And
A package connection step of connecting the exposed upper end of the connection post to a second circuit pattern formed on a second substrate of a second semiconductor package,
The connection post frame portion,
Connection body; And
It is provided to protrude from the lower wall of the connection body portion, and includes a plurality of protruding body portions disposed to be spaced apart from each other,
The connection body portion is provided in a ring shape in which a through hole is formed in a central region,
The connection post frame portion,
A method of manufacturing a stacked semiconductor package further comprising a connection extension part protruding from a sidewall of the connection body part and connecting to the second circuit pattern of the second semiconductor package. 제12항에 있어서,
상기 포스트 프레임 실장단계는,
상기 제1 기판 상에 솔더 페이스트(solder paste)를 페이스트 프린팅(paste printing)하여 접속패드를 형성하는 패드 형성단계;
상기 접속패드 상에 미리 제작된 상기 접속용 포스트 프레임부를 위치시키는 프레임 로딩단계; 및
상기 접속용 포스트 프레임부를 상기 접속패드에 부착시키는 프레임 부착단계를 포함하는 적층형 반도체 패키지 제조방법. The method of claim 12,
The post frame mounting step,
A pad forming step of forming a connection pad by paste printing a solder paste on the first substrate;
A frame loading step of placing the pre-fabricated connection post frame on the connection pad; And
And a frame attaching step of attaching the connection post frame portion to the connection pad. 삭제delete 삭제delete 삭제delete 제1 회로패턴에 접속되는 반도체 칩을 상기 제1 회로패턴이 형성된 제1 기판에 실장하는 칩 실장단계;
상기 반도체 칩의 상단부에 부착된 접착성 재질의 접착층을 형성하는 접착층 형성단계;
상기 제1 기판 상에 상기 제1 회로패턴에 접속되는 접속용 포스트 프레임부를 실장하는 포스트 프레임 실장단계;
상기 반도체 칩과 상기 접속용 포스트 프레임부를 밀봉하는 몰드부를 형성하는 몰드 형성단계;
상기 몰드부와 상기 접속용 포스트 프레임부를 부분적으로 절삭하여 상단부가 노출되는 접속용 포스트부를 형성하는 포스트 노출단계; 및
노출된 상기 접속용 포스트부의 상단부를 제2 반도체 패키지의 제2 기판 상에 형성된 제2 회로패턴에 접속하는 패키지 접속단계를 포함하며,
상기 접속용 포스트 프레임부는,
연결 몸체부;
상기 연결 몸체부의 하부벽에서 돌출되어 마련되며, 상호 이격되어 배치되는 다수개의 돌출 몸체부;
상기 연결 몸체부의 측벽에서 돌출되어 마련되는 연결 플랜지부; 및
상기 연결 플랜지부의 하부면에서 돌출되어 마련되며, 상기 접착층에 연결되는 방열층 형성용 돌출부를 포함하는 적층형 반도체 패키지 제조방법. A chip mounting step of mounting a semiconductor chip connected to a first circuit pattern on a first substrate on which the first circuit pattern is formed;
An adhesive layer forming step of forming an adhesive layer of an adhesive material attached to an upper end of the semiconductor chip;
A post frame mounting step of mounting a connection post frame unit connected to the first circuit pattern on the first substrate;
A mold forming step of forming a mold part sealing the semiconductor chip and the connection post frame part;
A post exposing step of partially cutting the mold part and the connection post frame part to form a connection post part to which an upper end part is exposed; And
A package connection step of connecting the exposed upper end of the connection post to a second circuit pattern formed on a second substrate of a second semiconductor package,
The connection post frame portion,
Connection body;
A plurality of protruding body portions protruding from the lower wall of the connection body portion and disposed to be spaced apart from each other;
A connection flange portion protruding from a side wall of the connection body portion; And
A method of manufacturing a stacked semiconductor package including a protrusion for forming a heat dissipation layer that is provided to protrude from a lower surface of the connection flange part and is connected to the adhesive layer. 삭제delete
KR1020190132695A 2019-10-24 2019-10-24 Stacked semiconductor package and manufacturing method of the same KR102233649B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190132695A KR102233649B1 (en) 2019-10-24 2019-10-24 Stacked semiconductor package and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190132695A KR102233649B1 (en) 2019-10-24 2019-10-24 Stacked semiconductor package and manufacturing method of the same

Publications (1)

Publication Number Publication Date
KR102233649B1 true KR102233649B1 (en) 2021-03-30

Family

ID=75264848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190132695A KR102233649B1 (en) 2019-10-24 2019-10-24 Stacked semiconductor package and manufacturing method of the same

Country Status (1)

Country Link
KR (1) KR102233649B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035805A (en) * 2011-09-30 2013-04-09 에스티에스반도체통신 주식회사 Package on package and its manufacturing method
KR20140045461A (en) 2014-01-08 2014-04-16 에스티에스반도체통신 주식회사 Integrated circuit package
KR20150053592A (en) * 2013-11-08 2015-05-18 삼성전기주식회사 Electric component module and manufacturing method threrof
US9064718B1 (en) * 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035805A (en) * 2011-09-30 2013-04-09 에스티에스반도체통신 주식회사 Package on package and its manufacturing method
KR20150053592A (en) * 2013-11-08 2015-05-18 삼성전기주식회사 Electric component module and manufacturing method threrof
KR20140045461A (en) 2014-01-08 2014-04-16 에스티에스반도체통신 주식회사 Integrated circuit package
US9064718B1 (en) * 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package

Similar Documents

Publication Publication Date Title
KR100260997B1 (en) Semiconductor package
US8941225B2 (en) Integrated circuit package and method for manufacturing the same
KR101076537B1 (en) Multiple chip package module having inverted package stacked over die
TWI482261B (en) Three-dimensional system-in-package package-on-package structure
US10424526B2 (en) Chip package structure and manufacturing method thereof
US7459778B2 (en) Chip on board leadframe for semiconductor components having area array
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
JP2010251408A (en) Semiconductor device and method of manufacturing the same, and electronic device
KR101474189B1 (en) Integrated circuit package
JP2006093679A (en) Semiconductor package
JPH0855875A (en) Semiconductor device
TWI757133B (en) Quad flat no-lead package structure
KR102233649B1 (en) Stacked semiconductor package and manufacturing method of the same
US6822337B2 (en) Window-type ball grid array semiconductor package
KR100871379B1 (en) Method of manufacturing semiconductor package
KR101432486B1 (en) Method for manufacturing of integrated circuit package
US20080283982A1 (en) Multi-chip semiconductor device having leads and method for fabricating the same
KR100520443B1 (en) Chip scale package and its manufacturing method
KR100444175B1 (en) ball grid array of stack chip package
KR100285663B1 (en) Packaged ic and manufacturing method thereof
KR100379092B1 (en) semiconductor package and its manufacturing method
KR100388293B1 (en) Semiconductor package
US8399967B2 (en) Package structure
KR100308393B1 (en) Semiconductor Package and Manufacturing Method

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant