KR102226079B1 - Tunnel Field-Effect Transistors with Finger-shaped Source and Fabrication Method Thereof - Google Patents
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Abstract
Description
본 발명은 터널 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 더 상세하게는 높은 구동 전류 특성과 낮은 문턱전압 특성을 가지는 터널 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a tunnel field effect transistor and a method of manufacturing the same, and more particularly, to a tunnel field effect transistor having a high driving current characteristic and a low threshold voltage characteristic, and a method of manufacturing the same.
터널 전계 효과 트랜지스터 개념을 최초로 제안한 곳은 일본의 Hitachi와 영국의 Cambridge 대학이다. The first proposals for the tunnel field-effect transistor concept were Hitachi in Japan and Cambridge University in the UK.
1990년대에는 기존의 MOSFET 축소화가 무리 없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널 전계 효과 트랜지스터는 널리 연구되지 못하였다. In the 1990s, conventional MOSFET reduction was proceeding without difficulty, and the energy problem was not serious, so tunnel field effect transistors were not widely studied.
하지만, 2000년대에 들어서 MOSFET 축소화의 한계가 임박하고 에너지 문제에 대한 해법의 하나로 터널 전계효과 트랜지스터 연구는 각광을 받게 되었다. However, in the 2000s, the limit of the reduction of the MOSFET was imminent, and the study of the tunnel field effect transistor as one of the solutions to the energy problem was in the spotlight.
2000년대 초에는 Infineon을 중심으로 한 독일의 산학연 협력팀이 터널 전계 효과 트랜지스터 기술 제안하여 연구를 주도해 나아갔고 한국의 서울대도 초기 연구에서 상당한 성과를 도출하여 기술적 주도권은 독일과 한국이 차지하였다. In the early 2000s, Germany's industry-academia-research cooperation team led by Infineon led the research by proposing tunnel field effect transistor technology, and Seoul National University in Korea also drew considerable results from its initial research, and Germany and Korea took the technological leadership.
하지만, 최근 터널 전계 효과 트랜지스터의 가능성에 대한 광범위한 합의가 이루어진 미국은 미국정부 차원에서 IBM, Intel과 같은 대기업, UC Berkeley, Stanford Univ, UCLA와 같은 대학이 참여하는 강력한 연구 집단을 형성하고 연구에 대한 지원을 아끼지 않은 결과 최근에는 미국이 터널 전계효과 트랜지스터 관련 연구를 주도적으로 이끌고 있다. However, the United States, which has recently reached a broad consensus on the possibility of tunnel field effect transistors, has formed a strong research group at the U.S. government level with conglomerates such as IBM and Intel, and universities such as UC Berkeley, Stanford Univ, and UCLA. As a result of generous support, in recent years, the United States is leading research on tunnel field effect transistors.
그러나 터널 전계 효과 트랜지스터는 아직까지 MOSFET과 비견될 성능을 보여주지 못하고 있다. 여러 가지 이유 중에 중요한 요인은 제한된 터널링 면적과 높은 밴드갭 에너지로 인한 낮은 밴드간 터널링 효율, 게이트의 낮은 채널 장악력이다. However, tunnel field-effect transistors have not yet exhibited comparable performance to MOSFETs. Among the many reasons, important factors are the limited tunneling area, low inter-band tunneling efficiency due to high bandgap energy, and low channel gripping power of the gate.
종래 터널 전계 효과 트랜지스터에 관하여, 등록특허 10-0622675호(터널링 전계효과 트랜지스터, 2006년 9월 4일 등록)에 상세히 기재되어 있다.A conventional tunnel field effect transistor is described in detail in Patent Registration No. 10-0622675 (tunneling field effect transistor, registered on September 4, 2006).
위의 등록특허에는 메사 구조의 터널링 소자가 기재되어 있으며, 게이트 측벽과 절연막 측벽을 적절하게 이용하여 마스크의 수를 줄일 수 있는 구조에 관한 것이다.The above registered patent describes a tunneling element having a mesa structure, and relates to a structure capable of reducing the number of masks by appropriately using a gate sidewall and an insulating layer sidewall.
그러나 밴드간 터널링 면적이 협소하여 높은 구동 전류를 얻기 어려운 구조이며, 이에 대한 개선이 요구된다.However, since the tunneling area between bands is narrow, it is difficult to obtain a high driving current, and improvement is required.
본 발명이 해결하고자 하는 기술적 과제는, 상기와 같은 종래 문제점을 해결하기 위한 것으로 높은 구동 전류 특성을 가지는 터널 전계효과 트랜지스터 및 그 제조방법을 제공함에 있다.The technical problem to be solved by the present invention is to provide a tunnel field effect transistor having a high driving current characteristic and a method of manufacturing the same to solve the conventional problem as described above.
또한, 본 발명은 낮은 문턱전압 특성을 가지는 터널 전계효과 트랜지스터 및 그 제조방법을 제공함에 다른 목적이 있다.In addition, another object of the present invention is to provide a tunnel field effect transistor having a low threshold voltage characteristic and a method of manufacturing the same.
좀 더 구체적으로, 본 발명은 집적도의 증가 없이 소스의 구조를 변경하여 문턱 전압을 낮추고, 구동 전류를 증가시킬 수 있는 터널 전계효과 트랜지스터 및 그 제조방법을 제공함에 목적이 있다.More specifically, an object of the present invention is to provide a tunnel field effect transistor capable of lowering a threshold voltage and increasing a driving current by changing a structure of a source without increasing the degree of integration, and a method of manufacturing the same.
상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 터널 전계효과 트랜지스터는, 터널영역에 접하는 게이트 산화막과, 게이트 산화막 상부에 위치하는 게이트와, 상기 터널영역을 중심으로 양측면에 각각 배치되는 소스와 드레인을 포함하는 터널 전계효과 트랜지스터에 있어서, 상기 소스는 상기 터널영역과 이격된 기판의 영역에 소정 깊이로 매립되어 위치하는 소스 플러그와, 상기 소스 플러그에서 상기 터널영역에 접하도록 돌출된 다수의 소스 돌출부를 포함한다.A tunnel field effect transistor according to an aspect of the present invention for solving the above problems includes: a gate oxide film in contact with the tunnel region, a gate located above the gate oxide film, and a source disposed on both sides of the tunnel region. In a tunnel field effect transistor including a and a drain, the source includes a source plug buried to a predetermined depth in a region of a substrate spaced apart from the tunnel region, and a plurality of protruding from the source plug to contact the tunnel region. Includes a source protrusion.
본 발명의 실시예에서, 상기 기판은 상면의 높이가 상대적으로 더 높은 제1영역과, 상면의 높이가 상기 제1영역보다 낮은 제2영역을 포함하며, 상기 소스는 상기 기판의 제1영역에 위치할 수 있다.In an embodiment of the present invention, the substrate includes a first region having a relatively higher height of the upper surface and a second region having a lower height of the upper surface than the first region, and the source is in the first region of the substrate. Can be located.
본 발명의 실시예에서, 상기 터널영역은 상기 기판의 제1영역의 측면과, 제2영역의 상부 일부에 위치하여, 제1영역에 위치하는 터널영역에는 상기 소스 돌출부가 접하고, 제2영역에 위치하는 터널영역의 단부에는 상기 드레인이 접할 수 있다.In an embodiment of the present invention, the tunnel region is located on a side surface of the first region and a portion of the second region of the substrate, and the source protrusion is in contact with the tunnel region located in the first region, and the second region The drain may be in contact with an end of the tunnel region where it is located.
본 발명의 실시예에서, 상기 소스 돌출부는 적어도 둘 이상이고, 상호 평행하게 배치될 수 있다.In an embodiment of the present invention, at least two of the source protrusions may be disposed in parallel with each other.
또한, 본 발명의 다른 측면에 따른 터널 전계효과 트랜지스터 제조방법은, a) 기판을 상대적으로 상면의 높이가 높은 제1영역과, 상기 제1영역에 비하여 상면 높이가 낮은 제2영역을 가지는 구조로 형성함과 아울러 상기 제1영역과 상기 제2영역의 경계인 제1영역의 측면까지 연장되는 다층의 소스 돌출부를 포함하는 소스를 형성하는 단계와, b) 제1더미 산화막, 산화막 및 더미 게이트로 이루어지는 제1더미 구조를 이용하여, 상기 제1영역의 측면과는 이격된 상기 기판의 제2영역을 선택적으로 노출시키고, 이온주입공정을 통해 상기 기판의 제2영역에 드레인을 형성하는 단계와, c) 상기 드레인의 상부측에만 위치하는 제2더미 산화막인 제2더미 구조를 형성한 후, 상기 더미 게이트를 선택적으로 제거하고, 상기 더미 게이트의 제거에 따라 노출된 산화막을 제거하여, 제1영역의 측면과 제2영역의 상부 일부를 노출시키는 단계와, d) 노출된 상기 제1영역의 측면과 제2영역의 상부 일부에 저농도 반도체 에피층을 성장시켜 터널영역을 형성하는 단계와, e) 상기 터널영역에 접하는 게이트 산화막을 형성한 후, 상기 제1더미 구조와 제2더미 구조를 이용하여 자기정렬방식의 게이트를 형성하는 단계를 포함할 수 있다.In addition, a method of manufacturing a tunnel field effect transistor according to another aspect of the present invention includes a) a substrate having a first region having a relatively high top surface and a second region having a lower top surface than the first region. Forming a source including a multi-layered source protrusion extending to a side surface of the first region, which is a boundary between the first region and the second region, b) consisting of a first dummy oxide film, an oxide film, and a dummy gate. Selectively exposing a second region of the substrate spaced apart from the side surface of the first region using a first dummy structure, and forming a drain in the second region of the substrate through an ion implantation process, c ) After forming a second dummy structure, which is a second dummy oxide film located only on the upper side of the drain, the dummy gate is selectively removed, and the exposed oxide film is removed according to the removal of the dummy gate. Exposing a side surface and an upper portion of the second region; d) forming a tunnel region by growing a low-concentration semiconductor epitaxial layer on the exposed side surface of the first region and an upper portion of the second region; and e) the After forming the gate oxide layer in contact with the tunnel region, the step of forming a self-aligned gate using the first dummy structure and the second dummy structure.
본 발명의 실시예에서, 상기 a) 단계는 a-1) 기판의 상부에 고농도 반도체 에피층과 저농도 반도체 에피층을 교번하여 순차 성장시켜, 고농도 반도체 에피층과 저농도 반도체 에피층이 교번하여 다층으로 적층된 구조를 형성하는 과정과, a-2) 상기 다층으로 적층된 구조의 일부에 고농도 이온주입공정을 통해 상기 고농도 반도체 에피층들을 연결하는 소스 플러그를 형성하는 과정과, a-3) 상기 소스 플러그와 상기 소스 플러그에 의해 접하는 고농도 반도체 에피층들이 소정의 길이로 잔존할 수 있도록, 상기 고농도 반도체 에피층과 저농도 반도체 에피층 적층 구조의 일부를 제거하여 그 하부의 기판을 노출시키는 과정을 포함할 수 있다.In an embodiment of the present invention, the step a) is a-1) by alternately growing a high-concentration semiconductor epi layer and a low-concentration semiconductor epi layer on the upper portion of the substrate and sequentially, so that the high-concentration semiconductor epi layer and the low-concentration semiconductor epi layer alternately form a multilayer. A process of forming a stacked structure, a-2) forming a source plug connecting the high-concentration semiconductor epi layers through a high-concentration ion implantation process in a part of the multi-layered structure, and a-3) the source The process of removing a part of the stacked structure of the high-concentration semiconductor epi layer and the low-concentration semiconductor epi layer so that the high-concentration semiconductor epitaxial layers in contact by the plug and the source plug remain in a predetermined length to expose the substrate under the high-concentration semiconductor epitaxial layer. I can.
본 발명의 실시예에서, 상기 b) 단계에서 상기 제1더미 구조는 b-1) 상기 a) 단계의 결과물의 상부전면에 산화막을 증착하고 패터닝하여 상기 제1영역의 상부에만 위치하는 상기 제1더미 산화막을 형성하는 과정과, b-2) 상기 b-1) 과정의 결과물의 상부 전면에 상대적으로 얇은 산화막을 증착하는 과정과, b-3) 상기 b-2) 과정의 결과물의 상부 전면에 반도체층을 증착하고 패터닝하여, 상기 제2영역의 상기 산화막의 상부 일부에 위치하며, 상기 제1영역의 측면에 형성된 상기 산화막에 측면이 접하는 더미 게이트를 형성하는 과정을 포함할 수 있다.In an embodiment of the present invention, in the step b), the first dummy structure is formed by depositing and patterning an oxide film on the upper front surface of the result of step b-1). The process of forming a dummy oxide film, b-2) depositing a relatively thin oxide film on the upper surface of the result of the b-1) process, and b-3) the process of depositing a relatively thin oxide film on the upper surface of the result of the b-2) process. A process of depositing and patterning a semiconductor layer to form a dummy gate positioned on a portion of the upper portion of the oxide film in the second region and facing the oxide film formed on the side surface of the first region may be formed.
본 발명의 실시예에서, 상기 c) 단계는 c-1) 상기 b) 단계의 결과물의 상부 전면에 산화막을 증착하고, 평탄화하여 상기 더미 게이트의 측면에 접하며, 상기 드레인의 상부측에 위치하는 제2더미 산화막을 형성하는 과정과, c-2) 반도체층인 상기 더미 게이트를 선택적으로 제거하는 과정과, c-3) 상기 더미 게이트의 제거에 따라 노출되는 상기 산화막을 제거하는 과정을 포함할 수 있다.In an embodiment of the present invention, in step c), an oxide film is deposited on the entire upper surface of the result of step c-1), and flattened to contact the side of the dummy gate, and is located on the upper side of the drain. 2 A process of forming a dummy oxide layer, c-2) a process of selectively removing the dummy gate, which is a semiconductor layer, and c-3) a process of removing the oxide layer exposed by the removal of the dummy gate. have.
본 발명의 실시예에서, 상기 e) 단계는 e-1) 상기 d) 단계의 결과물의 상부 전면에 산화막을 증착하여 상기 터널영역에 접하는 게이트 산화막을 형성하는 과정과, e-2) 상기 e-1) 과정의 결과물의 전면에 반도체층을 증착하고, 평탄화하여 상기 게이트 산화막 및 제2더미 산화막 사이에 위치하는 게이트를 형성하는 과정을 포함할 수 있다.In an embodiment of the present invention, step e) comprises a process of forming a gate oxide film in contact with the tunnel region by depositing an oxide film on the entire upper surface of the result of e-1) step d), and e-2) the e- 1) A process of depositing a semiconductor layer on the entire surface of the process result and flattening it to form a gate positioned between the gate oxide layer and the second pile oxide layer may be included.
본 발명 터널 전계효과 트랜지스터 및 그 제조방법은, 소스의 구조를 변경하여 소스의 채널측 표면 면적을 증가시킴으로써 구동 전류를 증가시키며, 문턱전압을 낮출 수 있는 효과가 있다.The tunnel field effect transistor and its manufacturing method according to the present invention have the effect of increasing the driving current and lowering the threshold voltage by increasing the surface area of the channel side of the source by changing the structure of the source.
따라서, 본 발명은 초저전력 반도체 소자 및 회로에 적용할 수 있다. 충전이 용이하지 않거나 추가적인 충전 없이 상당 시간 동작해야 하는 사물 인터넷 오소 기술 또는 헬스케어 기기에 적용할 수 있다.Therefore, the present invention can be applied to ultra-low power semiconductor devices and circuits. It can be applied to IoT technology or healthcare devices that are not easy to charge or need to operate for a considerable amount of time without additional charging.
또한, 에너지 하베스터(energy harvester)와 결합시 충전 자체가 필요 없는 에너지 자가 공급형 정보 시스템의 구현이 가능한 효과가 있다.In addition, when combined with an energy harvester, it is possible to implement an energy self-supplying type information system that does not require charging itself.
특히, 본 발명은 메사 구조의 소스를 상호 면적이 다른 구조의 다층 구조로 제공하여 면적을 증가시킴으로써 집적도 저하를 방지할 수 있어, 초고집적의 고감도 저전력 센서 시스템의 구현이 가능한 효과가 있다.In particular, according to the present invention, since the source of the mesa structure is provided in a multi-layered structure having a structure having a different area of each other, it is possible to prevent a decrease in integration degree by increasing the area, thereby enabling the implementation of an ultra-highly integrated, high-sensitivity, low-power sensor system.
도 1은 본 발명의 바람직한 실시예에 따른 터널 전계효과 트랜지스터의 단면 구성도이다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 터널 전계효과 트랜지스터의 제조공정 수순 단면도이다.
도 10은 터널영역의 두께를 가변하면서 게이트 전압에 따른 드레인 전류의 변화를 측정한 그래프이다.
도 11은 소스 돌출부 두께(TS) 변화에 따른 게이트 전압과 드레인 전류의 관계 그래프이다.
도 12 내지 도 16은 Ts의 두께에 따른 전기장 등고선 플롯이다.
도 17은 TE의 변화에 따른 게이트 전압과 드레인 전류 특성 그래프이다.
도 18은 본 발명(F-shaped)과 종래(L-shaped) 트랜지스터의 게이트 전압과 드레인 전류 특성의 비교 그래프이다.1 is a cross-sectional view of a tunnel field effect transistor according to a preferred embodiment of the present invention.
2 to 9 are cross-sectional views illustrating a manufacturing process of a tunnel field effect transistor according to a preferred embodiment of the present invention.
10 is a graph measuring a change in drain current according to a gate voltage while varying the thickness of a tunnel region.
11 is a graph illustrating a relationship between a gate voltage and a drain current according to a change in the thickness of a source protrusion T S.
12 to 16 are electric field contour plots according to the thickness of Ts.
17 is a graph of gate voltage and drain current characteristics according to a change in T E.
18 is a comparison graph of gate voltage and drain current characteristics of the present (F-shaped) and conventional (L-shaped) transistors.
이하, 본 발명 터널 전계효과 트랜지스터 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a tunnel field effect transistor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art, and the embodiments described below may be modified in various other forms, and The scope is not limited to the following embodiments. Rather, these embodiments are provided to make the present invention more faithful and complete, and to completely convey the spirit of the present invention to those skilled in the art.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. The terms used in this specification are used to describe specific embodiments, and are not intended to limit the present invention. As used herein, the singular form may include a plural form unless the context clearly indicates a different case. Also, as used herein, “comprise” and/or “comprising” specify the presence of the mentioned shapes, numbers, steps, actions, members, elements and/or groups thereof. And does not exclude the presence or addition of one or more other shapes, numbers, actions, members, elements and/or groups. As used herein, the term “and/or” includes any and all combinations of one or more of the corresponding listed items.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.In the present specification, terms such as first and second are used to describe various members, regions, and/or parts, but it is obvious that these members, parts, regions, layers and/or parts are not limited by these terms. . These terms do not imply any particular order, top or bottom, or superiority, and are only used to distinguish one member, region, or region from another member, region, or region. Accordingly, the first member, region, or region to be described below may refer to the second member, region, or region without departing from the teachings of the present invention.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing embodiments of the present invention. In the drawings, for example, depending on manufacturing techniques and/or tolerances, variations of the illustrated shape can be expected. Accordingly, the embodiments of the present invention should not be construed as being limited to the specific shape of the region shown in the present specification, but should include, for example, a change in shape caused by manufacturing.
도 1은 본 발명의 바람직한 실시예에 따른 터널 전계효과 트랜지스터의 단면 구성도이다.1 is a cross-sectional view of a tunnel field effect transistor according to a preferred embodiment of the present invention.
도 1을 참조하면 본 발명의 바람직한 실시예에 따른 터널 전계효과 트랜지스터는, 단차가 높은 제1영역(11)과 단차가 낮은 제2영역(12)을 포함하는 기판(10)과, 상기 제1영역(11)의 측면과 제2영역(12)의 상부 일부에 위치하는 터널영역(40)과, 상기 터널영역(40)과는 게이트 산화막(50)을 사이에 두고 위치하는 게이트(60)와, 상기 제2영역(12)의 게이트(60) 측면측 기판(10)에 위치하는 드레인(30)과, 상기 기판(10)의 제1영역(11)의 일부에서 소정의 깊으로 형성됨과 아울러 상기 게이트(50)를 향하는 방향으로 돌출되어 상기 터널영역(40)에 접하는 다수의 소스 돌출부(22)를 가지는 소스(20)를 포함하여 구성된다. Referring to FIG. 1, a tunnel field effect transistor according to a preferred embodiment of the present invention includes a
이하, 상기와 같이 구성되는 본 발명의 바람직한 실시예에 따른 터널 전계효과 트랜지스터의 구조와 작용에 대하여 보다 상세히 설명한다.Hereinafter, the structure and operation of the tunnel field effect transistor according to a preferred embodiment of the present invention configured as described above will be described in more detail.
먼저, 기판(10)은 메사(MESA) 구조를 제공한다. 즉, 기판(10)은 상면의 단차가 다른 영역을 제공한다.First, the
설명의 편의상 메사 구조가 형성된 영역, 즉 단차가 높은 영역을 제1영역(11)이라 정의한다. 반대로 단차가 낮은 영역을 제2영역(12)이라 정의한다.For convenience of explanation, a region in which a mesa structure is formed, that is, a region having a high level difference is defined as a
터널영역(40)은 제2영역(12)과 인접한 상기 제1영역(11)의 측면에 일부가 형성되고, 이와 연결되어 제2영역(12)의 일부에 형성된다.A part of the
즉, 터널영역(40)은 영문자 'L'의 단면 형상이다.That is, the
상기 터널영역(40)은 제1영역(11)의 측면에 형성된 수직 영역과 제2영역(12)에 형성된 수평 영역을 포함하며, 게이트 산화막(50)을 사이에 두고 상기 터널영역(40)에 접하는 위치에 위치하는 게이트(60)는 터널영역(40)의 수평 영역의 상부에서 수직 영역의 측면과 접하여 위치한다.The
드레인(30)은 상기 터널영역(40)의 수평 영역과 인접한 기판(10)의 내에 소정 면적으로 위치한다.The
드레인(30)은 단일층이며, 기판(10)에 이온 주입을 통해 형성할 수 있다. 구체적으로 고농도 n형 불순물 이온의 주입으로 형성될 수 있다.The
상기 소스(20)는 제1영역(11)에서 소정의 깊이로 형성되는 소스 플러그(21)와, 소스 플러그(21)의 측면으로부터 상기 게이트 산화막(50)의 수직 영역을 향해 돌출되는 다수의 소스 돌출부(22)를 포함하여 구성된다.The
상기 소스 돌출부(22)의 끝단은 상기 터널영역(40)에 접한다.The end of the
이처럼 소스(20)를 소스 플러그(21)와 소스 돌출부(22)로 구성함으로써, 채널을 향하는 소스(20)의 일면 면적을 증가시킬 수 있다.In this way, by configuring the
상기 소스 돌출부(22)는 상하 배치되는 것으로 하며, 적어도 2개 이상을 사용할 수 있다.The source protrusions 22 are arranged above and below, and at least two or more of the source protrusions 22 may be used.
소스 돌출부(22)는 전계 집중 현상을 발생시키며, 소스 돌출부(22)의 끝단에서 더 강한 전기장이 인가되는 효과를 나타낸다. 따라서 구동전류를 증가시키고, 문턱전압을 낮출 수 있는 특징이 있다.The
이하에서는, 본 발명 터널 전계효과 트랜지스터의 제조 방법을 구체적으로 설명하기로 한다.Hereinafter, a method of manufacturing the tunnel field effect transistor according to the present invention will be described in detail.
도 2 내지 도 9는 본 발명 터널 전계효과 트랜지스터의 제조 공정 수순 단면도이다.2 to 9 are cross-sectional views illustrating a manufacturing process procedure of the tunnel field effect transistor of the present invention.
도 2 내지 도 9를 각각 참조하면 본 발명 터널 전계효과 트랜지스터 제조 방법은, 기판(10)의 상부에 고농도 반도체 에피층(23)과 저농도 반도체 에피층(24)을 교번하여 성장시키는 단계(도 2)와, 고농도 이온 주입을 통해 상기 고농도 반도체 에피층(23)을 연결하여 도 1의 소스 플러그(21)를 형성하는 단계(도 3)와, 더미 산화막(71)을 이용하여 상기 순차 적층된 고농도 반도체 에피층(23) 및 저농도 반도체 에피층(24)을 식각하여 메사 구조를 형성하는 단계(도 4)와, 상기 구조의 상부 전면에 산화막(72)과 반도체층을 순차 증착하고, 패터닝하여 더미 게이트(73)를 형성하는 단계(도 5)와, 상기 더미 게이트(73), 상기 산화막(72) 및 더미 산화막(71)을 이온주입 마스크로 사용하는 이온주입공정으로 상기 더미 게이트(73)의 측면 하부 기판(10)에 드레인(30)을 형성하는 단계(도 6)와, 상기 구조의 상부 전면에 산화막을 증착하고 평탄화하여 상기 드레인(30)의 상부측에서 더미 게이트(73)의 측면에 접하는 더미 산화막(74)을 형성하는 단계(도 7)와, 상기 더미 게이트(73)와 그 하부의 산화막(72)을 제거하여, 상기 적층된 고농도 반도체 에피층(23)과 저농도 반도체 에피층(24)의 측면을 노출시킴과 아울러 드레인(30)의 측면측 기판(10)의 상부를 노출시킨 후, 노출된 영역에 터널영역(40)을 성장시키는 단계(도 8)과, 상기 구조의 상부 전면에 산화막을 증착하여 게이트 산화막(50)을 형성한 후, 상기 구조의 상부 전면에 반도체층을 증착하고 평탄화하여 상기 더미 게이트(73)가 위치하던 영역에 게이트(60)를 형성하는 단계(도 9)를 포함한다.Referring to FIGS. 2 to 9 respectively, the method of manufacturing a tunnel field effect transistor according to the present invention comprises the steps of alternately growing a high-concentration
이와 같은 본 발명 터널 전계효과 트랜지스터 제조 방법을 좀 더 상세히 설명하면 다음과 같다.The method of manufacturing the tunnel field effect transistor according to the present invention will be described in more detail as follows.
먼저, 도 2에 도시한 바와 같이 기판(10)의 상부에 고농도 반도체 에피층(23)과 저농도 반도체 에피층(24)을 교번하여 순차적으로 성장시켜 고농도 영역과 저농도 영역이 교차하여 적층되는 적층 구조를 형성한다.First, as shown in FIG. 2, a high-concentration
이때의 에피층 성장방법은 저온 에피 성장을 사용할 수 있으며, 고농도 반도체 에피층(23)과 저농도 반도체 에피층(24)은 각각 P형 이온이 도핑된 것으로 한다. 이는 하나의 실시예이며 동작 방식에 따라서 N형 이온이 도핑될 수 있다.The epi layer growth method at this time may use low-temperature epi-growth, and the high-concentration
이때 성장되는 반도체 에피층은 Si, SiGe, Ge, C 등 4족 반도체 물질뿐만 아니라, InP, GaAs, InGaAs 등의 3-5족 화합물 반도체를 사용할 수 있다. 또한 고농도 반도체 에피층(23)과 저농도 반도체 에피층(24)을 서로 동일한 반도체층을 사용할 수 있으며, 이종의 반도체층을 사용하여 이종접합구조를 이룰 수 있다.In this case, the grown semiconductor epitaxial layer may include a
이때의 고농도와 저농도는 통상의 터널 전계효과 트랜지스터의 소스의 고농도와 터널영역의 저농도를 따르는 것으로, 당업자 수준에서 특별한 수치의 한정 없이도 이를 쉽게 이해할 수 있다.The high concentration and low concentration at this time follow the high concentration of the source of the conventional tunnel field effect transistor and the low concentration of the tunnel region, and can be easily understood by those skilled in the art without limitation of special values.
그 다음, 도 3에 도시한 바와 같이 고농도 P형 이온 주입을 통해 저농도 반도체 에피층(24)과 교번하여 위치하는 고농도 반도체 에피층(23)의 일부를 연결하는 소스 플러그(21)를 형성한다.Thereafter, as shown in FIG. 3, a
이때 각 고농도 반도체 에피층(23)의 일부는 앞서 설명한 소스 돌출부(22)가 된다.At this time, a part of each high-concentration
상기 소스 플러그(21)의 형성을 위해 주입되는 이온은 P형이며, 고농도 반도체 에피층(23)과 동일한 농도로 주입할 수 있다.Ions implanted to form the source plug 21 are P-type, and may be implanted at the same concentration as the high-concentration
이온 주입은 산화막 마스크 패턴을 이온 주입 영역외의 마지막 저농도 반도체 에피층(24)의 상부에 형성한 후 수행될 수 있다.Ion implantation may be performed after the oxide mask pattern is formed on the last low-concentration
그 다음, 도 4에 도시한 바와 같이 도 3의 구조 상부 전면에 산화막을 증착한 후, 패터닝하여 상기 소스 플러그(21)의 상부 및 그 소스 플러그(21) 주변의 저농도 반도체 에피층(24)의 상부 일부에만 위치하는 더미 산화막(71)을 형성한다.Next, as shown in FIG. 4, after depositing an oxide film on the entire upper surface of the structure of FIG. 3, patterning is performed to form the upper surface of the source plug 21 and the low-concentration
이때 더미 산화막(71)은 사진식각공정을 이용하여 형성할 수 있다.In this case, the
그 다음, 상기 더미 산화막(71)을 식각 공정의 마스크로 사용하여, 노출되어 있는 저농도 반도체 에피층(24)과 고농도 반도체 에피층(23)의 적층 구조를 식각하여 제거한다.Thereafter, the
이와 같은 식각으로 앞서 설명한 소스 플러그(21)에서 돌출되는 소스 돌출부(22)들을 포함하는 소스(20)의 형상을 완성할 수 있다. 위의 식각공정은 메사 구조의 소스(20)를 형성하는 것으로, 도 1을 참조하여 설명한 제1영역(11)과 제2영역(12)의 구분을 만드는 것으로 이해될 수 있다.By such etching, the shape of the
그 다음, 도 5에 도시한 바와 같이 도 4의 구조 상부 전면에 산화막(72)을 증착한다.Then, as shown in FIG. 5, an
이때의 산화막(72)은 상기 메사 구조가 유지되도록 얇게 형성하는 것이며, 이후에 설명될 더미 게이트(73)를 선택적으로 제거하기 위한 수단으로서 형성한다.In this case, the
그 다음, 상기 산화막(72)의 상부 전면에 반도체층을 증착한 후, 평탄화 및 패터닝하여 상기 소스(20)가 형성된 제1영역(11)의 측면에서 제2영역(12)인 기판(10)의 일부 상부측의 산화막(72) 상에 위치하는 더미 게이트(73)를 형성한다.Then, after depositing a semiconductor layer on the entire upper surface of the
더미 게이트(73)는 이후 게이트(60)의 형성위치를 정의하며, 또한 셀프어라인 방식으로 드레인(30) 및 게이트(60)를 형성하기 위한 수단이 된다.The
그 다음, 도 6에 도시한 바와 같이 상기 더미 게이트(73) 및 더미 산화막(71)을 이온주입 마스크로 사용하는 이온 주입공정으로 상기 더미 게이트(73)의 측면 하부측 기판(10) 영역에 드레인(30)을 형성한다.Next, as shown in FIG. 6, by an ion implantation process using the
상기 드레인(30)은 고농도 N형 이온의 주입에 의해 형성되는 단일층 구조로 한다. 이때 소스가 N형인 경우 드레인은 P형이 된다. 이때 고농도 N형 이온 주입의 농도는 알려진 터널 전계효과 트랜지스터의 드레인 형성을 위한 농도로 한다.The
그 다음, 도 7에 도시한 바와 같이 산화막을 도 6의 구조 상부 전면에 증착하고, 평탄화하여 상기 드레인(30)의 상부측에서 더미 게이트(73)에 접하는 더미 산화막(74)을 형성한다.Next, as shown in FIG. 7, an oxide film is deposited on the entire upper surface of the structure of FIG. 6 and is planarized to form a
그 다음, 도 8에 도시한 바와 같이 상기 더미 산화막(74)과 메사 구조 사이에 위치하는 더미 게이트(73)를 선택적으로 식각하고, 노출된 산화막(72)을 모두 제거하여 제1영역(11)의 더미 산화막(71)과, 소스(20)가 형성되는 메사 구조의 측면과, 드레인(30)과 메사 구조 사이의 기판(10) 상부를 노출시킨다.Next, as shown in FIG. 8, the
그 다음, 메사 구조의 측면과 노출된 기판(10)의 상부에 저농도 반도체 에피층을 성장시켜 터널영역(40)을 형성한다.Then, a low-concentration semiconductor epitaxial layer is grown on the side surface of the mesa structure and the exposed
상기 터널영역(40)의 농도는 상기 저농도 반도체 에피층(24)과 동일한 수준으로 하며, 이는 알려진 터널영역의 농도 범위와 동일하다.The concentration of the
그 다음, 도 9에 도시한 바와 같이 상기 구조의 상부 전면에 산화막을 증착하여 게이트 산화막(50)을 형성한 후, 반도체층을 증착하고 평탄화하여 자기정렬 방식으로 게이트(60)를 형성한다.Next, as shown in FIG. 9, after depositing an oxide film on the entire upper surface of the structure to form a
이처럼 본 발명은 소스(20)의 형상을 소스 플러그(21)와, 소스 플러그(21)에서 터널영역(40)을 향해 돌출되는 다수의 소스 돌출부(22)를 포함하도록 형성하되, 메사 구조를 이용함으로써, 드레인과 게이트를 자기 정렬 방식으로 쉽게 형성할 수 있으며, 소자가 형성되는 면적의 증가 없이 구동전류를 증가시키고, 낮은 문턱전압특성을 가지는 터널 전계효과 트랜지스터를 제조할 수 있다.As described above, the present invention has the shape of the
도 10은 터널영역(40)의 두께를 가변하면서 게이트 전압에 따른 드레인 전류의 변화를 측정한 그래프이다.10 is a graph illustrating a change in drain current according to a gate voltage while varying the thickness of the
여기서 터널영역(40)의 두께는 상기 소스 돌출부(22)의 끝단과 게이트 산화막(50)의 사이를 뜻하며, 터널영역(40)의 두께를 2nm, 4nm, 6nm, 8nm, 10nm로 가변하여 게이트 전압에 따른 드레인 전류를 확인하였다.Here, the thickness of the
상기 터널영역(40)의 두께(LT)가 10nm에서 2nm까지 감소함에 따라 턴온 전압(Von)은 증가하게 된다. As the thickness L T of the
이는 직렬 연결된 커패시터의 전압 분배 모델을 통해 LT의 변화에 따른 표면 전위에 의해 설명될 수 있다.This can be explained by the surface potential according to the change of L T through the voltage distribution model of the capacitors connected in series.
더 상세하게는, 만약 LT가 감소하면, 고정된 게이트-소스간 전압에서 표면 전위는 완전히 공핍된 터널영역(40)의 커패시턴스가 증가하기 때문에 감소하게 된다.More specifically, if L T decreases, the surface potential at a fixed gate-source voltage decreases because the capacitance of the completely depleted
반면, LT가 감소하면 서브-스래쉬홀드 스윙(Sub-threshold Swing, SS)은 감소한다. 이는 더 작은 두께의 LT에서 게이트-소스간 전압과 턴온 전압이 동일하게 되기 때문이다.On the other hand, when L T decreases, the sub-threshold swing (SS) decreases. This is because the gate-source voltage and the turn-on voltage become the same in the smaller thickness L T.
이와 유사하게, 턴온 상태에서 터널링 장벽의 두께가 감소하기 때문에 LT가 감소하면 턴온 전류가 증가한다.Similarly, since the thickness of the tunneling barrier decreases in the turn-on state, when L T decreases, the turn-on current increases.
결국, 상기 턴온 전압의 증가를 최소화해야 하며, LT가 4nm보다 작아짐에 따라 SS의 평균값의 감소는 무시할 수 있는 정도이기 때문에 최적의 LT는 4nm로 결정된다.As a result, the increase in the turn-on voltage should be minimized, and as L T becomes smaller than 4 nm, the decrease in the average value of SS is negligible, so the optimal L T is determined to be 4 nm.
또한, 상기 소스 돌출부(22) 각각의 두께(Ts) 역시 본 발명의 터널 전계효과 트랜지스터의 특성에 영향을 준다.In addition, the thickness Ts of each of the source protrusions 22 also affects the characteristics of the tunnel field effect transistor of the present invention.
도 11은 소스 돌출부(22) 두께(TS) 변화에 따른 게이트 전압과 드레인 전류의 관계 그래프이다.11 is a graph illustrating a relationship between a gate voltage and a drain current according to a change in the thickness T S of the
이에 도시한 바와 같이 턴온 전류 및 턴온 전압 측면에서 두 가지 주목할만한 결과를 확인할 수 있다. 두 결과는 도 12 내지 도 16에 도시한 Ts의 두께에 따른 전기장 등고선 플롯으로 분석할 수 있다.As shown, two remarkable results can be confirmed in terms of turn-on current and turn-on voltage. Both results can be analyzed with electric field contour plots according to the thickness of Ts shown in FIGS. 12 to 16.
도 12에 도시한 바와 같이 소스 돌출부(22)의 모서리 부분에서의 전기장은 평탄한 단부에서의 전기장에 비해 더 크며, Ts가 점차 감소하는 형상인 도 13 내지 도 16을 통해 확인할 수 있는 바와 같이 Ts가 감소함에 따라 전기장은 소스 돌출부(22)의 끝단에서 전체적으로 매우 강하게 형성되는 것을 알 수 있다.As shown in FIG. 12, the electric field at the edge portion of the
특히 10nm 이하의 Ts에서는 평탄한 단부의 영향은 사라지고, 두 모서리의 전기장이 서로 병합되어 영향을 나타낸다. In particular, at Ts of 10 nm or less, the effect of the flat end disappears, and the electric fields of the two corners merge with each other to show an effect.
이처럼 Ts가 감소할수록 전기장이 증가하고, 턴온 전압이 감소하는 특징이 있다. As Ts decreases, the electric field increases and the turn-on voltage decreases.
따라서 소스 돌출부(22)의 두께는 공정을 고려하여 5nm 내지 10nm가 되도록 하는 것이 바람직하다.Therefore, it is preferable that the thickness of the
또한, 상기 소스 돌출부(22)들의 사이 간격(TE)도 본 발명의 특성에 영향을 준다.In addition, the spacing T E between the source protrusions 22 also affects the characteristics of the present invention.
상기 소스 돌출부(22)들의 사이 간격(TE)은 저농도 반도체 에피층(24)의 두께로 결정된다. The spacing T E between the source protrusions 22 is determined by the thickness of the low-concentration
도 17은 상기 TE의 변화에 따른 게이트 전압과 드레인 전류 특성 그래프이다.17 is a graph of gate voltage and drain current characteristics according to the change of T E.
도 17에 도시한 바와 같이 TE가 증가함에 따라 전기장 밀집효과에 따라 턴온 전압은 약간 감소한다. 즉 터널 접합이 더 큰 게이트 면적에 의해 영향을 받기 때문에 전기장 플럭스의 수가 증가하게 되며, 결과적으로 터널 영역에서의 밴드 벤딩이 갑작스럽게 발생하여 턴온 전압을 줄인다.As shown in FIG. 17, as T E increases, the turn-on voltage slightly decreases according to the electric field concentration effect. That is, since the tunnel junction is affected by the larger gate area, the number of electric field fluxes increases, and as a result, band bending in the tunnel region suddenly occurs, reducing the turn-on voltage.
그러나 TE를 증가시키면 공정에서 급격한 에칭 프로파일이 필요하며, 또한 TE가 15nm를 초과하면 Von의 증가는 무시할 수 있으므로, 최적의 TE는 15nm로 한다.However , increasing T E requires a rapid etching profile in the process, and when T E exceeds 15 nm, the increase in Von is negligible, so the optimal T E is set at 15 nm.
도 18은 본 발명(F-shaped)과 앞서 설명한 등록특허 10-0622675호와 같은 L-shaped 트랜지스터의 게이트 전압과 드레인 전류 특성의 비교 그래프이다.18 is a graph showing a comparison graph of gate voltage and drain current characteristics of the present invention (F-shaped) and the L-shaped transistor as described in Korean Patent No. 10-0622675.
도 18에 도시한 바와 같이 저전력 구동이 가능하며, 높은 구동 전류(드레인 전류)를 얻을 수 있다.As shown in Fig. 18, low power driving is possible, and a high driving current (drain current) can be obtained.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It is obvious to those of ordinary skill in the art that the present invention is not limited to the above embodiments and can be variously modified and modified within the scope not departing from the technical gist of the present invention. will be.
10:기판 20:소스
21:소스 플러그 22:소스 돌출부
23:고농도 반도체 에피층 24:저농도 반도체 에피층
30:드레인 40:터널영역
50:게이트 산화막 60:게이트10: substrate 20: source
21: source plug 22: source protrusion
23: high-concentration semiconductor epitaxial layer 24: low-concentration semiconductor epitaxial layer
30: drain 40: tunnel area
50: gate oxide film 60: gate
Claims (9)
b) 제1더미 산화막, 산화막 및 더미 게이트로 이루어지는 제1더미 구조를 이용하여, 상기 제1영역의 측면과는 이격된 상기 기판의 제2영역을 선택적으로 노출시키고, 이온주입공정을 통해 상기 기판의 제2영역에 드레인을 형성하는 단계;
c) 상기 드레인의 상부측에만 위치하는 제2더미 산화막인 제2더미 구조를 형성한 후, 상기 더미 게이트를 선택적으로 제거하고, 상기 더미 게이트의 제거에 따라 노출된 산화막을 제거하여, 제1영역의 측면과 제2영역의 상부 일부를 노출시키는 단계;
d) 노출된 상기 제1영역의 측면과 제2영역의 상부 일부에 저농도 반도체 에피층을 성장시켜 터널영역을 형성하는 단계; 및
e) 상기 터널영역에 접하는 게이트 산화막을 형성한 후, 상기 제1더미 구조와 제2더미 구조를 이용하여 자기정렬방식의 게이트를 형성하는 단계를 포함하는 터널 전계효과 트랜지스터 제조방법.a) The substrate is formed in a structure having a first region having a relatively high upper surface and a second region having a lower upper surface height than the first region, and a first region that is a boundary between the first region and the second region. Forming a source including multi-layered source protrusions extending to side surfaces of the region;
b) Using a first dummy structure consisting of a first dummy oxide film, an oxide film, and a dummy gate, selectively exposing a second region of the substrate spaced apart from the side surface of the first region, and performing an ion implantation process on the substrate Forming a drain in the second region of the;
c) After forming a second dummy structure, which is a second dummy oxide film located only on the upper side of the drain, the dummy gate is selectively removed, and the exposed oxide film is removed by the removal of the dummy gate, and the first region Exposing a side surface of and an upper portion of the second region;
d) forming a tunnel region by growing a low-concentration semiconductor epitaxial layer on the exposed side surface of the first region and a portion of the second region; And
e) forming a gate oxide layer in contact with the tunnel region, and then forming a self-aligned gate using the first dummy structure and the second dummy structure.
상기 a) 단계는,
a-1) 기판의 상부에 고농도 반도체 에피층과 저농도 반도체 에피층을 교번하여 순차 성장시켜, 고농도 반도체 에피층과 저농도 반도체 에피층이 교번하여 다층으로 적층된 구조를 형성하는 과정과,
a-2) 상기 다층으로 적층된 구조의 일부에 고농도 이온주입공정을 통해 상기 고농도 반도체 에피층들을 연결하는 소스 플러그를 형성하는 과정과,
a-3) 상기 소스 플러그와 상기 소스 플러그에 의해 접하는 고농도 반도체 에피층들이 소정의 길이로 잔존할 수 있도록, 상기 고농도 반도체 에피층과 저농도 반도체 에피층 적층 구조의 일부를 제거하여 그 하부의 기판을 노출시키는 과정을 포함하는 터널 전계효과 트랜지스터 제조방법.The method of claim 5,
The step a),
a-1) a process of forming a multilayered structure by alternately growing a high-concentration semiconductor epi layer and a low-concentration semiconductor epi layer on top of the substrate by alternating and sequentially growing the high-concentration semiconductor epi layer and the low-concentration semiconductor epi layer, and
a-2) forming a source plug connecting the high-concentration semiconductor epilayers through a high-concentration ion implantation process in a part of the multilayered structure; and
a-3) A part of the stacked structure of the high-concentration semiconductor epi layer and the low-concentration semiconductor epi layer is removed so that the high-concentration semiconductor epitaxial layers in contact by the source plug and the source plug remain in a predetermined length, and the underlying substrate is removed. A method of manufacturing a tunnel field effect transistor comprising the step of exposing.
상기 b) 단계에서 상기 제1더미 구조는,
b-1) 상기 a) 단계의 결과물의 상부전면에 산화막을 증착하고 패터닝하여 상기 제1영역의 상부에만 위치하는 상기 제1더미 산화막을 형성하는 과정과,
b-2) 상기 b-1) 과정의 결과물의 상부 전면에 상대적으로 얇은 산화막을 증착하는 과정과,
b-3) 상기 b-2) 과정의 결과물의 상부 전면에 반도체층을 증착하고 패터닝하여, 상기 제2영역의 상기 산화막의 상부 일부에 위치하며, 상기 제1영역의 측면에 형성된 상기 산화막에 측면이 접하는 더미 게이트를 형성하는 과정을 포함하는 터널 전계효과 트랜지스터 제조방법.The method according to claim 5 or 6,
In the step b), the first dummy structure,
b-1) depositing and patterning an oxide film on the entire upper surface of the resultant of step a) to form the first dummy oxide film positioned only above the first region; and
b-2) a process of depositing a relatively thin oxide film on the entire upper surface of the result of the process b-1),
b-3) A semiconductor layer is deposited and patterned on the entire upper surface of the result of the process b-2), positioned on a part of the upper portion of the oxide film in the second region, and a side surface of the oxide film formed on the side surface of the first region. A method of manufacturing a tunnel field effect transistor comprising the step of forming a dummy gate in contact therewith.
상기 c) 단계는,
c-1) 상기 b) 단계의 결과물의 상부 전면에 산화막을 증착하고, 평탄화하여 상기 더미 게이트의 측면에 접하며, 상기 드레인의 상부측에 위치하는 제2더미 산화막을 형성하는 과정과,
c-2) 반도체층인 상기 더미 게이트를 선택적으로 제거하는 과정과,
c-3) 상기 더미 게이트의 제거에 따라 노출되는 상기 산화막을 제거하는 과정을 포함하는 터널 전계효과 트랜지스터 제조방법.The method according to claim 5 or 6,
The step c),
c-1) depositing an oxide film on the entire upper surface of the resultant of the step b), and flattening it to form a second pile oxide film in contact with the side surface of the dummy gate and positioned on the upper side of the drain;
c-2) a process of selectively removing the dummy gate, which is a semiconductor layer,
c-3) A method of manufacturing a tunnel field effect transistor comprising removing the oxide layer exposed by the removal of the dummy gate.
상기 e) 단계는,
e-1) 상기 d) 단계의 결과물의 상부 전면에 산화막을 증착하여 상기 터널영역에 접하는 게이트 산화막을 형성하는 과정과,
e-2) 상기 e-1) 과정의 결과물의 전면에 반도체층을 증착하고, 평탄화하여 상기 게이트 산화막 및 제2더미 산화막 사이에 위치하는 게이트를 형성하는 과정을 포함하는 터널 전계효과 트랜지스터 제조방법.The method according to claim 5 or 6,
The step e),
e-1) forming a gate oxide film in contact with the tunnel region by depositing an oxide film on the entire upper surface of the resultant of step d);
e-2) A method of manufacturing a tunnel field effect transistor comprising depositing and flattening a semiconductor layer on the entire surface of the resultant of the e-1) process to form a gate positioned between the gate oxide layer and the second pile oxide layer.
Priority Applications (1)
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| KR1020190177566A KR102226079B1 (en) | 2019-12-30 | 2019-12-30 | Tunnel Field-Effect Transistors with Finger-shaped Source and Fabrication Method Thereof |
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|---|---|---|---|---|
| US20190019865A1 (en) * | 2017-07-17 | 2019-01-17 | Semiconductor Manufacturing International (Shanghai) Corporation | Tunnel field-effect transistor and fabrication method thereof |
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- 2019-12-30 KR KR1020190177566A patent/KR102226079B1/en active IP Right Grant
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Non-Patent Citations (1)
| Title |
|---|
| Cong Li et al.,‘Ge/Si heterojunction L-shape tunnel field-effect transistors with hetero-gate-dielectric’, Chin. Phys. B, Vol.27, No.7, 078502 (2018.06.25.)* * |
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