KR102214641B1 - Printed circuit board - Google Patents

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Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 열경화성의 제1 수지층; 상기 제1 수지층 상에 적층되는 열가소성의 제2 수지층; 및 상기 제1 수지층 및 상기 제2 수지층을 일괄 관통하는 비아를 포함하고, 상기 제1 수지층 및 상기 제2 수지층의 계면은 조도면을 포함한다.A printed circuit board according to an aspect of the present invention includes a first thermosetting resin layer; A thermoplastic second resin layer laminated on the first resin layer; And a via collectively penetrating the first resin layer and the second resin layer, and an interface between the first resin layer and the second resin layer includes a rough surface.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}Printed circuit board {PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판에 관한 것이다.The present invention relates to a printed circuit board.

각국에서는 전세계적으로 5G 상용화를 위한 기술개발에 총력을 기울이고 있다. 5G 시대의 10GHz 이상 주파수 대역에서의 원활한 신호 전송을 위해서는 기존에 존재하는 재료 및 구조로는 대응이 어려울 수 있다. 이에 따라, 수신된 고주파 신호를 손실 없이 메인 보드까지 전송하기 위한 새로운 재료 및 구조 개발이 이루어지고 있다.Each country is focusing its efforts on technology development for 5G commercialization worldwide. For smooth signal transmission in a frequency band of 10 GHz or higher in the 5G era, it may be difficult to cope with existing materials and structures. Accordingly, new materials and structures have been developed for transmitting the received high-frequency signals to the main board without loss.

공개특허공보 10-2011-0002112 (공개: 2011.01.06)Unexamined Patent Publication 10-2011-0002112 (Publication: 2011.01.06)

본 발명은 신호 손실이 감소되는 인쇄회로기판을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a printed circuit board in which signal loss is reduced.

본 발명의 일 측면에 따르면, 열경화성의 제1 수지층; 상기 제1 수지층 상에 적층되는 열가소성의 제2 수지층; 및 상기 제1 수지층 및 상기 제2 수지층을 일괄 관통하는 비아를 포함하고, 상기 제1 수지층 및 상기 제2 수지층의 계면은 조도면을 포함하는 인쇄회로기판이 제공된다.According to an aspect of the present invention, a first thermosetting resin layer; A thermoplastic second resin layer laminated on the first resin layer; And a via collectively penetrating the first resin layer and the second resin layer, and an interface between the first resin layer and the second resin layer includes a rough surface.

본 발명의 다른 측면에 따르면, 열경화성 수지층 및 열가소성 수지층이 교대로 반복 적층되어 마련되는 적층체; 이웃하는 열경화성 수지층 및 열가소성 수지층을 일괄 관통하는 비아; 및 상기 이웃하는 열경화성 수지층 및 열가소성 수지층의 계면은 조도면을 포함하는 인쇄회로기판이 제공된다.According to another aspect of the present invention, a laminate provided by alternately stacking a thermosetting resin layer and a thermoplastic resin layer; A via collectively penetrating the adjacent thermosetting resin layer and the thermoplastic resin layer; And an interface between the adjacent thermosetting resin layer and the thermoplastic resin layer is provided with a printed circuit board including a rough surface.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 적용될 수 있는 단말기를 나타낸 도면.
도 2는 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 4 내지 도 6은 본 발명의 실시예에 따른 인쇄회로기판의 다양한 조도면을 나타낸 도면.
도 7은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 8은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 9는 본 발명의 실시예에 따른 인쇄회로기판을 제조하는 방법을 나타낸 도면.
도 10 내지 도 12는 본 발명의 실시예에 따른 인쇄회로기판의 조도면을 형성하는 다양한 방법을 나타낸 도면.1 is a view showing a terminal to which a printed circuit board according to an embodiment of the present invention can be applied.
2 is a view showing a printed circuit board according to an embodiment of the present invention.
3 is a view showing a printed circuit board according to an embodiment of the present invention.
4 to 6 are views showing various roughness surfaces of a printed circuit board according to an embodiment of the present invention.
7 is a view showing a printed circuit board according to an embodiment of the present invention.
8 is a view showing a printed circuit board according to an embodiment of the present invention.
9 is a view showing a method of manufacturing a printed circuit board according to an embodiment of the present invention.
10 to 12 are views showing various methods of forming a rough surface of a printed circuit board according to an embodiment of the present invention.

본 발명에 따른 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Embodiments of the printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings, and in the description with reference to the accompanying drawings, the same or corresponding components are given the same reference numbers, and duplicate descriptions thereof are I will omit it.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first and second used hereinafter are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are limited by terms such as first and second. no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term “couple” does not mean only a case in which each component is in direct physical contact with each other in the contact relationship between each component, but a different component is interposed between each component, and the component is It should be used as a concept that encompasses each contact.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 적용될 수 있는 단말기를 나타낸 도면이다.1 is a view showing a terminal to which a printed circuit board according to an embodiment of the present invention can be applied.

도 1을 참조하면, 전자기기 단말기(1)에는 메인보드(2)가 장착되고, 메인보드(2)에는 RF 처리부(RF 모듈)(RF1, RF2), IF 처리부(IF 칩)(IF), 베이스 밴드 칩(BB) 등이 실장될 수 있다. RF 처리부(RF1, RF2)는 안테나를 통해 수신되는 신호를 감쇄하기 위해 IF 처리부(IF)로 신호를 송신한다. 또는 RF 처리부(RF1, RF2)는 안테나를 통해 신호를 송신하기 위해 IF 처리부(IF)로부터 증폭된 신호를 수신한다. 여기서, RF 처리부(RF1, RF2)와 IF 처리부(IF)가 주고 받는 신호는 10GHz 이상의 고주파일 수 있다. Referring to FIG. 1, an electronic device terminal 1 is equipped with a main board 2, and an RF processing unit (RF module) (RF1, RF2), an IF processing unit (IF chip) (IF), A baseband chip BB or the like may be mounted. The RF processing units RF1 and RF2 transmit signals to the IF processing unit IF in order to attenuate signals received through the antenna. Alternatively, the RF processing units RF1 and RF2 receive an amplified signal from the IF processing unit IF in order to transmit a signal through an antenna. Here, a signal exchanged between the RF processing units RF1 and RF2 and the IF processing unit IF may be a high frequency of 10 GHz or higher.

도 2 및 도 3은 본 발명의 실시예에 따른 인쇄회로기판을 포함하는 인쇄회로기판을 나타낸 도면이다. 본 발명의 실시예에 따른 인쇄회로기판(도 1의 10과 10')은 고주파 신호를 전달할 수 있고, 메인보드(도 1의 2) 상의 RF 처리부(도 1의 RF1과 RF2)와 IF 처리부(도 1의 IF)를 연결할 수 있다.2 and 3 are views showing a printed circuit board including a printed circuit board according to an embodiment of the present invention. The printed circuit board (10 and 10' in Fig. 1) according to the embodiment of the present invention can transmit a high-frequency signal, and the RF processing unit (RF1 and RF2 in Fig. 1) and the IF processing unit ( IF of FIG. 1) can be connected.

도 2를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 제1 수지층(110), 제2 수지층(120), 비아(V1)를 포함하고 제1 회로(210), 제2 회로(220)를 더 포함할 수 있다.2, a printed circuit board according to an embodiment of the present invention includes a first resin layer 110, a second resin layer 120, and a via V1, and includes a first circuit 210, a second A circuit 220 may be further included.

제1 수지층(110)과 제2 수지층(120)은 상하로 적층된다. 예를 들어, 제2 수지층(120)은 제1 수지층(110) 상에 적층될 수 있다. The first resin layer 110 and the second resin layer 120 are stacked up and down. For example, the second resin layer 120 may be laminated on the first resin layer 110.

제1 수지층(110)과 제2 수지층(120)은 서로 다른 물성을 가진다. 제1 수지층(110)은 열경화성이고 제2 수지층(120)은 열가소성이다. The first resin layer 110 and the second resin layer 120 have different physical properties. The first resin layer 110 is thermosetting and the second resin layer 120 is thermoplastic.

열경화성의 제1 수지층(110)으로는 PPE(Polyphenylene ether)계 수지, 변성 폴리이미드(PI) 수지, 변성 에폭시(Epoxy)계 수지 등이 사용될 수 있다. As the thermosetting first resin layer 110, a polyphenylene ether (PPE) resin, a modified polyimide (PI) resin, a modified epoxy resin, or the like may be used.

제1 수지층(110)의 수지 종류, 수지에 함유되는 필러 종류, 필러 함량 등에 따라 제1 수지층(110)의 유전정접(Dielectric dissipation factor, Df)이 조절될 수 있다. 여기서, 유전정접은 유전손실에 대한 값으로, 유전손실은 수지층(유전체)에 교류성 전계가 형성되었을 때 발생하는 손실 전력을 의미한다. 유전정접은 유전손실에 비례하며 유전정접이 작을수록 유전손실이 작다. 저유전손실 특성을 가지는 제1 수지층(110)은 고주파 신호 전달에 있어서 손실 감소 측면에서 유리하다.The dielectric dissipation factor (Df) of the first resin layer 110 may be adjusted according to the resin type of the first resin layer 110, the type of filler contained in the resin, and the filler content. Here, the dielectric loss tangent is a value for dielectric loss, and the dielectric loss means power loss generated when an AC electric field is formed in the resin layer (dielectric). The dielectric loss tangent is proportional to the dielectric loss, and the smaller the dielectric loss tangent, the smaller the dielectric loss. The first resin layer 110 having a low dielectric loss characteristic is advantageous in terms of loss reduction in high frequency signal transmission.

제1 수지층(110)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제1 수지층(110)의 유전상수(Dielectric Constant, Dk)는 3.5이하일 수 있다.The dielectric loss tangent of the first resin layer 110 may be 0.003 or less, and preferably 0.002 or less. In addition, a dielectric constant (Dk) of the first resin layer 110 may be 3.5 or less.

한편, 제1 수지층(110)의 두께는 10um 이상 40um 일 수 있다. 또한, 제1 수지층(110)의 모듈러스(modulus)는 10Gpa 이하일 수 있다.Meanwhile, the thickness of the first resin layer 110 may be 10 μm or more and 40 μm. In addition, the modulus of the first resin layer 110 may be 10 Gpa or less.

열가소성의 제2 수지층(120)으로는 액정폴리머(LCP; Liquid crystal polymer), PTFE(Polytetrafluoroethylene), PPS(Polyphenylene Sulfide), PPE(Polyphenylene Ether), 폴리이미드(PI) 등이 사용될 수 있다.As the thermoplastic second resin layer 120, a liquid crystal polymer (LCP), polytetrafluoroethylene (PTFE), polyphenylene sulfide (PPS), polyphenylene ether (PPE), polyimide (PI), and the like may be used.

제2 수지층(120)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제2 수지층(120)의 유전상수는 3.5이하일 수 있다.The dielectric loss tangent of the second resin layer 120 may be 0.003 or less, and preferably 0.002 or less. In addition, the dielectric constant of the second resin layer 120 may be 3.5 or less.

한편, 제2 수지층(120)의 두께는 10um 이상 40um 일 수 있다. 제2 수지층(120)의 두께는 제1 수지층(110)의 두께와 실질적으로 동일할 수 있으나, 제한될 필요는 없다. 그리고, 제2 수지층(120)이 CTE는 18ppm/℃ 이하이고, 용융점은 260℃ 이상일 수 있다.Meanwhile, the thickness of the second resin layer 120 may be 10 μm or more and 40 μm. The thickness of the second resin layer 120 may be substantially the same as the thickness of the first resin layer 110, but there is no need to limit it. In addition, the second resin layer 120 may have a CTE of 18 ppm/°C or less, and a melting point of 260°C or more.

제1 수지층(110)과 제2 수지층(120)의 계면은 조도면(A)을 포함한다. 조도면은 CZ 처리 등과 같은 조화 처리가 되어 요철을 가지는 면을 의미한다. 제2 수지층(120) 상에 제1 수지층(110)이 적층된 경우, 제1 수지층(110)과 제2 수지층(120)의 계면은 제1 수지층(110)의 상면이자 제2 수지층(120)의 하면이다. 제1 수지층(110)의 상면(제2 수지층(120)의 하면)은 요철을 가진다. 이러한 요철에 의하면 제1 수지층(110)과 제2 수지층(120)은 서로에 대한 밀착력을 확보할 수 있다.The interface between the first resin layer 110 and the second resin layer 120 includes the rough surface (A). The roughened surface means a surface having irregularities through a roughening treatment such as a CZ treatment. When the first resin layer 110 is stacked on the second resin layer 120, the interface between the first resin layer 110 and the second resin layer 120 is the upper surface of the first resin layer 110 2 It is the lower surface of the resin layer 120. The upper surface of the first resin layer 110 (the lower surface of the second resin layer 120) has irregularities. According to these irregularities, the first resin layer 110 and the second resin layer 120 can secure adhesion to each other.

조도면(A)의 조도 Ra는 0.1이상 5이하일 수 있고, 조도 Rz는 20이하일 수 있다. The roughness Ra of the roughness surface A may be 0.1 or more and 5 or less, and the roughness Rz may be 20 or less.

도 3을 참조하면, 제2 수지층(120)의 상면은 조도(A'참고)를 가질 수 있고, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 조도는 제2 수지층(120)의 상면의 조도보다 클 수 있다. 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)은 제1 수지층(110)과 제2 수지층(120)의 밀착력을 위해 비교적 큰 조도를 가질 수 있다. 제2 수지층(120)의 상면은 회로(제2 회로(220))와의 밀착력을 위해 조도를 구비하지만, 회로를 통해 전달되는 신호의 손실 저감을 위해 비교적 작은 조도를 가질 수 있다. 제2 수지층(120)의 상면의 조도 Ra는 0.3 이하일 수 있고, 바람직하게는 0.1 이하일 수 있다.Referring to FIG. 3, the upper surface of the second resin layer 120 may have roughness (see A'), and the roughness surface A of the interface between the first resin layer 110 and the second resin layer 120 The roughness may be greater than that of the upper surface of the second resin layer 120. The roughness surface A of the interface between the first resin layer 110 and the second resin layer 120 may have a relatively large roughness for adhesion between the first resin layer 110 and the second resin layer 120. The upper surface of the second resin layer 120 has an illuminance for adhesion to the circuit (the second circuit 220), but may have a relatively small illuminance to reduce loss of a signal transmitted through the circuit. The roughness Ra of the upper surface of the second resin layer 120 may be 0.3 or less, and preferably 0.1 or less.

도 2에 도시된 것과 같이 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 요철은 뾰족한 형상일 수 있다. 이 경우, 요철의 종단면은 삼각형일 수 있다. As illustrated in FIG. 2, the unevenness of the rough surface A of the interface between the first resin layer 110 and the second resin layer 120 may have a sharp shape. In this case, the longitudinal section of the irregularities may be triangular.

도 4 내지 도 6은 본 발명의 실시예에 따른 인쇄회로기판의 제1 수지층(110)과 제2 수지층(120)의 계면의 다양한 조도면(A)을 나타낸 도면이다.4 to 6 are views showing various roughness surfaces (A) of the interface between the first resin layer 110 and the second resin layer 120 of a printed circuit board according to an embodiment of the present invention.

도 4를 참조하면, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 요철은 하측(또는 상측)으로 갈수록 횡단면적이 커지는 형상을 가질 수 있다. 이러한 요철의 종단면은 사다리꼴 형상일 수 있다.Referring to FIG. 4, the unevenness of the rough surface A of the interface between the first resin layer 110 and the second resin layer 120 may have a shape in which the cross-sectional area increases toward the lower side (or upper side). The longitudinal section of these irregularities may have a trapezoidal shape.

도 5를 참조하면, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 요철은 곡면을 가질 수 있다. 이 경우, 요철의 종단면은 반원 형상일 수 있다.Referring to FIG. 5, the unevenness of the rough surface A at the interface between the first resin layer 110 and the second resin layer 120 may have a curved surface. In this case, the longitudinal section of the irregularities may have a semicircular shape.

도 6을 참조하면, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 요철은 사각 형상의 종단면을 가질 수 있다.Referring to FIG. 6, the unevenness of the roughness surface A of the interface between the first resin layer 110 and the second resin layer 120 may have a rectangular longitudinal section.

한편, 본 발명의 실시예에 따른 인쇄회로기판의 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)은 상술한 형상 외에 다양한 형상을 가질 수 있다.Meanwhile, the rough surface A of the interface between the first resin layer 110 and the second resin layer 120 of the printed circuit board according to the exemplary embodiment of the present invention may have various shapes other than the above-described shape.

다시 도 1을 참조하면, 비아(V1)는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통한다. 따라서, 비아(V1)의 측면은 제1 수지층(110)과 제2 수지층(120)의 계면과 접하며, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)과 접할 수 있다.Referring back to FIG. 1, the via V1 penetrates through the first resin layer 110 and the second resin layer 120 at once. Accordingly, the side surface of the via V1 is in contact with the interface between the first resin layer 110 and the second resin layer 120, and the rough surface A of the interface between the first resin layer 110 and the second resin layer 120 ).

비아(V1)는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 비아홀 내에 전도성 물질이 충전되어 형성될 수 있다. 비아(V1)는 도금 비아일 수 있고, 도금 비아는 전도성 물질이 도금으로 충전된 것을 의미한다. 도금 비아인 비아(V1)는 구리(Cu)를 주성분으로 할 수 있다. The via V1 may be formed by filling a conductive material in a via hole that collectively penetrates the first resin layer 110 and the second resin layer 120. The via V1 may be a plating via, and the plating via means that a conductive material is filled with plating. The via V1, which is a plated via, may have copper (Cu) as a main component.

한편, 비아(V1)는 전도성 페이스트가 충전된 후 용융 및 냉각된 것일 수 있다(도 8 참고). 또한, 전도성 페이스트는, 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni) 등의 금속을 함유하는 페이스트, 금속을 함유하지 않고 전도성 고분자로 이루어진 페이스트 등일 수 있다.Meanwhile, the via V1 may be melted and cooled after the conductive paste is filled (see FIG. 8 ). In addition, the conductive paste may be a paste containing a metal such as tin (Sn), silver (Ag), copper (Cu), nickel (Ni), or a paste made of a conductive polymer without containing a metal.

비아(V1)가 전도성 페이스트가 충전됨으로써 형성되는 경우, 비아의 용융점은 후술하는 회로의 용융점보다 작을 수 있다. When the via V1 is formed by filling the conductive paste, the melting point of the via may be smaller than the melting point of a circuit to be described later.

비아(V1)의 제1 수지층(110)을 관통하는 부분의 횡단면적은, 비아(V1)의 제2 수지층(120)을 관통하는 부분의 횡단면적보다 작을 수 있다. 비아(V1)의 횡단면적은 비아(V1)의 하면에서 상면으로 갈수록 커질 수 있다.A cross-sectional area of a portion of the via V1 penetrating the first resin layer 110 may be smaller than a cross-sectional area of a portion penetrating the second resin layer 120 of the via V1. The cross-sectional area of the via V1 may increase from a lower surface to an upper surface of the via V1.

회로는 전기 신호를 전달하는 도체선으로, 금속으로 이루어질 수 있다. 회로를 이루는 금속으로 구리(Cu) 등이 있다. 회로는 고주파 신호를 전달할 수 있으며, 제1 수지층(110)과 제2 수지층(120)이 저유전손실 특성을 가지는 경우, 회로가 고주파 신호를 전달할 때에 제1 수지층(110)과 제2 수지층(120)에 의한 신호 손실이 저감될 수 있다. 회로는 제1 회로(210)과 제2 회로(220)를 포함할 수 있다.The circuit is a conductor wire that transmits an electric signal and may be made of metal. Metals that make up the circuit include copper (Cu). The circuit can transmit a high-frequency signal, and when the first resin layer 110 and the second resin layer 120 have low dielectric loss characteristics, the first resin layer 110 and the second resin layer 110 and the second resin layer 110 Signal loss due to the resin layer 120 may be reduced. The circuit may include a first circuit 210 and a second circuit 220.

제1 회로(210)는 제1 수지층(110)의 하면에 형성되는 회로이고, 제2 회로(220)는 제2 수지층(120)의 상면에 형성되는 회로이다. 제1 회로(210)와 제2 회로(220)는 비아(V1)를 통해 전기적으로 연결될 수 있다.The first circuit 210 is a circuit formed on the lower surface of the first resin layer 110, and the second circuit 220 is a circuit formed on the upper surface of the second resin layer 120. The first circuit 210 and the second circuit 220 may be electrically connected through a via V1.

구체적으로, 제1 회로(210)는 제1 수지층(110)의 하면에 매립된다. 즉, 제1 회로(210)는 제1 수지층(110)의 하면으로는 노출될 수 있지만, 제1 수지층(110)의 하면을 제외한 나머지 면은 제1 수지층(110)과 접촉된다.Specifically, the first circuit 210 is buried in the lower surface of the first resin layer 110. That is, the first circuit 210 may be exposed to the lower surface of the first resin layer 110, but other surfaces other than the lower surface of the first resin layer 110 are in contact with the first resin layer 110.

또한, 제2 회로(220)는 제2 수지층(120)의 상면에 돌출되게 형성된다. 즉, 제2 회로(220)는 제2 수지층(120)의 상면에 접하고, 외측으로 돌출된다.In addition, the second circuit 220 is formed to protrude from the upper surface of the second resin layer 120. That is, the second circuit 220 contacts the upper surface of the second resin layer 120 and protrudes outward.

비아(V1)는 제1 회로(210)의 상면과 제2 회로(220)의 하면과 접촉될 수 있다. 나아가, 제1 회로(210)는 단부에 제1 패드를 포함하고, 제2 회로(220)는 단부에 제2 패드를 포함하며, 비아(V1)는 제1 패드와 제2 패드 사이에 개재되어, 제1 패드와 제2 패드 각각과 접촉될 수 있다.The via V1 may contact the upper surface of the first circuit 210 and the lower surface of the second circuit 220. Further, the first circuit 210 includes a first pad at the end, the second circuit 220 includes a second pad at the end, and the via V1 is interposed between the first pad and the second pad. , May contact each of the first pad and the second pad.

제1 수지층(110)과 제2 수지층(120)의 계면에는 회로가 형성되지 않을 수 있다.A circuit may not be formed at the interface between the first resin layer 110 and the second resin layer 120.

한편, 도 3과 같이, 제2 수지층(120)의 상면에 조도(A' 참고)가 있는 경우, 제2 회로(220)와 제2 수지층(120)의 계면에도 조도가 형성된다.Meanwhile, as shown in FIG. 3, when there is an illuminance (refer to A') on the upper surface of the second resin layer 120, an illuminance is also formed at the interface between the second circuit 220 and the second resin layer 120.

도 7은 본 발명의 실시예에 따른 인쇄회로기판을 포함하는 인쇄회로기판을 나타낸 도면이다.7 is a view showing a printed circuit board including a printed circuit board according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 열경화성 수지층 및 열가소성 수지층이 교대로 반복 적층되어 마련되는 적층체; 및 이웃하는 열경화성 수지층과 열가소성 수지층을 일괄 관통하는 비아를 포함한다.Referring to FIG. 7, a printed circuit board according to an embodiment of the present invention includes: a laminate in which a thermosetting resin layer and a thermoplastic resin layer are alternately stacked and provided; And a via collectively penetrating the adjacent thermosetting resin layer and the thermoplastic resin layer.

본 발명의 실시예에 따른 인쇄회로기판은, 열경화성의 제1 수지층(110), 열가소성의 제2 수지층(120), 열경화성의 제3 수지층(130), 열가소성의 제4 수지층(140)이 차례로 적층된 적층체를 포함할 수 있다. 한편, 제1 수지층(110) 아래에는 열가소성 수지층이 더 적층되고, 제4 수지층(140) 상에는 열경화성 수지층이 더 적층될 수 있다. The printed circuit board according to an embodiment of the present invention includes a first thermosetting resin layer 110, a second thermoplastic resin layer 120, a third thermosetting resin layer 130, and a fourth thermoplastic resin layer 140. ) May include a stacked body stacked in sequence. Meanwhile, a thermoplastic resin layer may be further stacked under the first resin layer 110, and a thermosetting resin layer may be further stacked on the fourth resin layer 140.

열경화성의 제1 수지층(110)으로는 PPE(Polyphenylene ether)계 수지, 변성 폴리이미드(PI) 수지, 변성 에폭시(Epoxy)계 수지 등이 사용될 수 있다. As the thermosetting first resin layer 110, a polyphenylene ether (PPE) resin, a modified polyimide (PI) resin, a modified epoxy resin, or the like may be used.

제1 수지층(110)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제1 수지층(110)의 유전상수(Dielectric Constant, Dk)는 3.5이하일 수 있다.The dielectric loss tangent of the first resin layer 110 may be 0.003 or less, and preferably 0.002 or less. In addition, a dielectric constant (Dk) of the first resin layer 110 may be 3.5 or less.

한편, 제1 수지층(110)의 두께는 10um 이상 40um 일 수 있다. 또한, 제1 수지층(110)의 모듈러스(modulus)는 10Gpa 이하일 수 있다.Meanwhile, the thickness of the first resin layer 110 may be 10 μm or more and 40 μm. In addition, the modulus of the first resin layer 110 may be 10 Gpa or less.

열가소성의 제2 수지층(120)으로는 액정폴리머(LCP; Liquid crystal polymer), PTFE(Polytetrafluoroethylene), PPS(Polyphenylene Sulfide), PPE(Polyphenylene Ether), 폴리이미드(PI) 등이 사용될 수 있다.As the thermoplastic second resin layer 120, a liquid crystal polymer (LCP), polytetrafluoroethylene (PTFE), polyphenylene sulfide (PPS), polyphenylene ether (PPE), polyimide (PI), and the like may be used.

제2 수지층(120)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제2 수지층(120)의 유전상수는 3.5이하일 수 있다.The dielectric loss tangent of the second resin layer 120 may be 0.003 or less, and preferably 0.002 or less. In addition, the dielectric constant of the second resin layer 120 may be 3.5 or less.

한편, 제2 수지층(120)의 두께는 10um 이상 40um 일 수 있다. 제2 수지층(120)의 두께는 제1 수지층(110)의 두께와 실질적으로 동일할 수 있으나, 제한될 필요는 없다. 그리고, 제2 수지층(120)이 CTE는 18ppm/℃ 이하이고, 용융점은 260℃ 이상일 수 있다.Meanwhile, the thickness of the second resin layer 120 may be 10 μm or more and 40 μm. The thickness of the second resin layer 120 may be substantially the same as the thickness of the first resin layer 110, but there is no need to limit it. In addition, the second resin layer 120 may have a CTE of 18 ppm/°C or less, and a melting point of 260°C or more.

열경화성의 제3 수지층(130)으로는 PPE(Polyphenylene ether)계 수지, 변성 폴리이미드(PI) 수지, 변성 에폭시(Epoxy)계 수지 등이 사용될 수 있다. As the thermosetting third resin layer 130, a polyphenylene ether (PPE) resin, a modified polyimide (PI) resin, a modified epoxy resin, or the like may be used.

제3 수지층(130)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제3 수지층(130)의 유전상수(Dielectric Constant, Dk)는 3.5이하일 수 있다.The dielectric loss tangent of the third resin layer 130 may be 0.003 or less, and preferably 0.002 or less. In addition, the dielectric constant (Dk) of the third resin layer 130 may be 3.5 or less.

한편, 제3 수지층(130)의 두께는 10um 이상 40um 일 수 있다. 또한, 제3 수지층(130)의 모듈러스(modulus)는 10Gpa 이하일 수 있다.Meanwhile, the thickness of the third resin layer 130 may be 10 μm or more and 40 μm. In addition, the modulus of the third resin layer 130 may be 10 Gpa or less.

제3 수지층(130)은 제1 수지층(110)과 동일할 수 있다.The third resin layer 130 may be the same as the first resin layer 110.

열가소성의 제4 수지층(140)으로는 액정폴리머(LCP; Liquid crystal polymer), PTFE(Polytetrafluoroethylene), PPS(Polyphenylene Sulfide), PPE(Polyphenylene Ether), 폴리이미드(PI) 등이 사용될 수 있다.As the thermoplastic fourth resin layer 140, a liquid crystal polymer (LCP), polytetrafluoroethylene (PTFE), polyphenylene sulfide (PPS), polyphenylene ether (PPE), polyimide (PI), and the like may be used.

제4 수지층(140)의 유전정접은 0.003 이하이며, 바람직하게는 0.002 이하일 수 있다. 또한, 제4 수지층(140)의 유전상수는 3.5이하일 수 있다.The dielectric loss tangent of the fourth resin layer 140 may be 0.003 or less, and preferably 0.002 or less. In addition, the dielectric constant of the fourth resin layer 140 may be 3.5 or less.

한편, 제4 수지층(140)의 두께는 10um 이상 40um 일 수 있다. 제4 수지층(140)의 두께는 제3 수지층(130)의 두께와 실질적으로 동일할 수 있으나, 제한될 필요는 없다. 그리고, 제4 수지층(140)이 CTE는 18ppm/℃ 이하이고, 용융점은 260℃ 이상일 수 있다.Meanwhile, the thickness of the fourth resin layer 140 may be 10 μm or more and 40 μm. The thickness of the fourth resin layer 140 may be substantially the same as the thickness of the third resin layer 130, but there is no need to limit it. In addition, the CTE of the fourth resin layer 140 may be 18 ppm/°C or less, and the melting point may be 260°C or more.

제4 수지층(140)은 제2 수지층(120)과 동일할 수 있다.The fourth resin layer 140 may be the same as the second resin layer 120.

제1 수지층(110)과 제2 수지층(120)의 계면은 조도면(A)을 포함한다. 조도면(A)의 요철에 의하면 제1 수지층(110)과 제2 수지층(120)은 서로에 대한 밀착력을 가질 수 있다. 조도면(A)의 조도 Ra는 0.1이상 5이하일 수 있고, 조도 Rz는 20이하일 수 있다. The interface between the first resin layer 110 and the second resin layer 120 includes the rough surface (A). According to the unevenness of the rough surface A, the first resin layer 110 and the second resin layer 120 may have adhesion to each other. The roughness Ra of the roughness surface A may be 0.1 or more and 5 or less, and the roughness Rz may be 20 or less.

제3 수지층(130)과 제4 수지층(140)의 계면은 조도면(B)을 포함한다. 조도면(B)의 요철에 의하면 제3 수지층(130)과 제4 수지층(140)은 서로에 대한 밀착력을 가질 수 있다. 조도면(B)의 조도 Ra는 0.1이상 5이하일 수 있고, 조도 Rz는 20이하일 수 있다. 조도면(B)의 조도는 조도면(A)의 조도와 동일할 수 있다.The interface between the third resin layer 130 and the fourth resin layer 140 includes the rough surface (B). According to the unevenness of the rough surface B, the third resin layer 130 and the fourth resin layer 140 may have adhesion to each other. The roughness Ra of the roughness surface B may be 0.1 or more and 5 or less, and the roughness Rz may be 20 or less. The illuminance of the rough surface (B) may be the same as that of the rough surface (A).

제2 수지층(120)과 제3 수지층(130)의 계면(A' 참고)에도 조도가 형성될 수 있지만, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)의 조도보다 작다. 또한, 제2 수지층(120)과 제3 수지층(130)의 계면 조도(A' 참고)는 제3 수지층(130)과 제4 수지층(140)의 계면의 조도면(B)의 조도보다 작다. 제2 수지층(120)과 제3 수지층(130)의 계면 조도 Ra는 0.3 이하일 수 있고, 바람직하게는 0.1 이하일 수 있다. Roughness may also be formed at the interface (refer to A') between the second resin layer 120 and the third resin layer 130, but the roughness surface of the interface between the first resin layer 110 and the second resin layer 120 ( It is smaller than the illuminance of A). In addition, the roughness of the interface between the second resin layer 120 and the third resin layer 130 (refer to A') is the roughness of the surface B of the interface between the third resin layer 130 and the fourth resin layer 140 Less than The interfacial roughness Ra between the second resin layer 120 and the third resin layer 130 may be 0.3 or less, and preferably 0.1 or less.

이에 따르면, 적층체의 이웃하는 수지층 간의 계면에 있어서, 고조도와 저조도(또는 무조도)가 교대로 반복된다.According to this, high illuminance and low illuminance (or no illuminance) are alternately repeated at the interface between adjacent resin layers of the laminate.

제1 수지층(110)과 제2 수지층(120)의 계면, 그리고 제3 수지층(130)과 제4 수지층(140)의 계면의 조도면(A, B)의 요철은 뾰족한 형상을 가지거나, 곡면을 가지거나, 종단면이 사다리꼴인 형상을 가지거나, 종단면이 사각형인 형상을 가질 수 있다.The irregularities of the rough surfaces (A, B) of the interface between the first resin layer 110 and the second resin layer 120 and the interface between the third resin layer 130 and the fourth resin layer 140 have a pointed shape. Or, it may have a curved surface, a trapezoidal shape in a longitudinal section, or a rectangular shape in a longitudinal section.

본 발명의 실시예에 따른 인쇄회로기판의 비아는, 이웃하는 열경화성 수지층 및 열가소성 수지층을 일괄 관통한다. 비아는 제1 비아(V1), 제2 비아(V2) 등을 포함할 수 있다. The vias of the printed circuit board according to the embodiment of the present invention collectively penetrate the adjacent thermosetting resin layer and the thermoplastic resin layer. The via may include a first via V1, a second via V2, or the like.

제1 비아(V1)는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통한다. 따라서, 제1 비아(V1)의 측면은 제1 수지층(110)과 제2 수지층(120)의 계면과 접하며, 제1 수지층(110)과 제2 수지층(120)의 계면의 조도면(A)과 접할 수 있다.The first via V1 collectively penetrates the first resin layer 110 and the second resin layer 120. Accordingly, the side surface of the first via V1 is in contact with the interface between the first resin layer 110 and the second resin layer 120, and a rough surface of the interface between the first resin layer 110 and the second resin layer 120 You can touch (A).

제1 비아(V1)는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 제1 비아홀 내에 전도성 물질이 충전되어 형성될 수 있다. 제1 비아(V1)는 도금 비아일 수 있고, 도금 비아인 제1 비아(V1)는 구리(Cu)를 주성분으로 할 수 있다. The first via V1 may be formed by filling a conductive material in a first via hole that collectively penetrates the first resin layer 110 and the second resin layer 120. The first via V1 may be a plated via, and the first via V1, which is a plated via, may contain copper (Cu) as a main component.

한편, 제1 비아(V1)는 전도성 페이스트가 충전된 후 용융 및 냉각된 것일 수 있다(도 8 참고). 또한, 전도성 페이스트는, 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni) 등의 금속을 함유하는 페이스트, 금속을 함유하지 않고 전도성 고분자로 이루어진 페이스트 등일 수 있다.Meanwhile, the first via V1 may be melted and cooled after the conductive paste is filled (see FIG. 8 ). In addition, the conductive paste may be a paste containing a metal such as tin (Sn), silver (Ag), copper (Cu), nickel (Ni), or a paste made of a conductive polymer without containing a metal.

제1 비아(V1)가 전도성 페이스트가 충전됨으로써 형성되는 경우, 제1 비아(V1)의 용융점은 회로의 용융점보다 작을 수 있다. When the first via V1 is formed by filling the conductive paste, the melting point of the first via V1 may be smaller than the melting point of the circuit.

제2 비아(V2)는 제3 수지층(130)과 제4 수지층(140)을 일괄 관통한다. 따라서, 제2 비아(V2)의 측면은 제3 수지층(130)과 제4 수지층(140)의 계면과 접하며, 제3 수지층(130)과 제4 수지층(140)의 계면의 조도면(B)과 접할 수 있다.The second via V2 collectively penetrates the third resin layer 130 and the fourth resin layer 140. Accordingly, the side surface of the second via V2 is in contact with the interface between the third resin layer 130 and the fourth resin layer 140, and a rough surface of the interface between the third resin layer 130 and the fourth resin layer 140 (B) can be touched.

제2 비아(V2)는 제3 수지층(130)과 제4 수지층(140)을 일괄 관통하는 제2 비아홀 내에 전도성 물질이 충전되어 형성될 수 있다. 제2 비아(V2)는 도금 비아일 수 있고, 도금 비아인 제2 비아(V2)는 구리(Cu)를 주성분으로 할 수 있다. The second via V2 may be formed by filling a conductive material in a second via hole that collectively penetrates the third resin layer 130 and the fourth resin layer 140. The second via V2 may be a plated via, and the second via V2, which is a plated via, may contain copper (Cu) as a main component.

한편, 제2 비아(V2)는 전도성 페이스트가 충전된 후 용융 및 냉각된 것일 수 있다(도 8 참고). 또한, 전도성 페이스트는, 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni) 등의 금속을 함유하는 페이스트, 금속을 함유하지 않고 전도성 고분자로 이루어진 페이스트 등일 수 있다.Meanwhile, the second via V2 may be melted and cooled after the conductive paste is filled (see FIG. 8 ). In addition, the conductive paste may be a paste containing a metal such as tin (Sn), silver (Ag), copper (Cu), nickel (Ni), or a paste made of a conductive polymer without containing a metal.

제2 비아(V2)가 전도성 페이스트가 충전됨으로써 형성되는 경우, 제2 비아(V2)의 용융점은 회로의 용융점보다 작을 수 있다. When the second via V2 is formed by filling the conductive paste, the melting point of the second via V2 may be smaller than the melting point of the circuit.

비아는 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하거나, 제3 수지층(130)과 제4 수지층(140)을 일괄 관통하지만, 제2 수지층(120)과 제3 수지층(130)을 일괄 관통하지 않는다. The vias collectively penetrate the first resin layer 110 and the second resin layer 120, or collectively penetrate the third resin layer 130 and the fourth resin layer 140, but the second resin layer 120 and the It does not penetrate the third resin layer 130 at once.

이 경우, 비아의 횡단면적이 비아의 하면에서 상면으로 갈수록 커진다고 할 때, 비아의 열경화성 수지층을 관통하는 부분의 횡단면적은 비아의 열가소성 수지층을 관통하는 부분의 횡단면적보다 작을 수 있다. In this case, assuming that the cross-sectional area of the via increases from the lower surface to the upper surface of the via, the cross-sectional area of the portion penetrating the thermosetting resin layer of the via may be smaller than the cross-sectional area of the portion penetrating the thermoplastic resin layer of the via.

즉, 제1 비아(V1)의 제1 수지층(110)을 관통하는 부분의 횡단면적은, 제1 비아(V1)의 제2 수지층(120)을 관통하는 부분의 횡단면적보다 작을 수 있다. 제1 비아(V1)의 횡단면적은 제1 비아(V1)의 하면에서 상면으로 갈수록 커질 수 있다.That is, the cross-sectional area of the portion of the first via V1 penetrating the first resin layer 110 may be smaller than the cross-sectional area of the portion penetrating the second resin layer 120 of the first via V1. . The cross-sectional area of the first via V1 may increase from a lower surface to an upper surface of the first via V1.

또한, 제2 비아(V2)의 제3 수지층(130)을 관통하는 부분의 횡단면적은, 제2 비아(V2)의 제4 수지층(140)을 관통하는 부분의 횡단면적보다 작을 수 있다. 제2 비아(V2)의 횡단면적은 제2 비아(V2)의 하면에서 상면으로 갈수록 커질 수 있다.Also, a cross-sectional area of a portion of the second via V2 penetrating the third resin layer 130 may be smaller than a cross-sectional area of a portion penetrating the fourth resin layer 140 of the second via V2. . The cross-sectional area of the second via V2 may increase from a lower surface to an upper surface of the second via V2.

본 발명의 실시예에 따른 인쇄회로기판의 회로는, 비아가 일괄 관통한 열경화성 수지층 및 열가소성 수지층(이웃하는 열경화성 수지층 및 열가소성 수지층)에 있어서, 상기 열가소성 수지층의 일면에 형성되고, 상기 열경화성 수지층에 매립된다. 회로가 형성되는 열가소성 수지층의 일면은, 조도면이 형성되는 계면의 반대측에 위치한다. 회로는, 비아가 일괄 관통한 열경화성 수지층 및 열가소성 수지층의 계면에는 형성되지 않는다. The circuit of the printed circuit board according to the embodiment of the present invention is formed on one side of the thermoplastic resin layer in the thermosetting resin layer and the thermoplastic resin layer (neighboring thermosetting resin layer and thermoplastic resin layer) through which vias collectively pass, It is embedded in the thermosetting resin layer. One surface of the thermoplastic resin layer on which the circuit is formed is located on the opposite side of the interface where the rough surface is formed. The circuit is not formed at the interface between the thermosetting resin layer and the thermoplastic resin layer through which the vias collectively penetrate.

일면에 회로가 형성된 열가소성 수지층의 상기 일면에는 조도가 있을 수 있다. 즉, 회로와 열가소성 수지층 사이 계면에 조도가 형성될 수 있다. 열가소성 수지층의 회로가 형성된 일면의 조도는, 비아가 일괄 관통한 열경화성 수지층 및 열가소성 수지층의 계면의 조도보다 작다.Roughness may be present on the one surface of the thermoplastic resin layer in which the circuit is formed on one surface. That is, roughness may be formed at the interface between the circuit and the thermoplastic resin layer. The roughness of one surface of the thermoplastic resin layer on which the circuit is formed is smaller than the roughness of the interface between the thermosetting resin layer and the thermoplastic resin layer through which the vias collectively penetrate.

회로는 제1 회로(210), 제2 회로(220), 제3 회로(230) 등을 포함한다.The circuit includes a first circuit 210, a second circuit 220, a third circuit 230, and the like.

제1 회로(210)는 제1 수지층(110)의 하면에 형성되는 회로이다. 제1 회로(210)는 제1 수지층(110) 하에 적층된 열가소성 수지층(미도시)의 상면에 형성되어, 제1 수지층(110)으로 매립된다.The first circuit 210 is a circuit formed on the lower surface of the first resin layer 110. The first circuit 210 is formed on the upper surface of the thermoplastic resin layer (not shown) laminated under the first resin layer 110 and is buried with the first resin layer 110.

제2 회로(220)는 제2 수지층(120)의 상면에 형성되어 제3 수지층(130)으로 매립되는 회로이다.The second circuit 220 is a circuit formed on the upper surface of the second resin layer 120 and buried with the third resin layer 130.

제3 회로(230)는 제4 수지층(140)의 상면에 형성되어 제4 수지층(140) 상에 적층된 열경화성 수지층(미도시)로 매립된다.The third circuit 230 is formed on the upper surface of the fourth resin layer 140 and is buried with a thermosetting resin layer (not shown) stacked on the fourth resin layer 140.

제1 회로(210)와 제2 회로(220)는 제1 비아(V1)를 통해 전기적으로 연결되고, 제2 회로(220)와 제3 회로(230)는 제2 비아(V2)를 통해 전기적으로 연결될 수 있다.The first circuit 210 and the second circuit 220 are electrically connected through the first via V1, and the second circuit 220 and the third circuit 230 are electrically connected through the second via V2. Can be connected to.

제1 비아(V1)는 제1 회로(210)의 상면과 제2 회로(220)의 하면과 접촉될 수 있다. 나아가, 제1 회로(210)는 단부에 제1 패드를 포함하고, 제2 회로(220)는 단부에 제2 패드를 포함하며, 제1 비아(V1)는 제1 패드와 제2 패드 사이에 개재되어, 제1 패드와 제2 패드 각각과 접촉될 수 있다.The first via V1 may contact the upper surface of the first circuit 210 and the lower surface of the second circuit 220. Furthermore, the first circuit 210 includes a first pad at the end, the second circuit 220 includes a second pad at the end, and the first via V1 is between the first pad and the second pad. It may be interposed and may contact each of the first pad and the second pad.

제2 비아(V2)는 제2 회로(220)의 상면과 제3 회로(230)의 하면과 접촉될 수 있다. 나아가, 제2 회로(220)는 단부에 제2 패드를 포함하고, 제3 회로(230)는 단부에 제3 패드를 포함하며, 제2 비아(V2)는 제2 패드와 제3 패드 사이에 개재되어, 제2 패드와 제3 패드 각각과 접촉될 수 있다.The second via V2 may contact the upper surface of the second circuit 220 and the lower surface of the third circuit 230. Furthermore, the second circuit 220 includes a second pad at the end, the third circuit 230 includes a third pad at the end, and the second via V2 is between the second pad and the third pad. It may be interposed and may contact each of the second pad and the third pad.

일면에 제2 회로(220)가 형성된 열가소성의 제2 수지층(120)의 상기 일면에는 조도(A' 참고)가 있을 수 있다. 즉, 제2 회로(220)와 열가소성의 제2 수지층(120) 사이 계면에 조도가 형성될 수 있다. 제2 수지층(120)의 제2 회로(220)가 형성된 일면의 조도(A' 참고)는, 제1 비아(V1)가 일괄 관통한 열경화성의 제1 수지층(110) 및 열가소성의 제2 수지층(120)의 계면의 조도면(A)의 조도보다 작다.The first surface of the thermoplastic second resin layer 120 on which the second circuit 220 is formed may have roughness (see A'). That is, roughness may be formed at the interface between the second circuit 220 and the second thermoplastic resin layer 120. The roughness of one surface of the second resin layer 120 on which the second circuit 220 is formed (refer to A') is the first thermosetting resin layer 110 through which the first via V1 is collectively penetrated, and the second thermoplastic It is smaller than the roughness of the roughness surface (A) of the interface of the resin layer 120.

일면에 제3 회로(230)가 형성된 열가소성의 제4 수지층(140)의 상기 일면에는 조도(B' 참고)가 있을 수 있다. 즉, 제3 회로(230)와 열가소성의 제4 수지층(140) 사이 계면에 조도가 형성될 수 있다. 제4 수지층(140)의 제3 회로(230)가 형성된 일면의 조도(B' 참고)는, 제2 비아(V2)가 일괄 관통한 열경화성의 제3 수지층(130) 및 열가소성의 제4 수지층(140)의 계면의 조도면(B)의 조도보다 작다.The first surface of the thermoplastic fourth resin layer 140 on which the third circuit 230 is formed may have roughness (see B'). That is, roughness may be formed at the interface between the third circuit 230 and the fourth thermoplastic resin layer 140. The roughness of one surface of the fourth resin layer 140 on which the third circuit 230 is formed (refer to B') is the third thermosetting resin layer 130 through which the second vias V2 collectively penetrate and the fourth thermoplastic It is smaller than the roughness of the roughness surface (B) of the interface of the resin layer 140.

한편, 회로는 적층체의 최외층에 형성되는 최외층 회로를 포함하며, 최외층 회로 중 최상부 회로는 적층체의 최상층에 위치하는 열가소성 수지층의 상면에 외측으로 돌출되게 형성된다. 또한, 최외층 회로 중 최하부 회로는 적층체의 최하층에 위치하는 열경화성 수지층의 하면에 매립된다.Meanwhile, the circuit includes an outermost layer circuit formed on the outermost layer of the laminate, and the uppermost circuit among the outermost layer circuits is formed to protrude outward on the upper surface of the thermoplastic resin layer positioned on the uppermost layer of the laminate. In addition, the lowermost circuit among the outermost layer circuits is embedded in the lower surface of the thermosetting resin layer located in the lowermost layer of the laminate.

적층체의 양면에는 최외층 회로를 커버하여 보호하는 커버층이 더 형성될 수 있고, 이러한 커버층은 연성의 커버레이(coverlay)일 수 있다. 연성의 커버레이는 적층체의 양면 전체에 형성될 수 있다. 이 경우, 인쇄회로기판은 연성기판일 수 있다.A cover layer may be further formed on both sides of the stacked body to cover and protect the outermost layer circuit, and the cover layer may be a flexible coverlay. The flexible coverlay may be formed on both sides of the laminate. In this case, the printed circuit board may be a flexible board.

또한, 연성의 커버레이의 일면에 경성의 절연층이 적층될 수 있으며, 경성의 절연층은 적층체의 양면 전체에 형성된 연성의 커버레이의 일부에 적층될 수 있다. 이 경우, 경성의 절연층이 적층된 부분은 리지드부가 되고, 커버레이만 적층되고 경성의 절연층이 적층되지 않은 부분은 플렉서블부가 되어, 인쇄회로기판은 경연성 기판이 될 수 있다. 한편, 경성의 절연층 상에는 SUS 등의 강성이 큰 재질로 이루어진 보강판이 결합될 수 있다.In addition, a rigid insulating layer may be stacked on one side of the flexible coverlay, and the rigid insulating layer may be stacked on a part of the flexible coverlay formed on both surfaces of the stack. In this case, a portion in which the rigid insulating layer is stacked becomes a rigid portion, and a portion in which only the coverlay is stacked and the rigid insulating layer is not stacked becomes a flexible portion, and the printed circuit board can be a flexible substrate. Meanwhile, a reinforcing plate made of a material having high rigidity such as SUS may be bonded to the rigid insulating layer.

도 9는 본 발명의 실시예에 따른 인쇄회로기판을 제조하는 방법을 나타낸 도면이다.9 is a view showing a method of manufacturing a printed circuit board according to an embodiment of the present invention.

도 9(a)를 참조하면, 시드 금속층을 포함하는 디태치 코어(D)가 마련된다.Referring to FIG. 9A, a detach core D including a seed metal layer is provided.

도 9(b)를 참조하면, 시드 금속층 상에 제1 회로(210)가 형성된다.Referring to FIG. 9B, a first circuit 210 is formed on the seed metal layer.

도 9(c)를 참조하면, 시드 금속층 상에 제1 회로(210)를 커버하는 열경화성의 제1 수지층(110)이 적층된다. Referring to FIG. 9C, a first thermosetting resin layer 110 covering the first circuit 210 is stacked on the seed metal layer.

도 9(d)를 참조하면, 열경화성의 제1 수지층(110) 상에 열가소성의 제2 수지층(120)을 적층한다. 열가소성의 제2 수지층(120)은 상부에 구리층과 같은 금속층(M)을 구비할 수 있다. 이 금속층(M)은 시드층 역할을 할 수 있다.Referring to FIG. 9D, a second thermoplastic resin layer 120 is laminated on the first thermosetting resin layer 110. The second thermoplastic resin layer 120 may have a metal layer M such as a copper layer thereon. This metal layer M may serve as a seed layer.

도 9(e)를 참조하면, 제1 수지층(110)과 제2 수지층(120)을 일괄 관통하는 비아홀(VH)이 형성된다. 비아홀(VH)은 레이저 드릴 등에 의해 형성될 수 있다. 비아홀(VH)은 제1 회로(210)를 노출시킨다.Referring to FIG. 9(e), via holes VH which collectively penetrate the first resin layer 110 and the second resin layer 120 are formed. The via hole VH may be formed by a laser drill or the like. The via hole VH exposes the first circuit 210.

도 9(f)를 참조하면, 비아홀(VH) 내부와 금속층(M) 상에 도금층이 선택적으로 형성되고, 불필요한 금속층이 제거됨으로써, 비아와 제2 회로(220)가 형성된다. 도 9(f) 이후에 디태치 코어(D)가 제거된다.Referring to FIG. 9F, a plating layer is selectively formed inside the via hole VH and on the metal layer M, and an unnecessary metal layer is removed, thereby forming a via and a second circuit 220. After Fig. 9(f), the detach core D is removed.

한편, 도 9(d)에서, 제2 수지층(120)의 제1 수지층(110)과 마주보는 면에 조도가 형성된다. 즉, 제2 수지층(120)의 상부면에는 금속층(M)이 구비되고, 제2 수지층(120)의 하부면에는 조도가 형성된다. 제2 수지층(120)이 제1 수지층(110)에 적층될 때, 제2 수지층(120)의 하부면 조도에 의하여, 제2 수지층(120)이 제1 수지층(110)에 적층된 후, 제1 수지층(110)과 제2 수지층(120)의 계면에 조도면(도 2의 A)이 형성된다.Meanwhile, in FIG. 9(d), roughness is formed on the surface of the second resin layer 120 facing the first resin layer 110. That is, the metal layer M is provided on the upper surface of the second resin layer 120 and the roughness is formed on the lower surface of the second resin layer 120. When the second resin layer 120 is laminated on the first resin layer 110, the second resin layer 120 is applied to the first resin layer 110 by the roughness of the lower surface of the second resin layer 120. After lamination, a rough surface (A of FIG. 2) is formed at the interface between the first resin layer 110 and the second resin layer 120.

도 10 내지 도 12는 본 발명의 실시예에 따른 인쇄회로기판의 조도면을 형성하는 다양한 방법을 나타낸 도면이다. 즉, 도 10 내지 도 12는 상기 도 9(d)에서 적층되는 제2 수지층(120)의 하부면 조도를 형성하는 다양한 방법을 도시한다.10 to 12 are views showing various methods of forming a rough surface of a printed circuit board according to an embodiment of the present invention. That is, FIGS. 10 to 12 illustrate various methods of forming the lower surface roughness of the second resin layer 120 stacked in FIG. 9(d).

도 10을 참조하면, 도 10(a)에 도시된 것과 같이, 제2 수지층(120)의 상면에는 저조도(조도 Ra는 0.3 이하)가 형성된 금속층(M)이 부착되고, 제2 수지층(120)의 하면에는 고조도(조도 Ra는 5 이하)가 형성된 제2의 금속층(M')이 부착된다. 제2 수지층(120)은 완전 경화 상태가 아니며, 금속층(M, M')들의 조도에 따라 제2 수지층(120)에도 조도가 형성된다. 도 10(b)에 도시된 것과 같이, 제2 수지층(120)의 하면에 부착된 제2의 금속층(M')을 에칭으로 제거하면, 제2 수지층(120)의 하면에 조도가 형성된다.Referring to FIG. 10, as shown in FIG. 10(a), a metal layer M formed with low illuminance (irradiance Ra is 0.3 or less) is attached to the upper surface of the second resin layer 120, and the second resin layer ( A second metal layer M'having high illuminance (irradiance Ra is 5 or less) is attached to the lower surface of 120). The second resin layer 120 is not in a completely cured state, and roughness is also formed in the second resin layer 120 according to the roughness of the metal layers M and M'. As shown in FIG. 10(b), when the second metal layer M'attached to the lower surface of the second resin layer 120 is removed by etching, roughness is formed on the lower surface of the second resin layer 120 do.

도 11을 참조하면, 일면에 저조도 금속층(M)이 부착된 제2 수지층(120)의 타면에 블래스트(blast) 처리를 함(도 11(a))으로써 제2 수지층(120)의 타면에 조도가 형성된다(도 11(b)). 블래스트(BL)는 건식 또는 습식일 수 있다. 블래스트 처리에 사용되는 연마제는 블래스트 처리 후에 제2 수지층(120)의 타면에 잔존할 수 있으며, 상기 연마제를 제거하는 수세 과정 또는 약품 처리 과정에서 제2 수지층(120)의 타면의 미세 조도가 추가적으로 형성될 수 있다. 특히 약품 처리에 사용되는 약품은 알칼리성일 수 있다.Referring to FIG. 11, the other surface of the second resin layer 120 by performing a blast treatment on the other surface of the second resin layer 120 to which the low-illuminance metal layer M is attached (FIG. 11(a)) The illuminance is formed in (Fig. 11(b)). The blast BL may be dry or wet. The abrasive used in the blast treatment may remain on the other surface of the second resin layer 120 after the blast treatment, and the fine roughness of the other surface of the second resin layer 120 during the washing process of removing the abrasive or chemical treatment It can be formed additionally. In particular, chemicals used in chemical treatment may be alkaline.

도 12를 참조하면, 일면에 저조도 금속층(M)이 부착된 제2 수지층(120)의 타면에 버핑(buffing) 처리를 함(도 12(a))으로써 제2 수지층(120)의 타면에 조도가 형성된다(도 12(b)). 버핑 처리에는 버핑 롤(roll)(R)이 사용될 수 있고, 롤의 재질, 버핑 조건 등에 따라 조도 크기나 모양이 조절될 수 있다.Referring to FIG. 12, the other surface of the second resin layer 120 by performing a buffing treatment on the other surface of the second resin layer 120 to which the low-illuminance metal layer (M) is attached (FIG. 12(a)) The illuminance is formed in (Fig. 12(b)). A buffing roll (R) may be used for the buffing treatment, and the roughness size or shape may be adjusted according to the material of the roll and buffing conditions.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.As described above, one embodiment of the present invention has been described, but those of ordinary skill in the relevant technical field add, change, delete or add components within the scope not departing from the spirit of the present invention described in the claims. Various modifications and changes can be made to the present invention by means of the like, and this will also be said to be included within the scope of the present invention.

110: 제1 수지층
120: 제2 수지층
130: 제3 수지층
140: 제4 수지층
V1: 제1 비아
V2: 제2 비아
210: 제1 회로
220: 제2 회로
230: 제3 회로110: first resin layer
120: second resin layer
130: third resin layer
140: fourth resin layer
V1: first via
V2: second via
210: first circuit
220: second circuit
230: third circuit

Claims (22)

열경화성의 제1 수지층; 및
상기 제1 수지층의 상면 상에 적층되는 열가소성의 제2 수지층; 을 포함하고,
상기 제1 수지층의 상면의 적어도 일부와 상기 제2 수지층의 하면의 적어도 일부가 서로 접하여 계면을 이루며,
상기 제1 수지층 및 상기 제2 수지층 사이의 계면은 조도면을 포함하며,
상기 조도면은 상기 제1 수지층의 하면 및 상기 제2 수지층의 상면 중 적어도 하나의 면보다 조도가 더 큰 인쇄회로기판.
A thermosetting first resin layer; And
A second thermoplastic resin layer laminated on the upper surface of the first resin layer; Including,
At least a portion of the upper surface of the first resin layer and at least a portion of the lower surface of the second resin layer are in contact with each other to form an interface,
The interface between the first resin layer and the second resin layer includes a rough surface,
The roughness surface is a printed circuit board having a larger illuminance than at least one of a lower surface of the first resin layer and an upper surface of the second resin layer.
 제1항에 있어서,
상기 제2 수지층은 액정폴리머(LCP)를 포함하는 인쇄회로기판.
The method of claim 1,
The second resin layer is a printed circuit board comprising a liquid crystal polymer (LCP).
 제1항에 있어서,
상기 제1 수지층 및 상기 제2 수지층을 관통하는 비아;
상기 제1 수지층의 내부의 하측에 매립된 제1 회로; 및
상기 제2 수지층의 상면 상에 돌출되어 배치된 제2 회로; 를 더 포함하고,
상기 비아는 상기 제1 회로 및 상기 제2 회로를 연결하는 인쇄회로기판.
The method of claim 1,
A via penetrating the first resin layer and the second resin layer;
A first circuit buried under the inside of the first resin layer; And
A second circuit protruding and disposed on an upper surface of the second resin layer; Including more,
The via is a printed circuit board connecting the first circuit and the second circuit.
 제3항에 있어서,
상기 비아는 상기 제1 수지층 및 상기 제2 수지층을 관통하며 상기 제1 회로의 적어도 일부를 상기 제1 수지층으로부터 노출시키는 비아홀을 채우는 인쇄회로기판.
The method of claim 3,
The via passes through the first resin layer and the second resin layer and fills a via hole exposing at least a portion of the first circuit from the first resin layer.
 제1항에 있어서,
상기 조도면에는 회로가 형성되지 않는 인쇄회로기판.
The method of claim 1,
A printed circuit board in which no circuit is formed on the rough surface.
 제1항에 있어서,
상기 조도면은 뾰족한 형상의 요철을 포함하는 인쇄회로기판.
The method of claim 1,
The rough surface is a printed circuit board comprising a sharp-shaped irregularities.
 제1항에 있어서,
상기 조도면은 하측으로 갈수록 횡단면적이 커지는 형상의 요철을 포함하는 인쇄회로기판.
The method of claim 1,
The printed circuit board including irregularities in which the cross-sectional area increases as the roughness surface goes downward.
 제1항에 있어서,
상기 조도면은 곡면을 가지는 요철을 포함하는 인쇄회로기판.
The method of claim 1,
The rough surface is a printed circuit board including irregularities having a curved surface.
 제1항에 있어서,
상기 조도면은 종단면이 사각 형상인 요철을 포함하는 인쇄회로기판.
The method of claim 1,
The roughness surface is a printed circuit board including irregularities having a rectangular shape in a longitudinal section.
 제1항에 있어서,
상기 제1 수지층 및 상기 제2 수지층 각각의 유전정접은 0.002 이하인 인쇄회로기판.
The method of claim 1,
A printed circuit board having a dielectric loss tangent of 0.002 or less of each of the first resin layer and the second resin layer.
 열경화성 수지층 및 열가소성 수지층이 적층된 적층체; 및
이웃하는 열경화성 수지층 및 열가소성 수지층을 관통하는 비아; 를 포함하며,
상기 이웃하는 열경화성 수지층 및 열가소성 수지층 사이의 계면은 조도면을 포함하며,
상기 조도면에는 회로가 형성되지 않는 인쇄회로기판.
A laminate in which a thermosetting resin layer and a thermoplastic resin layer are laminated; And
Vias penetrating the adjacent thermosetting resin layer and the thermoplastic resin layer; Including,
The interface between the adjacent thermosetting resin layer and the thermoplastic resin layer includes a rough surface,
A printed circuit board in which no circuit is formed on the rough surface.
 제11항에 있어서,
상기 조도면은 상기 비아의 측면과 접하는 인쇄회로기판.
The method of claim 11,
The rough surface is a printed circuit board in contact with a side surface of the via.
 제11항에 있어서,
상기 비아의 상기 열경화성 수지층을 관통하는 부분의 횡단면적은 상기 비아의 상기 열가소성 수지층을 관통하는 부분의 횡단면적보다 작은 인쇄회로기판.
The method of claim 11,
A printed circuit board in which a cross-sectional area of a portion of the via penetrating the thermosetting resin layer is smaller than a cross-sectional area of a portion of the via penetrating the thermoplastic resin layer.
 제11항에 있어서,
상기 열경화성 수지층의 하측에 매립되는 회로를 더 포함하는 인쇄회로기판.
The method of claim 11,
A printed circuit board further comprising a circuit buried under the thermosetting resin layer.
 제11항에 있어서,
상기 열가소성 수지층은 액정성 폴리머(LCP)를 포함하는 인쇄회로기판.
The method of claim 11,
The thermoplastic resin layer is a printed circuit board comprising a liquid crystal polymer (LCP).
 삭제delete 제14항에 있어서,
상기 비아는 상기 이웃하는 열경화성 수지층 및 열가소성 수지층을 관통하며 상기 회로의 적어도 일부를 상기 열경화성 수지층으로부터 노출시키는 비아홀을 채우는 인쇄회로기판.
The method of claim 14,
The via passes through the adjacent thermosetting resin layer and the thermoplastic resin layer and fills a via hole exposing at least a portion of the circuit from the thermosetting resin layer.
 제11항에 있어서,
상기 조도면은 뾰족한 형상의 요철을 포함하는 인쇄회로기판.
The method of claim 11,
The rough surface is a printed circuit board comprising a sharp-shaped irregularities.
 제11항에 있어서,
상기 조도면은 하측으로 갈수록 횡단면적이 커지는 형상의 요철을 포함하는 인쇄회로기판.
The method of claim 11,
The printed circuit board including irregularities in which the cross-sectional area increases as the roughness surface goes downward.
 제11항에 있어서,
상기 조도면은 곡면을 가지는 요철을 포함하는 인쇄회로기판.
The method of claim 11,
The rough surface is a printed circuit board including irregularities having a curved surface.
 제11항에 있어서,
상기 조도면은 종단면이 사각 형상인 요철을 포함하는 인쇄회로기판.
The method of claim 11,
The rough surface is a printed circuit board including irregularities having a rectangular shape in a longitudinal section.
 제11항에 있어서,
상기 열경화성 수지층 및 상기 열가소성 수지층 각각의 유전정접은 0.002 이하인 인쇄회로기판.
The method of claim 11,
The dielectric loss tangent of each of the thermosetting resin layer and the thermoplastic resin layer is 0.002 or less.
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