KR102210302B1 - 분리-기반 메모리 - Google Patents
분리-기반 메모리 Download PDFInfo
- Publication number
- KR102210302B1 KR102210302B1 KR1020190098193A KR20190098193A KR102210302B1 KR 102210302 B1 KR102210302 B1 KR 102210302B1 KR 1020190098193 A KR1020190098193 A KR 1020190098193A KR 20190098193 A KR20190098193 A KR 20190098193A KR 102210302 B1 KR102210302 B1 KR 102210302B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- resistivity
- memory cell
- memory
- phase
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 713
- 238000005204 segregation Methods 0.000 title description 2
- 150000002500 ions Chemical class 0.000 claims abstract description 108
- 238000000034 method Methods 0.000 claims abstract description 76
- 230000033001 locomotion Effects 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 343
- 238000000926 separation method Methods 0.000 claims description 42
- 230000009477 glass transition Effects 0.000 claims description 35
- 230000004044 response Effects 0.000 claims description 17
- 238000004891 communication Methods 0.000 claims description 14
- 238000003860 storage Methods 0.000 abstract description 33
- 239000012782 phase change material Substances 0.000 description 27
- 230000000875 corresponding effect Effects 0.000 description 22
- 150000004770 chalcogenides Chemical class 0.000 description 16
- 230000006870 function Effects 0.000 description 15
- 238000002844 melting Methods 0.000 description 15
- 230000008018 melting Effects 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- 230000008859 change Effects 0.000 description 11
- 229910052714 tellurium Inorganic materials 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 230000001965 increasing effect Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 239000000956 alloy Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052711 selenium Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052717 sulfur Inorganic materials 0.000 description 3
- 229910018110 Se—Te Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- -1 etc.) Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910005939 Ge—Sn Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910020938 Sn-Ni Inorganic materials 0.000 description 1
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 229910002855 Sn-Pd Inorganic materials 0.000 description 1
- 229910018731 Sn—Au Inorganic materials 0.000 description 1
- 229910008937 Sn—Ni Inorganic materials 0.000 description 1
- 229910008772 Sn—Se Inorganic materials 0.000 description 1
- 235000019764 Soybean Meal Nutrition 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0009—RRAM elements whose operation depends upon chemical change
- G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- H01L45/04—
-
- H01L45/1233—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/009—Write using potential difference applied between cell electrodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
메모리 셀(들)을 동작시키기 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 셀에 포함된 저장 요소의 저항은 저장 요소 내에서 이온 움직임을 야기하는 전압을 메모리 셀에 인가함으로써 프로그램될 수 있으며, 본 명세서에서 저장 요소는 단일 상에 남아있으며 저장 요소 내에서 이온의 위치에 기초하여 상이한 저항률을 가진다. 몇몇 경우에, 다수의 이러한 저장 요소는 메모리 셀에 포함될 수 있으며, 본 명세서에서 저장 요소 내에서의 이온은 전기 펄스에 상이하게 응답하며, 비-2진 논리값은 메모리 셀에 일련의 전압 또는 전류를 인가함으로써 메모리 셀에 저장될 수 있다.
Description
상호 참조
본 특허 출원은, 미국 특허 출원 제16/102,493호(출원일: 2018년 8월 13일, 발명의 명칭: "SEGREGATION-BASED MEMORY", 발명자: Boniardi 외)에 대한 우선권을 주장하되, 이 기초 출원은 양수인에게 양도되었으며 본 명세서에서 전체적으로 참고로 명확하게 원용된다.
다음은 일반적으로 메모리 시스템을 동작시키는 것에 관한 것이며 보다 구체적으로 분리-기반 메모리(segregation-based memory: SBM)에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그램함으로써 저장된다. 예를 들면, 2진 디바이스는, 종종 논리 "1" 또는 논리 "0"으로 표시된, 두 개의 상태를 가진다. 다른 시스템에서, 둘 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램할 수 있다.
하드 디스크, 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 메모리(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM), 및 기타를 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리(예컨대, FeRAM, PCM, RRAM)는 외부 전원의 부재 시에도 연장된 시간 기간 동안 그들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스(예컨대, DRAM)는 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간 경과에 따라서 이의 저장된 상태를 잃을 수 있다.
PCM은 상이한 재료 상에서 상이한 저항을 보이는 재료를 사용하여 상이한 논리값을 저장할 수 있다 - 예컨대, 비정질 상은 제1 논리값에 대응할 수 있으며 결정질 상은 제2 논리값에 대응할 수 있다. 재료의 상은 또한 재료의 상태 - 예로서 비정질 상태 또는 결정질 상태로 지칭될 수 있다. 몇몇 경우에, 넓은 밴드갭 재료의 타이밍 또는 다른 제약으로 인해, PCM은 좁은 밴드갭 재료가 제공할 수 있는 보다 작은 메모리 윈도우에도 불구하고, 넓은 밴드갭 재료 대신에 좁은 밴드갭 재료를 사용할 수 있다.
도 1은 본 개시내용의 다양한 양상에 따른 분리-기반 메모리(SBM)의 동작을 지원하는 메모리 어레이의 예를 예시한다.
도 2a는 본 개시내용의 다양한 양상에 따른 SBM을 지원하는 메모리 어레이의 예를 예시한다.
도 2b는 본 개시내용의 다양한 양상에 따른 SBM의 동작에 대한 예시적인 다이어그램을 예시한다.
도 3은 본 개시내용의 다양한 양상에 따라 SBM을 지원하는 메모리 어레이의 예 및 SBM의 동작에 대한 예시적인 전압 플롯을 예시한다.
도 4는 본 개시내용의 다양한 양상에 따른 SBM의 동작을 지원하는 메모리 어레이의 블록도를 예시한다.
도 5는 본 개시내용의 다양한 양상에 따른 SBM의 동작을 지원하는, 메모리 어레이를 포함하는 시스템을 예시한다.
도 6 및 도 7은 본 개시내용의 다양한 양상에 따른 SBM의 동작에 대한 방법 또는 방법들의 흐름도를 예시한다.
도 2a는 본 개시내용의 다양한 양상에 따른 SBM을 지원하는 메모리 어레이의 예를 예시한다.
도 2b는 본 개시내용의 다양한 양상에 따른 SBM의 동작에 대한 예시적인 다이어그램을 예시한다.
도 3은 본 개시내용의 다양한 양상에 따라 SBM을 지원하는 메모리 어레이의 예 및 SBM의 동작에 대한 예시적인 전압 플롯을 예시한다.
도 4는 본 개시내용의 다양한 양상에 따른 SBM의 동작을 지원하는 메모리 어레이의 블록도를 예시한다.
도 5는 본 개시내용의 다양한 양상에 따른 SBM의 동작을 지원하는, 메모리 어레이를 포함하는 시스템을 예시한다.
도 6 및 도 7은 본 개시내용의 다양한 양상에 따른 SBM의 동작에 대한 방법 또는 방법들의 흐름도를 예시한다.
전자 데이터는 상이한 저항률(resistivity)(예컨대, 저항 또는 임계 전압)을 갖도록 전자적으로 프로그램 가능한(예컨대, 전압 또는 전류를 인가하는 것에 의해) 저장 요소를 포함하는 메모리 셀에 저장될 수 있다. 이러한 메모리는 저항성 메모리로서 지칭될 수 있다. 특정한 유형의 저항성 메모리에 대해, 논리값은 메모리 셀의 저장 요소의 저항을 변경함으로써 메모리 셀에 저장될 수 있으며, 본 명세서에서 저장 요소의 제1 저항은 제1 논리값에 대응하며 저장 요소의 제2 저항은 제2 논리값에 대응한다. 부가적으로 또는 대안적으로, 논리값은 저장 요소의 임계 전압(몇몇 경우에 저장 요소의 관찰된 저항률과 관련될 수 있는)을 변경함으로써 유사하게 저장될 수 있다.
저장 요소는 전자적으로 프로그램 가능한 저항을 가진 재료로 구성될 수 있다. 특정한 재료는 재료의 전자적으로 프로그램 가능한 상(또는 상태)에 기초하여 상이한 저항률을 가질 수 있다. 예를 들면, 특정한 재료는 재료의 상에 기초하여 - 예컨대, 재료가 비정질 상 또는 결정질 상에 있는지에 기초하여 상이한 저항률을 보일 수 있다. 이러한 재료는 상 변화 재료로서 지칭될 수 있다. 몇몇 예에서, 상 변화 재료의 상은 상 변화 재료에 걸쳐 하나 이상의 전압을(또는 예로서 그것을 통해 - 그것에 전류를) 인가하고, 적어도 특정한 온도(유리 전이 온도로서 지칭될 수 있음)로 재료를 가열하며 상 변화 재료의 상이 하나의 상에서 또 다른 상으로 전이하게 하도록 인가된 전압 또는 전류를 제거하거나 또는 변경함으로써 재료를 냉각시킴으로써(또한 퀀칭으로서 지칭될 수 있음) 변경될 수 있다.
몇몇 경우에, 특정한 상 변화 재료를 위한 유리 전이 온도는 상 변화 재료의 화학적 구조에 기초할 수 있다(예컨대, 특정한 상 변화 재료는 다른 상 변화 재료보다 높거나 또는 낮은 유리 전이 온도를 가질 수 있다). 비정질로부터 결정질 상으로 전이하기 위한 시간은 "SET 기간"으로 지칭될 수 있으며, 결정질 상에서 비정질 상으로 전이하기 위한 시간은 "RESET 기간"으로 지칭될 수 있다. 몇몇 경우에, SET 기간의 지속 기간은 상 변화 재료의 밴드 갭 및/또는 유리 전이 온도에 기초하며 - 예컨대, SET 기간의 지속 기간은 밴드갭 및 유리 전이 온도에 따라 증가할 수 있다. 칼코게나이드 재료는 상 변화 재료의 예일 수 있다.
몇몇 재료 - 상 변화 재료인 것 외에 또는 그에 대한 대안으로 - 는 이온이 어떻게 재료 내에서 그룹핑되는지에 기초하여 - 예컨대, 재료 내에서의 다수의 이온이 재료의 일부분(예컨대, 분리 상태에서) 또는 또 다른 부분(예컨대, 이전 상태에서)에 있는지에 기초하여 상이한 저항률을 보일 수 있다. 이러한 재료는 분리 가능한 재료로 지칭될 수 있다.
분리 가능한 재료의 저항률에서의 변화는 변경되는 분리 가능한 재료의 상 없이 발생할 수 있다. 몇몇 예에서, 분리 가능한 재료 내에서 이온의 위치는 분리 가능한 재료에 걸쳐 전압을(또는 그것에 전류를) 인가함으로써 변경될 수 있어서, 이온이 분리 가능한 재료의 특정한 단부로 움직이게(예컨대, 분리/이동하게) 한다. 상이한 분리 상태 사이에서 전이하기 위한 시간은 "분리 기간"으로 지칭될 수 있다.
몇몇 경우에, 분리 가능한 재료가 인가된 전압 또는 전류에 응답하여 이온 분리를 경험하는지는 분리 가능한 재료의 화학적 구조에 기초한다 - 예컨대, 특정한 분리 가능한 재료는 다른 분리 가능한 재료보다 높거나 또는 낮은 전압 또는 전류에 응답할 수 있다. 이온 분리는, 예컨대, 재료의 용융이 발생하지 않으므로 - 상 변화에 대하여 보다 짧고, 보다 낮은 강도의 전기 펄스에 응답하여 발생할 수 있다.. 몇몇 경우에, 재료는 상 변화 재료 및 분리 가능한 재료 둘 다일 수 있으며, 인가된 전기 펄스는 재료의 상을 변경함으로써 상 변화 재료로서 또는 상 변화를 유도하지 않고 재료 내에서 이온을 분리함으로써 분리 가능한 재료로서 재료를 동작시키도록 구성될 수 있다. 예를 들면, 칼코게나이드 재료는 또한 분리 가능한 재료의 예일 수 있다.
저항성 메모리에 저장된 논리값은 메모리 셀에 포함된 저장 요소의 저항률을 감지함으로써 결정될 수 있다. 다른 기술 중에서, 저장 요소의 저항률은 메모리 셀에 전압을 인가하고 메모리 셀에 저장된 가능한 논리값에 대한 예상된 전류와 결과적인 전류를 비교함으로써 감지될 수 있으며, 본 명세서에서 예상된 전류는 상이한 논리값에 대한 저장 요소의 예상된 저항률에 기초하여 결정된다. 이러한 경우에, 예컨대, 측정된 전류와 예상된 전류 간의 차이가 더 클 수 있기 때문에 - 상이한 논리 상태 간에 저장 요소의 저항률의 차이가 클수록, 논리 상태는 보다 신뢰 가능하게(예컨대, 보다 낮은 에러율로) 결정될 수 있다. 몇몇 예에서, 상이한 논리 상태의 저항률 간의 차이는 메모리 셀의 메모리 윈도우에 대응하며, 보다 큰 메모리 윈도우가 바람직할 수 있다.
재료의 밴드갭 에너지는 메모리 셀에 대한 결과적인 메모리 윈도우와 상관될 수 있다. 예를 들면, 상 변화 메모리(PCM)에 대해 - 저장 요소의 상을 변경함으로써 메모리 셀을 프로그램하는 메모리 시스템 - 보다 넓은 밴드갭을 가진 상 변화 재료는 통상적으로 좁은 밴드갭을 가진 상 변화 재료보다 큰 메모리 윈도우를 제공한다. 그러나, 보다 넓은 밴드갭 상 변화 재료를 위한 SET 기간은 통상적으로 - 예컨대, 보다 작은 밴드갭 상 변화 재료에 대하여 보다 넓은 밴드갭 상 변화 재료의 보다 높은 유리 전이 온도로 인해 보다 작은 밴드갭 상 변화 재료를 위한 SET 기간보다 길다. 몇몇 경우에, 넓은 밴드갭 상 변화 재료를 위한 SET 기간의 지속 기간은 타이밍 제약을 초과할 수 있으며, 보다 좁은 밴드갭 상 변화 재료는, 보다 좁은 밴드갭 상 변화 재료가 보다 작은 메모리 윈도우를 제공함에도 불구하고, 넓은 밴드갭 상 변화 재료 대신에 사용될 수 있다.
상 변화 재료와 유사하게, 보다 넓은 밴드갭을 가진 분리 가능한 재료는 보다 좁은 밴드갭을 가진 분리 가능한 재료보다 큰 메모리 윈도우를 제공할 수 있다. 몇몇 예에서, 넓은 밴드갭 분리 가능한 재료를 위한 분리 기간은 유사하게 넓은 밴드갭 상 변화 재료를 위한 SET 기간보다 짧다. 몇몇 예에서, 분리 가능하며 상 변화가 가능한 재료를 위한 분리 기간은 동일한 재료를 위한 SET 기간에 의해 만족되지 않은 타이밍 제약을 만족시킬 수 있다.
몇몇 경우에, 데이터는 상 변화 기술 대신에 이온 분리 기술을 사용하여 메모리 어레이에 저장될 수 있다 - 저장 요소 내에서 이온 움직임을 유도함으로써 프로그램되는 메모리는 분리-기반 메모리(SBM)로서 지칭될 수 있다. 이런 식으로, 짧은 분리 기간을 가진 보다 큰 밴드갭 재료는 타이밍 제약을 위반하지 않고 보다 큰 메모리 윈도우를 제공하기 위해 메모리 디바이스에서 사용될 수 있다.
또한, SET 기간보다 짧은 분리 기간을 가진 특정한 상 변화 재료는 이온 분리 기술을 사용하여 동작되어, 이러한 재료를 사용하여 메모리 디바이스의 대기 시간을 감소시킬 수 있다. 또한, SBM이 단일 상 내에서 저장 요소를 프로그램하므로(예컨대, 그의 유리 전이 온도를 넘지만 저장 요소를 용융시키지 않고 저장 요소의 온도를 올림으로써), 보다 낮은 온도가 프로그래밍 동안 발생될 수 있어서(예컨대, 저 강도 전류 펄스를 사용하는 것으로 인해), 메모리 디바이스에서 열 교란을 감소시킬 수 있다. 또한, 상기 논의된 바와 같이, 비교적 짧은 전기 펄스는 재료에서 이온 분리를 유도하기 위해 사용되어, SBM을 사용하여 메모리 디바이스의 대기 시간을 감소시킬 수 있다.
예를 들면, 분리 가능한 재료(예컨대, 칼코게나이드 재료)는 메모리에 포함될 수 있다. 재료의 저항을 프로그램하기 위해, 재료 내에서의 이온이 재료의 상을 변경하지 않고(예컨대, 비정질로부터 결정질 상으로, 또는 반대로) 재료의 일부분(예컨대, 최상부 또는 최하부)으로 이동하게 하는 전압이 메모리 셀에 인가될 수 있다. 즉, 유리 전이 온도를 넘으며 상기 재료에 대한 용융 온도 미만인 온도로 재료를 가열하는 동안 재료 내에서 이온 분리를 야기하는 인가된 전압의 크기 및 지속 기간이 사용될 수 있다. 인가된 전압의 크기 및 지속 기간은 또한, 인가된 전압에 대해, 분리 기간이 재료에 대한 SET 기간보다 짧도록 구성될 수 있다.
재료의 상이한 분리 상태는 상이한 논리값에 대응할 수 있다. 예를 들면, 재료의 제1 부분(예컨대, 최상부)으로 이동하는 이온에 대응하는 저항은 제1 논리값과 연관될 수 있으며 재료의 제2 부분(예컨대, 최하부)으로 이동하는 이온에 대응하는 저항은 제2 논리값과 연관될 수 있다. 이런 식으로, 분리 가능한 재료는 상 전이를 겪지 않고 상이한 논리 상태를 저장하도록 동작될 수 있다.
상기 논의된 바와 같이, 상이한 재료의 저항률은 상이한 전압 또는 전류로 프로그램 가능할 수 있다. 예를 들면, 하나의 분리 가능한 재료에서의 이온은 인가된 전압(또는 전류)에 응답하여 이동할 수 있는 반면 또 다른 분리 가능한 재료에서의 이온은 동일한 인가된 전압(또는 전류)에 응답하여 이동하지 않을 수 있다.
몇몇 경우에, 독립적으로 프로그램 가능한 다수의 재료가 메모리 셀에서 저장 요소에 포함되며 그것으로서 사용될 수 있다. 이런 식으로, 재료는 상이한 전기 펄스를 인가함으로써 개별적으로 프로그램될 수 있으며 비-2진 데이터는 메모리 어레이에 저장되어, 대응하는 메모리 디바이스의 메모리-밀도를 증가시킬 수 있다 - 예컨대, 메모리 디바이스는 메모리 디바이스의 풋프린트에서 증가를 거의 갖지 않고 보다 많은 데이터를 저장할 수 있다.
예를 들면, 다수의 분리 가능한 재료는 메모리 셀에서 저장 요소로서 포함될 수 있다. 몇몇 경우에, 분리 가능한 재료는 메모리 셀에 대한 선택 디바이스 및 저장 요소 둘 다로서 기능할 수 있다. 몇몇 예에서, 분리 가능한 재료 중 하나는 넓은 밴드갭 및 높은 유리 전이 온도를 가질 수 있는 반면 분리 가능한 재료 합금의 또 다른 것은 좁은 밴드갭 및 낮은 유리 전이 온도를 가질 수 있다. 몇몇 예에서, 분리 가능한 재료 중 하나는 비정질 상에 있으며 또 다른 분리 가능한 재료는 결정질 상에 있다. 몇몇 예에서, 분리 가능한 재료의 각각은 비정질 상에 있을 수 있다. 몇몇 예에서, 분리 가능한 재료의 각각은 칼코게나이드 재료일 수 있다.
예를 들면, 두 개의 분리 가능한 재료를 포함하는 메모리 셀에서, 일련의 전압 또는 전류가 분리 가능한 재료의 저항률을 프로그램하기 위해 메모리 셀에 인가될 수 있다.
예를 들면, 제1 크기(예컨대, 하나의 방향으로 비교적 높은 전류를 야기하는, 하나의 극성의 비교적 고 강도 전압) 및 제1 지속 기간을 가진 일련의 전압에서의 제1 전압은 메모리 셀에 인가될 수 있으며, 분리 가능한 재료 둘 다에서의 이온은 각각의 분리 가능한 재료의 일부분(예컨대, 최상부)으로 이동할 수 있다. 제2 크기(예컨대, 또 다른 방향으로 비교적 낮은 전류를 야기하는, 또 다른 극성의 비교적 저 강도 전압) 및 제2 지속 기간을 가진 일련의 전압에서 제2 전압은 메모리 셀에 인가될 수 있으며, 분리 가능한 재료 중 단지 하나에서의 이온이 각각의 분리 가능한 재료의 또 다른 부분(예컨대, 최하부)으로 이동할 수 있다. 몇몇 경우에, 제1 및 제2 지속 기간은 동일할 수 있다. 제1 및 제2 전압의 인가 동안 및 그 후, 분리 가능한 재료 둘 다는 이들이 제1 및 제2 전압이 인가되기 전에 있었던 각각의 상태(상)에 남아있을 수 있다.
분리 가능한 재료의 분리 상태의 상이한 조합은, 상이한 논리값에 대응할 수 있는, 상이한 저항률 조합에 대응할 수 있다. 몇몇 경우에, 분리 상태의 상이한 조합은 둘 이상의 논리값에 대응할 수 있다. 예를 들면, 분리 가능한 재료의 부분(예컨대, 최상부)으로 이동한 이온에 대응하는 하나의 분리 가능한 재료의 저항률 및 다른 분리 가능한 재료의 부분(예컨대, 최하부)으로 이동한 이온에 대응하는 다른 분리 가능한 재료의 저항률은 제1 논리 상태에 대응할 수 있다. 분리 가능한 재료의 부분(예컨대, 최상부)으로 이동한 이온에 대응하는 하나의 분리 가능한 재료의 저항 및 다른 분리 가능한 재료의 부분(예컨대, 최상부)으로 이동한 이온에 대응하는 다른 분리 가능한 재료의 저항은 제2 논리 상태에 대응할 수 있다.
분리 가능한 재료의 일부분(예컨대, 최하부)으로 이동한 이온에 대응하는 하나의 분리 가능한 재료의 저항 및 다른 분리 가능한 재료의 일부분(예컨대, 최상부)으로 이동한 이온에 대응하는 다른 분리 가능한 재료의 저항은 제3 논리 상태에 대응할 수 있다. 이런 식으로, 다수의 비트의 정보는 메모리 셀에 특정한 전압 시퀀스를 인가함으로써 메모리 셀에 의해 저장되어, 메모리 어레이의 밀도를 증가시킬 수 있다.
상기 소개된 본 개시내용의 특징은 메모리 시스템의 맥락에서 이하에서 추가로 설명된다. 이어서 SBM을 사용하여 메모리 시스템을 동작시키는 특정 예가 설명된다. 본 개시내용의 이들 및 다른 특징은 SBM과 관련된 장치 다이어그램, 시스템 다이어그램, 및 흐름도에 의해 추가로 예시되며 이를 참조하여 설명된다.
도 1은 본 개시내용의 다양한 양상에 따른 SBM의 동작을 지원하는 메모리 어레이의 예를 예시한다. 메모리 어레이(100)는 메모리 시스템의 예일 수 있으며 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함할 수 있다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시된, 두 개의 상태를 저장하도록 프로그램 가능할 수 있다. 몇몇 경우에, 각각의 메모리 셀(105)은 둘 이상의 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 프로그램 가능한 상태를 가진 메모리 요소를 포함할 수 있다. 예를 들면, DRAM 또는 FeRAM 아키텍처에서의 메모리 셀(105)은 커패시터에서 프로그램 가능한 상태를 나타내는 전하를 저장할 수 있고; 예를 들면, DRAM에서, 하전된 및 하전되지 않은 커패시터는 각각 두 개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처는 유전체 재료를 포함하며 메모리 요소로서 선형 전기 분극 속성을 가진 커패시터를 사용할 수 있다. FeRAM 아키텍처는 DRAM과 유사한 설계를 사용할 수 있지만, 메모리 요소로서 사용된 커패시터는 비-선형 분극 속성을 가진 강유전성 재료를 포함할 수 있다.
또 다른 예컨대, PCM 아키텍처에서 메모리 셀(105)은 메모리 요소의 상(상태)을 변경함으로써 메모리 요소의 저항률(예컨대, 저항 또는 임계 전압)을 변경할 수 있으며, 본 명세서에서 상이한 저항률은 상이한 논리 상태를 나타낼 수 있다. 따라서, PCM 아키텍처는, 메모리 요소로서, 메모리 요소의 상(상태)의 함수로서 가변 저항을 가진 재료를 사용할 수 있다. 예를 들면, 상이한 각각의 전기 저항을 가진 결정질 상 및 비정질 상을 갖도록 구성 가능한 재료는 메모리 요소로서 사용될 수 있다. 메모리 셀(105)에 인가된 전압은 재료가 결정질 또는 비정질 상에 있는지에 의존하여 상이한 전류를 야기할 수 있으며, 결과적인 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하기 위해 사용될 수 있다. 몇몇 경우에, 메모리 셀(105)은 상이한 논리 상태(예컨대, 논리 1 또는 논리 0이 아닌 상태)에 대응할 수 있으며 메모리 셀(105)이 둘 이상의 상이한 논리 상태를 저장하도록 허용할 수 있는, 중간 저항을 야기할 수 있는 결정질 영영과 비정질 영역의 조합을 가질 수 있다. 이하에서 논의되는 바와 같이, 메모리 셀(105)의 논리 상태는 부분적으로 메모리 요소를, 용융시키는 것을 포함하여, 가열함으로써 구성될 수 있다. 몇몇 예에서, PCM 아키텍처는 메모리 요소로서 칼코게나이드 재료를 사용할 수 있다.
본 명세서에서의 교시에 따른 SBM 아키텍처에서 메모리 셀(105)은, 그러나, 메모리 요소 내에서 이온의 위치를 변경함으로써 메모리 요소의 상을 변경하지 않고 메모리 요소의 저항률을 변경할 수 있으며, 본 명세서에서 상이한 저항률은 상이한 논리 상태를 나타낼 수 있다. 예를 들면, SBM 아키텍처는, 메모리 요소로서, 재료에서 이온 위치의 함수로서 가변 저항을 가진 재료를 사용할 수 있다. SBM 메모리 셀에서 분리 가능한 재료는 단일 상 내에서 상이한 저항을 가질 수 있다 - 예컨대, 비정질 또는 결정질 상 내에 남아있는 동안 가변 저항을 가질 수 있다. 몇몇 경우에, 메모리 셀(105)은 상이한 전압 또는 전류를 사용하여 프로그램 가능할 수 있는 다수의 분리 가능한 재료를 포함할 수 있다. 몇몇 예에서, 상이한 재료는 분리 상태의 상이한 조합으로 프로그램될 수 있어서, 메모리 셀(105)이 하나 이상의 논리 상태를 저장하도록 허용할 수 있다. 이하에서 논의되는 바와 같이, 메모리 셀(105)의 논리 상태는 분리-기반 아키텍처에서 메모리 셀에 전압 또는 일련의 전압을 인가함으로써 설정될 수 있다. 몇몇 예에서, 분리-기반 아키텍처는 메모리 요소로서 칼코게나이드 재료를 사용할 수 있다. 몇몇 예에서, 재료는 PCM 또는 SBM 아키텍처에 포함되는 것이 가능할 수 있다. 즉, 이러한 재료의 저항은 재료의 상 및/또는 재료 내에서의 이온의 위치를 변경함으로써 프로그램 가능할 수 있다.
메모리 어레이(100)는 3-차원(3D) 메모리 어레이일 수 있으며, 본 명세서에서 2-차원(2D) 메모리 어레이는 서로의 최상부 상에 형성된다. 이것은 2D 어레이와 비교하여 단일 다이 또는 기판상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이것은 결과적으로 생산 비용을 감소시키거나 또는 메모리 어레이의 성능을 증가시키거나, 또는 둘 다일 수 있다. 도 1에 묘사된 예에 따르면, 메모리 어레이(100)는 2개의 레벨의 메모리 셀(105)을 포함하며, 따라서 3-차원 메모리 어레이로서 고려될 수 있지만; 레벨의 수는 2에 제한되지 않는다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 대략적으로 동조될 수 있도록 정렬되거나 또는 배치되어, 메모리 셀 스택(145)을 형성할 수 있다.
메모리 셀(105)의 각각의 행(row)은 워드 라인(110)에 연결되며, 메모리 셀(105)의 각각의 열(column)은 비트 라인(115)에 연결된다. 워드 라인(110)은 또한 행 라인(110)으로서 알려질 수 있으며, 비트 라인(115)은 또한 알려진 디지트 라인(115) 또는 열 라인(115)일 수 있다. 워드 라인 및 비트 라인, 또는 이들의 유사체에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능하다. 워드 라인 및 비트 라인 둘 다는 일반적으로 액세스 라인 또는 선택 라인으로서 지칭될 수 있다. 워드 라인(110) 및 비트 라인(115)은 어레이를 생성하기 위해 서로에 대체로 수직일 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)에서 두 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 도전성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 최하부 전극 및 하부 메모리 셀(105)의 최상부 전극과 전자 통신할 수 있다. 다른 구성이 가능할 수 있으며, 예를 들면, 제3 층은 하부 층과 워드 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 두 개의 도전성 라인의 교차점에 위치될 수 있다. 이러한 교차점은 메모리 셀의 어드레스로서 지칭될 수 있다. 타깃 메모리 셀(105)은 에너자이징된 워드 라인(110) 및 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있으며; 즉, 워드 라인(110) 및 비트 라인(115)은 이들의 교차점에서 메모리 셀(105)을 판독하거나 또는 기록하기 위해 에너자이징될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는(예컨대, 그것에 연결되는) 다른 메모리 셀(105)은 타깃화되지 않은 메모리 셀(105)로서 지칭될 수 있다.
상기 논의된 바와 같이, 전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)에 결합될 수 있다. 용어 전극은 전기 도체를 나타낼 수 있으며, 몇몇 경우에, 메모리 셀(105)로의 전기 접촉으로서 이용될 수 있다. 전극은 메모리 어레이(100)의 요소 또는 구성요소 사이에서 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작은 각각의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있는, 워드 라인(110) 및 비트 라인(115)을 활성화하거나 또는 선택함으로써 메모리 셀(105) 상에서 수행될 수 있다. 워드 라인(110) 및 비트 라인(115)은 금속(예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 또는 다른 도전성 재료, 합금, 또는 화합물과 같은 도전성 재료로 구성될 수 있다. 메모리 셀(105)을 선택할 때, 결과적인 신호는 저장된 논리 상태를 결정하기 위해 사용될 수 있다. 예를 들면, 전압이 인가될 수 있으며 결과적인 전류는 상 변화 재료의 저항성 상태를 구별하기 위해 사용될 수 있다.
메모리 셀(105)을 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들면, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하며 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하며 적절한 비트 라인(115)을 활성화한다. 따라서, 워드 라인(110) 및 비트 라인(115)을 활성화함으로써, 메모리 셀(105)이 액세스될 수 있다.
액세스할 때, 메모리 셀(105)은 감지 구성요소(125)에 의해 판독되거나, 또는 감지될 수 있다. 예를 들면, 감지 구성요소(125)는 메모리 셀(105)을 액세스함으로써 발생된 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전기 전류를 포함할 수 있으며, 감지 구성요소(125)는 전압 감지 증폭기, 전류 감지 증폭기, 또는 둘 다를 포함할 수 있다. 예를 들면, 전압은 메모리 셀(105)에 인가될 수 있으며(대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 결과적인 전류의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 마찬가지로, 전류는 메모리 셀(105)에 인가될 수 있으며 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 의존할 수 있다. 감지 구성요소(125)는 래칭으로 지칭될 수 있는, 신호를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 그 후 출력(135)으로서 출력될 수 있다. 몇몇 경우에, 감지 구성요소(125)는 열 디코더(130) 또는 행 디코더(120)의 부분일 수 있다. 또는, 감지 구성요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 또는 이와 전자 통신할 수 있다.
메모리 셀(105)은 관련 있는 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화함으로써 설정되거나, 또는 기록될 수 있다 - 예컨대, 논리값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)로 기록될 데이터, 예를 들면 입력(135)을 수용할 수 있다. PCM의 경우에, 메모리 셀(105)은 메모리 요소를 가열함으로써, 예를 들면, 메모리 요소를 통해 전류를 전달함으로써 기록된다. 이러한 프로세스는 이하에서 보다 상세하게 논의된다. SBM의 경우에, 메모리 셀(105)은 메모리 요소를 유리-전이 온도로 가열하는 것을 삼가하는 동안 메모리 요소를 통해 전류를 전달함으로써 기록된다. 몇몇 경우에, SBM은 메모리 셀로 상이한 크기 및/또는 지속 기간의 전압(또는 전류)을 인가함으로써 개별적으로 프로그램될 수 있는 다수의 저장 요소를 가진 메모리 셀(105)을 포함하여, 저장 요소에 걸친 저항률의 상이한 조합 및 그에 따라 메모리 셀의 상이한 공동 저항률을 산출할 수 있다.
몇몇 메모리 아키텍처에서, 메모리 셀(105)을 액세스하는 것은 저장된 논리 상태를 저하시키거나 또는 파괴할 수 있으며 재-기록 또는 리프레시 동작은 메모리 셀(105)로 원래 논리 상태를 되돌리기 위해 수행될 수 있다. 예를 들면, DRAM에서, 논리-저장 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있어서, 저장된 논리 상태를 손상시킨다. 따라서 논리 상태는 감지 동작 후 재-기록될 수 있다. 부가적으로, 단일 워드 라인(110)을 활성화하는 것은 행에서 모든 메모리 셀의 방전을 야기할 수 있으며; 따라서 행에서의 모든 메모리 셀(105)은 재-기록될 필요가 있을 수 있다. 그러나, PCM 및 SBM과 같은, 비-휘발성 메모리에서, 메모리 셀(105)을 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으며, 따라서 메모리 셀(105)은 액세스 후 재-기록을 요구하지 않을 수 있다.
DRAM을 포함하는, 몇몇 메모리 아키텍처는 이들이 외부 전원에 의해 주기적으로 리프레싱되지 않는다면 시간에 걸쳐 이들의 저장된 상태를 잃을 수 있다. 예를 들면, 하전된 커패시터는 누설 전류를 통해 시간에 걸쳐 방전될 수 있어서, 저장된 정보의 손실을 야기한다. 이들 소위 휘발성 메모리 디바이스의 리프레시 레이트는 비교적 높은, 예로서 DRAM에 대해 초당 수십 개의 리프레시 동작일 수 있으며, 이것은 상당한 전력 소비를 야기할 수 있다. 증가된 전력 소비는 특히, 점점 더 큰 메모리 어레이를 이용해서, 배터리와 같은, 한정된 전원에 의존하는 이동 디바이스에 대해, 메모리 어레이의 배치 또는 동작(예컨대, 전력 공급, 열 발생, 재료 한계 등)을 못하게 할 수 있다. 본 명세서에서 논의된 바와 같이, 비-휘발성 PCM 및 SBM 셀은 유리한 속성을 가질 수 있다. 예를 들면, PCM 및 SBM은 DRAM과 비교 가능한 판독/기록 속도를 제공할 수 있지만 비-휘발성이며 증가된 셀 밀도를 허용할 수 있다.
메모리 제어기(140)는 다양한 구성요소, 예를 들면 행 디코더(120), 열 디코더(130), 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(판독, 기록, 재-기록, 리프레시 등)을 제어할 수 있다. 몇몇 경우에, 행 디코더(120), 열 디코더(130), 및 감지 구성요소(125) 중 하나 이상은 메모리 제어기(140)와 같은 장소에 배치될 수 있다. 메모리 제어기(140)는 요구된 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 발생시킬 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 전위 또는 전류를 발생시키고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형태, 또는 지속 기간은 조정되거나 또는 변경될 수 있으며, 메모리 어레이(100)를 동작시킬 때 논의된 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이(100) 내에서의 하나, 다수, 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있고; 예를 들면, 메모리 어레이(100)의 다수의 또는 모든 셀은 모든 메모리 셀(105), 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
몇몇 예에서, 메모리 제어기(140)는 기록 동작을 위한 메모리 셀(105)을 선택할 수 있으며, 본 명세서에서 메모리 셀은 제1 재료에 의해 저장된 제1 논리값에 대응하는 제1 저항률을 가진 제1 상(first phase)(예컨대, 비정질 상)에서의 제1 재료를 포함한다. 메모리 제어기(140)는 또한 기록 동작 동안 메모리 셀(105)로 제1 전압을 인가할 수 있다. 몇몇 경우에, 제1 전압이 인가된 후 제1 재료는 제1 상에 남아있으며 제1 재료에 의해 저장된 제2 논리값에 대응하는 제2 저항률을 가질 수 있다.
몇몇 예에서, 메모리 제어기(140)는 기록 동작을 위한 메모리 셀(105)을 선택할 수 있으며, 본 명세서에서 메모리 셀은 제1 저항률을 가진 제1 재료 및 제2 저항률을 가진 제2 재료를 포함할 수 있다. 메모리 제어기(140)는 기록 동작 동안 메모리 셀(105)로 제1 전압을 인가할 수 있으며, 본 명세서에서 제1 전압이 인가된 후 제1 재료는 제3 저항률을 가지며 제2 재료는 제4 저항률을 가진다. 메모리 제어기(140)는 또한 기록 동작 동안 메모리 셀(105)로 제2 전압을 인가할 수 있으며, 본 명세서에서 제2 전압이 인가된 후 제1 재료는 제1 저항률을 가지며 제2 재료는 제4 저항률을 가진다. 몇몇 경우에, 제1 재료는 제1 및 제2 전압이 인가되기 전 및 후에 제1 상(예컨대, 비정질 상)에 남아있을 수 있으며 제2 재료는 제1 및 제2 전압이 인가되기 전 및 후에 제2 상(second phase)(예컨대, 결정질 상 또는 비정질 상)에 남아있을 수 있다.
도 2a는 본 개시내용의 다양한 양상에 따른 SBM을 지원하는 메모리 어레이의 예를 예시한다. 메모리 어레이(200)는 메모리 어레이 또는 이의 예시적인 부분의 예일 수 있으며, 도 1을 참조하여 논의된 바와 같이, 메모리 셀(105), 워드 라인(110), 및 비트 라인의 예일 수 있는, 메모리 셀(105-a), 워드 라인(110-a), 및 비트 라인(115-a)을 포함할 수 있다.
메모리 어레이(200)의 구조는 교차-포인트 아키텍처로서 지칭될 수 있다. 그것은 또한 필러(pillar) 구조로서 지칭될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 필러는 제1 도전성 라인(워드 라인 110-a) 및 제2 도전성 라인(비트 라인 115-a)과 접촉할 수 있다. 이러한 필러 아키텍처는 낮은 생산 비용으로 고-밀 도 데이터 저장 장치를 제공할 수 있다. 예를 들면, 교차-포인트 아키텍처는 감소된 면적, 및 결과로서, 마침내 몇몇 다른 아키텍처에 비교하여 증가된 메모리 셀 밀도를 가진 메모리 셀을 가질 수 있다. 몇몇 예에서, 아키텍처는 4F2 메모리 셀 면적을 가질 수 있으며, 본 명세서에서 F는 3-단자 선택을 가진 것과 같은, 6F2 메모리 셀 면적을 가진 다른 아키텍처에 비교하여, 최소 피처(feature) 크기이다.
메모리 어레이(200)는 재료 형성 및 제거의 다양한 조합에 의해 만들어질 수 있다. 예를 들면, 워드 라인(110-a), 최하부 전극(225), 제2 메모리 요소(220), 중간 전극(215), 제1 메모리 요소(210), 및 최상부 전극(205)에 대응하는 재료의 층이 증착되거나 또는 그 외 형성될 수 있다. 재료는 그 후 도 2에 묘사된 필러 구조와 같은, 원하는 피처를 생성하기 위해 선택적으로 제거될 수 있다. 예를 들면, 피처는 포토레지스트를 패터닝하기 위해 포토리소그래피를 사용하여 정의될 수 있으며 그 후 재료는 에칭과 같은 기술에 의해 제거될 수 있다. 비트 라인(115-a)이 그 후, 예를 들면 도 2에 묘사된 라인 구조를 형성하기 위해 재료의 층을 증착시키고 선택적으로 에칭함으로써, 형성될 수 있다. 몇몇 경우에, 전기적 절연 영역 또는 층이 형성되거나 또는 증착될 수 있다. 전기적 절연 영역은 실리콘 산화물, 실리콘 질화물, 또는 다른 전기적 절연 재료와 같은, 산화물 또는 질화물 재료를 포함할 수 있다.
다양한 기술이 메모리 어레이(200)의 재료 또는 구성요소를 형성하기 위해 사용될 수 있다. 이들은, 예를 들면, 다른 박막 성장 기술 중에서, 화학적 기상 증착(CVD), 금속-유기 화학 기상 증착(MOCVD), 물리적 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD), 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 재료는, 예를 들면, 화학적 에칭(또한 "습식 에칭"으로 지칭), 플라즈마 에칭(예컨대, "건식 에칭"으로 지칭), 또는 화학적-기계적 평탄화를 포함할 수 있는, 다수의 기술을 사용하여 제거될 수 있다.
몇몇 경우에, 3D 메모리 어레이는 서로에 다수의 메모리 어레이(200)를 적층시킴으로써 형성될 수 있다. 두 개의 적층된 메모리 어레이는, 몇몇 예에서, 각각의 레벨이 도 1을 참조하여 설명된 바와 같이 워드 라인(110) 또는 비트 라인(115)을 공유할 수 있도록 공통 도전성 라인을 가질 수 있다.
메모리 셀(105-a)은 최상부 전극(205), 제1 메모리 요소(210), 중간 전극(215), 칼코게나이드 재료일 수 있는 제2 메모리 요소(220), 및 최하부 전극(225)을 포함한다. 메모리 셀(105-a)은 타깃 메모리 셀 - 메모리 동작(예컨대, 판독 동작 또는 기록 동작)을 위해 선택되어 온 메모리 셀일 수 있다.
메모리 셀(105-a)의 제2 메모리 요소(220)는 가변 저항을 가진 재료를 포함할 수 있다. 가변 저항 재료는 예를 들면, 금속 산화물, 칼코게나이드 등을 포함하는, 다양한 재료 시스템을 나타낼 수 있다. 몇몇 예에서, 제2 메모리 요소(220)는 인듐 (In)-Sb-Te(IST) 또는 In-Ge-Te(IGT)를 포함하는 칼코게나이드 재료로 구성된다. IST 및 IGT는 제1 메모리 요소(210)에 포함된 재료에 대하여 넓은 밴드갭 및 높은 유리 전이 온도(예컨대, 400 켈빈(K) 내지 450K 사이)를 가질 수 있다.
몇몇 예에서, 제2 메모리 요소(220)는 재료의 상을 변경함으로써(예컨대, 비정질 상으로부터 결정질 상으로) 프로그램 가능할 수 있다. 제2 메모리 요소(220)의 상을 변경하는 것은 제2 메모리 요소(220)에 포함된 재료의 결정질과 비정질 상 사이에서의 큰 저항 대비를 이용할 수 있다. 제2 메모리 요소(220)는 제2 메모리 요소(220)를 적어도 그 안에서의 재료의 유리 전이 온도로 가열함으로써 제1 상(예컨대, 비정질)으로부터 또 다른 상(예컨대, 결정질)으로 변경될 수 있다. 제2 메모리 요소(220)는 제2 메모리 요소(220)를 용융 온도로 가열함으로써 및 그 후 제2 메모리 요소(220)를 빠르게 냉각시킴으로써 다시 제1 상(예컨대, 비정질)으로 변경될 수 있다.
몇몇 경우에, 제2 메모리 요소(220)가 비정질로부터 결정질 상으로 전이하는 시간 기간은 SET 기간으로 지칭되며 제2 메모리 요소(220)가 결정질로부터 비정질로 전이하는 시간 기간은 RESET 기간으로 지칭된다. 넓은 밴드갭을 가진 재료(예컨대, IST 또는 IGT)에 대해, 대응하는 SET 기간의 지속 기간(예컨대, 대략 100㎲)은 메모리 동작에 대한 최대 허용 지속 기간을 초과할 수 있다. 따라서, 넓은 밴드갭을 가진 재료는 보다 큰 메모리 윈도우를 제공함에도 불구하고 PCM에서 사용되지 않을 수 있다.
몇몇 예에서, 제2 메모리 요소(220)는 부가적으로 또는 대안적으로 이온 분리를 사용하여 프로그램 가능할 수 있다. 이러한 분리 가능한 재료는 금속 산화물, 칼코게나이드 등일 수 있는, 분리 가능한 재료 내에서 이온의 제1과 제2 상태 사이에서의 큰 저항 대비를 이용한다. 몇몇 경우에, 재료 내에서의 이온의 제1 및 제2 상태는 재료의 분리 또는 이동 상태로서 지칭될 수 있다. 제1 분리 상태에서의 재료는 재료의 높은 전기 저항 및/또는 임계 전압을 야기할 수 있는, 재료의 일단부 가까이에 위치된 다수의 이온을 가질 수 있다. 제2 분리 상태에서의 재료는 재료의 낮은 전기 저항 및/또는 임계 전압을 야기할 수 있는, 재료의 또 타단부 가까이에 위치된 다수의 이온을 가질 수 있다.
몇몇 예에서, 제2 메모리 요소(220)의 제1 저항률은 제2 메모리 요소(220) 내에서의 이온의 제1 분리 상태에 대응할 수 있으며 제2 메모리 요소(220)의 제2 저항률은 제2 메모리 요소(220) 내에서의 이온의 제2 분리 상태에 대응할 수 있다. 몇몇 예에서, 제2 메모리 요소(220)의 저항률은 제2 메모리 요소(220)의 임계 전압에 대응한다(예컨대, 그에 적어도 부분적으로 의존한다). 몇몇 경우에, 이온 분리를 사용하여 프로그램되도록 구성될 때 제2 메모리 요소(220)의 두께는 상 변화 기술을 사용하여 프로그램되도록 구성될 때 제2 메모리 요소(220)의 두께에 대하여 감소될 수 있다. 예를 들면, 제2 메모리 요소(220)의 두께는 이온 분리를 사용하여 동작되도록 구성될 때 50%까지 감소될 수 있다.
저-저항률 상태를 설정하기 위해, 제1 극성(예컨대, 워드 라인(110-a)의 전압보다 낮은 비트 라인(115-a)의 전압을 갖는 것을 나타낼 수 있는, 음성)을 가진 전압 또는 전류가 메모리 셀(105-a)에 인가될 수 있다. 제1 극성의 전압을 인가하는 것은 제2 메모리 요소(220) 내에서의 이온이 제2 메모리 요소(220)의 일단부로 이동하게 할 수 있다. 고-저항률 상태를 설정하기 위해, 제2 극성(예컨대, 워드 라인(110-a)의 전압보다 높은 비트 라인(115-a)의 전압을 갖는 것을 나타낼 수 있는, 양성)을 가진 전압 또는 전류가 메모리 셀(105-a)에 인가될 수 있다. 제2 극성의 전압을 인가하는 것은 제2 메모리 요소(220) 내에서의 이온이 제2 메모리 요소(220)의 또 타단부로 이동하게 할 수 있다. 몇몇 경우에, 제2 메모리 요소(220)가 제1 분리 상태로부터 제2 분리 상태로 전이하는 시간 기간은 분리 기간으로 지칭된다. 특정한 재료(예컨대, IST 또는 IGT)에 대해, 분리 기간의 지속 기간은 SET 기간의 지속 기간(예컨대, 대략 100㎲)보다 짧을 수 있다. 극성과 관계없이, 전압의 크기 및 지속 기간은 제2 메모리 요소(220)를 용융 온도로 가열하는 것을 피하는 동안 제2 메모리 요소(220) 내에서 및 최소 시간 기간(예컨대, 메모리 동작을 위한 최소 판독 지속 기간) 내에서 이온 움직임을 야기하도록 구성될 수 있다.
음의 극성은 일반적으로 비트 라인(115-a)의 전압이 워드 라인(110-a)의 전압보다 낮을 때인 것으로서 및 양의 극성은 비트 라인(115-a)의 전압이 워드 라인(110-a)의 전압보다 높을 때인 것으로서 설명되지만, 이들 지정은 단지 라벨이며 상기 전압의 크기 및 극성이 유지되는 한 동작의 변화 없이 스와핑될 수 있다.
메모리 셀(105-a)의 제1 메모리 요소(210)는 또한 가변 저항을 가진 재료를 포함할 수 있다. 몇몇 경우에, 제1 메모리 요소(210)는 제2 메모리 요소(220)와 도전성 라인 사이에서, 예를 들면 메모리 셀(105-a)과 워드 라인(110-a) 또는 비트 라인(115-a) 중 적어도 하나 사이에서 직렬로 연결될 수 있다. 예를 들면, 제1 메모리 요소(210)는 최하부 전극(225)과 중간 전극(215) 사이에 위치될 수 있으며; 따라서 제1 메모리 요소(210)는 제2 메모리 요소(220)와 워드 라인(110-a) 사이에서 직렬로 위치될 수 있다. 다른 구성이 가능하다. 예를 들면, 제1 메모리 요소(210)는 제2 메모리 요소(220)와 비트 라인(115-a) 사이에서 직렬로 위치될 수 있다(예컨대, 제1 메모리 요소(210) 및 제2 메모리 요소(220)의 위치는 스와핑될 수 있다).
제1 메모리 요소(210)는 다이오드와 같은, 다른 유형의 2-단자 선택 디바이스 중에서, 금속-절연체-금속(MIM) 접합, 오보닉 임계 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치와 같은 전기적 비-선형 구성요소(예컨대, 비-옴 구성요소)일 수 있다. 몇몇 경우에, 제1 메모리 요소(210)는, 예를 들면 Se, 비소(As) 및 Ge를 포함하는 합금(SAG)과 같은, 칼코게나이드 막이다. 몇몇 경우에, 제1 메모리 요소(210)는 제2 메모리 요소(220)에 대하여 좁은 밴드갭 및 낮은 유리 전이 온도(예컨대, 350K 내지 400K 사이에서)를 가진다. 몇몇 예에서, 제1 메모리 요소(210)의 두께는 약 20nm이다.
몇몇 경우에, 제1 메모리 요소(210)는, 제2 메모리 요소(220)를 참조하여 논의된 바와 같이, 개별적으로 또는 제2 메모리 요소(220)와 조합하여, 이온 분리를 사용하여 프로그램될 수 있다. 몇몇 예에서, 제1 메모리 요소(210)의 제1 저항률은 제1 메모리 요소(210) 내에서 이온의 제1 분리 상태에 대응할 수 있으며 제1 메모리 요소(210)의 제2 저항률은 제1 메모리 요소(210) 내에서 이온의 제2 분리 상태에 대응할 수 있다. 몇몇 예에서, 제1 메모리 요소(210)의 저항률은 제1 메모리 요소(210)의 임계 전압에 대응한다.
몇몇 예에서, 제1 메모리 요소(210)는 논리값의 제1 비트(예컨대, 최하위 비트(LSB))를 저장하기 위해 사용될 수 있으며 제2 메모리 요소(220)는 논리값의 제2 비트(예컨대, 최상위 비트(MSB))를 저장하기 위해 사용될 수 있다. 몇몇 예에서, 제1 메모리 요소(210)에서의 이온은 제2 메모리 요소(220)에서의 이온과 상이한 전압 및/또는 전류(예컨대, 상이한 크기를 가진 전압 및/또는 전류)에 응답한다. 예를 들면, 제1 지속 기간을 가진 제1 전류는 제1 메모리 요소(210)에서 이온 움직임을 야기할 수 있지만 제2 메모리 요소(220)에서는 아니다. 제2 지속 기간을 가진 제2 전류(예컨대, 제1 전류보다 크기가 큰)는 제1 메모리 요소(210) 및 제2 메모리 요소(220) 둘 다에서 이온 움직임을 야기할 수 있다. 몇몇 경우에, 제1 및 제2 지속 기간은 동일할 수 있다.
즉, 제1 메모리 요소(210)의 저항률은 제1 임계치보다 큰 전류의 양을 사용하여 초기 상 내에서(예컨대, 비정질 상에 남아있는 동안) 프로그램 가능할 수 있고 제2 메모리 요소(220)의 저항률은 제2 임계치보다 큰 전류의 양을 사용하여 초기 상 내에서(예컨대, 비정질 또는 결정질 상에 남아있는 동안) 프로그램 가능할 수 있으며, 본 명세서에서 제1 임계치는 제2 임계치보다 낮을 수 있다. 몇몇 예에서, 제1 메모리 요소(210) 및 제2 메모리 요소(220) 둘 다의 저항률은 제3 임계치 미만인 전류의 양으로 프로그램 가능하며, 본 명세서에서 제3 임계치는 제1 메모리 요소(210) 또는 제2 메모리 요소(220)를 유리 전이 온도에 도달하게 하는 전류의 양에 기초한다.
몇몇 예에서, 제1 메모리 요소(210)의 밴드갭 에너지는 제2 메모리 요소(220)의 밴드갭 에너지보다 낮다. 몇몇 경우에, 제1 메모리 요소(210)와 제2 메모리 요소(220)의 조합에 의해 저장된 중간 논리 상태(예컨대, 01 및 10)는 제1 메모리 요소(210) 및 제2 메모리 요소(220)의 초기 상이 프로그래밍 프로세스 전체에 걸쳐 동일한 채로 있기 때문에 제1 메모리 요소(210) 및 제2 메모리 요소(220)의 상 변화 프로그래밍에 대하여 거의 없거나 아예 없는 비정질화 드리프트를 경험할 수 있다.
몇몇 경우에, 제1 메모리 요소(210)는 대안적으로 또는 부가적으로 선택 구성요소로서 사용될 수 있다. 제1 메모리 요소(210)는 특정한 메모리 셀(105-a)을 선택하는 것을 도울 수 있거나 또는 표유 전류가 선택된 메모리 셀(105-a)에 인접한 비-선택 메모리 셀(105-a)을 통해 흐르는 것을 방지하도록 도울 수 있다. 그것은 또한 타깃화되지 않은 메모리 셀에 걸친 바이어스를 감소시킬 수 있다. 예를 들면, 제1 메모리 요소(210)는 임계 전압이 충족되거나 또는 초과될 때 전류가 제1 메모리 요소(210)를 통해 흐르도록 임계 전압을 가질 수 있다.
SBM 아키텍처에 대해, 제2 메모리 요소(220)에 저장된 논리 상태를 감지하기 위한 하나의 기술은 메모리 셀(105-a)을 통해 전류를 전달하는 것 및 결과적인 전압을 측정하는 것을 포함한다. 제2 메모리 요소(220)에 저장된 논리 상태를 감지하기 위한 또 다른 기술은 메모리 셀(105-a)에 걸쳐 증가 전압을 인가하며 결과적인 전류를 측정하는 것일 수 있다.
전압 플롯(201)은 반대 극성 전압을 양쪽 액세스 라인 모두에 인가함으로써 타깃 메모리 셀에 걸친 합계 전압을 인가하는 것을 포함하는, 메모리 셀(105-a)과 같은, 타깃 메모리 셀의 예시적인 액세스 동작 동안 시간의 함수로서 인가된 전압을 묘사한다. 메모리 셀(105-a)을 액세스하기 전에, 워드 라인(110-a) 및 비트 라인(115-a) 둘 다는 제1 전압에서(예컨대, 가상 접지에서) 유지될 수 있다. 몇몇 예에서, 메모리 셀(105-a)을 액세스하기 위해, 전압은 워드 라인(110-a)이 가상 접지에서 유지되는 동안 비트 라인(115-a)에 인가될 수 있다.
따라서, 셀 액세스 전압(240)은 메모리 셀(105-a)에 걸쳐 인가될 수 있으며, 본 명세서에서 셀 액세스 전압(240)은, 예컨대, 비트 라인(115-a)이 양의 단자로서 지정될 때 - 비트 라인(115-a)에 인가된 전압과 같을 수 있다. 몇몇 경우에, 메모리 셀(105-a)은 제1 극성을 가진 제1 전압을 워드 라인(110-a)에 및 제2 극성을 가진 제2 전압을 비트 라인(115-a)에 동시에 인가함으로써 액세스될 수 있으며, 본 명세서에서 워드 라인(110-a) 및 비트 라인(115-a)에 인가된 전압은 메모리 셀(105-a)에 걸쳐 가산적이며, 타깃 메모리 셀(105-a)에 인가된 결과적인 전압은 셀 액세스 전압(240)이다.
도 2b는 본 개시내용의 다양한 양상에 따른 SBM의 동작에 대한 예시적인 다이어그램을 예시한다. 예시적인 다이어그램은, 도 2a를 참조하여 논의된 바와 같이, 메모리 셀(105-a)과 같은, 메모리 셀을 액세스하기 위해 수행된 메모리 동작의 양상을 묘사할 수 있는, 제1 전압 플롯(250), 제2 전압 플롯(251), 제3 전압 플롯(252), 및 제4 전압 플롯(253)을 포함한다. 예시적인 다이어그램은 또한 전압 시퀀스를 비-2진 논리값에 매핑시키는 표(254)를 포함한다.
제1 전압 플롯(250), 제2 전압 플롯(251), 제3 전압 플롯(252), 및 제4 전압 플롯(253)의 각각은 전압 축 및 시간 축을 포함하며 기록 동작 동안 메모리 셀에 걸친 하나 이상의 전압의 인가를 묘사할 수 있다.
제1 전압 플롯(250)은 제1 논리 상태(예컨대, "00")에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는, 기록 동작을 위해, 메모리 셀(105-a)과 같은, 메모리 셀을 선택한다. 상기 논의된 바와 같이, 메모리 셀(105-a)은 제1 저항률을 가지며 제1 상(예컨대, 비정질 상)에 있는 제1 메모리 요소(210) 및 제2 저항률을 가지며 제2 상(예컨대, 비정질 또는 결정질 상)에 있는 제2 메모리 요소(220)를 포함할 수 있고, 본 명세서에서 제1 및 제2 상은 동일하거나 또는 상이할 수 있다.
메모리 셀(105-a)을 선택한 후, 메모리 디바이스는 (예컨대, 바이어싱 구성요소를 통해) 메모리 셀(105-a)에 걸쳐 제1 전압(255)을 인가할 수 있다. 제1 전압(255)은 양의 전압일 수 있으며 고 전압/전류 펄스(제3 전압(265) 및 제6 전압(280)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 몇몇 예에서, 양의 전압은 워드 라인(110-a)이 가상 접지에서 유지되는 동안 제1 전압(255)을 비트 라인(115-a)에 인가함으로써 메모리 셀(105-a)에 걸쳐 인가될 수 있다. 몇몇 경우에, 제1 전압(255)의 크기 및 지속 기간은 제1 메모리 요소(210) 또는 제2 메모리 요소(220)를 각각의 용융 온도로 가열하는 것을 피하도록 구성된다. 몇몇 예에서, 제1 전압(255)의 크기 및 지속 기간은 메모리 동작의 최소 타이밍 내에서 제1 메모리 요소(210) 및 제2 메모리 요소(220)에서의 이온의 움직임을 유도하도록 구성된다.
제1 전압(255)의 인가에 응답하여, 제1 메모리 요소(210) 내에서의 이온은 제1 메모리 요소(210)의 최상부를 향해 이동할 수 있으며 제2 메모리 요소(220) 내에서의 이온은 제2 메모리 요소(220)의 최상부를 향해 이동할 수 있다. 이온이 제1 메모리 요소(210)의 최상부 가까이에 위치될 때, 제1 메모리 요소(210)의 저항률(예컨대, 저항 또는 전압 임계치)은 이온이 제1 메모리 요소(210)의 최하부 가까이에 위치될 때보다 높을 수 있다. 유사하게, 이온이 제2 메모리 요소(220)의 최상부 가까이에 위치될 때, 제2 메모리 요소(220)의 저항률은 이온이 제2 메모리 요소(220)의 최하부 가까이에 위치될 때보다 높을 수 있다.
따라서, 메모리 셀(105-a)은 고 저항률 상태에 있는 제1 메모리 요소(210)와 고 저항률 상태에 있는 제2 메모리 요소(220)의 조합에 기초하여 제1 전압(255)의 인가 후 고 저항률 상태에 있을 수 있다. 또한, 제1 메모리 요소(210) 또는 제2 메모리 요소(220) 중 어느 하나를 각각의 용융 온도로 가열하지 않는 제1 전압(255)의 크기 및 지속 기간에 기초하여 제1 전압(255)이 인가되는 동안 및 그 후 제1 메모리 요소(210)는 제1 상에 남아있을 수 있으며 제2 메모리 요소(220)는 제2 상에 남아있을 수 있다.
메모리 셀(105-a)에 저장된 논리값(예컨대, "00")은 메모리 셀(105-a)의 고 저항률 상태에 기초하여 결정될 수 있다. 예를 들면, 고 저항률 상태는 비-2진 논리값 00에 대응할 수 있다. 몇몇 경우에, 제2 메모리 요소(220)는 비-2진 논리값의 제1 비트(예컨대, 논리값의 MSB)를 저장하기 위해 사용될 수 있으며 제1 메모리 요소(210)는 비-2진 논리값의 제2 비트(예컨대, 논리값의 LSB)를 저장하기 위해 사용될 수 있다. 즉, 제2 메모리 요소(220)는 보다 높은 저항률 상태에 있는 것에 기초하여 논리 0을 저장할 수 있으며 제1 메모리 요소(210)는 보다 높은 저항률 상태에 있는 것에 기초하여 논리 0을 저장할 수 있다. 동시에 제2 메모리 요소(220) 및 제1 메모리 요소(210)는 논리값 00을 저장할 수 있다. 이런 식으로, 제1 전압 시퀀스(282)는 표(254)에 의해 묘사된 바와 같이, 양의, 고 강도 전기 펄스를 메모리 셀(105-a)에 인가함으로써 논리값 00을 메모리 셀(105-a)로 프로그램할 수 있다.
제2 전압 플롯(251)은 제2 논리 상태(예컨대, "01")에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는 기록 동작을 위해, 메모리 셀(105-a))과 같은, 메모리 셀을 선택한다. 메모리 셀(105-a)을 선택한 후, 메모리 디바이스는 (바이어싱 구성요소를 통해) 메모리 셀(105-a)에 걸쳐 제2 전압(260)을 인가할 수 있다. 제2 전압(260)은 양의 극성을 가질 수 있으며 고 전류 펄스(제3 전압(265) 및 제6 전압(280)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 상기 논의된 바와 같이, 제2 전압(260)의 인가에 응답하여, 제1 메모리 요소(210) 및 제2 메모리 요소(220) 내에서의 이온은 제1 메모리 요소(210) 및 제2 메모리 요소(220)의 최상부를 향해 이동할 수 있으며, 메모리 셀(105-a)은 제2 전압(260)이 인가된 후 고 저항률 상태에 있을 수 있다.
메모리 디바이스는 그 후 메모리 셀(105-a)에 걸쳐 제3 전압(265)을 인가할 수 있다. 제3 전압(265)은 음의 극성을 가질 수 있으며 저 전류 펄스(제1 전압(255), 제2 전압(260), 제4 전압(270), 또는 제5 전압(275)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 몇몇 경우에, 제3 전압(265)의 크기 및 지속 기간은 제1 메모리 요소(210) 내에서 이온의 움직임을 유도하지만 제2 메모리 요소(220) 내에서의 이온은 그렇지 않도록 구성된다. 몇몇 경우에, 제3 전압(265)의 크기 및 지속 기간은 특정한 시간 제약 내에서 제1 메모리 요소(210) 내에서의 이온의 움직임을 유도하도록 구성된다. 몇몇 경우에, 제3 전압(265)의 지속 기간은 제2 전압(260)의 지속 기간보다 짧다.
제3 전압(265)의 인가에 응답하여, 제1 메모리 요소(210)(제2 메모리 요소(220)에 대하여 좁은 밴드갭/낮은 유리 전이 온도 재료일 수 있음) 내에서의 이온은 제1 메모리 요소(210)의 최하부를 향해 이동할 수 있는 반면 제2 메모리 요소(220)(제1 메모리 요소(210)에 대하여 넓은 밴드갭/높은 유리 전이 온도 재료일 수 있는) 내에서의 이온은 제2 메모리 요소(220)의 최상부에 남아있을 수 있다. 몇몇 경우에, 제3 전압(265)의 크기는 제1 메모리 요소(210)에서의 이온이 제1 메모리 요소(210) 내에서 이동하도록 구성되는 반면, 제2 메모리 요소(220)에서의 이온은 이들의 현재 위치에 남아있을 것이다. 상기 논의된 바와 같이, 이온이 제1 메모리 요소(210)의 최하부 가까이에 위치될 때, 제1 메모리 요소(210)의 저항률은 이온이 제1 메모리 요소(210)의 최상부 가까이에 위치될 때보다 낮을 수 있다.
또한, 제2 메모리 요소(220)의 이온이 제2 메모리 요소(220)의 최상부 가까이에 있을 때, 메모리 요소는 이온이 제2 메모리 요소(220)의 최하부 가까이에 있는 것보다 높은 저항을 가질 수 있다. 따라서, 메모리 셀(105-a)은 보다 낮은 저항률 상태에 있는 제1 메모리 요소(210)와 보다 높은 저항률 상태에 있는 제2 메모리 요소(220)의 조합에 기초하여 제3 전압(265)의 인가 후 제1 중간 저항률 상태에 있을 수 있다. 또한, 제1 메모리 요소(210) 또는 제2 메모리 요소(220) 중 어느 하나를 각각의 용융 온도로 가열하지 않는 제2 전압(260) 및 제3 전압(265)의 크기 및 지속 기간에 기초하여 제2 전압(260) 및 제3 전압(265)이 인가되는 동안 및 그 후 제1 메모리 요소(210)는 제1 상에 남아있을 수 있으며 제2 메모리 요소(220)는 제2 상에 남아있을 수 있다.
메모리 셀(105-a)에 의해 저장된 논리값(예컨대, "01")은 메모리 셀(105-a)의 제1 중간 저항률 상태에 기초하여 결정될 수 있다. 예를 들면, 제1 중간 저항률 상태는 비-2진 논리값 01에 대응할 수 있다. 상기 논의된 바와 같이, 제2 메모리 요소(220)는 비-2진 논리값의 MSB를 저장하기 위해 사용될 수 있으며 제1 메모리 요소(210)는 비-2진 논리값의 LSB를 저장하기 위해 사용될 수 있다. 즉, 제2 메모리 요소(220)는 보다 높은 저항률 상태에 있는 것에 기초하여 논리 0을 저장할 수 있으며 제1 메모리 요소(210)는 보다 낮은 저항률 상태에 있는 것에 기초하여 논리 0을 저장할 수 있다. 동시에 제2 메모리 요소(220) 및 제1 메모리 요소(210)는 논리값 01을 저장할 수 있다. 이런 식으로, 제2 전압 시퀀스(284)는 표(254)에 의해 묘사된 바와 같이, 음의, 저 강도 전기 펄스에 앞서, 양의, 고 강도 전기 펄스를 메모리 셀(105-a)에 인가함으로써 논리값 01을 메모리 셀(105-a)로 프로그램할 수 있다.
제3 전압 플롯(252)은 제3 논리 상태(예컨대, "11")에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는 기록 동작을 위해, 메모리 셀(105-a))과 같은, 메모리 셀을 선택한다. 메모리 셀(105-a)을 선택한 후, 메모리 디바이스는 (바이어싱 구성요소를 통해) 메모리 셀(105-a)에 걸쳐 제4 전압(270)을 인가할 수 있다. 제4 전압(270)은 음의 극성을 가질 수 있으며 고 전류 펄스(제3 전압(265) 및 제6 전압(280)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 몇몇 예에서, 제4 전압(270)은 워드 라인(110-a)에 인가될 수 있는 반면 비트 라인(115-a)은 가상 접지에서 유지될 수 있다. 몇몇 경우에, 제4 전압(270)의 크기 및 지속 기간은 제1 메모리 요소(210) 또는 제2 메모리 요소(220)를 각각의 용융 온도로 가열하는 것을 피하도록 구성된다. 몇몇 예에서, 제1 전압(255)의 크기 및 지속 기간은 메모리 동작의 최소 타이밍 내에서 제1 메모리 요소(210) 및 제2 메모리 요소(220)에서의 이온의 움직임을 유도하도록 구성된다.
제4 전압(270)의 인가에 응답하여, 제1 메모리 요소(210) 내에서의 이온은 제1 메모리 요소(210)의 최하부를 향해 이동할 수 있으며 제2 메모리 요소(220) 내에서의 이온은 제2 메모리 요소(220)의 최하부를 향해 이동할 수 있다. 상기 논의된 바와 같이, 제1 메모리 요소(210) 및 제2 메모리 요소(220)는 이온이 각각의 메모리 요소의 최하부 가까이에 있을 때 더 낮은 저항률을 가질 수 있다. 따라서, 제4 전압(270)을 인가한 후, 메모리 셀(105-a)은 저 저항률 상태에 있을 수 있다. 또한, 제1 메모리 요소(210) 또는 제2 메모리 요소(220) 중 어느 하나를 각각의 용융 온도로 가열하지 않는 제4 전압(270)의 크기 및 지속 기간에 기초하여 제4 전압(270)이 인가되는 동안 및 그 후 제1 메모리 요소(210)는 제1 상에 남아있을 수 있으며 제2 메모리 요소(220)는 제2 상에 남아있을 수 있다.
메모리 셀(105-a)에 의해 저장된 논리값(예컨대, "11")은 메모리 셀(105-a)의 저 저항률 상태에 기초하여 결정될 수 있다. 예를 들면, 저 저항률 상태는 비-2진 논리값 11에 대응할 수 있다. 상기 논의된 바와 같이, 제2 메모리 요소(220)는 비-2진 논리값의 MSB를 저장하기 위해 사용될 수 있으며 제1 메모리 요소(210)는 비-2진 논리값의 LSB를 저장하기 위해 사용될 수 있다. 즉, 제2 메모리 요소(220)는 보다 낮은 저항률 상태에 있는 것에 기초하여 논리 1을 저장할 수 있으며 제1 메모리 요소(210)는 보다 낮은 저항률 상태에 있다는 것에 기초하여 논리 1을 저장할 수 있다. 동시에, 제2 메모리 요소(220) 및 제1 메모리 요소(210)는 논리값 11을 저장할 수 있다. 이런 식으로, 제4 전압 시퀀스(288)는 표(254)에 의해 묘사된 바와 같이, 음의, 고 강도 전기 펄스를 메모리 셀(105-a)에 인가함으로써 논리값 11을 메모리 셀(105-a)로 프로그램할 수 있다.
제4 전압 플롯(253)은 제4 논리 상태(예컨대, "10")에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는, 기록 동작을 위해, 메모리 셀(105-a)과 같은, 메모리 셀을 선택한다. 메모리 셀(105-a)을 선택한 후, 메모리 디바이스는 (예컨대, 바이어싱 구성요소를 통해) 메모리 셀(105-a)에 걸쳐 제5 전압(275)을 인가할 수 있다. 제5 전압(275)은 음의 극성을 가질 수 있으며 고 전류 펄스(제3 전압(265) 및 제6 전압(280)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 상기 논의된 바와 같이, 제5 전압(275)의 인가에 응답하여, 제1 메모리 요소(210) 및 제2 메모리 요소(220) 내에서의 이온은 각각의 메모리 요소의 최하부를 향해 이동할 수 있으며, 메모리 셀(105-a)은 제5 전압(275)이 인가된 후 저 저항률 상태에 있을 수 있다.
메모리 디바이스는 그 후 메모리 셀(105-a)에 걸쳐 제6 전압(280)을 인가할 수 있다. 제6 전압(280)은 양의 극성을 가질 수 있으며 저 전류 펄스(제1 전압(255), 제2 전압(260), 제4 전압(270), 또는 제5 전압(275)과 같은 다른 전압에 대하여)로서 분류될 수 있다. 몇몇 경우에, 제6 전압(280)의 크기 및 지속 기간은 제1 메모리 요소(210) 내에서 이온의 움직임을 유도하지만 제2 메모리 요소(220) 내에서의 이온은 그렇지 않도록 구성된다. 몇몇 경우에, 제6 전압(280)의 크기 및 지속 기간은 특정한 시간 제약 내에서 제1 메모리 요소(210) 내에서의 이온의 움직임을 유도하도록 구성된다. 몇몇 경우에, 제6 전압(280)의 지속 기간은 제5 전압(275)의 지속 기간보다 짧다.
제6 전압(280)의 인가에 응답하여, 제1 메모리 요소(210)(좁은 밴드갭/낮은 유리 전이 온도 재료일 수 있는) 내에서의 이온은 제1 메모리 요소(210)의 최상부를 향해 이동할 수 있지만 제2 메모리 요소(220) 내에서의 이온은 제2 메모리 요소(220)의 최하부에 남아있을 수 있다. 몇몇 경우에, 제6 전압(280)의 크기는 제1 메모리 요소(210)에서의 이온이 제1 메모리 요소(210) 내에서 이동하는 반면, 제2 메모리 요소(220)에서의 이온은 이들의 현재 위치에 남아있도록 구성된다. 상기 논의된 바와 같이, 이온이 제1 메모리 요소(210)의 최상부 가까이에 위치될 때, 제1 메모리 요소(210)의 저항률은 이온이 제1 메모리 요소(210)의 최하부 가까이에 위치될 때보다 높을 수 있다. 또한, 제2 메모리 요소(220)의 이온이 제2 메모리 요소(220)의 최하부 가까이에 있을 때, 제2 메모리 요소(220)는 이온이 제2 메모리 요소(220)의 최상부 가까이에 있을 때보다 낮은 저항을 가질 수 있다. 따라서, 메모리 셀(105-a)은 보다 높은 저항률 상태에 있는 제1 메모리 요소(210)와 보다 낮은 저항률 상태에 있는 제2 메모리 요소(220)의 조합에 기초하여 제6 전압(280)의 인가 후 제2 중간 저항률 상태에 있을 수 있다. 또한, 제1 메모리 요소(210) 또는 제2 메모리 요소(220) 중 어느 하나를 각각의 용융 온도로 가열하지 않는 제5 전압(275) 및 제6 전압(280)의 크기 및 지속 기간에 기초하여 제5 전압(275) 및 제3 전압(280)이 인가되는 동안 그리고 그 후 제1 메모리 요소(210)는 제1 상에 남아있을 수 있으며 제2 메모리 요소(220)는 제2 상에 남아있을 수 있다.
메모리 셀(105-a)에 의해 저장된 논리값(예컨대, "10")은 메모리 셀(105-a)의 제2 중간 저항률 상태에 기초하여 결정될 수 있다. 예를 들면, 제2 중간 저항률 상태는 비-2진 논리값 10에 대응할 수 있다. 제2 중간 저항률 상태는 제1 중간 저항률 상태와는 완전히 다를 수 있다. 상기 논의된 바와 같이, 제2 메모리 요소(220)는 비-2진 논리값의 MSB를 저장하기 위해 사용될 수 있으며 제1 메모리 요소(210)는 비-2진 논리값의 LSB를 저장하기 위해 사용될 수 있다. 즉, 제2 메모리 요소(220)는 보다 높은 저항률 상태에 있다는 것에 기초하여 논리 1을 저장할 수 있으며 제1 메모리 요소(210)는 보다 낮은 저항률 상태에 있다는 것에 기초하여 논리 0을 저장할 수 있다. 동시에, 제2 메모리 요소(220) 및 제1 메모리 요소(210)는 논리값 10을 저장할 수 있다. 이런 식으로, 제3 전압 시퀀스(286)는 표(254)에 의해 묘사된 바와 같이, 양의, 저 강도 전기 펄스에 앞서, 음의, 고 강도 전기 펄스를 메모리 셀(105-a)에 인가함으로써 논리값 10을 메모리 셀(105-a)로 프로그램할 수 있다.
이런 식으로, 메모리 셀(105-a)은 4개의 별개의 저항률 상태 중 임의의 것을 갖도록 프로그램 가능할 수 있으며, 그 각각은 특정한 논리값(예컨대, 비-2진 논리값)에 대응할 수 있다.
상기 예는 전압이 인가되는 것에 응답하여 재료 내에서의 이온이 메모리 요소의 일단부로부터 또 다른 것으로 이동한다는 것을 제공하지만, 몇몇 경우에, 재료 내에서의 이온은 전압이 인가되는 것에 응답하여 메모리 요소의 일단부에 머무른다 - 예컨대, 메모리 요소 내에서의 이온은 음의 전압이 메모리 요소에 걸쳐 인가되는 것에 응답하여 메모리 요소의 최하부에 남아있을 수 있다.
몇몇 예에서, 메모리 셀(105-a)과 같은, 메모리 셀에 저장된 논리 상태는 메모리 셀에 걸쳐 음의 극성을 가진 전압을 인가함으로써 - 예컨대, 비트 라인(115-a)보다는 워드 라인(110-a)에 보다 높은 전압을 인가함으로써 판독될 수 있다. 음의 전압을 인가함으로써 메모리 셀을 판독하는 것은 메모리 윈도우를 확대할 수 있다. 메모리 셀을 판독하는 것은 메모리 셀(105-a)에 걸쳐 미리 결정된 또는 점점 더 음의 전압을 인가하는 것 및 메모리 셀(105-a)을 통해 결과적인 전류를 관측하는 것을 포함할 수 있다 - 예컨대, 제1 관측 전류는 제1 논리값과 연관될 수 있고, 제2 관측 전류는 제2 논리값과 연관될 수 있고, 제3 관측 전류는 제3 논리값과 연관될 수 있다. 예를 들면, 저 전류가 관측된다면, 메모리 셀(105-a)은 저 저항률 상태에 있으며 대응하는 논리값(예컨대, "11")을 저장하고 있다고 결정될 수 있다.
상기는 일반적으로 두 개의 메모리 요소를 포함하는 메모리 셀로 비-2진 논리 상태를 기록하는 것을 논의하지만, 유사한 동작이 임의의 수에서 둘 이상의 메모리 요소를 포함하는 메모리 셀로 비-2진 논리 상태를 기록하기 위해 적용될 수 있다. 예를 들면, 3개의 분리 가능한 메모리 요소를 가진 메모리 셀에 대해, 제1 전압이 모든 3개의 메모리 요소에서 이온 움직임을 유도하고, 제2 전압이 두 개의 메모리 요소에서 이온 움직임을 유도하며, 다른 전압이 메모리 요소의 몇몇 서브세트에서 이온 움직임을 유도하는 3개의 상이한 전압이 사용될 수 있다.
도 3은 본 개시내용의 다양한 양상에 따라 SBM을 지원하는 메모리 어레이의 예 및 SBM의 동작에 대한 예시적인 전압 플롯을 예시한다. 메모리 어레이(300)는 도 1 및 도 2a를 참조하여 설명된 바와 같이 메모리 어레이(200)의 예일 수 있다. 메모리 어레이(300)는 도 1 및 도 2를 참조하여 설명된 바와 같이, 메모리 셀(105), 워드 라인(110), 및 비트 라인(115)의 예일 수 있는 메모리 셀(105-b), 워드 라인(110-b), 및 비트 라인(115-b)을 포함할 수 있다.
메모리 셀(105-b)은 최상부 전극(305), 메모리 요소(310), 및 최하부 전극(325)을 포함할 수 있다. 메모리 요소(310)는 도 2를 참조하여 논의된 바와 같이, 제1 메모리 요소(210)의 예일 수 있다. 몇몇 예에서, 메모리 요소(310)는 (예컨대, 표유 및 누설 전류가 메모리 셀(105-b)을 통해 흐르는 것을 방지하는) 선택 구성요소 및 (예컨대, 논리값을 저장하는) 저장 구성요소 둘 다의 기능을 수행한다. 메모리 셀(105-b)은 자기-선택 메모리 셀로서 지칭될 수 있다. 몇몇 예에서, 메모리 요소(310)는 분리 가능한 재료를 포함한다. 몇몇 예에서, 메모리 요소(310)는 좁은 밴드갭 및 낮은 유리 전이 온도를 가진 재료(예컨대, SAG)를 포함한다. 몇몇 예에서, 재료는 비정질 상에 있다. 몇몇 예에서, 메모리 요소(310)에 대한 분리 기간은 메모리 요소(310)에 대한 SET 기간보다 짧다.
메모리 셀(105-b)은 분리-기반 기술을 사용하여 메모리 요소(310)에 데이터를 저장할 수 있다. 몇몇 예에서, 제1 전압 플롯(301) 및 제2 전압 플롯(302)은 예시적인 분리-기반 액세스 동작 동안 메모리 셀(105-b)로의 전압의 인가를 묘사한다. 몇몇 경우에, 메모리 셀(105-b)에 걸쳐 인가된 전압은, 도 2a를 참조하여 논의된 바와 같이, 워드 라인(110-b) 및 비트 라인(115-b) 둘 다를 사용하여 발생된다.
제1 전압 플롯(301)은 메모리 셀(105-b)에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는 기록 동작을 위해, 메모리 셀(105-b)과 같은, 메모리 셀을 선택한다. 상기 논의된 바와 같이, 메모리 셀(105-b)은 제1 논리값(예컨대, 논리값 1)에 대응하는 제1 저항률을 가지며 제1 상(예컨대, 비정질 상)에 있는 메모리 요소(310)를 포함한다. 메모리 셀(105-b)을 선택한 후, 메모리 디바이스는 메모리 셀(105-b)에 걸쳐 제1 전압(330)을 인가할 수 있다. 제1 전압(330)은 양의 전압일 수 있으며 메모리 요소(310) 내에서의 이온이 메모리 요소(310)의 최상부로 이동하게 할 수 있다. 따라서, 메모리 요소(310)의 저항률(예컨대, 임계 전압 또는 저항)은 제1 값으로 증가할 수 있다. 제1 전압(330)은 그 후 메모리 셀(105-b)로부터 제거될 수 있으며, 메모리 요소(310)는 증가된 저항률을 유지할 수 있다. 몇몇 경우에, 메모리 요소(310)의 증가된 저항률은 제2 논리 상태(예컨대, 논리값 0)에 대응한다. 제1 전압(330)의 인가 동안 및 그 후, 메모리 요소(310)는 비정질 상에 남아있을 수 있다.
몇몇 예에서, 제1 전압(330)의 크기 및 지속 기간은 제1 전압(330)의 인가가 메모리 요소(310)를 그의 용융 온도로 가열하지 않도록 구성된다. 몇몇 예에서, 제1 전압(330)의 크기 및 지속 기간은 메모리 요소(310) 내에서의 이온이 메모리 요소(310)의 일단부로부터 또 다른 것으로 이동하도록 구성되며 - 예컨대, 지속 기간 및 크기는 메모리 요소(310) 내에서의 다수의 이온이 특정한 시간 기간 내에 메모리 요소(310)의 일단부로 이동하도록 구성될 수 있다. 몇몇 경우에, 비교적 작은 크기를 가진 비교적 짧은 전압 펄스가 메모리 요소(310)에 인가될 수 있다.
제2 전압 플롯(302)은 메모리 셀(105-b)에 대한 기록 동작의 양상을 묘사한다. 몇몇 예에서, 메모리 디바이스는 기록 동작을 위해, 메모리 셀(105-b)과 같은, 메모리 셀을 선택한다. 메모리 셀(105-b)을 선택한 후, 제2 전압(335)은 메모리 셀(105-b)에 걸쳐 인가될 수 있다. 제2 전압(335)은 음의 전압일 수 있으며 메모리 요소(310) 내에서의 이온이 메모리 요소(310)의 최하부로 이동하게 할 수 있다. 따라서, 메모리 요소(310)의 저항률은 제2 값으로 감소할 수 있다. 제2 전압(335)이 메모리 셀(105-b)로부터 제거된 후, 메모리 요소(310)는 감소된 저항률을 유지할 수 있다. 몇몇 경우에, 메모리 요소(310)의 감소된 저항률은 제2 논리 상태(예컨대, 논리값 1)에 대응한다. 제2 전압(335)의 크기 및 지속 기간은 제1 전압(330)을 위한 크기 및 지속 기간과 유사하게 구성될 수 있다. 이런 식으로, 메모리 요소(310)의 저항률은 가변 극성의 전압을 인가함으로써 단일 재료 상태 내에서 변경될 수 있다.
상기 예는 전압이 인가되는 것에 응답하여 재료 내에서의 이온이 메모리 요소의 일단부로부터 또 다른 것으로 이동한다는 것을 제공하지만, 몇몇 경우에, 재료 내에서의 이온은 전압이 인가되는 것에 응답하여 메모리 요소의 일단부에 머무르며 - 예컨대, 메모리 요소 내에서의 이온은 음의 전압이 메모리 요소에 걸쳐 인가되는 것에 응답하여 메모리 요소의 최하부에 남아있을 수 있다.
도 4는 본 개시내용의 다양한 실시형태에 따른 SBM의 동작을 지원하는 메모리 어레이(100-a)의 블록도(400)를 예시한다. 메모리 어레이(100-a)는 전자 메모리 장치로서 지칭될 수 있으며, 도 1 내지 도 3을 참조하여 설명된 메모리 제어기(140) 및 메모리 셀(105)의 예일 수 있는, 메모리 제어기(140-a) 및 메모리 셀(105-c)을 포함한다. 메모리 어레이(100-a)는 또한 기준 구성요소(420) 및 래치(425)를 포함할 수 있다. 메모리 어레이(100-a)의 구성요소는 서로 전자 통신할 수 있으며 도 1 내지 도 3을 참조하여 설명된 기능을 수행할 수 있다. 몇몇 경우에, 기준 구성요소(420), 감지 구성요소(125-a) 및 래치(425)는 메모리 제어기(140-a)의 구성요소일 수 있다.
메모리 제어기(140-a)는, 다른 구성요소와 조합하여 메모리 어레이(100-a) 전체에 걸쳐 전압을 인가하고, 데이터를 메모리 셀(105-c)로 기록하고, 메모리 셀(105-c)로부터 데이터를 판독하며, 일반적으로 도 1 내지 도 3에서 설명된 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다. 메모리 제어기(140-a)는 바이어싱 구성요소(410) 및 타이밍 구성요소(415)를 포함할 수 있다. 몇몇 경우에, 메모리 제어기는 SBM 구성요소(445)를 포함할 수 있다. 메모리 제어기(140-a)는, 도 1 또는 도 2를 참조하여 설명된 바와 같이, 워드 라인(110), 비트 라인(115), 및 감지 구성요소(125)의 예일 수 있는, 워드 라인(110-c), 비트 라인(115-c), 및 감지 구성요소(125-a)와 전자 통신할 수 있다.
메모리 제어기(140-a)는 전압을 이들 다양한 노드에 인가함으로써 워드 라인(110-c) 또는 비트 라인(115-c)을 활성화하도록 구성될 수 있다. 예를 들면, 바이어싱 구성요소(410)는 상기 설명된 바와 같이 메모리 셀(105-c)을 판독하거나 또는 기록하도록 메모리 셀(105-c)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 몇몇 경우에, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이, 행 디코더, 열 디코더, 또는 둘 다를 포함할 수 있다. 이것은 메모리 제어기(140-a)가 하나 이상의 메모리 셀(105)을 액세스할 수 있게 한다. 바이어싱 구성요소(410)는 또한 감지 구성요소(125-a)를 위한 기준 신호를 발생시키기 위해 전압 전위를 기준 구성요소(420)에 제공할 수 있다. 부가적으로, 바이어싱 구성요소(410)는 감지 구성요소(125-a)의 동작을 위한 전압 전위를 제공할 수 있다.
몇몇 경우에, 메모리 제어기(140-a)는 타이밍 구성요소(415)를 사용하여 그의 동작을 수행할 수 있다. 예를 들면, 타이밍 구성요소(415)는 본 명세서에서 논의된, 판독 및 기록과 같은, 메모리 기능을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하는, 다양한 워드 라인 선택 또는 판 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우에, 타이밍 구성요소(415)는 바이어싱 구성요소(410)의 동작을 제어할 수 있다.
기준 구성요소(420)는 감지 구성요소(125-a)를 위한 기준 신호를 발생시키기 위해 다양한 구성요소를 포함할 수 있다. 기준 구성요소(420)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다.
메모리 셀(105-c)은 도 1 내지 도 3을 참조하여 논의된 바와 같이, 이온 분리를 사용하여 동작될 수 있는 하나 이상의 메모리 요소를 포함할 수 있다. 몇몇 경우에, 메모리 셀(105-c)은 넓은 밴드갭 및 높은 유리 전이 온도를 가진 제1 메모리 요소 및 좁은 밴드갭 및 낮은 유리 전이 온도를 가진 제2 메모리 요소를 포함한다. 몇몇 예에서, 제1 메모리 요소는 제1 상태(예컨대, 비정질 상)에 있을 수 있으며 제2 메모리 요소는 제2 상태(예컨대, 결정질 상 또는 비정질 상)에 있을 수 있다. 몇몇 경우에, 제1 메모리 요소 및 제2 메모리 요소는 상이한 전압에 응답하여 이온 분리를 경험할 수 있다 - 예컨대, 특정한 전압은 하나 이상의 메모리 요소에서 이온 분리를 야기하지만 또 다른 것에서는 아닐 수 있다.
감지 구성요소(125-a)는 (비트 라인(115-c)을 통해) 메모리 셀(105-c)로부터의 신호를 기준 구성요소(420)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성요소는 그 후 래치(425)에 출력을 저장할 수 있으며, 본 명세서에서 그것은 메모리 어레이(100-a)가 부분인 전자 디바이스의 동작에 따라 사용될 수 있다.
SBM 구성요소(445)는 SBM을 사용하여 메모리 어레이를 동작시키기 위한 정보를 제공할 수 있다. 예를 들면, SBM 구성요소(445)는 메모리 셀(105-c)을 동작시키기 위해 전압 및 전류 정보를 제공할 수 있다. SBM 구성요소(445)에서의 정보는 메모리 셀(105-c)에 전압을 인가할 때 바이어싱 구성요소(410) 및 타이밍 구성요소(415)에 의해 사용될 수 있다. 몇몇 예에서, SBM 구성요소(445)는 제1 및 제2 전압을 메모리 셀(105-c)에 인가하기 위한 크기 및 지속 기간을 제공한다. 예를 들면, SBM 구성요소(445)는 메모리 셀(105-c) 내에서의 메모리 요소(들)를 용융 온도로 가열하는 것을 피하는 제1 전압을 위한 크기 및 지속 기간을 저장할 수 있다. SBM 구성요소(445)는 또한 메모리 셀(105-c)에서의 하나의 메모리 요소에서 이온 분리를 야기하지만 또 다른 메모리 요소에서는 아닌 제2 전압에 대한 크기 및 지속 기간을 저장할 수 있다.
몇몇 예에서, 메모리 제어기(140-a)는 기록 동작을 위한 메모리 셀(105-c)을 선택하며, 본 명세서에서 메모리 셀(105-c)은 제1 저항률을 가진 제1 재료(예컨대, 제1 메모리 요소(210)) 및 제2 저항률을 가진 제2 재료(예컨대, 제2 메모리 요소(220))를 포함한다. 메모리 제어기는 또한 바이어싱 구성요소(410)가 기록 동작 동안 제1 전압을 메모리 셀(105-c)에 인가하게 할 수 있다. 몇몇 경우에, 제1 전압이 인가된 후, 제1 재료는 제3 저항률을 가질 수 있으며 제2 재료는 제4 저항률을 가질 수 있다. 메모리 제어기는 또한 바이어싱 구성요소(410)가 기록 동작 동안 제2 전압을 메모리 셀(105-c)에 인가하게 할 수 있다. 제2 전압이 인가된 후, 제1 재료는 제1 저항률을 가질 수 있으며 제2 재료는 제4 저항률을 가질 수 있다. 몇몇 경우에, 제1 전압 및 제2 전압의 인가 전, 동안, 및 그 후 제1 재료는 제1 상(예컨대, 비정질 상)에 있으며 제2 재료는 제2 상(예컨대, 비정질 또는 결정질 상)에 있다.
감지 구성요소(125-a)는 제1 재료 및 제2 재료의 저항률에 적어도 부분적으로 기초하여 - 예컨대, 메모리 셀(105-c)을 통해 전류를 전달함으로써 메모리 셀의 논리값을 결정할 수 있다. 몇몇 경우에, 제1 재료의 저항률과 제2 재료의 저항률의 조합은 논리값에 대응한다. 예를 들면, 제1 저항률(예컨대, 고)과 제2 저항률(예컨대, 고)의 제1 조합은 제1 논리값(예컨대, "00")에 대응할 수 있고, 제3 저항률(예컨대, 저)과 제4 저항률(예컨대, 저)의 제2 조합은 제2 논리값(예컨대, "11")에 대응하며, 제1 저항률(예컨대, 고)과 제4 저항률(예컨대, 저)의 제3 조합은 제3 논리값(예컨대, "10")에 대응한다. 제3 저항률(예컨대, 저)과 제2 저항률(예컨대, 고)의 제4 조합은 제4 논리값(예컨대, "01")에 대응한다.
몇몇 경우에, 메모리 제어기(140-a)는 메모리 셀(105-c)에 저장할 논리값을 식별할 수 있으며 논리값에 기초하여 바이어싱 구성요소(410)에 의해 인가된 제1 전압 및 바이어싱 구성요소(410)에 의해 인가된 제2 전압에 대한 극성을 결정할 수 있다. 예를 들면, 논리 "01"을 기록하기 위해, 메모리 제어기(140-a)는 제1 전압이 양의 극성을 가질 것이며 제2 전압이 음의 극성을 가질 것이라고 결정할 수 있다.
메모리 제어기(140-a)는 또한 제1 및 제2 전압에 대한 크기 및 지속 기간을 식별할 수 있다. 몇몇 경우에, 제1 및 제2 전압에 대한 크기 및 지속 기간은 제1 재료의 유리 전이 온도 및 제2 재료의 유리 전이 온도에 기초한다 - 예컨대, 크기 및 지속 기간은 제1 재료 또는 제2 재료 중 어떤 것의 내부 온도도 제1 및 제2 전압의 인가 동안 또는 그 후 각각의 용융 온도에 도달하지 않도록 구성될 수 있다. 몇몇 경우에, 제1 전압의 크기는 제2 전압의 크기보다 높다. 몇몇 경우에, 제1 전압은 제1 극성을 가지며 제2 전압은 제2 극성을 가진다.
몇몇 예에서, 메모리 제어기(140-a)는 제1 기록 동작을 위한 메모리 셀(105-c)을 선택한다. 메모리 셀(105-c)은 제1 상(예컨대, 비정질 상)에 있으며 제1 저항률을 가진 제1 재료(예컨대, 제1 메모리 요소(210) 또는 메모리 요소(310))를 포함할 수 있다 - 예컨대, 본 명세서에서 제1 재료의 제1 저항률은 제1 재료에 의해 저장된 제1 논리값에 대응한다. 메모리 제어기(140-a)는 바이어싱 구성요소(410)가 기록 동작 동안 제1 전압을 메모리 셀(105-c)에 인가하게 할 수 있다. 몇몇 경우에, 제1 재료는 제1 전압의 인가 동안 및 그 후 제1 상에 남아있을 수 있으며 제1 전압이 인가된 후 제2 논리값에 대응하는 제2 저항률을 가질 수 있다.
몇몇 경우에, 메모리 제어기(140-a)는 바이어싱 구성요소(410)가 제2 기록 동작 동안 제2 전압을 메모리 셀(105-c)에 인가하게 하며, 본 명세서에서 제1 재료는 제2 전압의 인가 동안 및 그 후 제1 상에 남아있을 수 있지만, 제2 전압의 인가 후 제1 저항률을 가질 수 있다. 몇몇 경우에, 제1 저항률은 제2 저항률보다 낮다. 몇몇 경우에, 제1 전압은 제1 극성을 가지며 제2 전압은 제2 극성을 가진다. 몇몇 경우에, 제1 재료 내에서의 이온은 제1 전압이 인가되는 것에 응답하여 제1 재료의 단부를 향해 이동하며, 제2 저항률의 값은 이온 움직임에 기초한다 - 예컨대, 이온이 제1 재료의 최상부로 이동하면, 제2 저항률은 이온이 제1 재료의 최하부에 위치되는 경우보다 높을 수 있다.
몇몇 경우에, 메모리 셀(105-c)은 제2 상(예컨대, 비정질 또는 결정질 상)에 있으며 제2 재료에 의해 저장된 제3 논리값에 대응하는 제3 저항률을 가진 제2 재료(예컨대, 제2 메모리 요소(220))를 포함한다. 몇몇 경우에, 제2 저항률과 제3 저항률의 조합은 메모리 셀에 의해 저장된 비-2진 논리값에 대응한다. 제1 전압은 메모리 셀(105-c)의 제1 및 제2 재료 둘 다에 인가될 수 있다. 몇몇 경우에, 제2 재료는 제1 전압이 인가된 후 제4 저항률을 갖지만, 제1 전압의 인가 동안 및 그 후 제2 상에 남아있다. 몇몇 경우에, 제2 상에서의 제2 재료는 제1 전압이 인가된 후 - 예컨대, 제2 재료 내에서의 이온이 제1 전압이 인가되기 전에 제2 재료의 특정한 단부에 위치된다면, 제3 저항률을 가진다. 몇몇 예에서, 제1 재료는 제1 전류로 프로그램 가능하며 제2 재료는 제1 전류보다 큰 크기 및/또는 짧은 지속 기간을 가진 제2 전류로 프로그램 가능하다.
메모리 제어기(140-a)는 바이어싱 구성요소(410)가 제1 기록 동작 동안 제2 전압을 메모리 셀(105-c)로 인가하게 할 수 있다. 제2 전압이 인가된 후, 제1 재료는 제1 상에 남아있고 제1 저항률을 가질 수 있으며 제2 재료는 제2 상에 남아있고 제4 저항률을 가질 수 있다.
도 5는 본 개시내용의 다양한 실시형태에 따른 SBM의 동작을 지원하는, 메모리 어레이를 포함하는, 시스템을 예시한다. 시스템(500)은, 다양한 구성요소를 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있는, 디바이스(505)를 포함할 수 있다. 디바이스(505)는 도 1 및 도 4를 참조하여 설명된 메모리 어레이(100)의 예일 수 있는, 메모리 어레이(100-b)를 포함한다. 메모리 어레이(100-b)는 도 1 및 도 4를 참조하여 설명된 메모리 제어기(140) 및 도 1 내지 도 4를 참조하여 설명된 메모리 셀(105)의 예일 수 있는, 메모리 제어기(140-b) 및 메모리 셀(들)(105-d)을 포함할 수 있다. 디바이스(505)는 또한 프로세서(510), 기본 입력/출력 시스템(BIOS) 구성요소(515), 주변 구성요소(들)(520), 및 입력/출력 제어 구성요소(525)를 포함할 수 있다. 디바이스(505)의 구성요소는 버스(530)를 통해 서로 전자 통신할 수 있다.
프로세서(510)는 메모리 제어기(140-b)를 통해 메모리 어레이(100-b)를 동작시키도록 구성될 수 있다. 몇몇 경우에, 프로세서(510)는 도 1 및 도 4를 참조하여 설명된 메모리 제어기(140)의 기능을 수행할 수 있다. 다른 경우에서, 메모리 제어기(140-b)는 프로세서(510)로 통합될 수 있다. 프로세서(510)는 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소일 수 있거나, 또는 이들 유형의 구성요소의 조합일 수 있으며, 프로세서(510)는 SBM의 동작을 포함하여, 본 명세서에서 설명된 다양한 기능을 수행할 수 있다. 프로세서(510)는, 예를 들면, 디바이스(505)가 다양한 기능 또는 태스크를 수행하게 하기 위해 메모리 어레이(100-b)에 저장된 컴퓨터-판독 가능한 명령어(instruction)를 실행하도록 구성될 수 있다.
BIOS 구성요소(515)는 시스템(500)의 다양한 하드웨어 구성요소를 초기화하고 구동할 수 있는, 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(515)는 또한 프로세서(510)와 다양한 구성요소, 예로서 주변 구성요소(520), 입력/출력 제어 구성요소(525) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(515)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(520)는 디바이스(505)에 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스일 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 연결부(PCI) 또는 가속화된 그래픽 포트(AGP) 슬롯과 같은, 주변 카드 슬롯을 포함할 수 있다.
입력/출력 제어 구성요소(525)는 프로세서(510)와 주변 구성요소(들)(520) 입력 디바이스(535), 또는 출력 디바이스(545) 사이에서 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성요소(525)는 또한 디바이스(505)로 통합되지 않은 주변 장치를 관리할 수 있다. 몇몇 경우에, 입력/출력 제어 구성요소(525)는 외부 주변 장치로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력 디바이스(535)는 디바이스(505) 또는 이의 구성요소로 입력을 제공하는 디바이스(505)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스와 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우에, 입력 디바이스(535)는 주변 구성요소(들)(520)를 통해 디바이스(505)와 인터페이싱하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(525)에 의해 관리될 수 있다.
출력 디바이스(545)는 디바이스(505) 또는 이의 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(505)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 출력 디바이스(545)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우에, 출력 디바이스(545)는 주변 구성요소(들)(520)를 통해 디바이스(505)와 인터페이싱하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(525)에 의해 관리될 수 있다.
메모리 제어기(140-b), 디바이스(505), 및 메모리 어레이(100-b)의 구성요소는 그의 기능을 실행하도록 설계된 회로로 이루어질 수 있다. 이것은 다양한 회로 요소, 예를 들면, 도전성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본 명세서에서 설명된 기능을 실행하도록 구성된 다른 활성 또는 비활성 요소를 포함할 수 있다.
도 6은 본 개시내용의 다양한 실시형태에 따른 SBM의 동작을 위한 방법 또는 방법들의 흐름도를 예시한다. 방법(600)은 이온 분리 원리를 사용하여 단일의 상이한 재료의 저항을 개별적으로 프로그램함으로써 다수의 분리 가능한 재료를 포함하는 메모리 셀에서 비-2진 논리값을 저장하는 양상을 예시할 수 있다.
블록 605에서, 방법은 기록 동작을 위한 메모리 셀을 선택하는 것을 포함할 수 있으며, 메모리 셀은 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 저항률을 가진 제1 재료 및 제2 저항률을 가진 제2 재료를 포함한다. 특정한 예에서, 블록 605의 동작은 도 1, 도 4, 및 도 5를 참조하여 설명된 바와 같이, 메모리 제어기에 의해 수행되거나 또는 가능해질 수 있다.
블록 610에서, 방법은 기록 동작 동안 제1 전압을 메모리 셀에 인가하는 것을 포함할 수 있으며, 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 전압을 인가한 후 제1 재료는 제3 저항률을 가지며 제2 재료는 제4 저항률을 가진다. 특정한 예에서, 블록 610의 동작은 도 1, 도 4, 및 도 5를 참조하여 설명된 바와 같이, 메모리 제어기에 의해 수행되거나 또는 가능해질 수 있다.
블록 615에서, 방법은 기록 동작 동안 제2 전압을 메모리 셀에 인가하는 것을 포함할 수 있으며, 제2 전압을 인가한 후 제1 재료는 제1 저항률을 가지며 제2 재료는 제4 저항률을 갖고, 본 명세서에서 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 재료는 제1 전압이 인가되기 전 및 제2 전압이 인가된 후 제1 상에 있으며 제2 재료는 제1 전압이 인가되기 전 및 제2 전압이 인가된 후 제2 상에 있다. 특정한 예에서, 블록 615의 동작은 도 1, 도 4, 및 도 5를 참조하여 설명된 바와 같이, 메모리 제어기에 의해 수행되거나 또는 가능해질 수 있다.
몇몇 예에서, 본 명세서에서 설명된 바와 같은 장치는 방법(600)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 기록 동작을 위한 메모리 셀을 선택하기 위한 피처, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장한 비-일시적 컴퓨터-판독 가능한 매체)를 포함할 수 있으며, 메모리 셀은 제1 저항률을 가진 제1 재료 및 제2 저항률을 가진 제2 재료를 포함하고, 기록 동작 동안 제1 전압을 메모리 셀에 인가하고, 제1 전압을 인가한 후 제1 재료는 제3 저항률을 가지며 제2 재료는 제4 저항률을 갖고, 기록 동작 동안 제2 전압을 메모리 셀에 인가하며, 제2 전압을 인가한 후 제1 재료는 제1 저항률을 가지며 제2 재료는 제4 저항률을 갖고, 본 명세서에서 제1 재료는 제1 전압이 인가되기 전 및 제2 전압이 인가된 후 제1 상에 있으며 제2 재료는 제1 전압이 인가되기 전 및 제2 전압이 인가된 후 제2 상에 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예는 제1 재료의 저항률 및 제2 재료의 저항률에 기초하여 메모리 셀의 논리값을 결정하기 위한 동작, 피처, 수단, 또는 명령어를 추가로 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예에서, 제1 저항률 및 제2 저항률의 제1 조합은 제1 논리값에 대응하고, 제3 저항률 및 제4 저항률의 제2 조합은 제2 논리값에 대응하며, 제1 저항률 및 제4 저항률의 제3 조합은 제3 논리값에 대응한다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예는 기록 동작을 통해 메모리 셀에 저장할 논리값을 식별하며 논리값에 기초하여 제1 전압을 위한 극성 및 제2 전압을 위한 극성을 결정하기 위한 동작, 피처, 수단, 또는 명령어를 추가로 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예에서, 제1 전압은 제1 재료의 제1 유리 전이 온도에 기초할 수 있으며 제2 전압은 제2 재료의 제2 유리 전이 온도에 기초할 수 있고, 본 명세서에서 제2 유리 전이 온도는 제1 유리 전이 온도보다 높다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예는 판독 동작을 위한 메모리 셀을 선택하고, 판독 동작 동안 제3 전압을 메모리 셀에 인가하며, 제3 전압을 인가하는 것에 기초하여 메모리 셀에 의해 저장된 논리값을 결정하기 위한 동작, 피처, 수단, 또는 명령어를 추가로 포함할 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예에서, 제1 재료의 저항률은 제1 임계 전압에 대응하며 제2 재료의 저항률은 제2 임계 전압에 대응한다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예에서, 제1 전압의 크기는 제2 전압의 크기보다 높을 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터-판독 가능한 매체의 몇몇 예에서, 제1 전압은 제1 극성을 가질 수 있으며 제2 전압은 제2 극성을 가질 수 있다.
도 7은 본 개시내용의 다양한 실시형태에 따른 SBM의 동작을 위한 방법 또는 방법들의 흐름도를 예시한다. 방법(700)은 재료 내에서 이온 움직임을 야기함으로써 단일의 분리 가능한 재료를 포함하는 메모리 셀의 저항을 프로그램하는 양상을 예시할 수 있다.
블록 705에서, 방법은 기록 동작을 위한 메모리 셀을 선택하는 것을 포함할 수 있으며, 메모리 셀은 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 재료에 의해 저장된 제1 논리값에 대응하는 제1 저항률을 가진 제1 상에 있는 제1 재료를 포함한다. 특정한 예에서, 블록 705의 동작은 도 1, 도 4, 및 도 5를 참조하여 설명된 바와 같이, 메모리 제어기에 의해 수행되거나 또는 가능해질 수 있다.
블록 710에서, 방법은 기록 동작 동안 제1 전압을 메모리 셀에 인가하는 것을 포함할 수 있으며, 본 명세서에서 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 전압을 인가한 후 제1 재료는 제1 상에 남아있으며 제1 재료에 의해 저장된 제2 논리값에 대응하는 제2 저항률을 가진다. 특정한 예에서, 블록 710의 동작은 도 1, 도 4, 및 도 5를 참조하여 설명된 바와 같이, 메모리 제어기에 의해 수행되거나 또는 가능해질 수 있다.
몇몇 예에서, 본 명세서에서 설명된 바와 같은 장치는 방법(600)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 기록 동작을 위한 메모리 셀을 선택하기 위한 피처, 수단, 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장한 비-일시적 컴퓨터-판독 가능한 매체)를 포함할 수 있으며, 메모리 셀은 제1 재료에 의해 저장된 제1 논리값에 대응하는 제1 저항률을 가진 제1 상에서 제1 재료를 포함하며 기록 동작 동안 제1 전압을 메모리 셀에 인가하고, 본 명세서에서 제1 전압을 인가한 후 제1 재료는 제1 상에 남아있으며 제1 재료에 의해 저장된 제2 논리값에 대응하는 제2 저항률을 가진다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예는 제2 기록 동작 동안 제2 전압을 메모리 셀에 인가하기 위한 동작, 피처, 수단, 또는 명령어를 추가로 포함할 수 있으며, 제2 전압이 인가된 후 제1 재료는 제1 상에 남아있으며 제1 저항률을 가진다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 제1 전압은 제1 극성을 가질 수 있으며 제2 전압은 제2 극성을 가질 수 있고 본 명세서에서 제1 저항률은 제2 저항률보다 낮을 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 메모리 셀은 제2 상에서의 제2 재료를 포함하고 제2 재료에 의해 저장된 제3 논리값에 대응하는 제3 저항률을 가지며, 여기서 제2 저항률과 제3 저항률의 조합은 메모리 셀에 의해 저장된 비-2진 논리값에 대응한다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예는 기록 동작 동안 제2 전압을 메모리 셀에 인가하기 위한 동작, 피처, 수단, 또는 명령어를 추가로 포함할 수 있으며, 제2 전압이 인가된 후 제1 재료는 제1 상에 남아있고 제1 저항률을 가지며 제2 재료는 제2 상에 남아있고 제4 저항률을 가진다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 제2 상에서의 제2 재료는 제1 전압이 인가된 후 제3 저항률을 가질 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 제1 상은 비정질 상일 수 있으며 제2 상은 결정질 상일 수 있다. 본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 다른 예에서, 제1 상은 비정질 상일 수 있으며 제2 상은 비정질 상일 수 있다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 제1 재료는 제1 전류로 프로그램 가능할 수 있고 제2 재료는 제2 전류로 프로그램 가능할 수 있으며, 제1 전류는 제2 전류보다 낮다.
본 명세서에서 설명된 방법, 장치, 및 비-일시적 컴퓨터 판독 가능한 매체의 몇몇 예에서, 제1 재료의 이온은 제1 전압이 인가된 후 제1 재료의 단부를 향해 이동하며, 본 명세서에서 제2 저항률의 값은 이온 움직임에 기초할 수 있다.
상기 설명된 방법은 가능한 구현을 설명하며, 동작 및 단계는 재배열되거나 또는 그 외 수정될 수 있으며 다른 구현이 가능하다는 것에 유의해야 한다. 더욱이, 방법 중 둘 이상으로부터의 실시형태는 조합될 수 있다.
몇몇 예에서, 장치 또는 디바이스는 범용, 또는 특수-목적 하드웨어를 사용하여 본 명세서에서 설명된 기능의 양상을 수행할 수 있다. 장치 또는 디바이스는 제1 상에서의 제1 재료 및 제2 상에서의 제2 재료를 포함하는 메모리 셀; 메모리 셀과 전자 통신하는 제1 액세스 라인; 및 메모리 셀과 전자 통신하는 제2 액세스 라인을 포함할 수 있다. 몇몇 경우에, 제1 재료의 저항률은 제1 임계치를 넘는 전류의 양을 사용하여 제1 상 내에서 프로그램 가능하며 제2 재료의 저항률은 제2 임계치를 넘는 전류의 양을 사용하여 제2 상 내에서 프로그램 가능하다.
장치 또는 디바이스의 몇몇 예에서, 메모리 셀은 제1 재료 및 제2 재료를 포함하는 메모리 요소를 포함하며, 본 명세서에서 제1 재료는 논리값의 제1 비트를 저장하도록 구성되며 제2 재료는 논리값의 제2 비트를 저장하도록 구성된다.
장치 또는 디바이스의 몇몇 예에서, 제1 재료의 제1 밴드갭 에너지는 제2 재료의 제2 밴드갭 에너지보다 낮고, 제1 재료의 저항률은 제1 상 내에서 프로그램 가능하며, 제2 재료의 저항률은 제3 임계치 미만의 전류의 양으로 제2 상 내에서 프로그램 가능하다. 제3 임계치는 제1 밴드갭 에너지 및 제2 밴드갭 에너지에 적어도 부분적으로 기초할 수 있다.
장치 또는 디바이스의 몇몇 예에서, 제1 재료의 제1 유리 전이 온도는 350 켈빈 내지 400 켈빈 사이에 있으며 제2 재료의 제2 유리 전이 온도는 400 켈빈 내지 450 켈빈 사이에 있다.
장치 또는 디바이스의 몇몇 예에서, 제1 재료의 제1 저항률은 제1 재료 내에서 이온의 제1 분리 상태에 대응하며 제1 재료의 제2 저항률은 제1 재료 내에서 이온의 제2 분리 상태에 대응한다. 제2 재료의 제3 저항률은 제2 재료 내에서 이온의 제3 분리 상태에 대응하며 제2 재료의 제4 저항률은 제2 재료 내에서 이온의 제4 분리 상태에 대응한다.
장치 또는 디바이스의 몇몇 예에서, 제1 상은 비정질 상이며 제2 상은 결정질 상이고 제1 임계치는 제2 임계치보다 낮다. 장치 또는 디바이스의 다른 예에서, 제1 상은 비정질 상이며 제2 상은 비정질 상이고 제1 임계치는 제2 임계치보다 낮다.
장치 또는 디바이스의 몇몇 예에서, 제1 재료의 저항률은 제1 재료의 제1 임계 전압에 대응하며 제2 재료의 저항률은 제2 재료의 제2 임계 전압에 대응한다.
본 명세서에서 사용된 바와 같이, 용어 "가상 접지"는 대략 제로 볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 요동치며 정상 상태에서 대략 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항기로 이루어진 분압기와 같은, 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현이 또한 가능하다. "가상 접지" 또는 "가상으로 접지된"은 대략 0V에 연결됨을 의미한다.
용어 "전자 통신" 및 "결합된"은 구성요소 사이에서 전자 흐름을 지원하는 구성요소 사이에서의 관계를 나타낸다. 이것은 구성요소 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 구성요소를 포함할 수 있다. 전자 통신에 있거나 또는 서로 결합된 구성요소는 전자 또는 신호를 능동적으로 교환할 수 있거나(예컨대, 에너자이징 회로에서) 또는 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예컨대, 디-에너자이징 회로에서) 회로가 에너자이징될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로써, 스위치(예컨대, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 전자 통신하거나 또는 스위치의 상태(예컨대, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
용어 "절연된" 또는 "전기적으로 절연된"은 전자가 현재 이들 사이에 흐를 수 없는 구성요소 사이에서 관계를 나타내며; 구성요소는 그들 사이에 개방 회로가 있다면 서로 절연된다. 예를 들면, 스위치에 의해 물리적으로 연결된 두 개의 구성요소는 스위치가 개방될 때 서로 절연될 수 있다.
본 명세서에서 사용된 용어 "층"은 기하학적 구조의 계층 또는 시트를 나타낸다. 각각의 층은 3개의 치수(예컨대, 높이, 폭, 및 깊이)를 가질 수 있으며 표면 중 일부 또는 모두를 커버할 수 있다. 예를 들면, 층은 2개의 치수가 제3 보다 큰 3-차원 구조일 수 있다. 층은 상이한 요소, 구성요소, 및/또는 재료를 포함할 수 있다. 몇몇 경우에, 하나의 층은 둘 이상의 서브층으로 구성될 수 있다. 첨부된 도면 중 일부에서, 3-차원 층의 두 개의 치수는 예시의 목적을 위해 묘사된다. 이 기술분야의 숙련자는, 그러나, 층은 사실상 3-차원이라는 것을 인식할 것이다.
본 명세서에서 사용된 바와 같이, 용어 "대체로"는 수정된 특성(예컨대, 용어 대체로에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용된 바와 같이, 용어 "전극"은 전기 도체를 나타낼 수 있으며, 몇몇 경우에, 메모리 셀 또는 메모리 어레이의 다른 구성요소로의 전기적 접촉으로서 이용될 수 있다. 전극은 메모리 어레이(100)의 요소 또는 구성요소 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
칼코게나이드 재료는 원소 S, Se, 및 Te 중 적어도 하나를 포함하는 재료 또는 합금일 수 있다. 본 명세서에서 논의된 상 변화 재료는 칼코게나이드 재료일 수 있다. 칼코게나이드 재료는 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 예시적인 칼코게나이드 재료 및 합금은, 이에 제한되지 않지만, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 하이픈으로 연결된 화학적 조성 표기는, 특정한 화합물 또는 합금에 포함된 원소를 나타내며 표시된 원소를 수반한 모든 화학량론을 나타내도록 의도된다. 예를 들면, Ge-Te는 GexTey를 포함할 수 있으며, 본 명세서에서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료의 다른 예는 둘 이상의 금속, 예로서 전이 금속, 알칼리 토금속, 및/또는 희토류를 포함하는 이원계 금속 산화물 재료 또는 혼합 원자가 산화물을 포함할 수 있다. 실시형태는 메모리 셀의 메모리 요소와 연관된 특정한 가변 저항 재료 또는 재료들에 제한되지 않는다. 예를 들면, 가변 저항 재료의 다른 예는 메모리 요소를 형성하기 위해 사용될 수 있으며 다른 것 중에서, 칼코게나이드 재료, 거대 자기저항 재료, 또는 폴리머-계 재료를 포함할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "포토리소그래피"는 포토레지스트 재료를 사용하여 패터닝하고 전자기 복사를 사용하여 이러한 재료를 노출시키는 프로세스를 나타낸다. 예를 들면, 포토레지스트 재료는, 예를 들면, 기본 재료상에 포토레지스트를 스핀-코팅함으로써 기본 재료상에 형성될 수 있다. 패턴은 포토레지스트를 방사선에 노출시킴으로써 포토레지스트에 생성될 수 있다. 패턴은 예를 들면, 방사선이 포토레지스트를 노출시키는 곳을 공간적으로 기술하는 포토 마스크에 의해 정의될 수 있다. 노출된 포토레지스트 면적은 그 후, 예를 들면, 화학적 처리에 의해 제거되어, 원하는 패턴을 뒤에 남길 수 있다. 몇몇 경우에, 노출된 영역이 남아있을 수 있으며 노출되지 않은 영역은 제거될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "단락", "단락된", 또는 "단락시킨"은 논의 중인 두 개의 구성요소 사이에서 단일의 중간 구성요소의 활성화를 통해 구성요소 간에 도전성 경로가 수립되는 구성요소 간의 관계를 나타낸다. 예를 들면, 제2 구성요소로 단락된 제1 구성요소는 두 개의 구성요소 사이에서의 스위치가 폐쇄될 때 제2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 중인 구성요소(또는 라인) 사이에서 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하는, 본 명세서에서 논의된 디바이스는, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에서 형성될 수 있다. 몇몇 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함하는 다양한 화학적 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계-효과 트랜지스터(FET)를 나타내며 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 도전성 재료, 예로서 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있으며 고농도-도핑된, 예로서 변성된, 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도-도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형이면(예컨대, 대다수의 캐리어가 전자이다), FET는 n-형 FET로서 지칭될 수 있다. 채널이 p-형이면(예컨대, 대다수의 캐리어가 홀이다), FET는 p-형 FET로서 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캐핑될 수 있다. 채널 전도율은 전압을 게이트에 인가함으로써 제어될 수 있다. 예를 들면, 양의 전압 또는 음의 전압을 각각, n-형 FET 또는 p-형 FET에 인가하는 것은 채널이 도전성이 되는 것을 야기할 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상인 전압이 트랜지스터 게이트에 인가될 때 "온"이거나 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프"이거나 또는 "비활성화"될 수 있다.
첨부된 도면과 관련되어 상기 제시된 상세한 설명은 예를 설명하며 구현될 수 있거나 또는 청구항의 범위 내에 있는 예만을 나타내지 않는다. 본 설명에서 사용될 때, 용어 "예" 및 "예시적인"은 "예, 경우, 또는 예시로서 작용하는"을 의미하지만, "선호된" 또는 "다른 예에 비해 유리한"을 의미하지 않는다. 상세한 설명은 설명된 기술의 이해를 제공할 목적으로 특정 세부사항을 포함한다. 이들 기술은, 그러나, 이들 특정 세부사항 없이 실시될 수 있다. 몇몇 경우에, 잘 알려진 구조 및 장치가 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 명세서에서의 개시와 관련되어 설명된 다양한 예시적인 블록 및 구성요소는 본 명세서에서 설명된 기능을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합, 예로서 DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
본 명세서에서 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이들의 임의의 조합일 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현된다면, 기능은 컴퓨터-판독 가능한 매체상에서 하나 이상의 명령어 또는 코드로서 저장되거나 또는 송신될 수 있다. 다른 예 및 구현은 개시 및 첨부된 청구항의 범위 및 사상 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현한 피처는 또한, 기능의 부분이 상이한 물리적 위치에서 구현되도록 분포된다는 것을 포함하여, 물리적으로 다양한 위치에 위치될 수 있다. 청구항에서를 포함하여, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은, 하나 이상의 항목의 리스트에서 사용될 때, 열거된 항목 중 임의의 것이 그 자체로 이용될 수 있거나, 또는 열거된 항목 중 둘 이상의 임의의 조합이 이용될 수 있다는 것을 의미한다. 예를 들면, 조성이 구성요소 A, B, 및/또는 C를 포함하는 것으로 설명된다면, 조성은 A 단독으로; B 단독으로; C 단독으로; A 및 B를 조합하여; A 및 C를 조합하여; B 및 C를 조합하여; 또는 A, B, 및 C를 조합하여 포함할 수 있다. 또한, 청구항에서를 포함하여, 본 명세서에서 사용된 바와 같이, 항목의 리스트에서(예를 들면, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구절에 의해 서문을 뗀 항목의 리스트) 사용된 바와 같은 "또는"은 예를 들면, "A, B, 또는 C 중 적어도 하나"의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 이접적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소로부터 또 다른 곳으로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 컴퓨터 저장 미디어 및 통신 미디어 둘 다를 포함한다. 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌, 그리고 예로써, 컴퓨터-판독 가능한 미디어는 RAM, ROM, EEPROM, 플래시 메모리, CD-ROM, 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스, 또는 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절히 칭해진다. 예를 들면, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광섬유 케이블, 꼬임 쌍, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 명세서에서 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD), 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 본 명세서에서 디스크(disk)는 보통 데이터를 자기적으로 재생하는 반면, 디스크(disc)는 레이저를 사용해서 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
본 개시내용의 앞서의 설명은 이 기술분야의 숙련자가 본 개시내용을 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시내용에 대한 다양한 수정은 이 기술분야의 숙련자에게 쉽게 명백할 것이며 본 명세서에서 정의된 일반 원리는 본 개시내용의 범위로부터 벗어나지 않고 다른 변화에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 설명된 예 및 설계에 제한되지 않으며 본 명세서에서 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위를 부여받는다.
Claims (25)
- 방법으로서,
기록 동작을 위한 메모리 셀을 선택하는 단계로서, 상기 메모리 셀은 제1 저항률(resistivity)을 가진 제1 재료 및 제2 저항률을 가진 제2 재료를 포함하는, 상기 메모리 셀을 선택하는 단계;
상기 기록 동작 동안 제1 전압을 상기 메모리 셀에 인가하는 단계로서, 상기 제1 전압을 인가한 후 상기 제1 재료는 제3 저항률을 가지며 상기 제2 재료는 제4 저항률을 갖는, 상기 제1 전압을 인가하는 단계; 및
상기 기록 동작 동안 제2 전압을 상기 메모리 셀에 인가하는 단계로서, 상기 제2 전압을 인가한 후 상기 제1 재료는 제1 저항률을 가지며 상기 제2 재료는 상기 제4 저항률을 갖고, 상기 제1 재료는 상기 제1 전압이 인가되기 전 및 상기 제2 전압이 인가된 후 제1 상(first phase)에 있으며 상기 제2 재료는 상기 제1 전압이 인가되기 전 및 상기 제2 전압이 인가된 후 제2 상(second phase)에 있는, 상기 제2 전압을 인가하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제1 재료의 저항률 및 상기 제2 재료의 저항률에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리값을 결정하는 단계를 더 포함하는, 방법. - 제2항에 있어서, 상기 제1 저항률과 상기 제2 저항률의 제1 조합은 제1 논리값에 대응하고, 상기 제3 저항률과 상기 제4 저항률의 제2 조합은 제2 논리값에 대응하며, 상기 제1 저항률과 상기 제4 저항률의 제3 조합은 제3 논리값에 대응하는, 방법.
- 제1항에 있어서,
상기 기록 동작을 통해 상기 메모리 셀에 저장할 논리값을 식별하는 단계; 및
상기 논리값에 적어도 부분적으로 기초하여 상기 제1 전압에 대한 극성 및 상기 제2 전압에 대한 극성을 결정하는 단계를 더 포함하는, 방법. - 제1항에 있어서, 상기 제1 전압은 상기 제1 재료의 제1 유리 전이 온도에 적어도 부분적으로 기초하며; 상기 제2 전압은 상기 제2 재료의 제2 유리 전이 온도에 적어도 부분적으로 기초하고, 상기 제2 유리 전이 온도는 상기 제1 유리 전이 온도보다 높은, 방법.
- 제1항에 있어서,
판독 동작을 위한 메모리 셀을 선택하는 단계; 및
상기 판독 동작 동안 제3 전압을 상기 메모리 셀에 인가하는 단계; 및
상기 제3 전압을 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 의해 저장된 논리값을 결정하는 단계를 더 포함하는, 방법. - 제1항에 있어서, 상기 제1 재료의 저항률은 제1 임계 전압에 대응하며 상기 제2 재료의 저항률은 제2 임계 전압에 대응하는, 방법.
- 제1항에 있어서, 상기 제1 전압의 크기는 상기 제2 전압의 크기보다 높은, 방법.
- 제1항에 있어서, 상기 제1 전압은 제1 극성을 가지며 상기 제2 전압은 제2 극성을 갖는, 방법.
- 방법으로서,
기록 동작을 위한 메모리 셀을 선택하는 단계로서, 상기 메모리 셀은 제1 재료에 의해 저장된 제1 논리값에 대응하는 제1 저항률을 가진 제1 상에서의 상기 제1 재료를 포함하는, 상기 메모리 셀을 선택하는 단계; 및
상기 제1 재료의 적어도 일부의 이온이 상기 제1 재료의 단부를 향해 이동하도록 상기 기록 동작 동안 제1 전압을 상기 메모리 셀에 인가하는 단계로서, 상기 제1 전압의 인가에 따라, 상기 제1 전압을 인가한 후 상기 제1 재료는 상기 제1 상에 남아있으며 상기 제1 재료에 의해 저장된 제2 논리값에 대응하는 제2 저항률을 갖는, 상기 제1 전압을 인가하는 단계를 포함하는, 방법. - 제10항에 있어서,
제2 기록 동작 동안 제2 전압을 상기 메모리 셀에 인가하는 단계로서, 상기 제2 전압이 인가된 후 상기 제1 재료는 상기 제1 상에 남아있으며 상기 제1 저항률을 갖는, 상기 제2 전압 인가 단계를 더 포함하는, 방법. - 제11항에 있어서, 상기 제1 전압은 제1 극성을 가지며 상기 제2 전압은 제2 극성을 갖고, 상기 제1 저항률은 상기 제2 저항률보다 낮은, 방법.
- 제10항에 있어서, 상기 메모리 셀은 제2 상에 있으며 제2 재료에 의해 저장된 제3 논리값에 대응하는 제3 저항률을 가진 상기 제2 재료를 포함하며, 상기 제2 저항률과 상기 제3 저항률의 조합은 상기 메모리 셀에 의해 저장된 비-2진 논리값에 대응하는, 방법.
- 제13항에 있어서, 상기 제1 전압이 인가된 후 상기 제2 재료는 상기 제2 상에 남아있으며 제4 저항률을 갖고, 상기 방법은,
상기 기록 동작 동안 제2 전압을 상기 메모리 셀에 인가하는 단계로서, 상기 제2 전압이 인가된 후 상기 제1 재료는 상기 제1 상에 남아있으며 상기 제1 저항률을 갖고 상기 제2 재료는 상기 제2 상에 남아있으며 상기 제4 저항률을 갖는, 상기 제2 전압을 인가하는 단계를 더 포함하는, 방법. - 제13항에 있어서, 상기 제2 상에서의 상기 제2 재료는 상기 제1 전압이 인가된 후 제3 저항률을 갖는, 방법.
- 제13항에 있어서, 상기 제1 상은 비정질 상이며 상기 제2 상은 결정질 상인, 방법.
- 제13항에 있어서, 상기 제1 재료는 제1 전류로 프로그램 가능하며 상기 제2 재료는 제2 전류로 프로그램 가능하고, 상기 제1 전류는 상기 제2 전류보다 낮은, 방법.
- 제10항에 있어서, 상기 제2 저항률의 값은 상기 제1 재료의 상기 이온의 움직임에 적어도 부분적으로 기초하는, 방법.
- 장치로서,
제1 상에서의 제1 재료 및 제2 상에서의 제2 재료를 포함하는 메모리 셀로서,
상기 제1 재료의 저항률은 제1 임계치를 넘는 전류의 양을 사용하여 상기 제1 상 내에서 프로그램 가능하며; 그리고
상기 제2 재료의 저항률은 제2 임계치를 넘는 전류의 양을 사용하여 상기 제2 상 내에서 프로그램 가능한, 상기 메모리 셀;
상기 메모리 셀과 전자 통신하는 제1 액세스 라인; 및
상기 메모리 셀과 전자 통신하는 제2 액세스 라인을 포함하는, 장치. - 제19항에 있어서, 상기 메모리 셀은 상기 제1 재료 및 상기 제2 재료를 포함하는 메모리 요소를 포함하며, 상기 제1 재료는 논리값의 제1 비트를 저장하도록 구성되고 상기 제2 재료는 상기 논리값의 제2 비트를 저장하도록 구성되는, 장치.
- 제19항에 있어서, 상기 제1 재료의 제1 밴드갭 에너지는 상기 제2 재료의 제2 밴드갭 에너지보다 낮으며, 상기 제1 재료의 저항률은 상기 제1 상 내에서 프로그램 가능하고 상기 제2 재료의 저항률은 제3 임계치 미만의 전류의 양으로 상기 제2 상 내에서 프로그램 가능하며, 상기 제3 임계치는 상기 제1 밴드갭 에너지 및 상기 제2 밴드갭 에너지에 적어도 부분적으로 기초하는, 장치.
- 제19항에 있어서, 상기 제1 재료의 제1 유리 전이 온도는 350 켈빈 내지 400 켈빈 사이에 있으며 상기 제2 재료의 제2 유리 전이 온도는 400 켈빈 내지 450 켈빈 사이에 있는, 장치.
- 제19항에 있어서, 상기 제1 재료의 제1 저항률은 상기 제1 재료 내에서 이온의 제1 분리 상태에 대응하며 상기 제1 재료의 제2 저항률은 상기 제1 재료 내에서 이온의 제2 분리 상태에 대응하고, 상기 제2 재료의 제3 저항률은 상기 제2 재료 내에서 이온의 제3 분리 상태에 대응하며 상기 제2 재료의 제4 저항률은 상기 제2 재료 내에서 이온의 제4 분리 상태에 대응하는, 장치.
- 제19항에 있어서, 상기 제1 상은 비정질 상이며 상기 제2 상은 결정질 상이고, 상기 제1 임계치는 상기 제2 임계치보다 낮은, 장치.
- 제19항에 있어서, 상기 제1 재료의 저항률은 상기 제1 재료의 제1 임계 전압에 대응하며 상기 제2 재료의 저항률은 상기 제2 재료의 제2 임계 전압에 대응하는, 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/102,493 | 2018-08-13 | ||
| US16/102,493 US11024372B2 (en) | 2018-08-13 | 2018-08-13 | Segregation-based memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200019098A KR20200019098A (ko) | 2020-02-21 |
| KR102210302B1 true KR102210302B1 (ko) | 2021-02-02 |
Family
ID=69406506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190098193A KR102210302B1 (ko) | 2018-08-13 | 2019-08-12 | 분리-기반 메모리 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11024372B2 (ko) |
| KR (1) | KR102210302B1 (ko) |
| CN (1) | CN110827896B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021048258A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 抵抗変化素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100284211A1 (en) | 2009-05-05 | 2010-11-11 | Michael Hennessey | Multilevel Nonvolatile Memory via Dual Polarity Programming |
| US20110305075A1 (en) | 2009-01-20 | 2011-12-15 | Tyler Lowrey | Programmable Resistance Memory |
| US20130044537A1 (en) | 2010-01-13 | 2013-02-21 | Takashi Ishigaki | Magnetic memory, method of manufacturing the same, and method of driving the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7964237B2 (en) * | 2003-08-21 | 2011-06-21 | International Business Machines Corporation | Fully automated paste dispense process for dispensing small dots and lines |
| US7485891B2 (en) * | 2003-11-20 | 2009-02-03 | International Business Machines Corporation | Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory |
| US7388771B2 (en) * | 2006-10-24 | 2008-06-17 | Macronix International Co., Ltd. | Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states |
| KR101296288B1 (ko) * | 2006-12-29 | 2013-08-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
| US7859893B2 (en) * | 2007-05-31 | 2010-12-28 | Micron Technology, Inc. | Phase change memory structure with multiple resistance states and methods of programming and sensing same |
| KR101430171B1 (ko) * | 2008-07-18 | 2014-08-14 | 삼성전자주식회사 | 다중치 상변화 메모리 소자 |
| JP6151650B2 (ja) * | 2014-01-17 | 2017-06-21 | ソニーセミコンダクタソリューションズ株式会社 | 記憶装置 |
| JP2017055082A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| US9607691B1 (en) * | 2016-02-17 | 2017-03-28 | Micron Technology, Inc. | Memory cell architecture for multilevel cell programming |
| US10446226B2 (en) | 2016-08-08 | 2019-10-15 | Micron Technology, Inc. | Apparatuses including multi-level memory cells and methods of operation of same |
-
2018
- 2018-08-13 US US16/102,493 patent/US11024372B2/en active Active
-
2019
- 2019-08-12 KR KR1020190098193A patent/KR102210302B1/ko active IP Right Grant
- 2019-08-13 CN CN201910743439.6A patent/CN110827896B/zh active Active
-
2021
- 2021-05-26 US US17/331,610 patent/US11869585B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110305075A1 (en) | 2009-01-20 | 2011-12-15 | Tyler Lowrey | Programmable Resistance Memory |
| US20100284211A1 (en) | 2009-05-05 | 2010-11-11 | Michael Hennessey | Multilevel Nonvolatile Memory via Dual Polarity Programming |
| US20130044537A1 (en) | 2010-01-13 | 2013-02-21 | Takashi Ishigaki | Magnetic memory, method of manufacturing the same, and method of driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20200019098A (ko) | 2020-02-21 |
| US20210366541A1 (en) | 2021-11-25 |
| US20200051626A1 (en) | 2020-02-13 |
| US11024372B2 (en) | 2021-06-01 |
| CN110827896A (zh) | 2020-02-21 |
| CN110827896B (zh) | 2023-09-08 |
| US11869585B2 (en) | 2024-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102219285B1 (ko) | 임베디드 리프레시에 의한 드리프트 완화 | |
| US10714177B2 (en) | Memory cell architecture for multilevel cell programming | |
| EP3616202B1 (en) | Programming enhancement in self-selecting memory | |
| US20220004329A1 (en) | Memory access techniques in memory devices with multiple partitions | |
| KR102372743B1 (ko) | 극성이 조절되는 메모리 셀 기록 동작 | |
| US10847719B2 (en) | Tapered cell profile and fabrication | |
| CN112567543B (zh) | 过渡金属掺杂的锗-锑-碲(gst)存储装置组件和组合物 | |
| WO2018151987A1 (en) | Efficient utilization of memory die area | |
| CN111223507A (zh) | 硫族化物存储器装置组件和组合物 | |
| KR102210302B1 (ko) | 분리-기반 메모리 | |
| JP7527326B2 (ja) | 遷移金属ドープのゲルマニウム－アンチモン－テルル（ｇｓｔ）メモリデバイスコンポーネント及び相変化メモリ組成物 | |
| KR102188583B1 (ko) | 칼코게나이드 메모리 디바이스 컴포넌트들 및 조성물 | |
| KR20210082541A (ko) | 칼코게나이드 메모리 디바이스 컴포넌트들 및 조성물 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |