CN110827896B - 用于操作基于隔离的存储器的方法和设备 - Google Patents

用于操作基于隔离的存储器的方法和设备 Download PDF

Info

Publication number
CN110827896B
CN110827896B CN201910743439.6A CN201910743439A CN110827896B CN 110827896 B CN110827896 B CN 110827896B CN 201910743439 A CN201910743439 A CN 201910743439A CN 110827896 B CN110827896 B CN 110827896B
Authority
CN
China
Prior art keywords
voltage
resistivity
memory
memory cell
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910743439.6A
Other languages
English (en)
Other versions
CN110827896A (zh
Inventor
M·博尼亚蒂
A·皮罗瓦诺
I·托尔托雷利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110827896A publication Critical patent/CN110827896A/zh
Application granted granted Critical
Publication of CN110827896B publication Critical patent/CN110827896B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及一种用于操作基于隔离的存储器的方法和设备。描述用于操作一或多个存储器单元的方法、***和装置。可通过向存储器单元施加电压以造成包含在所述存储器单元中的存储元件内的离子移动来编程所述存储元件的电阻，其中所述存储元件保持处于单相位且基于所述存储元件内的离子的位置而具有不同电阻率。在一些状况下，多个此种存储元件可包含在存储器单元中，其中所述存储元件内的离子不同地响应于电脉冲，且可通过向所述存储器单元施加一系列电压或电流来将非二进制逻辑值存储在所述存储器单元中。

Description

用于操作基于隔离的存储器的方法和设备
交叉参考
本专利申请案要求Boniardi等人在2018年8月13日提交的标题为“基于隔离的存储器(SEGREGATION-BASED MEMORY)”的美国专利申请案第16/102,493号的优先权，所述美国专利申请案让与给本受让人且明确地以全文引用的方式并入本文中。
技术领域
技术领域涉及一种基于隔离的存储器。
背景技术
下文大体上涉及操作存储器***且更具体地说涉及一种基于隔离的存储器(SBM)。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它***中，可存储多于两个的状态。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM、PCM、RRAM)可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是如此。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。
PCM可使用在不同材料相位处呈现不同电阻的材料来存储不同逻辑值—例如非晶相可对应于第一逻辑值且结晶相可对应于第二逻辑值。材料的相位还可被称作材料的状态—例如非晶态或结晶态。在一些状况下，由于宽带隙材料的时序或其它约束条件，PCM可使用窄带隙材料代替宽带隙材料，尽管窄带隙材料可以提供较小的存储器窗口。
发明内容
描述一种方法。所述方法可包含：选择用于写入操作的存储器单元，所述存储器单元包括具有第一电阻率的第一材料和具有第二电阻率的第二材料；在所述写入操作期间向所述存储器单元施加第一电压，在施加所述第一电压之后所述第一材料具有第三电阻率且所述第二材料具有第四电阻率；以及在所述写入操作期间向所述存储器单元施加第二电压，在施加所述第二电压之后所述第一材料具有所述第一电阻率且所述第二材料具有所述第四电阻率，其中所述第一材料在施加所述第一电压之前且在施加所述第二电压之后处于第一相位，并且所述第二材料在施加所述第一电压之前且在施加所述第二电压之后处于第二相位。
描述另一方法。所述方法可包含选择用于写入操作的存储器单元，所述存储器单元包括处于第一相位的第一材料，所述第一材料具有第一电阻率，所述第一电阻率对应于由所述第一材料存储的第一逻辑值；以及在所述写入操作期间向所述存储器单元施加第一电压，其中在施加所述第一电压之后所述第一材料保持处于所述第一相位且具有第二电阻率，所述第二电阻率对应于由所述第一材料存储的第二逻辑值。
描述一种设备。所述设备可包含：存储器单元，所述存储器单元包含处于第一相位的第一材料和处于第二相位的第二材料，其中可用高于第一阈值的电流量在所述第一相位内编程所述第一材料的电阻率，且可用高于第二阈值的电流量在所述第二相位内编程所述第二材料的电阻率；第一存取线，其与所述存储器单元电子通信；以及第二存取线，其与所述存储器单元电子通信。
附图说明
图1说明根据本公开的各个方面的支持基于隔离的存储器(SBM)的操作的存储器阵列的实例。
图2A说明根据本公开的各个方面的支持SBM的存储器阵列的实例。
图2B说明根据本公开的各个方面的用于SBM的操作的示范性图式。
图3说明根据本公开的各个方面的支持SBM的存储器阵列的实例和用于SBM的操作的示范性电压标绘图。
图4说明根据本公开的各种实施例的支持SBM的操作的存储器阵列的框图。
图5说明根据本公开的各种实施例的包含支持SBM的操作的存储器阵列的***。
图6和7说明根据本公开的各种实施例的用于SBM的操作的一或多个方法的流程图。
具体实施方式
电子数据可存储在含有存储元件的存储器单元中，所述存储器单元经电子可编程(例如，借助于施加电压或电流)以具有不同电阻率(例如，电阻或阈值电压)。此类存储器可被称为电阻式存储器。对于某些类型的电阻式存储器，可通过改变存储器单元的存储元件的电阻来将逻辑值存储在存储器单元中，其中存储元件的第一电阻对应于第一逻辑值且存储元件的第二电阻对应于第二逻辑值。另外或替代地，可类似地通过改变存储元件的阈值电压来存储逻辑值(这在一些状况下可能与存储元件的观察到的电阻率有关)。
存储元件可由具有电子可编程电阻的材料构成。某些材料可基于材料的电子可编程相位(或状态)而具有不同电阻率。举例来说，某些材料可基于材料的相位—例如基于材料处于非晶相还是处于结晶相而呈现不同电阻率。此类材料可被称为相变材料。在一些实例中，可通过跨相变材料施加一或多个电压(或例如通过相变材料施加一或多个电流)、将材料加热到至少某一温度(其可被称为玻璃转变温度)并通过移除或更改施加电压或电流来冷却材料(这还可被称作淬火)来改变相变材料的相位，以便使相变材料的相位从一个相位转变成另一相位。
在一些状况下，特定相变材料的玻璃转变温度可基于相变材料的化学结构(例如，某些相变材料可具有比其它相变材料更高或更低的玻璃转变温度)。从非晶相转变到结晶相的时间可被称为“设定时段”，且从结晶相转变到非晶相的时间可被称为“重设时段”。在一些状况下，设定时段的持续时间基于相变材料的带隙和/或玻璃转变温度—例如设定时段的持续时间可随着带隙和玻璃转变温度而增大。硫族化物材料可以是相变材料的实例。
一些材料—作为相变材料的补充或替代—可基于材料内离子如何分组—例如基于材料内的大部分离子在材料的一个部分中(例如，处于隔离状态)还是另一部分中(例如，处于迁移状态)而呈现不同电阻率。此类材料可被称为可隔离材料。
可隔离材料的电阻率的改变可在可隔离材料的相位未发生改变的情况下发生。在一些实例中，可隔离材料内离子的位置可通过跨可隔离材料施加电压(或对可隔离材料施加电流)来改变，从而使离子移动(例如，隔离/转移)到可隔离材料的特定末端。不同隔离状态之间的转变时间可被称为“隔离时段”。
在一些状况下，可隔离材料是否响应于施加电压或电流而经历离子隔离是基于可隔离材料的化学结构—例如某些可隔离材料可对比其它可隔离材料更高或更低的电压或电流作出响应。离子隔离可响应于相对于相变的较短、较低强度电脉冲发生—例如这是因为不会出现材料的熔融。在一些状况下，材料可以是相变材料和可隔离材料，且施加的电脉冲可经配置以通过改变材料的相位来将材料用作相变材料或通过隔离材料内的离子而不引起相变来将材料用作可隔离材料。举例来说，硫族化物材料也可以是可隔离材料的实例。
存储在电阻式存储器中的逻辑值可通过感测含于存储器单元中的存储元件的电阻率来确定。在其它技术当中，可通过向存储器单元施加电压并针对存储在存储器单元处的可能的逻辑值比较所得电流与预期电流来感测存储元件的电阻率，其中预期电流基于针对不同逻辑值的存储元件的预期电阻率而确定。在此类状况下不同逻辑状态之间的存储元件的电阻率的差异越大，越可以更可靠地确定逻辑状态(例如，具有较小的误差率)—这是因为测得的电流与预期电流之间的差值可能较大。在一些实例中，不同逻辑状态的电阻率之间的差值对应于存储器单元的存储器窗口，且较大存储器窗口可以是合乎需要的。
材料的带隙能量可与存储器单元的所得存储器窗口相关。举例来说，对于相变存储器(PCM)—通过改变存储元件的相位来编程存储器单元的存储器***—具有较宽带隙的相变材料通常提供比具有窄带隙的相变材料更大的存储器窗口。但是，较宽带隙相变材料的设定时段通常长于较小带隙相变材料的设定时段—例如由于较宽带隙相变材料相对于较小带隙相变材料具有更高的玻璃转变温度。在一些状况下，宽带隙相变材料的设定时段的持续时间可超过时序约束条件，且可代替宽带隙相变材料使用较窄带隙相变材料，尽管较窄带隙相变材料提供较小存储器窗口。
类似于相变材料，具有较宽带隙的可隔离材料可提供比具有较窄带隙的可隔离材料更大的存储器窗口。在一些实例中，宽带隙可隔离材料的隔离时段短于类似地宽带隙相变材料的设定时段。在一些实例中，可隔离的且能够相变的材料的隔离时段可满足时序约束条件，相同材料的设定时段不满足所述时序约束条件。
在一些状况下，可使用离子隔离技术代替相变技术来将数据存储在存储器中—通过引起存储元件内的离子移动来编程的存储器可被称为基于隔离的存储器(SBM)。因此，具有短隔离时段的较大带隙材料可用于存储器装置中以提供较大存储器窗口，而不违反时序约束条件。
此外，具有比设定时段短的隔离时段的某些相变材料可使用离子隔离技术操作，从而减少使用此类材料的存储器装置的延时。此外，由于SBM编程单相位内的存储元件(例如，通过将存储元件的温度升高到高于其玻璃转变温度，但不熔融存储元件)，可在编程期间产生较低温度(例如，归因于使用低强度电流脉冲)，从而减少存储器装置中的热干扰。此外，如上文所论述，相对较短的电脉冲可用于引起材料中的离子隔离，从而减少使用SBM的存储器装置的延时。
举例来说，可隔离材料(例如，硫族化物材料)可包含在存储器单元中。为了编程材料的电阻，可向存储器单元施加致使材料内的离子移动到材料的一个部分(例如，顶部或底部)而不改变材料的相位(例如，从非晶相到结晶相，或反之亦然)的电压。也就是说，可使用导致材料内的离子隔离同时将材料加热到高于玻璃转变温度且低于所述材料的熔融温度的温度的施加电压的量值和持续时间。施加电压的量值和持续时间还可经配置以使得对于施加电压，隔离时段短于材料的设定时段。
材料的不同隔离状态可对应于不同逻辑值。举例来说，对应于移动到材料的第一部分(例如，顶部)的离子的电阻可与第一逻辑值相关联，且对应于移动到材料的第二部分(例如，底部)的离子的电阻可与第二逻辑值相关联。因此，可隔离材料可用以存储不同逻辑状态，而不进行相变。
如上文所论述，不同材料的电阻率可用不同电压或电流编程。举例来说，一种可隔离材料中的离子可响应于施加电压(或电流)移动，而另一可隔离材料中的离子可能不响应于相同施加电压(或电流)移动。
在一些状况下，独立可编程的多个材料可包含在存储器单元中的存储元件中且用作存储器单元中的存储元件。因此，可通过施加不同电脉冲个别地编程材料且非二进制数据可存储于存储器阵列中，从而增大对应存储器装置的存储器密度—例如存储器装置可存储更多数据，而极少甚至不增加存储器装置的占用空间。
举例来说，多个可隔离材料可包含为存储器单元中的存储元件。在一些状况下，可隔离材料可充当存储器单元的存储元件和选择装置两者。在一些实例中，可隔离材料中的一个可具有宽带隙和高玻璃转变温度，而可隔离材料合金中的另一个可具有窄带隙和低玻璃转变温度。在一些实例中，可隔离材料中的一个处于非晶相且另一可隔离材料处于结晶相。在一些实例中，可隔离材料中的每一个可处于非晶相。在一些实例中，可隔离材料中的每一个可以是硫族化物材料。
举例来说，在包括两个可隔离材料的存储器单元中，可向存储器单元施加一系列电压或电流，以编程可隔离材料的电阻率。
举例来说，可向存储器单元施加一系列电压中具有第一量值的第一电压(例如，一个极性的相对高强度电压，从而造成在一个方向上的相对高电流)和第一持续时间，且两种可隔离材料中的可移动到相应可隔离材料的一个部分(例如，顶部)。并且，可向存储器单元施加一系列电压中具有第二量值的第二电压(例如，另一极性的相对低强度电压，从而造成在另一方向上的相对低电流)和第二持续时间，且仅一种可隔离材料中的离子可移动到相应可隔离材料的另一部分(例如，底部)。在一些状况下，第一持续时间和第二持续时间可以是相同的。在施加第一电压和第二电压期间和之后，两种可隔离材料可保持其在施加第一电压和第二电压之前的相应状态(相位)。
可隔离材料的隔离状态的不同组合可对应于不同电阻率组合，其可对应于不同逻辑值。在一些状况下，隔离状态的不同组合可对应于多于两个逻辑值。举例来说，对应于移动到可隔离材料的部分(例如，顶部)的离子的一个可隔离材料的电阻率和对应于移动到另一可隔离材料的部分(例如，底部)的离子的另一可隔离材料的电阻率可对应于第一逻辑状态。对应于移动到可隔离材料的部分(例如，顶部)的离子的一个可隔离材料的电阻和对应于移动到另一可隔离材料的部分(例如，顶部)的离子的另一可隔离材料的电阻可对应于第二逻辑状态。
对应于移动到可隔离材料的部分(例如，底部)的离子的一个可隔离材料的电阻和对应于移动到另一可隔离材料的部分(例如，顶部)的离子的另一可隔离材料的电阻可对应于第三逻辑状态等等。因此，可通过向存储器单元施加特定电压序列来由存储器单元存储信息的多个位，从而增加存储器阵列的密度。
下文在存储器***的上下文中进一步描述上文所介绍的本公开的特征。接着描述操作使用SBM的存储器***的具体实例。进一步通过涉及SBM的设备图、***图和流程图来说明并参考涉及SBM的设备图、***图和流程图来描述本公开的这些和其它特征。
图1说明根据本公开的各个方面的支持SBM的操作的存储器阵列的实例。存储器阵列100可以是存储器***的实例且可包含可经编程以存储不同状态的存储器单元105。每一存储器单元105可以是可编程的以存储两个状态，表示为逻辑0和逻辑1。在一些状况下，每一存储器单元105经配置以存储多于两种逻辑状态。
存储器单元105可包含具有可编程状态的存储器元件。举例来说，DRAM或FeRAM架构中的存储器单元105可将表示可编程状态的电荷存储在电容器中；例如在DRAM中，带电荷和不带电荷的电容器可分别表示两个逻辑状态。DRAM架构可使用包含介电材料且具有线性电极化特性的电容器作为存储器元件。FeRAM架构可使用与DRAM类似的设计，但用作存储器元件的电容器可包含具有非线性极化特性的铁电材料。
作为另一实例，PCM架构中的存储器单元105可通过改变存储器元件的相位(状态)来改变存储器元件的电阻率(例如，电阻或阈值电压)，其中不同电阻率可表示不同逻辑状态。因此，PCM架构可使用具有随存储器元件的相位(状态)而变的可变电阻的材料作为存储器元件。举例来说，可经配置以具有结晶相和非晶相以及不同相应电阻的材料可被用作存储器元件。施加到存储器单元105的电压可取决于材料处于结晶相还是非晶相而产生不同电流，且所得电流的量值可用于确定由存储器单元105存储的逻辑状态。在一些状况下，存储器单元105可具有结晶形和非晶形区域的组合，其可能导致中间电阻，所述中间电阻可对应于不同逻辑状态(例如，除逻辑1或逻辑0外的状态)且可以允许存储器单元105存储多于两种不同逻辑状态。如下文所论述，存储器单元105的逻辑状态可部分地通过加热包含熔融存储器元件来配置。在一些实例中，PCM架构可使用硫族化物材料作为存储器元件。
然而，根据本文中的教示，SBM架构中的存储器单元105可通过改变存储器元件内离子的位置来改变存储器元件的电阻率，而不改变存储器元件的相位，其中不同电阻率可表示不同逻辑状态。举例来说，SBM架构可使用具有随材料中的离子位置而变的可变电阻的材料作为存储器元件。SBM存储器单元中的可隔离材料可在单相位内具有不同电阻—例如可具有可变电阻，同时保持在非晶相或结晶相内。在一些状况下，存储器单元105可包含多个可隔离材料，所述多个可隔离材料可使用不同电压或电流进行编程。在一些实例中，不同材料可经编程成隔离状态的不同组合，从而允许存储器单元105存储多于一个逻辑状态。如下文所论述，存储器单元105的逻辑状态可通过向基于隔离的架构中的存储器单元施加电压或一系列电压来设定。在一些实例中，基于隔离的架构可使用硫族化物材料作为存储器元件。在一些实例中，材料可能能够包含在PCM或SBM架构中。也就是说，此材料的电阻可通过改变材料的相位和/或材料内离子的位置来进行编程。
存储器阵列100可以是三维(3D)存储器阵列，其中二维(2D)存储器阵列形成于彼此的顶部上。与2D阵列相比，这可以增加可形成于于单个裸片或衬底上的存储器单元的数目，这又可以降低生产成本或提高存储器阵列的性能，或这两者。根据图1中所描绘的实例，存储器阵列100包含两个层级的存储器单元105并可因此被视为三维存储器阵列；然而，层级的数目不限于两个。每一层级可对准或定位，使得存储器单元105可跨越每一层级彼此大致对准，从而形成存储器单元堆叠145。
存储器单元105的每一行可连接到字线110，且存储器单元105的每一列连接到位线115。字线110还可称为行线110，且位线115还可称为数字线115或列线。对字线和位线或其类似物的引用可互换，而不影响理解或操作。字线和位线两者可一般被称为存取线或选择线。字线110和位线115可基本上彼此垂直以产生阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共用导电线，例如位线115。也就是说，位线115可与上存储器单元105的底部电极和下存储器单元105的顶部电极电子通信。其它配置可为可能的，举例来说，第三层可与下层共享字线110。一般来说，一个存储器单元105可定位于例如字线110和位线115等两个导电线的相交点处。此相交点可被称作存储器单元的地址。目标存储器单元105可以是定位于通电字线110与位线115的相交点处的存储器单元105；也就是说，字线110和位线115可通电以便在其相交点处读取或写入存储器单元105。与相同字线110或位线115电子通信(例如，连接到字线110或位线115)的其它存储器单元105可被称作非目标存储器单元105。
如上文所论述，电极可联接到存储器单元105和字线110或位线115。术语电极可以指电导体，并在一些状况下可用作到存储器单元105的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
可通过激活或选择字线110和位线115对存储器单元105执行例如读取和写入等操作，激活或选择可包含向相应线施加电压或电流。字线110和位线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)，钛(Ti)等)、金属合金、碳、或其它导电材料、合金或化合物。选择存储器单元105之后，所得信号可即刻用于确定所存储逻辑状态。举例来说，可施加电压且所得电流可用以区分开相变材料的电阻状态。
可通过行解码器120和列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，并基于所接收的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当位线115。因此，通过激活字线110和位线115，可存取存储器单元105。
在存取之后，可即刻由感测组件125读取或感测存储器单元105。举例来说，感测组件125可经配置以基于存取存储器单元105所产生的信号而确定存储器单元105的所存储逻辑状态。所述信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或这两者。举例来说，电压可施加到存储器单元105(使用对应字线110和位线115)，且所得电流的量值可取决于存储器单元105的电阻。同样地，电流可施加到存储器单元105且用以产生电流的电压的量值可取决于存储器单元105的电阻。感测组件125可包含各种晶体管或放大器，以便检测和放大信号，这可被称为锁存。存储器单元105的检测到的逻辑状态可接着输出为输入/输出135中的输出。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到或与列解码器130或行解码器120电子通信。
通过类似地激活相关字线110和位线115可设定或写入存储器单元105—例如，逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接收将被写入到存储器单元105的数据，例如输入/输出135中的输入。在PCM的状况下，通过加热存储器元件，例如通过使电流通过存储器元件来写入存储器单元105。下文更详细地论述此过程。在SBM的状况下，通过使电流通过存储器元件同时阻止将存储器元件加热到玻璃转变温度来写入存储器单元105。在一些状况下，SBM可包含具有多个存储元件的存储器单元105，所述多个存储元件可通过向存储器单元施加不同量值和/或持续时间的电压(或电流)来个别地编程，从而跨存储元件产生不同电阻率组合且因此产生存储器单元的不同集合电阻率。
在一些存储器架构中，存取存储器单元105可降级或毁坏所存储的逻辑状态，且可执行重新写入或刷新操作以使存储器单元105返回原始逻辑状态。在例如DRAM中，逻辑存储电容器在感测操作期间可部分或完全地放电，从而破坏所存储的逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，激活单个字线110可使得所述行中的全部存储器单元放电；因此，可能需要重新写入所述行中的所有存储器单元105。但在例如PCM或SBM等非易失性存储器中，存取存储器单元105可能不会破坏逻辑状态，且因此存储器单元105可能不需要在存取之后重新写入。
除非被外部电源定期刷新，否则一些存储器架构，包含DRAM，可能随时间推移而丢失其存储的状态。举例来说，带电荷电容器可能会随时间推移通过漏电流而放电，从而使得所存储信息丢失。这些所谓易失性存储器装置的刷新频率可以是相对高的，例如对于DRAM每秒数十个刷新操作，这会产生大量功耗。随着存储器阵列越来越大，增大的功率消耗会抑制存储器阵列的部署或操作(例如，电源、发热、材料限制等)，尤其适用于依赖于例如电池的有限电源的移动装置。如本文中所论述，非易失性PCM和SBM单元可具有有益的特性。举例来说，PCM和SBM可提供与DRAM相当的读取/写入速度，但可以是非易失性的并允许增大的单元密度。
存储器控制器140可通过各种组件，例如行解码器120、列解码器130和感测组件125，控制存储器单元105的操作(读取、写入、重新写入、刷新、放电等等)。在一些状况下，行解码器120、列解码器130和感测组件125中的一或多个可与存储器控制器140共置。存储器控制器140可产生行和列地址信号，以便激活所要字线110和位线115。存储器控制器140还可产生并控制在存储器阵列100的操作期间使用的各种电压电势或电流。一般来说，本文中所论述的施加电压或电流的幅值、形状或持续时间可经调整或变化且对于在操作存储器阵列100中所论述的各种操作可以是不同的。此外，可同时存取存储器阵列100内的一个、多个或全部存储器单元105；例如可在重设操作期间同时存取存储器阵列100的多个或全部单元，在所述操作中，全部存储器单元105或一群存储器单元105被设定为单个逻辑状态。
在一些实例中，存储器控制器140可选择用于写入操作的存储器单元105，其中存储器单元包含处于第一相位(例如，非晶相)的第一材料，所述第一材料具有第一电阻率，所述第一电阻率对应于由第一材料存储的第一逻辑值。存储器控制器140还可在写入操作期间向存储器单元105施加第一电压。在一些状况下，在施加第一电压之后，第一材料可保持处于第一相位且具有对应于由第一材料存储的第二逻辑值的第二电阻率。
在一些实例中，存储器控制器140可选择用于写入操作的存储器单元105，其中存储器单元可包含具有第一电阻率的第一材料和具有第二电阻率的第二材料。存储器控制器140可在写入操作期间向存储器单元105施加第一电压，其中在施加第一电压之后第一材料具有第三电阻率且第二材料具有第四电阻率。存储器控制器140还可在写入操作期间向存储器单元105施加第二电压，其中在施加第二电压之后第一材料具有第一电阻率且第二材料具有第四电阻率。在一些状况下，第一材料可在施加第一电压和第二电压之前和之后保持处于第一相位(例如，非晶相)，且第二材料可在施加第一电压和第二电压之前和之后保持处于第二相位(例如，结晶相或非晶相)。
图2A说明根据本公开的各个方面的支持SBM的存储器阵列的实例。存储器阵列200可以是存储器阵列或其代表性部分的实例，且可包含存储器单元105-a、字线110-a和位线115-a，其可以是存储器单元105、字线110和位线的实例，如参看图1所论述。
存储器阵列200的结构可被称作交叉点架构。其还可被称作柱结构。举例来说，如图2A中所展示，柱可以接触第一导电线(字线110-a)和第二导电线(位线115-a)。此柱架构可提供具有低生产成本的高密度数据存储。举例来说，交叉点架构可具有存储器单元，所述存储器单元具有减小的面积并因而最终与某一其它架构相比具有增大的存储器单元密度。在一些实例中，与具有6F2存储器单元面积的其它架构，例如具有三端选择的存储器单元面积相比，架构可具有4F2存储器单元面积，其中F是最小特征尺寸。
可通过材料形成和移除的各种组合制造存储器阵列200。举例来说，材料层可沉积或以其它方式形成，其对应于字线110-a、底部电极225、第二存储器元件220、中间电极215、第一存储器元件210和顶部电极205。可选择性地移除材料以接着产生所要特征，例如图2A中所描绘的柱结构。举例来说，可使用光刻来界定特征以图案化光致抗蚀剂，且接着可通过例如蚀刻等技术移除材料。举例来说，可接着通过沉积一层材料并选择性地蚀刻以形成图2A中所描绘的线结构来形成位线115-a。在一些状况下，可形成或沉积电绝缘区或层。电绝缘区域可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。
各种技术可用以形成存储器阵列200的材料或组件。这些技术可包含例如化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延法(MBE)，以及其它薄膜生长技术。可使用数种技术来移除材料，所述技术可包含例如化学蚀刻(还被称作“湿式蚀刻”)、等离子蚀刻(还被称作“干式蚀刻”)，或化学机械平坦化。
在一些状况下，可通过在彼此上堆叠多个存储器阵列200来形成3D存储器阵列。在一些实例中，两个堆叠的存储器阵列可具有共用导电线，使得每一层级可共享字线110或位线115，如参看图1所描述。
存储器单元105-a包含顶部电极205、第一存储器元件210、中间电极215、可以是硫族化物材料的第二存储器元件220，以及底部电极225。存储器单元105-a可以是目标存储器单元—例如已选择用于存储器操作(例如，读取操作或写入操作)的存储器单元。
存储器单元105-a的第二存储器元件220可包含具有可变电阻的材料。可变电阻材料可指各种材料***，包含例如金属氧化物、硫族化物等。在一些实例中，第二存储器元件220由包括铟(In)-Sb-Te(IST)或In-Ge-Te(IGT)的硫族化物材料构成。IST和IGT可相对于包含在第一存储器元件210中的材料具有宽带隙和高玻璃转变温度(例如，介于400开尔文(K)与450K之间)。
在一些实例中，第二存储器元件220可通过改变材料的相位(例如，从非晶相到结晶相)来进行编程。改变第二存储器元件220的相位可利用包含在第二存储器元件220中的材料的结晶相与非晶相之间的大电阻对比。通过在其中将第二存储器元件220加热到至少材料的玻璃转变温度，第二存储器元件220可从第一相位(例如，非晶相)改变成另一相位(例如，结晶相)。第二存储器元件220可通过将第二存储器元件220加热到熔融温度且到那时快速冷却第二存储器元件220来改变回到第一相位(例如，非晶相)。
在一些状况下，第二存储器元件220从非晶相转变到结晶相的时间段被称为设定时段，且第二存储器元件220从结晶相转变到非晶相的时间段被称为重设时段。对于具有宽带隙的材料(例如，IST或IGT)，对应设定时段的持续时间(例如，～100μs)可能超过用于存储器操作的最大允许持续时间。因此，具有宽带隙的材料可能无法用于PCM，尽管提供较大存储器窗口。
在一些实例中，第二存储器元件220可另外或替代地使用离子隔离编程。此类可隔离材料利用可隔离材料内离子的第一状态与第二状态之间的大电阻对比，所述可隔离材料可以是金属氧化物、硫属化物等等。在一些状况下，材料内离子的第一状态和第二状态可被称为材料的隔离或迁移状态。处于第一隔离状态的材料可具有位于材料的一末端附近的大部分离子，这可能导致材料的高电阻和/或阈值电压。处于第二隔离状态的材料可具有位于材料的另一末端附近的大部分离子，这可能导致材料的低电阻和/或阈值电压。
在一些实例中，第二存储器元件220的第一电阻率可对应于第二存储器元件220内离子的第一隔离状态，且第二存储器元件220的第二电阻率可对应于第二存储器元件220内离子的第二隔离状态。在一些实例中，第二存储器元件220的电阻率对应于(例如，至少部分地取决于)第二存储器元件220的阈值电压。在一些状况下，可相对于当经配置以使用相变技术编程时的第二存储器元件220的厚度减小当经配置以使用离子隔离编程时的第二存储器元件220的厚度。举例来说，当经配置以使用离子隔离操作时第二存储器元件220的厚度可减小多达50％。
为了设定低电阻率状态，可向存储器单元105-a施加具有第一极性(例如，负极性，其可指字线110-a的电压低于位线115-a的电压)的电压或电流。施加第一极性的电压可使第二存储器元件220内的离子移动到第二存储器元件220的一末端。为了设定高电阻率状态，可向存储器单元105-a施加具有第二极性(例如，正极性，其可指位线115-a的电压高于字线110-a的电压)的电压或电流。施加第二极性的电压可使第二存储器元件220内的离子移动到第二存储器元件220的另一末端。在一些状况下，第二存储器元件220从第一隔离状态转变成第二隔离状态的时间段被称为隔离时段。对于某些材料(例如，IST或IGT)，隔离时段的持续时间可短于设定时段的持续时间(例如，～100μs)。在不考虑极性的情况下，电压的量值和持续时间可经配置以引起第二存储器元件220内的离子移动，同时避免将第二存储器元件220加热到熔融温度且在最小时间段内(例如，用于存储器操作的最小读取持续时间)。
尽管负极性通常被描述为位线115-a的电压低于字线110-a的电压的情况且正极性被描述为位线115-a的电压高于字线110-a的电压的情况，但这些名称仅是标签且可在不改变操作的情况下进行调换，只要维持以上电压的量值和极性即可。
存储器单元105-a的第一存储器元件210还可包含具有可变电阻的材料。在一些状况下，第一存储器元件210可在第二存储器元件220与导电线之间，例如存储器单元105-a与字线110-a或位线115-a中的至少一个之间串联连接。举例来说，第一存储器元件210可位于底部电极225与中间电极215之间；因此，第一存储器元件210可串联位于第二存储器元件220与字线110-a之间。其它配置是可能的。举例来说，第一存储器元件210可串联位于第二存储器元件220与位线115-a之间(例如，第一存储器元件210和第二存储器元件220的位置可以调换)。
第一存储器元件210可以是电气非线性组件(例如，非电阻组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)，或金属-半导体-金属(MSM)开关，以及其它类型的二端选择装置，例如二极管。在一些状况下，第一存储器元件210是硫族化物薄膜，例如包括Se、砷(As)和Ge(SAG)的合金。在一些状况下，第一存储器元件210相对于第二存储器元件220具有窄带隙和低玻璃转变温度(例如，介于350K与400K之间)。在一些实例中，第一存储器元件210的厚度是约20nm。
在一些状况下，可使用离子隔离个别地或与第二存储器元件220组合地编程第一存储器元件210，如参看第二存储器元件220所论述。在一些实例中，第一存储器元件210的第一电阻率可对应于第一存储器元件210内离子的第一隔离状态，且第一存储器元件210的第二电阻率可对应于第一存储器元件210内离子的第二隔离状态。在一些实例中，第一存储器元件210的电阻率对应于第一存储器元件210的阈值电压。
在一些实例中，第一存储器元件210可用于存储逻辑值的第一位(例如，最低有效位(LSB))且第二存储器元件220可用于存储逻辑值的第二位(例如，最高有效位(MSB))。在一些实例中，第一存储器元件210中的离子响应于与第二存储器元件220中的离子不同的电压和/或电流(例如，具有不同量值的电压和/或电流)。举例来说，具有第一持续时间的第一电流可引起第一存储器元件210而非第二存储器元件220中的离子移动。并且，具有第二持续时间的第二电流(例如，量值比第一电流大)可引起第一存储器元件210和第二存储器元件220两者中的离子移动。在一些状况下，第一持续时间和第二持续时间可以是相同的。
也就是说，可用大于第一阈值的电流量在初始相位(例如，同时保持处于非晶相)内编程第一存储器元件210的电阻率，且可用大于第二阈值的电流量在初始相位(例如，同时保持处于非晶相或结晶相)内编程第二存储器元件220的电阻率，其中第一阈值可低于第二阈值。在一些实例中，可用低于第三阈值的电流量编程第一存储器元件210和第二存储器元件220两者的电阻率，其中第三阈值是基于致使第一存储器元件210或第二存储器元件220到达玻璃转变温度的电流量。
在一些实例中，第一存储器元件210的带隙能量低于第二存储器元件220的带隙能量。在一些状况下，由第一存储器元件210和第二存储器元件220的组合所存储的中间逻辑状态(例如，01和10)可能相对于第一存储器元件210和第二存储器元件220的相变编程经历极少甚至不经历非晶化漂移，这是因为第一存储器元件210和第二存储器元件220的初始相位在整个编程过程中保持相同。
在一些状况下，第一存储器元件210可替代地或另外用作选择组件。第一存储器元件210可辅助选择特定存储器单元105-a或可帮助阻止杂散电流流动通过邻近所选存储器单元105-a的未被选择的存储器单元105-a。还可减少跨非目标存储器单元的偏压。举例来说，第一存储器元件210可具有使得电流在满足或超出阈值电压时流经第一存储器元件210的阈值电压。
对于SBM架构，用于感测存储在第二存储器元件220处的逻辑状态的一种技术包含使电流通过存储器单元105-a并测量所得电压。用于感测存储在第二存储器元件220处的逻辑状态的另一技术可用来跨存储器单元105-a施加增大的电压并测量所得电流。
电压标绘图201描绘在目标存储器单元例如存储器单元105-a的实例存取操作期间随时间推移而施加的电压，其包含通过向两个存取线施加相反极性电压来跨目标存储器单元施加聚合电压。在存取存储器单元105-a之前，两个字线110-a和位线115-a可维持在第一电压下(例如，在虚拟接地处)。在一些实例中，为了存取存储器单元105-a，可向位线115-a施加电压，同时字线110-a维持在虚拟接地处。
因此，可跨存储器单元105-a施加存取电压240，其中单元存取电压240可等于施加到位线115的电压—例如位线115-a命名为正端。在一些状况下，可通过同时向字线110-a施加具有第一极性的第一电压和向位线115-a施加具有第二极性的第二电压来存取存储器单元105-a，其中施加到字线110-a和位线115-a的电压是跨存储器单元105-a累加的，且施加到目标存储器单元105-a的所得电压是单元存取电压240。
图2B说明根据本公开的各个方面的用于SBM的操作的示范性图式。示范性图式包含第一电压标绘图250、第二电压标绘图251、第三电压标绘图252和第四电压标绘图253，这些电压标绘图可描绘经执行以存取存储器单元，例如存储器单元105-a的存储器操作的方面，如参看图2A所论述。示范性图式还包含将电压序列映射到非二进制逻辑值的表254。
第一电压标绘图250、第二电压标绘图251、第三电压标绘图252和第四电压标绘图253中的每一个包含电压轴线和时间轴线且可描绘在写入操作期间跨存储器单元的一或多个电压的施加。
第一电压标绘图250描绘针对第一逻辑状态(例如，“00”)的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-a，以用于写入操作。如上文所论述，存储器单元105-a可包含具有第一电阻率且处于第一相位(例如，非晶相)的第一存储器元件210和具有第二电阻率且处于第二相位(例如，非晶相或结晶相)的第二存储器元件220，其中第一相位和第二相位可相同或不同。
在选择存储器单元105-a之后，存储器装置可(例如，经由偏压组件)跨存储器单元105-a施加第一电压255。第一电压255可以是正电压且可分类为高电压/电流脉冲(相对于其它电压，例如第三电压265和第六电压280)。在一些实例中，可通过向位线115-a施加第一电压255同时使字线110-a维持在虚拟接地处来跨存储器单元105-a施加正电压。在一些状况下，第一电压255的量值和持续时间经配置以避免将第一存储器元件210或第二存储器元件220加热到相应熔融温度。在一些实例中，第一电压255的量值和持续时间经配置以在存储器操作的最小时序内引起第一存储器元件210和第二存储器元件220中离子的移动。
响应于第一电压255的施加，第一存储器元件210内的离子可朝向第一存储器元件210的顶部移动且第二存储器元件220内的离子可朝向第二存储器元件220的顶部移动。当离子位于第一存储器元件210的顶部附近时，第一存储器元件210的电阻率(例如，电阻或电压阈值)可高于当离子位于第一存储器元件210的底部附近时的电阻率。类似地，当离子位于第二存储器元件220的顶部附近时，第二存储器元件220的电阻率可高于当离子位于第二存储器元件220的底部附近时的电阻率。
因此，在基于处于高电阻率状态的第一存储器元件210和处于高电阻率状态的第二存储器元件220的组合施加第一电压255之后，存储器单元105-a可处于高电阻率状态。此外，在基于第一电压255的量值和持续时间不会将第一存储器元件210或第二存储器元件220中的任一个加热到相应熔融温度而施加第一电压255期间和之后，第一存储器元件210可保持处于第一相位且第二存储器元件220可保持处于第二相位。
可基于存储器单元105-a的高电阻率状态而确定由存储器单元105-a所存储的逻辑值(例如，“00”)。举例来说，高电阻率状态可对应于非二进制逻辑值00。在一些状况下，第二存储器元件220可用于存储非二进制逻辑值的第一位(例如，逻辑值的MSB)且第一存储器元件210可用于存储非二进制逻辑值的第二位(例如，逻辑值的LSB)。也就是说，第二存储器元件220可基于处于较高电阻率状态而存储逻辑0且第一存储器元件210可基于处于较高电阻率状态而存储逻辑0。并且第二存储器元件220和第一存储器元件210可在一起存储逻辑值00。因此，第一电压序列282可通过向存储器单元105-a施加正高强度电脉冲来将逻辑值00编程到存储器单元105-a中，如由表254所描绘。
第二电压标绘图251描绘针对第二逻辑状态(例如，“01”)的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-a，以用于写入操作。在选择存储器单元105-a之后，存储器装置可(例如，经由偏压组件)跨存储器单元105-a施加第二电压260。第二电压260可具有正极性且可分类为高电流脉冲(相对于其它电压，例如第三电压265和第六电压280)。如上文所论述，响应于施加第二电压260，第一存储器元件210和第二存储器元件220内的离子可朝向第一存储器元件210和第二存储器元件220的顶部移动，且在施加第二电压260之后存储器单元105-a可处于高电阻率状态。
存储器装置可接着跨存储器单元105-a施加第三电压265。第三电压265可具有负极性且可分类为低电流脉冲(相对于其它电压，例如第一电压255、第二电压260、第四电压270，或第五电压275)。在一些状况下，第三电压265的量值和持续时间经配置以引起第一存储器元件210内离子的移动，但不引起第二存储器元件220内离子的移动。在一些状况下，第三电压265的量值和持续时间经配置以在某一时间约束内引起第一存储器元件210内离子的移动。在一些状况下，第三电压265的持续时间短于第二电压260的持续时间。
响应于施加第三电压265，第一存储器元件210(其可以是相对于第二存储器元件220的窄带隙/低玻璃转变温度材料)内的离子可朝向第一存储器元件210的底部移动，而第二存储器元件220(其可以是相对于第一存储器元件210的宽带隙/高玻璃转变温度材料)内的离子可保持在第二存储器元件220的顶部处。在一些状况下，第三电压265的量值经配置以使得第一存储器元件210中的离子将在第一存储器元件210内移动，同时第二存储器元件220中的离子将保持在其当前位置中。如上文所论述，当离子位于第一存储器元件210的底部附近时，第一存储器元件210的电阻率可低于当离子位于第一存储器元件210的顶部附近时的电阻率。
此外，当第二存储器元件220的离子在第二存储器元件220的顶部附近时，存储器元件可具有比当离子在第二存储器元件220的底部附近时更高的电阻。因此，在基于处于较低电阻率状态的第一存储器元件210和处于较高电阻率状态的第二存储器元件220的组合施加第三电压265之后，存储器单元105-a可处于第一中间电阻率状态。此外，在基于第二电压260和第三电压265的量值和持续时间不会将第一存储器元件210或第二存储器元件220中的任一个加热到相应熔融温度而施加第二电压260和第三电压265期间和之后，第一存储器元件210可保持处于第一相位且第二存储器元件220可保持处于第二相位。
可基于存储器单元105-a的第一中间电阻率状态而确定由存储器单元105-a存储的逻辑值(例如，“01”)。举例来说，第一中间电阻率状态可对应于非二进制逻辑值01。如上文所论述，第二存储器元件220可用于存储非二进制逻辑值的MSB且第一存储器元件210可用于存储非二进制逻辑值的LSB。也就是说，第二存储器元件220可基于处于较高电阻率状态而存储逻辑0且第一存储器元件210可基于处于较低电阻率状态而存储逻辑1。并且第二存储器元件220和第一存储器元件210可在一起存储逻辑值01。因此，第二电压序列284可通过向存储器单元105-a施加正高强度电脉冲，接着施加负低强度电脉冲来将逻辑值01编程到存储器单元105-a中，如由表254所描绘。
第三电压标绘图252描绘针对第三逻辑状态(例如，“11”)的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-a，以用于写入操作。在选择存储器单元105-a之后，存储器装置可(例如，经由偏压组件)跨存储器单元105-a施加第四电压270。第四电压270可具有负极性且可分类为高电流脉冲(相对于其它电压，例如第三电压265和第六电压280)。在一些实例中，可向字线110-a施加第四电压270，同时位线115-a可维持在虚拟接地处。在一些状况下，第四电压270的量值和持续时间经配置以避免将第一存储器元件210或第二存储器元件220加热到相应熔融温度。在一些实例中，第一电压255的量值和持续时间经配置以在存储器操作的最小时序内引起第一存储器元件210和第二存储器元件220中离子的移动。
响应于第四电压270的施加，第一存储器元件210内的离子可朝向第一存储器元件210的底部移动且第二存储器元件220内的离子可朝向第二存储器元件220的底部移动。如上文所论述，当离子在相应存储器元件的底部附近时，第一存储器元件210和第二存储器元件220可具有较低电阻率。因此，在施加第四电压270之后，存储器单元105-a可处于低电阻率状态。此外，在基于第四电压270的量值和持续时间不会将第一存储器元件210或第二存储器元件220中的任一个加热到相应熔融温度而施加第四电压270期间和之后，第一存储器元件210可保持处于第一相位且第二存储器元件220可保持处于第二相位。
可基于存储器单元105-a的低电阻率状态而确定由存储器单元105-a所存储的逻辑值(例如，“11”)。举例来说，低电阻率状态可对应于非二进制逻辑值11。如上文所论述，第二存储器元件220可用于存储非二进制逻辑值的MSB，且第一存储器元件210可用于存储非二进制逻辑值的LSB。也就是说，第二存储器元件220可基于处于较低电阻率状态而存储逻辑1，且第一存储器元件210可基于处于较低电阻率状态而存储逻辑1。并且第二存储器元件220和第一存储器元件210可在一起存储逻辑值11。因此，第四电压序列288可通过向存储器单元105-a施加负高强度电脉冲来将逻辑值11编程到存储器单元105-a中，如由表254所描绘。
第四电压标绘图253描绘针对第四逻辑状态(例如，“10”)的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-a，以用于写入操作。在选择存储器单元105-a之后，存储器装置可(例如，经由偏压组件)跨存储器单元105-a施加第五电压275。第五电压275可具有负极性且可分类为高电流脉冲(相对于其它电压，例如第三电压265和第六电压280)。如上文所论述，响应于施加第五电压275，第一存储器元件210和第二存储器元件220内的离子可朝向相应存储器元件的底部移动，且在施加第五电压275之后存储器单元105-a可处于低电阻率状态。
存储器装置可接着跨存储器单元105-a施加第六电压280。第六电压280可具有正极性且可分类为低电流脉冲(相对于其它电压，例如第一电压255、第二电压260、第四电压270，或第五电压275)。在一些状况下，第六电压280的量值和持续时间经配置以引起第一存储器元件210内离子的移动，但不引起第二存储器元件220内离子的移动。在一些状况下，第六电压280的量值和持续时间经配置以在某一时间约束内引起第一存储器元件210内离子的移动。在一些状况下，第六电压280的持续时间短于第五电压275的持续时间。
响应于施加第六电压280，第一存储器元件210(其可以是窄带隙/低玻璃转变温度材料)内的离子可朝向第一存储器元件210的顶部移动，而第二存储器元件220内的离子可保持在第二存储器元件220的底部处。在一些状况下，第六电压280的量值经配置以使得第一存储器元件210中的离子将在第一存储器元件210内移动，而第二存储器元件220中的离子将保持在其当前位置中。如上文所论述，当离子位于第一存储器元件210的顶部附近时，第一存储器元件210的电阻率可高于当离子位于第一存储器元件210的底部附近时的电阻率。此外，当第二存储器元件220的离子在第二存储器元件220的底部附近时，第二存储器元件220可具有比当离子在第二存储器元件220的顶部附近时更低的电阻。因此，在基于处于较高电阻率状态的第一存储器元件210和处于较低电阻率状态的第二存储器元件220的组合而施加第六电压280之后，存储器单元105-a可处于第二中间电阻率状态。此外，在基于第五电压275和第六电压280的量值和持续时间不会将第一存储器元件210或第二存储器元件220中的任一个加热到相应熔融温度而施加第五电压275和第六电压280期间和之后，第一存储器元件210可保持处于第一相位且第二存储器元件220可保持处于第二相位。
可基于存储器单元105-a的第二中间电阻率状态而确定由存储器单元105-a存储的逻辑值(例如，“10”)。举例来说，第二中间电阻率状态可对应于非二进制逻辑值10。第二中间电阻率状态可不同于第一中间电阻率状态。如上文所论述，第二存储器元件220可用于存储非二进制逻辑值的MSB且第一存储器元件210可用于存储非二进制逻辑值的LSB。也就是说，第二存储器元件220可基于处于较高电阻率状态而存储逻辑1且第一存储器元件210可基于处于较低电阻率状态而存储逻辑0。并且第二存储器元件220和第一存储器元件210可在一起存储逻辑值10。因此，第三电压序列286可通过向存储器单元105-a施加负高强度电脉冲，接着施加正低强度电脉冲来将逻辑值10编程到存储器单元105-a中，如由表254所描绘。
因此，存储器单元105-a可经编程以具有四个不同电阻率状态中的任一个，其中的每一个可对应于特定逻辑值(例如，非二进制逻辑值)。
尽管以上实例提供材料内的离子响应于施加电压而从存储器元件的一末端移动到另一末端，但在一些状况下，材料内的离子响应于施加电压而保持在存储器元件的一末端处—例如，存储器元件内的离子可响应于跨存储器元件施加负电压而保持在存储器元件的底部处。
在一些实例中，可通过跨存储器单元施加具有负极性的电压—例如通过向字线110-a施加比向位线115-a施加的更高的电压来读取存储在例如存储器单元105-a等存储器单元处的逻辑状态。通过施加负电压来读取存储器单元可放大存储器窗口。读取存储器单元可包含跨存储器单元105-a施加预先确定的或增大的负电压并观察通过存储器单元105-a的所得电流—例如观察到的第一电流可与第一逻辑值相关联，观察到的第二电流可与第二逻辑值相关联，观察到的第三电流可与第三逻辑值相关联，等等。举例来说，如果观察到低电流，则可以确定，存储器单元105-a处于低电阻率状态且正在存储对应逻辑值(例如，“11”)。
尽管上文大体上论述了将非二进制逻辑状态写入到包含两个存储器元件的存储器单元，但可施加类似操作以将非二进制逻辑状态写入到包含任何数目的多于两个存储器元件的存储器单元。举例来说，对于具有三个可隔离存储器元件的存储器单元，可使用三种不同电压，其中第一电压引起所有三个存储器元件中的离子移动，第二电压引起两个存储器元件中的离子移动，且其它电压引起存储器元件的一些子集中的离子移动。
图3说明根据本公开的各个方面的支持SBM的存储器阵列的实例和用于SBM的操作的示范性电压标绘图。存储器阵列300可以是存储器阵列200的实例，如参看图1和2A所描述。存储器阵列300可包含存储器单元105-b、字线110-b和位线115-b，其可以是存储器单元105、字线110和位线115的实例，如参看图1和3所描述。
存储器单元105-b可包含顶部电极305、存储器元件310和底部电极325。存储器元件310可以是第一存储器元件210的实例，如参看图2A所论述。在一些实例中，存储器元件310执行选择组件(例如，阻止杂散电流和漏电流流动通过存储器单元105-b)和存储组件(例如，存储逻辑值)两者的功能。存储器单元105-b可被称为自选择存储器单元。在一些实例中，存储器元件310包含可隔离材料。在一些实例中，存储器元件310包含具有窄带隙和低玻璃转变温度的材料(例如，SAG)。在一些实例中，材料处于非晶相。在一些实例中，存储器元件310的隔离时段短于存储器元件310的设定时段。
存储器单元105-b可使用基于隔离的技术将数据存储在存储器元件310中。在一些实例中，第一电压标绘图301和第二电压标绘图302描绘在示范性基于隔离的存取操作期间向存储器单元105-b施加电压。在一些状况下，使用字线110-b和位线115-b两者产生跨存储器单元105-b施加的电压，如参看图3所论述。
第一电压标绘图301描绘针对存储器单元105-b的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-b，以用于写入操作。如上文所论述，存储器单元105-b包含具有对应于第一逻辑值(例如，逻辑值1)的第一电阻率且处于第一相位(例如，非晶相)的存储器元件310。在选择存储器单元105-b之后，存储器装置可跨存储器单元105-b施加第一电压330。第一电压330可以是正电压且可使存储器元件310内的离子移动到存储器元件310的顶部。因此，存储器元件310的电阻率(例如，阈值电压或电阻)可增大到第一值。第一电压330可接着从存储器单元105-b移除，且存储器元件310可维持增大的电阻率。在一些状况下，存储器元件310的增大的电阻率对应于第二逻辑状态(例如，逻辑值0)。在施加第一电压330期间和之后，存储器元件310可保持处于非晶相。
在一些实例中，第一电压330的量值和持续时间经配置以使得第一电压330的施加将不会将存储器元件310加热到其熔融温度。在一些实例中，第一电压330的量值和持续时间经配置以使得存储器元件310内的离子从存储器元件310的一末端移动到另一末端—例如持续时间和量值可经配置以使得存储器元件310内的大部分离子在某一时间段内移动到存储器元件310的一末端。在一些状况下，可向存储器元件310施加具有相对低量值的相对较短电压脉冲。
第二电压标绘图302描绘针对存储器单元105-b的写入操作的方面。在一些实例中，存储器装置选择存储器单元，例如存储器单元105-b，以用于写入操作。在选择存储器单元105-b之后，可跨存储器单元105-b施加第二电压335。第二电压335可以是负电压且可使存储器元件310内的离子移动到存储器元件310的底部。因此，存储器元件310的电阻率可减小到第二值。在从存储器单元105-b移除第二电压335之后，存储器元件310可维持减小的电阻率。在一些状况下，存储器元件310的减小的电阻率对应于第二逻辑状态(例如，逻辑值1)。第二电压335的量值和持续时间可类似地经配置为第一电压330的量值和持续时间。因此，可通过施加变化极性的电压来在单个材料状态内改变存储器元件310的电阻率。
尽管以上实例提供材料内的离子响应于施加电压而从存储器元件的一末端移动到另一末端，但在一些状况下，材料内的离子响应于施加电压而保持在存储器元件的一末端处—例如，存储器元件内的离子可响应于跨存储器元件施加负电压而保持在存储器元件的底部处。
图4说明根据本公开的各种实施例的支持SBM的操作的存储器阵列100-a的框图400。存储器阵列100-a可被称为电子存储器设备且包含存储器控制器140-a和存储器单元105-c，其可以是参看图1到3所描述的存储器控制器140和存储器单元105的实例。存储器阵列100-a还可包含参考组件420和锁存器425。存储器阵列100-a的组件可彼此电子通信，且可执行参看图1到3所描述的功能。在一些状况下，参考组件420、感测组件125-a和锁存器425可以是存储器控制器140-a的组件。
存储器控制器140-a可与其它组件组合在整个存储器阵列100-a中施加电压，将数据写入到存储器单元105-c，从存储器单元105-c读取数据，且通常操作存储器阵列100-a，如图1到3中所描述。存储器控制器140-a可包含偏压组件410和时序组件415。在一些状况下，存储器控制器可包含SBM组件445。存储器控制器140-a可与字线110-c、位线115-c和感测组件125-a电子通信，所述字线110-c、位线115-c和感测组件125-a可以是字线110、位线115和感测组件125的实例，如参看图1或2A所描述。
存储器控制器140-a可经配置以通过将电压施加到所述各个节点而激活字线110-c、位线115-c。举例来说，偏压组件410可经配置以施加电压以操作存储器单元105-c来对如上文所描述的存储器单元105-c进行读取或写入。在一些状况下，存储器控制器140-a可包含行解码器、列解码器或两者，如参看图1所描述。这样可使存储器控制器140-a能够存取一或多个存储器单元105。偏压组件410还可向参考组件420提供电压电位以便产生用于感测组件125-a的参考信号。另外，偏压组件410可提供用于感测组件125-a的操作的电压电位。
在一些状况下，存储器控制器140-a可使用时序组件415来执行其操作。举例来说，时序组件415可控制各种字线选择或极板偏压的时序，包含用于切换和电压施加以执行存储器功能的时序，所述功能如本文中所论述的读取和写入。在一些状况下，时序组件415可控制偏压组件410的操作。
参考组件420可包含用以产生用于感测组件125-a的参考信号的各种组件。参考组件420可包含经配置以产生参考信号的电路。
存储器单元105-c可包含可使用离子隔离操作的一或多个存储器元件，如参看图1到3所论述。在一些状况下，存储器单元105-c包含具有宽带隙和高玻璃转变温度的第一存储器元件且具有窄带隙和低玻璃转变温度的第二存储器元件。在一些实例中，第一存储器元件可处于第一状态(例如，非晶相)且第二存储器元件可处于第二状态(例如，结晶相或非晶相)。在一些状况下，第一存储器元件和第二存储器元件可响应于不同电压而经历离子隔离—例如某一电压可引起一个存储器元件中的离子隔离，但不引起另一存储器元件中的离子隔离。
感测组件125-a可将来自存储器单元105-c(经由位线115-c)的信号与来自参考组件420的参考信号进行比较。在确定逻辑状态后，感测组件可接着将输出存储在锁存器425中，其中所述感测组件可根据电子装置的操作来使用，存储器阵列100-a是所述存储器装置的一部分。
SBM组件445可提供用于使用SBM操作存储器阵列的信息。举例来说，SBM组件445可提供用于操作存储器单元105-c的电压和电流信息。当向存储器单元105-c施加电压时，SBM组件445中的信息可由偏压组件410和时序组件415使用。在一些实例中，SBM组件445提供用于向存储器单元105-c施加第一电压和第二电压的量值和持续时间。对于实例，SBM组件445可存储第一电压的避免将存储器单元105-c内的一或多个存储器元件加热到熔融温度的量值和持续时间。SBM组件445还可存储第二电压的引起存储器单元105-c内的一个存储器元件中的离子隔离但不引起另一存储器元件中的离子隔离的量值和持续时间。
在一些实例中，存储器控制器140-a选择用于写入操作的存储器单元105-c，其中存储器单元105-c包含具有第一电阻率的第一材料(例如，第一存储器元件210)和具有第二电阻率的第二材料(例如，第二存储器元件220)。存储器控制器还可使偏压组件410在写入操作期间向存储器单元105-c施加第一电压。在一些状况下，在施加第一电压之后，第一材料可具有第三电阻率且第二材料可具有第四电阻率。存储器控制器还可使偏压组件410在写入操作期间向存储器单元105-c施加第二电压。在施加第二电压之后，第一材料可具有第一电阻率且第二材料可具有第四电阻率。在一些状况下，在施加第一电压和第二电压之前、期间和之后，第一材料处于第一相位(例如，非晶相)且第二材料处于第二相位(例如，非晶相或结晶相)。
例如通过使电流通过存储器单元105-c，感测组件125-a可至少部分基于第一材料和第二材料的电阻率而确定存储器单元的逻辑值。在一些状况下，第一材料的电阻率与第二材料的电阻率的组合对应于逻辑值。举例来说，第一电阻率(例如，高)与第二电阻率(例如，高)的第一组合可对应于第一逻辑值(例如，“00”)，第三电阻率(例如，低)与第四电阻率(例如，低)的第二组合对应于第二逻辑值(例如，“11”)，且第一电阻率(例如，高)与第四电阻率(例如，低)的第三组合对应于第三逻辑值(例如，“10”)。而且，第三电阻率(例如，低)与第二电阻率(例如，高)的第四组合对应于第四逻辑值(例如，“01”)。
在一些状况下，存储器控制器140-a可识别待在存储器单元105-c处存储的逻辑值，并可基于所述逻辑值而确定由偏压组件410施加的第一电压和由偏压组件410施加的第二电压的极性。举例而言，为写入逻辑“01”，存储器控制器140-a可确定第一电压将具有正极性且第二电压将具有负极性。
存储器控制器140-a还可识别第一电压和第二电压的量值和持续时间。在一些状况下，第一电压和第二电压的量值和持续时间是基于第一材料的玻璃转变温度和第二材料的玻璃转变温度—例如，量值和持续时间可经配置以使得在施加第一电压和第二电压期间或之后第一材料或第二材料两者的内部温度都不到达相应熔融温度。在一些状况下，第一电压的量值高于第二电压的量值。在一些状况下，第一电压具有第一极性且第二电压具有第二极性。
在一些实例中，存储器控制器140-a选择用于第一写入操作的存储器单元105-c。存储器单元105-c可包含处于第一相位(例如，非晶相)且具有第一电阻率的第一材料(例如，第一存储器元件210或存储器元件310)—例如，其中第一材料的第一电阻率对应于由第一材料存储的第一逻辑值。存储器控制器140-a可使得偏压组件410在写入操作期间向存储器单元105-c施加第一电压。在一些状况下，第一材料可在施加第一电压期间和之后保持处于第一相位，并可在施加第一电压之后具有对应于第二逻辑值的第二电阻率。
在一些状况下，存储器控制器140-a使偏压组件410在第二写入操作期间向存储器单元105-c施加第二电压，其中第一材料可在施加第二电压期间和之后保持处于第一相位，但可在施加第二电压之后具有第一电阻率。在一些状况下，第一电阻率低于第二电阻率。在一些状况下，第一电压具有第一极性且第二电压具有第二极性。在一些状况下，第一材料内的离子响应于施加第一电压而朝向第一材料的末端移动，且第二电阻率的值是基于离子移动—例如，如果离子移动到第一材料的顶部，则第二电阻率可比在离子位于第一材料的底部时的情况高。
在一些状况下，存储器单元105-c包含处于第二相位(例如，非晶相或结晶相)且具有第三电阻率的第二材料(例如，第二存储器元件220)，所述第三电阻率对应于由第二材料存储的第三逻辑值。在一些状况下，第二电阻率与第三电阻率的组合对应于由存储器单元存储的非二进制逻辑值。第一电压可施加到存储器单元105-c的第一材料和第二材料两者。在一些状况下，第二材料在施加第一电压之后具有第四电阻率，但在施加第一电压期间和之后保持处于第二相位。在一些状况下，处于第二相位的第二材料在施加第一电压之后具有第三电阻率—例如，在第二材料内的离子在施加第一电压之前位于第二材料的特定端处的情况下。在一些实例中，用第一电流编程第一材料且用第二电流编程第二材料，所述第二电流比第一电流具有更大量值和/或更短持续时间。
存储器控制器140-a可使偏压组件410在第一写入操作期间向存储器单元105-c施加第二电压。在施加第二电压之后，第一材料可保持处于第一相位并具有第一电阻率，且第二材料可保持处于第二相位并具有第四电阻率。
图5说明根据本公开的各种实施例的包含支持SBM的操作的存储器阵列的***。***500包含装置505，其可以是或包含印刷电路板，以连接或以物理方式支撑各种组件。装置505包含存储器阵列100-b，其可以是参看图1和4所描述的存储器阵列100的实例。存储器阵列100-b可含有存储器控制器140-b和一或多个存储器单元105-d，其可以是参考图1和4所描述的存储器控制器140和参考图1到4所描述的存储器单元105的实例。装置505还可包含处理器510、基本输入/输出***(BIOS)组件515、一或多个***设备组件520和输入/输出控制组件525。装置505的组件可通过总线530彼此电子通信。
处理器510可经配置以通过存储器控制器140-b操作存储器阵列100-b。在一些状况下，处理器510可执行参看图1和4所描述的存储器控制器140的功能。在其它状况下，存储器控制器140-b可集成到处理器510中。处理器510可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可以是这些类型的组件的组合，且处理器510可执行本文中所描述的各个功能，包含SBM的操作。举例来说，处理器510可经配置以执行存储在存储器阵列100-b中的计算机可读指令以使得装置505执行各种功能或任务。
BIOS组件515可以是包含操作为固件的BIOS的软件组件，其可初始化且运行***500的各种硬件组件。BIOS组件515还可管理处理器510与例如***设备组件520、输入/输出控制组件525等各种组件之间的数据流。BIOS组件515可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
一或多个***设备组件520可以是任何输入或输出装置，或用于此类装置的接口，所述接口集成到装置505中。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或***卡槽，如***设备组件互连(PCI)或加速图形端口(AGP)卡槽。
输入/输出控制组件525可管理处理器510与一或多个***设备组件520、输入装置535或输出装置545之间的数据通信。输入/输出控制组件525还可管理未集成到装置505中的***设备。在一些状况下，输入/输出控制组件525可表示到外部***设备的物理连接或端口。
输入装置535可表示在将输入提供到装置505或其组件的装置505外部的装置或信号。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些状况下，输入装置535可以是经由一或多个***设备组件520与装置505介接的***设备或可由输入/输出控制组件525管理。
输出装置545可表示在经配置以从装置505或其组件中的任一个接收输出的装置505外部的装置或信号。输出装置545的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些状况下，输出装置545可以是经由一或多个***设备组件520与装置505介接的***设备或可由输入/输出控制组件525管理。
存储器控制器140-b、装置505和存储器阵列100-b的组件可由经设计以执行其功能的电路构成。此可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
图6说明根据本公开的各种实施例的用于SBM的操作的一或多个方法的流程图。方法600可说明通过仅使用离子隔离原理个别地编程不同材料的电阻来将非二进制逻辑值存储在含有多个可隔离材料的存储器单元处的方面。
在框605处，方法可包含选择用于写入操作的存储器单元，存储器单元包括具有第一电阻率的第一材料和具有第二电阻率的第二材料，如参看图1到3所描述。在某些实例中，框605的操作可由存储器控制器执行或促进，如参看图1、4和5所描述。
在框610处，方法可包含在写入操作期间向存储器单元施加第一电压，在施加第一电压之后第一材料具有第三电阻率且第二材料具有第四电阻率，如参看图1到3所描述。在某些实例中，框610的操作可由存储器控制器执行或促进，如参看图1、4和5所描述。
在框615处，方法可包含在写入操作期间向存储器单元施加第二电压，在施加第二电压之后第一材料具有第一电阻率且第二材料具有第四电阻率，其中第一材料在施加第一电压之前且在施加第二电压之后处于第一相位，并且第二材料在施加第一电压之前且在施加第二电压之后处于第二相位，如参看图1到3所描述。在某些实例中，框615的操作可由存储器控制器执行或促进，如参看图1、4和5所描述。
在一些实例中，如本文中所描述的设备可执行一或多个方法，例如方法600。设备可包含特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)，以用于选择用于写入操作的存储器单元，存储器单元包含具有第一电阻率的第一材料和具有第二电阻率的第二材料；在写入操作期间向存储器单元施加第一电压，在施加第一电压之后第一材料具有第三电阻率且第二材料具有第四电阻率；以及在写入操作期间向存储器单元施加第二电压，在施加第二电压之后第一材料具有第一电阻率且第二材料具有第四电阻率，其中第一材料在施加第一电压之前且在施加第二电压之后处于第一相位，并且第二材料在施加第一电压之前且在施加第二电压之后处于第二相位。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用于基于第一材料的电阻率和第二材料的电阻率确定存储器单元的逻辑值的操作、特征、构件或指令。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一电阻率和第二电阻率的第一组合对应于第一逻辑值，第三电阻率和第四电阻率的第二组合对应于第二逻辑值，且第一电阻率和第四电阻率的第三组合对应于第三逻辑值。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含操作、特征、构件或指令，以用于经由写入操作识别存储在存储器单元处的逻辑值并基于逻辑值确定第一电压的极性和第二电压的极性。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一电压可基于第一材料的第一玻璃转变温度且第二电压可基于第二材料的第二玻璃转变温度，其中第二玻璃转变温度大于第一玻璃转变温度。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含操作、特征、构件或指令，以用于选择用于读取操作的存储器单元，在读取操作期间向存储器单元施加第三电压，并基于施加第三电压来确定由存储器单元存储的逻辑值。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一材料的电阻率对应于第一阈值电压且第二材料的电阻率对应于第二阈值电压。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一电压的量值可高于第二电压的量值。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一电压可具有第一极性且第二电压可具有第二极性。
图7说明根据本公开的各种实施例的用于SBM的操作的一或多个方法的流程图。方法700可说明通过引起材料内的离子移动来编程含有单种可隔离材料的存储器单元的电阻的方面。
在框705处，方法可包含选择用于写入操作的存储器单元，存储器单元包括处于第一相位的第一材料，所述第一材料具有第一电阻率，所述第一电阻率对应于由第一材料存储的第一逻辑值，如参看图1到3所描述。在某些实例中，框705的操作可由存储器控制器执行或促进，如参看图1、4和5所描述。
在框710处，方法可包含在写入操作期间向存储器单元施加第一电压，其中在施加第一电压之后第一材料保持处于第一相位且具有第二电阻率，所述第二电阻率对应于由第一材料存储的第二逻辑值，如参看图1到3所描述。在某些实例中，框710的操作可由存储器控制器执行或促进，如参看图1、4和5所描述。
在一些实例中，如本文中所描述的设备可执行一或多个方法，例如方法600。设备可包含特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)，以用于选择用于写入操作的存储器单元，存储器单元包含处于第一相位的第一材料，所述第一材料具有第一电阻率，所述第一电阻率对应于由第一材料存储的第一逻辑值，且在写入操作期间向存储器单元施加第一电压，其中在施加第一电压之后第一材料保持处于第一相位且具有第二电阻率，所述第二电阻率对应于由第一材料存储的第二逻辑值。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含操作、特征、构件或指令，以用于在第二写入操作期间向存储器单元施加第二电压，在可施加第二电压之后第一材料保持处于第一相位且具有第一电阻率。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一电压可具有第一极性且第二电压可具有第二极性，且其中第一电阻率可低于第二电阻率。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，存储器单元包含第二材料，所述第二材料处于第二相位且具有第三电阻率，所述第三电阻率对应于由第二材料存储的第三逻辑值，且其中第二电阻率和第三电阻率的组合对应于由存储器单元存储的非二进制逻辑值。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含操作、特征、构件或指令，以用于在写入操作期间向存储器单元施加第二电压，在可施加第二电压之后第一材料保持处于第一相位且具有第一电阻率并且第二材料保持处于第二相位且具有第四电阻率。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，在可施加第一电压之后处于第二相位的第二材料可具有第三电阻率。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一相位可以是非晶相且第二相位可以是结晶相。在本文中所描述的方法、设备和非暂时性计算机可读媒体的其它实例中，第一相位可以是非晶相且第二相位可以是非晶相。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，可用第一电流编程第一材料且可用第二电流编程第二材料，所述第一电流低于所述第二电流。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，在可施加第一电压之后第一材料的离子朝向第一材料的末端移动，且其中第二电阻率的值可基于离子移动。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法的两个或多于两个的实施例。
在一些实例中，设备或装置可使用通用或专用硬件执行本文中所描述的功能的方面。设备或装置可包含：存储器单元，所述存储器单元包含处于第一相位的第一材料和处于第二相位的第二材料；第一存取线，其与存储器单元电子通信；以及第二存取线，其与存储器单元电子通信。在一些状况下，可用高于第一阈值的电流量在第一相位内编程第一材料的电阻率且可用高于第二阈值的电流量在第二相位内编程第二材料的电阻率。
在设备或装置的一些实例中，存储器单元包含存储器元件，所述存储器元件包括第一材料和第二材料，其中第一材料经配置以存储逻辑值的第一位且第二材料经配置以存储逻辑值的第二位。
在设备或装置的一些实例中，第一材料的第一带隙能量低于第二材料的第二带隙能量，可用低于第三阈值的电流量在第一相位内编程第一材料的电阻率，且在第二相位内编程第二材料的电阻率。第三阈值可至少部分地基于第一带隙能量和第二带隙能量。
在设备或装置的一些实例中，第一材料的第一玻璃转变温度介于350开尔文与400开尔文之间，且第二材料的第二玻璃转变温度介于400开尔文与450开尔文之间。
在设备或装置的一些实例中，第一材料的第一电阻率对应于第一材料内离子的第一隔离状态且第一材料的第二电阻率对应于第一材料内离子的第二隔离状态。并且，第二材料的第三电阻率对应于第二材料内离子的第三隔离状态且第二材料的第四电阻率对应于第二材料内离子的第四隔离状态。
在设备或装置的一些实例中，第一相位是非晶相且第二相位是结晶相，且第一阈值低于第二阈值。在设备或装置的其它实例中，第一相位是非晶相且第二相位是非晶相，且第一阈值低于第二阈值。
在设备或装置的一些实例中，第一材料的电阻率对应于第一材料的第一阈值电压且第二材料的电阻率对应于第二材料的第二阈值电压。
如本文中所使用，术语“虚拟接地”是指保持为大致零伏特(0V)的电压但不与接地直接连接的电路节点。因此，虚拟接地的电压可在时间上波动且在稳定状态下返回到大致0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大约0V。
术语“电子通信”和“联接”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或联接的组件可以主动地交换电子或信号(例如，在通电电路中)，也可以不主动地交换电子或信号(例如，在断电电路中)，但可经配置以且可用来在电路通电后交换电子或信号。作为实例，经由开关(例如，晶体管)物理地连接的两个组件电子通信，或可联接而不管开关的状态如何(例如，断开或闭合)。
术语“隔离”或“电隔离”是指组件之间的关系，其中电子当前不能够在其间流动；如果组件之间存在断路，则组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文中所使用的术语“层”是指几何结构的分层或薄片。每一层可具有三个维度(例如，高度、宽度和深度)，且可覆盖表面中的一些或全部。举例来说，在两个维度大于第三维度的情况下，层可为三维结构。层可包含不同元件、组件和/或材料。在一些情况下，单层可由两个或多于两个子层构成。在附图中的一些中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，层在性质上为三维的。
如本文中所使用，术语“基本上”是指经修饰特征(例如由术语基本上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特性的优点。
如本文中所使用，术语“电极”可指电导体，且在一些状况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器阵列100的元件或组件之间的导电路径。
硫族化物材料可以是包含元素S、Se和Te中的至少一个的材料或合金。本文中论述的相变材料可以是硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料和合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的加连字符的化学组合物符号指示特定化合物或合金中包含的元素，并且旨在表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含GexTey，其中x和y可以是任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或两种以上金属，例如过渡金属、碱土金属和/或稀土金属。实施例不限于与存储器单元的存储元件相关联的一或多种特定可变电阻材料。举例来说，可变电阻材料的其它实例可用以形成存储单元并可包含硫族化物材料、庞磁阻材料、或聚合物基材料等等。
如本文所使用的术语“光刻”可以指使用光致抗蚀剂材料进行图案化并使用电磁辐射暴露此类材料的工艺。举例来说，可通过例如在基底材料上旋转涂布光致抗蚀剂来在基底材料上形成光致抗蚀剂材料。可通过使光致抗蚀剂暴露于辐射而在光致抗蚀剂中产生图案。举例来说，图案可由在空间上描绘辐射在何处暴露光致抗蚀剂的光掩模限定。举例来说，可接着通过化学处理移除经暴露光致抗蚀剂区域，从而留下所要图案。在一些状况下，暴露区可保留，且未暴露区可被移除。
如本文中所使用，术语“短接(short、shorted或shorting)”是指其中在组件之间经由激活所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。举例来说，短接到第二组件的第一组件可当两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为实现电子通信的组件(或线)之间的电荷流动的动态操作。
本文中所论述的包含存储器阵列100的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的一或多个晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。所述端可通过导电材料例如金属连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型(例如，大部分载流子为电子)，则FET可称为n型FET。如果沟道是p型(例如，大部分载体为电洞)，则FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
上文结合附图阐述的具体实施方式描述实例且并不表示可实施或在权利要求书的范围内的唯一实例。当在本说明书中使用时，术语“实例”和“示范性”意指“充当实例、例子或说明”且并非“优选”或“优于其它实例”。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述的实例的概念。
可使用多种不同技术和技艺中的任一个来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
本文结合本发明描述的各种说明性区块和组件可用以下装置实施或执行：通用处理器、数字信号处理器(DSP)、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器，或任何其它此类配置。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软体实施，则可将功能作为一或多个指令或代码储存于电脑可读媒体上或通过电脑可读媒体传输。其它实例和实施方案在本公开和所附权利要求书的范围和精神内。举例来说，由于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。如在本文包含权利要求书中所使用，术语“和/或”当用于两种或多于两种项目的列表中时，意指可单独地采用所列项目中的任一种或可采用所列项目中的两种或多于两种的任何组合。举例来说，如果组合物被描述为含有组分A、B和/或C，则所述组合物可以含有：仅A；仅B；仅C；A和B的组合；A和C的组合；B和C的组合；或A、B和C的组合。此外，如本文所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语开始的项目的列表)中所使用的“或”指示分离性列表，以使得例如“A、B或C中的至少一个”的列表意味A或B或C或AB或AC或BC或ABC(即，A和B和C)。
计算机可读媒体包含计算机存储媒体和包含促进计算机程序从一处传送到另一处的任何媒体的通信媒体两者。存储媒体可以是可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，计算机可读媒体可包括RAM、ROM、EEPROM、快闪存储器、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它媒体。此外，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程源发射软件，则所述同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电和微波等无线技术包含在媒体的定义中。如本文所使用，磁盘和光盘包含压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各项的组合也包含在计算机可读媒体的范围内。
提供本公开的先前描述以使得所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本公开并不限于本文中所描述的实例和设计，而是应符合与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (25)

1.一种操作存储器设备的方法，其包括：
选择用于写入操作的存储器单元，所述存储器单元包括处于第一相位的具有第一电阻率的第一材料且包括具有第二电阻率的第二材料；
在所述写入操作期间向所述存储器单元施加第一电压以使得所述第一材料内的至少一部分离子朝向所述第一材料的末端移动，在施加所述第一电压之后所述第一材料具有第三电阻率且所述第二材料具有第四电阻率；以及
在所述写入操作期间向所述存储器单元施加第二电压，在施加所述第二电压之后所述第一材料具有所述第一电阻率且所述第二材料具有所述第四电阻率，其中所述第一材料在施加所述第一电压之前且在施加所述第二电压之后处于所述第一相位，并且所述第二材料在施加所述第一电压之前且在施加所述第二电压之后处于第二相位。
2.根据权利要求1所述的方法，其进一步包括：
至少部分地基于所述第一材料的电阻率和所述第二材料的电阻率来确定所述存储器单元的逻辑值。
3.根据权利要求2所述的方法，其中所述第一电阻率和所述第二电阻率的第一组合对应于第一逻辑值，所述第三电阻率和所述第四电阻率的第二组合对应于第二逻辑值，且所述第一电阻率和所述第四电阻率的第三组合对应于第三逻辑值。
4.根据权利要求1所述的方法，其进一步包括：
经由所述写入操作识别存储在所述存储器单元处的逻辑值；以及
至少部分地基于所述逻辑值确定所述第一电压的极性和所述第二电压的极性。
5.根据权利要求1所述的方法，其中所述第一电压至少部分地基于所述第一材料的第一玻璃转变温度；且其中所述第二电压至少部分地基于所述第二材料的第二玻璃转变温度，所述第二玻璃转变温度大于所述第一玻璃转变温度。
6.根据权利要求1所述的方法，其进一步包括：
选择用于读取操作的所述存储器单元；以及
在所述读取操作期间向所述存储器单元施加第三电压；以及
至少部分地基于施加所述第三电压来确定由所述存储器单元存储的逻辑值。
7.根据权利要求1所述的方法，其中所述第一材料的电阻率对应于第一阈值电压且所述第二材料的电阻率对应于第二阈值电压。
8.根据权利要求1所述的方法，其中所述第一电压的量值高于所述第二电压的量值。
9.根据权利要求1所述的方法，其中所述第一电压具有第一极性且所述第二电压具有第二极性。
10.一种操作存储器设备的方法，其包括：
选择用于写入操作的存储器单元，所述存储器单元包括处于第一相位的第一材料，所述第一材料具有第一电阻率，所述第一电阻率对应于由所述第一材料存储的第一逻辑值；以及
在所述写入操作期间向所述存储器单元施加第一电压以使得所述第一材料内的至少一部分离子朝向所述第一材料的末端移动，其中在施加所述第一电压之后所述第一材料保持处于所述第一相位且具有第二电阻率，所述第二电阻率对应于由所述第一材料存储的第二逻辑值。
11.根据权利要求10所述的方法，其进一步包括：
在第二写入操作期间向所述存储器单元施加第二电压，在施加所述第二电压之后所述第一材料保持处于所述第一相位且具有所述第一电阻率。
12.根据权利要求11所述的方法，其中所述第一电压具有第一极性且所述第二电压具有第二极性，且其中所述第一电阻率低于所述第二电阻率。
13.根据权利要求10所述的方法，其中所述存储器单元包括第二材料，所述第二材料处于第二相位且具有第三电阻率，所述第三电阻率对应于由所述第二材料存储的第三逻辑值，且其中所述第二电阻率和所述第三电阻率的组合对应于由所述存储器单元存储的非二进制逻辑值。
14.根据权利要求13所述的方法，其中在施加所述第一电压之后所述第二材料保持处于所述第二相位且具有第四电阻率，所述方法进一步包括：
在所述写入操作期间向所述存储器单元施加第二电压，在施加所述第二电压之后所述第一材料保持处于所述第一相位且具有所述第一电阻率，并且所述第二材料保持处于所述第二相位且具有所述第四电阻率。
15.根据权利要求13所述的方法，其中在施加所述第一电压之后处于所述第二相位的所述第二材料具有所述第三电阻率。
16.根据权利要求13所述的方法，其中所述第一相位是非晶相且所述第二相位是结晶相。
17.根据权利要求13所述的方法，其中所述第一材料能够用第一电流编程且所述第二材料能够用第二电流编程，所述第一电流低于所述第二电流。
18.根据权利要求10所述的方法，其中所述第二电阻率的值至少部分地基于所述第一材料内的所述离子的所述移动。
19.一种存储器设备，其包括：
存储器单元，其包括处于第一相位的第一材料和处于第二相位的第二材料，其中：
能够用高于第一阈值的电流量在所述第一相位内编程所述第一材料的电阻率；
能够用高于第二阈值的电流量在所述第二相位内编程所述第二材料的电阻率；以及
所述存储器单元经配置以使得当在写入操作期间向所述存储器单元施加电压时，所述第一材料内的至少一部分离子朝向所述第一材料的末端移动，且所述第一材料在施加所述电压之前及之后保持处于所述第一相位；
第一存取线，其与所述存储器单元电子通信；以及
第二存取线，其与所述存储器单元电子通信。
20.根据权利要求19所述的存储器设备，其中所述存储器单元包括存储器元件，所述存储器元件包括所述第一材料和所述第二材料，所述第一材料经配置以存储逻辑值的第一位且所述第二材料经配置以存储所述逻辑值的第二位。
21.根据权利要求19所述的存储器设备，其中所述第一材料的第一带隙能量低于所述第二材料的第二带隙能量，且其中能够用低于第三阈值的电流量在所述第一相位内编程所述第一材料的电阻率且在所述第二相位内编程所述第二材料的电阻率，所述第三阈值至少部分地基于所述第一带隙能量和所述第二带隙能量。
22.根据权利要求19所述的存储器设备，其中所述第一材料的第一玻璃转变温度介于350开尔文与400开尔文之间，且所述第二材料的第二玻璃转变温度介于400开尔文与450开尔文之间。
23.根据权利要求19所述的存储器设备，其中所述第一材料的第一电阻率对应于所述第一材料内的离子的第一隔离状态，且所述第一材料的第二电阻率对应于所述第一材料内的离子的第二隔离状态，且其中所述第二材料的第三电阻率对应于所述第二材料内的离子的第三隔离状态，且所述第二材料的第四电阻率对应于所述第二材料内的离子的第四隔离状态。
24.根据权利要求19所述的存储器设备，其中所述第一相位是非晶相且所述第二相位是结晶相，且其中所述第一阈值低于所述第二阈值。
25.根据权利要求19所述的存储器设备，其中所述第一材料的电阻率对应于所述第一材料的第一阈值电压且所述第二材料的电阻率对应于所述第二材料的第二阈值电压。
CN201910743439.6A 2018-08-13 2019-08-13 用于操作基于隔离的存储器的方法和设备 Active CN110827896B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/102,493 US11024372B2 (en) 2018-08-13 2018-08-13 Segregation-based memory
US16/102,493 2018-08-13

Publications (2)

Publication Number Publication Date
CN110827896A CN110827896A (zh) 2020-02-21
CN110827896B true CN110827896B (zh) 2023-09-08

Family

ID=69406506

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910743439.6A Active CN110827896B (zh) 2018-08-13 2019-08-13 用于操作基于隔离的存储器的方法和设备

Country Status (3)

Country Link
US (2) US11024372B2 (zh)
KR (1) KR102210302B1 (zh)
CN (1) CN110827896B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048258A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681676A (zh) * 2007-05-31 2010-03-24 美光科技公司 具有多个电阻状态的相变存储器结构及其编程和感测方法
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
TW201805947A (zh) * 2016-08-08 2018-02-16 美光科技公司 包含多階記憶體單元之裝置及操作該裝置之方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964237B2 (en) * 2003-08-21 2011-06-21 International Business Machines Corporation Fully automated paste dispense process for dispensing small dots and lines
US7485891B2 (en) * 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7388771B2 (en) * 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
KR101296288B1 (ko) * 2006-12-29 2013-08-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101430171B1 (ko) * 2008-07-18 2014-08-14 삼성전자주식회사 다중치 상변화 메모리 소자
US8009455B2 (en) 2009-01-20 2011-08-30 Ovonyx, Inc. Programmable resistance memory
US20100284211A1 (en) 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming
WO2011087038A1 (ja) 2010-01-13 2011-07-21 株式会社日立製作所 磁気メモリ、磁気メモリの製造方法、及び、磁気メモリの駆動方法
JP6151650B2 (ja) * 2014-01-17 2017-06-21 ソニーセミコンダクタソリューションズ株式会社 記憶装置
JP2017055082A (ja) * 2015-09-11 2017-03-16 株式会社東芝 不揮発性記憶装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681676A (zh) * 2007-05-31 2010-03-24 美光科技公司 具有多个电阻状态的相变存储器结构及其编程和感测方法
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
TW201805947A (zh) * 2016-08-08 2018-02-16 美光科技公司 包含多階記憶體單元之裝置及操作該裝置之方法

Also Published As

Publication number Publication date
US20210366541A1 (en) 2021-11-25
KR20200019098A (ko) 2020-02-21
US11024372B2 (en) 2021-06-01
CN110827896A (zh) 2020-02-21
US11869585B2 (en) 2024-01-09
KR102210302B1 (ko) 2021-02-02
US20200051626A1 (en) 2020-02-13

Similar Documents

Publication Publication Date Title
US11217322B2 (en) Drift mitigation with embedded refresh
US10714177B2 (en) Memory cell architecture for multilevel cell programming
CN108886051B (zh) 用于三维存储器阵列的热绝缘
CN108806746B (zh) 混合式交叉点存储器装置及其操作方法
CN112567543B (zh) 过渡金属掺杂的锗-锑-碲(gst)存储装置组件和组合物
CN110574114A (zh) 自我选择存储器中的编程加强
CN110137347B (zh) 存储器装置及用于形成存储组件的方法
CN111527548A (zh) 极性经调节的存储器单元写入操作
JP2019520629A (ja) 複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法
CN113632229B (zh) 缝隙氧化物和通孔形成技术
CN111223507B (zh) 硫族化物存储器装置组件和组合物
CN110827896B (zh) 用于操作基于隔离的存储器的方法和设备
CN113169271A (zh) 硫族化物存储器装置组件和组合物

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant