KR102199358B1 - 이미지들의 시퀀스를 송신하기 위한 방법, 이미지들의 시퀀스를 포함하는 비디오 데이터를 송신하기 위한 시스템 - Google Patents

이미지들의 시퀀스를 송신하기 위한 방법, 이미지들의 시퀀스를 포함하는 비디오 데이터를 송신하기 위한 시스템 Download PDF

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Abstract

품질을 유지하면서, 비디오 이미지들을 압축하기 위한 시스템이 개시된다. 이미지 시퀀스에서 이미지를 인코딩 및 디코딩(즉, 압축 및 압축해제)하기 위해 코덱이 이용되고, 디코딩된 이미지는 에러 이미지를 계산하기 위해 이용되며, 에러 이미지는, 후속 이미지가 인코딩되기 전에 그에 가산된다. 압축된 이미지는 디스플레이 디바이스에 송신되고, 디스플레이 디바이스에서 디코딩 및 디스플레이된다.

Description

이미지들의 시퀀스를 송신하기 위한 방법, 이미지들의 시퀀스를 포함하는 비디오 데이터를 송신하기 위한 시스템{METHOD FOR TRANSMITTING A SEQUENCE OF IMAGES AND SYSTEM FOR TRANSMITTING VIDEO DATA COMPRISING A SEQUENCE OF IMAGES}
본 발명은 비디오 송신에 관한 것으로, 더 상세하게는, 디코딩된 비디오의 품질을 개선하기 위해, 보정들을 적용하면서, 인코딩된 비디오를 송신하는 시스템 및 방법에 관한 것이다.
<관련 출원(들)의 상호 참조>
본 출원은, 2014년 7월 1일에 출원되고 발명의 명칭이 "HIGH QUALITY DISPLAY SYSTEM COMBINING COMPRESSED FRAME BUFFER AND TEMPORAL COMPENSATION TECHNIQUE"인 미국 가출원 제62/019,834호 및 2015년 6월 15일에 출원되고 발명의 명칭이 "HIGH QUALITY DISPLAY SYSTEM COMBINING COMPRESSED FRAME BUFFER AND TEMPORAL COMPENSATION TECHNIQUE"인 미국 정규 특허 출원 제14/740,162호 에 대해 우선권 및 이익을 주장하며, 상기 출원의 전체 내용들은 참조로 본원에 통합된다.
디스플레이 기술이 진보하고, 디스플레이 해상도가 예를 들어, SD로부터 HD까지, 4K까지 그리고 8K까지 증가함에 따라, 디스플레이에서 프레임 버퍼링을 위해 이용될 수 있는 정적 랜덤 액세스 메모리(SRAM)의 양이 증가할 수 있고, 디스플레이를 제조하는 비용이 그에 따라 증가할 수 있다. 프레임 버퍼에 저장된 데이터를 압축하는 것은 메모리 요건들 및 비용을 감소시킬 수 있지만, 몇몇 압축 알고리즘들은 열화된 이미지 품질을 초래할 수 있다. 따라서, 허용가능한 이미지 품질을 보존하면서 이미지 데이터를 압축하기 위한 시스템 및 방법에 대한 필요성이 존재한다.
이미지들의 시퀀스에서 이미지를 인코딩 및 디코딩(즉, 압축 및 압축해제)하기 위해 코덱이 이용되고, 디코딩된 이미지는 에러 이미지를 계산하기 위해 이용되며, 에러 이미지는, 후속 이미지가 인코딩되기 전에 그에 가산된다. 압축된 이미지는 디스플레이 디바이스에 송신되고, 디스플레이 디바이스에서 디코딩 및 디스플레이된다.
본 발명이 해결하고자 하는 과제는 품질을 유지하면서 비디오 이미지들을 압축하고 데이터를 송신하는 방법 및 그 시스템을 제공하는 것이다.
본 발명의 실시예에 따르면, 이미지들의 시퀀스를 송신하기 위한 방법이 제공되고, 방법은: 제 1 프로세서에 의해, 가중치와 제 1 에러 이미지의 곱을, 이미지들의 시퀀스의 제 1 입력 이미지에 가산하여, 제 1 조정된 이미지를 형성하는 단계; 제 1 프로세서에 의해, 제 1 조정된 이미지를 인코딩하여, 제 1 인코딩된 이미지를 형성하는 단계; 제 1 프로세서에 의해, 제 1 인코딩된 이미지를 디코딩하여, 제 1 출력 이미지를 형성하는 단계; 및 제 1 프로세서에 의해, 제 1 조정된 이미지로부터 제 1 출력 이미지를 감산하여, 제 2 에러 이미지를 형성하는 단계를 포함한다.
일 실시예에서, 가중치의 값은 1이다.
일 실시예에서, 가중치의 값은 1 미만이다.
일 실시예에서, 제 1 인코딩된 이미지는, 제 1 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유한다.
일 실시예에서, 방법은, 제 1 프로세서에 의해, 제 1 인코딩된 이미지를, 제 2 프로세서에 접속된 메모리에 송신하는 단계; 및 제 2 프로세서에 의해, 제 1 인코딩된 이미지를 디코딩하여, 제 1 출력 이미지를 형성하는 단계를 더 포함한다.
일 실시예에서, 가중치의 값은 1이다.
일 실시예에서, 가중치의 값은 1 미만이다.
일 실시예에서, 방법은, 제 1 출력 이미지를 디스플레이 상에 디스플레이하는 단계를 더 포함한다.
일 실시예에서, 디스플레이는, 적어도 초당 120 프레임의 프레임 레이트로 동작하도록 구성된다.
일 실시예에서, 애플리케이션은, 입력 이미지들의 시퀀스 각각에 상기 방법을 적용하는 것을 포함하고, 제 1 입력 이미지 이후 각각의 입력 이미지에 대해 활용되는 제 1 에러 이미지는, 선행 입력 이미지에 대해 형성된 제 2 에러 이미지이고, 시퀀스에서의 입력 이미지들의 수에 반비례하여 전체 시간적 평균 에러가 감소한다.
일 실시예에서, 방법은, 입력 이미지들의 시퀀스 중 하나의 입력 이미지가 입력 이미지들의 시퀀스 중 후속 입력 이미지와 상이한 범위에 기초하여, 가중치에 대한 값을 선택하는 단계를 포함한다.
본 발명의 실시예에 따르면, 이미지들의 시퀀스를 포함하는 비디오 데이터를 송신하기 위한 시스템이 제공되고, 시스템은: 제 1 프로세서; 제 1 메모리를 포함하고, 제 1 메모리는, 제 1 프로세서에 의해 실행되는 경우 제 1 프로세서로 하여금, 이미지들의 시퀀스의 제 1 입력 이미지에 제 1 에러 이미지를 가산하여, 제 1 조정된 이미지를 형성하게 하고; 제 1 조정된 이미지를 인코딩하여, 제 1 인코딩된 이미지를 형성하게 하고; 제 1 인코딩된 이미지를 디코딩하여, 제 1 출력 이미지를 형성하게 하고; 그리고 제 1 조정된 이미지로부터 제 1 출력 이미지를 감산하여, 제 2 에러 이미지를 형성하게 하는 명령들의 시퀀스를 저장한다.
일 실시예에서, 시스템은, 제 2 프로세서; 및 제 2 메모리를 더 포함하고, 제 1 메모리는, 제 1 프로세서에 의해 실행되는 경우 제 1 프로세서로 하여금, 제 1 인코딩된 이미지를 제 2 메모리에 송신하게 하는 명령들의 시퀀스를 추가로 저장하고, 제 2 메모리는, 제 2 프로세서에 의해 실행되는 경우 제 2 프로세서로 하여금, 제 1 인코딩된 이미지를 또한 디코딩하게 하는 명령들의 시퀀스를 추가로 저장한다.
일 실시예에서, 제 1 인코딩된 이미지는, 제 1 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유한다.
일 실시예에서, 제 2 프로세서 및 제 2 메모리는 디스플레이의 구성요소들이다.
일 실시예에서, 제 1 프로세서 및 제 1 메모리는 비디오 어댑터의 구성요소들이다.
일 실시예에서, 디스플레이는, 초당 120 프레임 이상의 프레임 레이트로 동작하도록 구성된다.
본 발명의 실시예에 따르면, 입력 이미지들의 시퀀스를 포함하는 비디오 데이터를 송신하기 위한 시스템이 제공되고, 시스템은: 인코딩된 이미지들의 시퀀스를 형성하기 위해, 입력 이미지들의 시퀀스의 입력 이미지들을 프로세싱하기 위한 수단; 디코딩된 이미지들의 시퀀스를 형성하기 위해, 인코딩된 이미지들의 시퀀스의 인코딩된 이미지들을 디코딩하기 위한 수단; 및 입력 이미지들의 프로세싱에 시간적 보상을 적용하기 위한 수단을 포함한다.
일 실시예에서, 입력 이미지들을 프로세싱하기 위한 수단은, 제 1 조정된 이미지를 형성하기 위해, 가중치와 제 1 에러 이미지의 곱을, 이미지들의 시퀀스의 제 1 입력 이미지에 가산하기 위한 수단; 제 1 인코딩된 이미지를 형성하기 위해, 제 1 조정된 이미지를 인코딩하기 위한 수단; 제 1 출력 이미지를 형성하기 위해, 제 1 인코딩된 이미지를 디코딩하기 위한 수단; 및 제 2 에러 이미지를 형성하기 위해, 제 1 조정된 이미지로부터 제 1 출력 이미지를 감산하기 위한 수단을 포함한다.
일 실시예에서, 시스템은, 인코딩된 이미지들의 시퀀스의 인코딩된 이미지를 디스플레이에 송신하기 위한 수단; 및 디스플레이에서, 인코딩된 이미지를 디코딩하기 위한 수단을 포함한다.
본 발명이 실시예에 따르면 품질을 유지하면서 비디오 이미지들을 압축하고 데이터를 송신하는 방법 및 그 시스템이 제공된다.
도 1은, 종래 기술의 인코딩-디코딩 시스템의 블록도이다.
도 2는, 본 발명의 실시예에 따른 시간적 보상을 갖는 인코딩 및 디코딩 시스템의 블록도이다.
도 3은, 본 발명의 실시예에 따른 디스플레이와 통신하는 컴퓨터의 블록도이다.
첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은, 본 발명에 따라 제공되는 압축된 프레임 버퍼 및 시간적 보상 기술을 결합하는 고품질 디스플레이 시스템의 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 구성 또는 활용될 수 있는 유일한 형태들을 표현하는 것으로 의도되지 않는다. 설명은, 예시된 실시예들과 관련하여 본 발명의 특징들을 기술한다. 그러나, 본 발명의 사상 및 범주 내에 포함되는 것으로 또한 의도되는 상이한 실시예들에 의해 동일한 또는 동등한 기능들 및 구조들이 달성될 수 있음을 이해해야 한다. 본 명세서의 다른 곳에서 표시되는 바와 같이, 유사한 요소 번호들은 유사한 요소들 또는 특징들을 나타내도록 의도된다.
예를 들어, 컴퓨터 디스플레이 패널 상에서의 디스플레이를 위한 비디오 데이터는, 컴퓨터(310)(도 3)의 비디오 어댑터(313)에 의해 생성되고, 비디오 데이터 인터페이스를 통해 디스플레이에 송신될 수 있으며, 비디오 데이터 인터페이스는, 고해상도 멀티미디어 인터페이스(HDMI) 또는 디지털 비쥬얼 인터페이스(DVI)와 같은 표준화된 데이터 링크일 수 있다. 디스플레이는 더블-버퍼 구성으로 배열되는 2개의 SRAM 데이터 버퍼들(또는 "프레임 버퍼들")을 포함할 수 있고, 더블-버퍼 구성에서 언제든지 하나의 버퍼(현재의 기록 버퍼)는 비디오 어댑터(313)로부터 수신되는 새로운 데이터로 업데이트되는 한편, 다른 버퍼(현재의 판독 버퍼)는 디스플레이 패널 상에 이미지를 생성하기 위해 이용되고 있다. 디스플레이의 타이밍 제어기로 지칭되는 구성요소가, 디스플레이의 이러한 기능들 중 일부 또는 전부를 수행할 수 있다. 타이밍 제어기는 현재의 판독 버퍼로부터 비디오 데이터를 판독하고, 미처리(raw) 비디오 데이터를 하나 이상의 드라이버 집적 회로들(IC들)에 전송할 수 있고, 그 다음, 하나 이상의 드라이버 집적 회로들은 디스플레이 패널의 픽셀들을 조명하도록 디스플레이 패널에 구동 전류들을 제공할 수 있다. 디스플레이는 유기 발광 다이오드(OLED) 디스플레이 또는 액정 디스플레이(LCD)일 수 있다.
비디오 데이터의 압축은, 프레임 버퍼 메모리의 크기 및 비용을 감소시키기 위해 이용될 수 있다. 비디오 어댑터(313)가, 어느 정도의 압축량을 제공하는 인코딩 방식을 이용하여, 예를 들어, 비디오 데이터를 디스플레이에 송신하기 전에 이를 인코딩할 수 있고, 그 다음, 타이밍 제어기는 데이터가 프레임 버퍼로부터 판독될 때 이를 디코딩할 수 있다. 높은 압축비, 예를 들어, 4:1 또는 그 초과는 (예를 들어, 2:1 압축비보다) 더 큰 비용 절감을 유도할 수 있지만; 높은 압축비의 코더-디코더(코텍)의 이용은 시각적으로 무손실을 초래하지는 않을 수 있는데, 즉, 디스플레이된 이미지들에서, 인지가능한 변경들 또는 품질에서의 인지가능한 열화를 초래할 수 있다.
일 실시예에서, 디스플레이에 전송되고 디스플레이 상에서 디스플레이되는 프레임들(또는 "이미지들")의 시퀀스의 시각적 품질을 개선하기 위해, 시간적 보정 시스템 및 방법이 이용된다. 본 명세서에서 사용되는 바와 같이, 시간적 보정은, 프레임간 보정의 이용, 즉, 프레임들의 시퀀스 중 하나의 프레임에서 측정된 코딩-디코딩 에러(또는 동등하게는, 압축-압축해제 에러)를 이용하여 프레임들의 시퀀스 중 다른 프레임에서의 에러를 감소시키는 것을 지칭한다. 도 1을 참조하면, 종래 기술의 실시예에서, (예를 들어, 비디오 어댑터(313)에 의해 생성된) 원래의 "입력" 이미지(또는 "프레임") In은 인코딩되고, SRAM 프레임 버퍼에 인코딩된 프레임 프레임 Cn = E(In)으로 저장되고(여기서 E()는 인코딩(즉, 압축) 함수임), 그 다음 디코딩되고, "출력" 프레임 On = D(Cn)으로 디스플레이되며, 여기서 D()는 디코딩(즉, 압축해제) 함수이다. 코덱이 시각적으로 무손실이 아니면, 출력 프레임 On은 인지가능한 결함들을 가질 수 있다.
도 2를 참조하면, 일 실시예에서, 입력 프레임들과 출력 프레임들 사이의 시각적 불일치를 감소시키기 위해 시간적 보정이 이용된다. (입력 이미지들의 시퀀스의) 각각의 원래의 프레임 또는 "입력" 프레임 In에 대해, 선행 프레임 En -1로부터의 에러 이미지가 가산되어, 조정된 이미지 Fn = In+ En -1을 형성한다. 조정된 이미지는 인코딩되어, 인코딩된 이미지 Cn = E(Fn)을 형성한다. 일 실시예에서, 인코딩은 이미지를 적어도 4배만큼 압축하는데, 즉, 각각의 인코딩된 이미지는, 대응하는 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유한다. 일 실시예에서, 디스플레이 프레임 버퍼 압축, 2 대 1 또는 4 대 1로서 비디오 전자 표준 위원회(VESA)에 제안된 코덱들의 그룹 중 임의의 코덱으로부터 선택된 코덱이 이용된다. 그 다음, 인코딩된 이미지 Cn은 디코딩되어 출력 이미지 On = D(Cn)을 형성하고, (다음 입력 이미지에 이용될) 새로운 에러 이미지 En은 En = Fn - On으로 형성된다. 본 명세서에서 사용되는 바와 같이, "에러 이미지"는, 2개의 이미지들 사이의 차이로서 형성되는 이미지이고, 2개의 이미지들 각각은 동일한 디스플레이 이미지를 표현하거나 대략적으로 표현한다. 따라서, 예를 들어, 2개의 이미지들이 동일하면(에러 없음), 에러 이미지는 제로들의 어레이일 수 있고, 2개의 이미지들이 약간 상이하면, 에러 이미지는 작은 숫자들의 어레이일 수 있다.
단순화된 예시적인 예에서, 가설적 코덱은, 각각의 입력 픽셀 값에 2를 가산하고, 그 다음, 4로 나누는(임의의 분수 부분은 폐기함) 인코딩 함수, 및 4를 곱하는 디코딩 함수를 가질 수 있다. 따라서, 인코딩 및 디코딩의 결합은, 0 또는 1의 입력 값들이 0의 출력 값들에 맵핑되고 2, 3 또는 4의 입력 값들이 4에 맵핑되는 효과를 갖는다. 큰(예를 들어, 16 비트) 픽셀 값들의 경우, 이러한 코덱은 제한된 압축을 제공하지만, 이것은 실시예의 동작을 예시한다. 시스템이 시작할 때, 예를 들어, n = 1에 있어서, 이전 프레임으로부터 어떠한 에러 이미지도 이용가능하지 않아서, 제로의 값이 이용된다. 입력 이미지(In)의 픽셀의 픽셀 값이 3의 값을 갖는 상수이면, 제 1 조정된 이미지(F1)는 3의 픽셀 값을 갖고, 제 1 출력 이미지(O1)는 4의 픽셀 값을 갖고, 제 1 에러 이미지(E1)는 -1의 픽셀 값을 갖는다. 제 2 조정된 이미지(F2)는 3 - 1 = 2의 픽셀 값을 갖고, 제 2 출력 이미지(O2)는 4의 픽셀 값을 갖고, 제 2 에러 이미지(E2)는 -2의 픽셀 값을 갖는다. 제 3 조정된 이미지(F3)는 3 - 2 = 1의 픽셀 값을 갖고, 제 3 출력 이미지(O3)는 0의 픽셀 값을 갖고, 제 3 에러 이미지는 +1의 픽셀 값을 갖는다. 제 4 조정된 이미지(F4)는 3 + 1 = 4의 픽셀 값을 갖고, 제 4 출력 이미지는 4의 픽셀 값을 갖고, 제 4 에러 이미지는 0의 픽셀 값을 갖는다. 따라서, 제 4 에러 이미지는 초기 값과 동일한 픽셀 값을 갖고, 그 다음, 프로세스는 반복되며, 출력 이미지의 3개의 프레임들은 4의 픽셀 값을 갖고, 제 4 프레임은 0의 픽셀 값을 갖는다. 아래의 표 1은 2 순환 동안 동작의 시퀀스를 나타낸다.
가설적 코덱에 의한 실시예에 대한 픽셀 값들
n I n F n O n E n
1 3 3 4 -1
2 3 2 4 -2
3 3 1 0 1
4 3 4 4 0
5 3 3 4 -1
6 3 2 4 -2
7 3 1 0 1
8 3 4 4 0
시간의 3/4 동안 4의 값으로 조명되고 시간의 1/4 동안 0의 값으로 조명된 픽셀의, 시청자에 의해 인지된 시각적 효과는 3의 일정한 픽셀 값으로 조명된 픽셀을 시청하는 것과 유사할 수 있다. 따라서, 일 실시예에서, 이 시스템은, 이전 또는 후속 프레임들에서 디스플레이되는 이미지의 불완전성들을 하나의 디스플레이 프레임에서 보상한다.
일 실시예에서, 출력 이미지의 픽셀 값들은, 앞서 설명된 예에서와 같이 변동될 수 있다. 이러한 변동은 낮은 디스플레이 프레임 레이트들에 대해 플리커링(flickering)을 초래할 수 있고, 플리커링은 초당 120 프레임(fps) 또는 240 fps의 프레임 레이트들(예를 들어, 출력 이미지들이 초당 120 프레임 또는 그 초과의 프레임 레이트로 동작되도록 구성되는 디스플레이에 의해 디스플레이되는 경우)에 대해서는 거의 인지되지 않거나 인지불가능할 수 있다. 일 실시예에서, 전체 시간적 평균 에러는,
Figure 112015063570517-pat00001
로 주어지고, 누산된 평균 에러는
Figure 112015063570517-pat00002
이다. 본 발명의 실시예들의 이용에서 기인한 인지된 이미지 품질에서의 개선은, 정지 이미지들에 대해 또는 시간상 거의 변하지 않는 이미지들에 대해 최대일 수 있다.
일 실시예에서, 조정된 이미지의 계산은 가중치 α를 이용하여, 조정된 이미지에 대한 방정식은 Fn = In + αEn -1인데, 즉, 조정된 이미지 Fn은 가중치 α와 이전에 형성된 에러 이미지 En -1의 곱을 입력 이미지 In에 가산함으로써 형성된다. α의 값이 1인 경우, 조정된 이미지의 계산은 앞서 설명된 바와 같고; α의 값이 0인 경우, 입력 이미지의 어떠한 조정도 존재하지 않으며, 코덱은 입력 이미지에 대해 직접 동작한다. 1 미만인 α의 값은, 프레임마다 상당히 변하고 있는 이미지들의 시퀀스에 대한 또는 특정 프레임 레이트들에 대한 이미지들의 인지된 품질에서 개선을 제공할 수 있다. 일 실시예에서, 다양한 α 값들을 이용하여 프로세싱된 이미지들의 시퀀스들의 인지된 품질을 판정하기 위해, 하나 이상의 테스트 시청자들을 채용함으로써, 이용될 α의 값이 선택된다.
도 3을 참조하면, 일 실시예에서, 컴퓨터(310)와 같은 디스플레이 데이터의 소스는, 그래픽 카드와 같은 비디오 어댑터(313)를 포함하고, 그 다음, 비디오 어댑터는 프로세서(311) 및 메모리(312)를 포함한다.
컴퓨터는, 디스플레이될 그래픽 이미지들을 형성하기 위한 명령들을 비디오 어댑터(313)에 전송하고; 비디오 어댑터(313)는 그에 따라 이미지들의 시퀀스를 형성한다. 그러면, 이러한 이미지들의 시퀀스는 입력 이미지들 In의 시퀀스이다. 비디오 어댑터(313)는 프레임들(즉, 출력 이미지들)의 시퀀스를 생성하고, 이들을 HDMI 또는 DVI와 같은 비디오 데이터 인터페이스(330)를 통해 디스플레이(320)에 전송한다. 출력 이미지들의 시퀀스를 생성하기 위해, 비디오 어댑터(313)는 각각의 입력 이미지 In을 생성(또는 수신)하고, 선행 프레임으로부터의 에러 이미지 En -1을 가산함으로써 입력 이미지로부터 조정된 이미지 Fn을 형성한다. 비디오 어댑터(313)는 조정된 이미지 Fn을 인코딩하여, 인코딩된 이미지 Cn = E(Fn)을 형성한다. 비디오 어댑터(313)는 인코딩된 이미지 Cn을 비디오 데이터 인터페이스(330)를 통해 디스플레이(320)에 전송한다. 비디오 어댑터(313)는 또한, 인코딩된 이미지 Cn을 디코딩하여 출력 이미지 On = D(Cn) 및 (다음 입력 이미지에서 이용될) 새로운 에러 이미지 En =Fn - On을 형성한다.
디스플레이(320)는 인코딩된 이미지들 Cn의 시퀀스를 수신한다. 디스플레이(320)에서, 각각의 이미지 Cn은, 어느 버퍼가 현재의 기록 버퍼인지에 따라 2개의 프레임 버퍼들 중 하나(버퍼 A 또는 버퍼 B)에 저장된다. 프로그램 메모리(322)에 저장된 명령들의 제어 하에서, 타이밍 제어기(TCON)의 프로세서(321)는, 현재의 판독 버퍼(버퍼 A 또는 버퍼 B 중 하나)의 컨텐츠를 디코딩하고, 디코딩된 이미지 정보(즉, 출력 이미지 On = D(Cn))를, 저레벨 픽셀 구동 값 커맨드의 형태로, 드라이버 IC들에 전송한다. 새로운 프레임 전체가 기록 버퍼에 기록되고, 판독 버퍼의 컨텐츠가 완전히 판독되고 디코딩된 경우, 판독 및 기록 버퍼 포인터들이 교환되어, 최근에 채워진 기록 버퍼는 새로운 판독 버퍼가 되고, 최근에 디코딩된 판독 버퍼는 새로운 기록 버퍼가 된다. 프레임 버퍼들(버퍼 A 및 버퍼 B)는 SRAM 메모리로 구현될 수 있고, 인코딩된(예를 들어, 압축된) 이미지 데이터를 저장한 결과로, 이러한 버퍼들에 대해 요구되는 SRAM 메모리량은 감소될 수 있다.
구체적으로, 도 2 및 도 3을 참조하면, 이미지들(예를 들어, 비디오 데이터)의 시퀀스를 송신하기 위한 시스템 및 방법은 제 1 프로세서(311) 및 제 1 메모리(312)를 포함할 수 있고, 제 1 메모리는, 제 1 프로세서(311)에 의해 실행되는 경우 제 1 프로세서(311)로 하여금, 이미지들의 시퀀스의 제 1 입력 이미지 In에 제 1 에러 이미지 En -1을 가산하여, 제 1 조정된 이미지 Fn을 형성하게 하고; 제 1 조정된 이미지 Fn을 인코딩하여 제 1 인코딩된 이미지 Cn을 형성하게 하고; 제 1 인코딩된 이미지 Cn을 디코딩하여, 제 1 출력 이미지 On을 형성하게 하고; 그리고 제 1 조정된 이미지 Fn으로부터 제 1 출력 이미지 On을 감산하여, 제 2 에러 이미지 En을 형성하게 하는 명령들의 시퀀스를 저장한다. 일 실시예에서, 시스템은, 제 2 프로세서(321) 및 제 2 메모리(322)를 더 포함하고, 제 1 메모리(312)는, 제 1 프로세서(311)에 의해 실행되는 경우 제 1 프로세서(311)로 하여금, 제 1 인코딩된 이미지 Cn을 제 2 메모리(322)에 송신하게 하는 명령들의 시퀀스를 추가로 저장하고, 제 2 메모리(322)는, 제 2 프로세서에 의해 실행되는 경우 제 2 프로세서로 하여금, 제 1 인코딩된 이미지를 또한 디코딩하게 하는 명령들의 시퀀스를 저장한다. 따라서, 제 2 프로세서는 디코딩된 이미지들의 시퀀스를 형성한다. 일 실시예에서, 제 1 인코딩된 이미지는, 제 1 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유한다. 일 실시예에서, 제 2 프로세서(321) 및 제 2 메모리(322)는 디스플레이(320)의 구성요소들이다. 일 실시예에서, 제 1 프로세서(311) 및 제 1 메모리(312)는 비디오 어댑터(313)의 구성요소들이다. 일 실시예에서, 디스플레이(320)는 초당 120 프레임 또는 그 초과의 프레임 레이트에서 동작하도록 구성된다.
용어들, "제 1", "제 2", "제 3" 등은 본 명세서에서 다양한 요소들, 구성요소들, 영역들, 층들 및/또는 부분들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 구성요소들, 영역들, 층들 및/또는 부분들이 이러한 용어들에 의해 제한되어서는 안됨을 이해할 것이다. 이러한 용어들은 단지 하나의 요소, 구성요소, 영역, 층 또는 부분을 다른 요소, 구성요소, 영역, 층 또는 부분과 구별하기 위해 사용된다. 따라서, 창작적 개념의 사상 및 범위를 벗어남이 없이, 아래에서 논의되는 제 1 요소, 구성요소, 영역, 층 또는 부분은 제 2 요소, 구성요소, 영역, 층 또는 부분으로 지칭될 수 있다.
공간적으로 상대적인 용어들, 예를 들어, "밑", "아래", "하부", "하", "위", "상부" 등은, 본 명세서에서 설명의 용이함을 위해, 도면들에 도시된 바와 같은 하나의 요소 또는 특징의, 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해 사용될 수 있다. 이러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 이용되는 또는 동작되는 디바이스의 상이한 배향들을 포함하도록 의도됨을 이해할 것이다. 예를 들어, 도면들의 디바이스가 뒤집어지면, 다른 요소들 또는 특징들의 "아래" 또는 "밑" 또는 "하"로 설명된 요소들은 그 다른 요소들 또는 특징들의 "위"로 배향될 것이다. 따라서, 예시적인 용어들 "아래" 및 "하"는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 달리 배향될 수 있고(예를 들어, 90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 해석되어야 한다. 추가적으로, 층이 2개의 층들 "사이"에 있는 것으로 지칭되는 경우, 그 층은 그 2개의 층들 사이에 있는 유일한 층일 수 있거나 또는 하나 이상의 개입 층들이 또한 존재할 수 있음을 또한 이해할 것이다.
본 명세서에서 사용되는 용어는, 오직 특정 실시예들을 설명하기 위한 목적이며, 창작적 개념의 제한으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, "실질적으로", "대략" 및 이와 유사한 용어들은, 정도의 용어로 사용되지는 것이 아니라, 근사치의 용어로 사용되며, 측정된 또는 계산된 값들에서, 당업자들에게 인식될 고유의 편차들을 설명하는 것으로 의도된다. 본 명세서에서 사용되는 바와 같이, 용어 "주성분"은 중량에서 조성의 적어도 절반을 구성하는 성분을 의미하고, 용어 "주요 부분"은 복수의 항목들에 대해 적용되는 경우 항목들 중 적어도 절반을 의미한다.
본 명세서에서 사용되는 바와 같이, 단수형 형태들("a", "an 및 "the")은, 문맥에서 달리 명시적으로 나타내기 않으면, 복수형 형태들을 포함하도록 의도된다. 용어들 "포함하다" 및/또는 "포함하는"은, 본 명세서에서 사용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 구성요소들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지 않음을 추가로 이해할 것이다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. "적어도 하나"와 같은 표현들은, 요소들의 리스트에 선행되는 경우, 요소들의 전체 리스트를 수정하지만, 리스트의 개별적인 요소들을 수정하지는 않는다. 추가로, 창작적 개념의 실시예들을 설명하는 경우 "할 수 있는"의 사용은, "본 발명의 하나 이상의 실시예들"을 지칭한다. 또한, 용어 "예시적인"은 예 또는 예시를 지칭하도록 의도된다.
본 명세서에서 사용되는 바와 같이, 용어들 "이용하다", "이용하는" 및 "이용되는"은 용어 "활용하다", "활용하는" 및 "활용되는"과 각각 동의어로 고려될 수 있다.
요소 또는 층이 다른 요소 또는 층 "위에 있는 것", "그에 연결된 것", "그에 커플링된 것" 또는 "그에 인접한 것"으로 지칭되는 경우, 요소 또는 층은, 다른 요소 또는 층의 바로 위에 있거나, 그에 연결되거나, 그에 커플링되거나, 그에 인접될 수 있거나, 또는 하나 이상의 개입 요소들 또는 층들이 존재할 수 있음을 이해할 것이다. 반대로, 요소 또는 층이 다른 요소 또는 층 "바로 위에 있는 것", "그에 직접 연결되는 것", "그에 직접 커플링되는 것", 또는 "그에 바로 인접한 것"으로 지칭되는 경우, 어떠한 개입 요소들 또는 층들도 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, "프로세서"는 복수의 요소들을 포함할 수 있고, 요소들 각각이 프로세서로 지칭될 수 있음이 이해될 것이다. 예를 들어, 프로세서 칩은 몇몇 코어들을 포함할 수 있고, 코어들 각각이 프로세서로 지칭될 수 있거나, 프로세서가 다수의 프로세서들을 파이프라인에서 포함할 수 있다.
본 명세서에서 인용되는 임의의 수치 범위는, 인용된 범위 내에 포함되는 동일한 수치적 정확도의 모든 하위 범위들을 포함하도록 의도된다. 예를 들어, "1.0 내지 10.0"의 범위는, 인용된 최소값 1.0과 인용된 최대값 10.0 사이(및 이 숫자들을 포함함)의, 즉, 예를 들어, 2.4 내지 7.6과 같이, 1.0과 동일하거나 그보다 큰 최소값을 갖고 10.0과 동일하거나 그보다 작은 최대값을 갖는 모든 하위범위들을 포함하도록 의도된다. 본 명세서에서 인용되는 임의의 최대 수치 제한은, 그에 포함되는 그보다 작은 모든 수치적 제한들을 포함하도록 의도되고, 본 명세서에서 인용되는 임의의 최소 수치 제한은, 그에 포함되는 그보다 큰 모든 수치적 제한들을 포함하도록 의도된다.
압축된 프레임 버퍼 및 시간적 보상 기술을 결합하는 고품질 디스플레이 시스템의 예시적인 실시예들이 본 명세서에서 구체적으로 설명되고 예시되었지만, 많은 변형들 및 변화들이 당업자들에게 자명할 것이다. 따라서, 본 발명의 원리들에 따라 구성되는 압축된 프레임 버퍼 및 시간적 보상 기술을 결합하는 고품질 디스플레이 시스템은, 본 명세서에서 구체적으로 설명된 것과는 다르게 구현될 수 있음을 이해해야 한다. 본 발명은 또한 하기 청구항들 및 이들의 균등물들에서 정의된다.

Claims (20)

  1. 제1 프로세서를 포함하는 비디오 어댑터 및 제2 프로세서를 포함하는 표시 장치에서 수행되며, 이미지 시퀀스를 상기 표시 장치에 송신하는 방법으로서,
    상기 제 1 프로세서에 의해, 가중치와 제 1 에러 이미지의 곱을, 상기 이미지 시퀀스의 제 1 입력 이미지에 가산하여, 제 1 조정된 이미지를 형성하는 단계,
    상기 제 1 프로세서에 의해, 상기 제 1 조정된 이미지를 인코딩하여, 제 1 인코딩된 이미지를 형성하는 단계,
    상기 제 1 프로세서에 의해, 상기 제1 인코딩된 이미지를 프레임 버퍼에 저장하는 단계,
    상기 제 1 프로세서에 의해, 상기 저장된 제 1 인코딩된 이미지를 디코딩하여, 제 1 출력 이미지를 형성하는 단계, 그리고
    상기 제 1 프로세서에 의해, 상기 제 1 조정된 이미지로부터 상기 제 1 출력 이미지를 감산하여, 제 2 에러 이미지를 형성하는 단계
    를 포함하며,
    상기 제1 에러 이미지는 직전 이미지의 인코드-디코드 에러의 결과이고,
    상기 프레임 버퍼의 크기는 인코딩에 따라서 감소하는
    이미지 시퀀스 송신 방법.
  2. 제 1 항에 있어서,
    상기 가중치의 값은 1인, 이미지 시퀀스 송신 방법.
  3. 제 1 항에 있어서,
    상기 가중치의 값은 1 미만인, 이미지 시퀀스 송신 방법.
  4. 제 1 항에 있어서,
    상기 제 1 인코딩된 이미지는, 상기 제 1 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유하는, 이미지 시퀀스 송신 방법.
  5. 제 1 항에 있어서,
    상기 제 1 프로세서에 의해, 상기 제 1 인코딩된 이미지를, 제 2 프로세서에 접속된 메모리에 송신하는 단계; 및
    상기 제 2 프로세서에 의해, 상기 제 1 인코딩된 이미지를 디코딩하여, 상기 제 1 출력 이미지를 형성하는 단계를 더 포함하는, 이미지 시퀀스 송신 방법.
  6. 제 5 항에 있어서,
    상기 가중치의 값은 1인, 이미지 시퀀스 송신 방법.
  7. 제 5 항에 있어서,
    상기 가중치의 값은 1 미만인, 이미지 시퀀스 송신 방법.
  8. 제 5 항에 있어서,
    상기 제 1 출력 이미지를 디스플레이 상에 디스플레이하는 단계를 더 포함하는, 이미지 시퀀스 송신 방법.
  9. 제 8 항에 있어서,
    상기 디스플레이는, 적어도 초당 120 프레임의 프레임 레이트로 동작하도록 구성되는, 이미지 시퀀스 송신 방법.
  10. 제 1 항에 따른 방법을 입력 이미지들의 시퀀스 각각에 적용하는 단계를 포함하는 방법으로서,
    상기 제 1 입력 이미지 이후 각각의 입력 이미지에 대해 활용되는 제 1 에러 이미지는, 선행 입력 이미지에 대해 형성된 제 2 에러 이미지이고, 상기 시퀀스에서의 입력 이미지들의 수에 반비례하여 전체 시간적 평균 에러가 감소하는, 이미지 시퀀스 송신 방법.
  11. 제 10 항에 있어서,
    상기 입력 이미지들의 시퀀스 중 하나의 입력 이미지가 상기 입력 이미지들의 시퀀스 중 후속 입력 이미지와 상이한 범위에 기초하여, 상기 가중치에 대한 값을 선택하는 단계를 더 포함하는, 이미지 시퀀스 송신 방법.
  12. 제 1 프로세서; 그리고
    제 1 메모리
    를 포함하고,
    상기 제 1 메모리는 명령 시퀀스를 저장하고,
    상기 명령 시퀀스는 상기 제 1 프로세서에 의해 실행되는 경우 상기 제 1 프로세서로 하여금,
    이미지 시퀀스의 제 1 입력 이미지에 제 1 에러 이미지를 가산하여, 제 1 조정된 이미지를 형성하게 하고;
    상기 제 1 조정된 이미지를 인코딩하여, 제 1 인코딩된 이미지를 형성하게 하고;
    상기 제1 인코딩된 이미지를 프레임 버퍼에 저장하게 하고;
    상기 저장된 제 1 인코딩된 이미지를 디코딩하여, 제 1 출력 이미지를 형성하게 하고; 그리고
    상기 제 1 조정된 이미지로부터 상기 제 1 출력 이미지를 감산하여, 제 2 에러 이미지를 형성하게 하며,
    상기 제1 에러 이미지는 직전 이미지의 인코드-디코드 에러의 결과이고,
    상기 프레임 버퍼의 크기는 인코딩에 따라서 감소하는
    이미지 시퀀스를 포함하는 비디오 데이터의 송신 시스템.
  13. 제 12 항에 있어서,
    제 2 프로세서; 및
    제 2 메모리를 더 포함하고,
    상기 제 1 메모리는, 상기 제 1 프로세서에 의해 실행되는 경우 상기 제 1 프로세서로 하여금, 상기 제 1 인코딩된 이미지를 상기 제 2 메모리에 송신하게 하는 명령들의 시퀀스를 추가로 저장하고,
    상기 제 2 메모리는, 상기 제 2 프로세서에 의해 실행되는 경우 상기 제 2 프로세서로 하여금, 상기 제 1 인코딩된 이미지를 또한 디코딩하게 하는 명령들의 시퀀스를 저장하는,
    송신 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 인코딩된 이미지는, 상기 제 1 조정된 이미지에 의해 점유되는 메모리량의 1/4 이하인 메모리량을 점유하는, 송신 시스템.
  15. 제 13 항에 있어서,
    상기 제 2 프로세서 및 상기 제 2 메모리는 디스플레이의 구성요소들인, 송신 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 프로세서 및 상기 제 1 메모리는 비디오 어댑터의 구성요소들인, 송신 시스템.
  17. 제 15 항에 있어서,
    상기 디스플레이는, 초당 120 프레임 이상의 프레임 레이트로 동작하도록 구성되는, 송신 시스템.
  18. 입력 이미지 시퀀스의 입력 이미지들을 프로세싱하여 인코딩된 이미지 시퀀스를 형성하는 프로세싱 수단,
    상기 인코딩된 이미지 시퀀스의 인코딩된 이미지들을 디코딩하여 디코딩된 이미지 시퀀스를 형성하는 디코딩 수단, 그리고
    상기 입력 이미지들의 프로세싱에 시간적 보상을 적용하는 보상 수단
    을 포함하며,
    상기 프로세싱 수단은,
    가중치와 제 1 에러 이미지의 곱을, 상기 입력 이미지 시퀀스의 제 1 입력 이미지에 가산하여 제 1 조정된 이미지를 형성하는 수단,
    상기 제 1 조정된 이미지를 인코딩하여 제 1 인코딩된 이미지를 형성하는 수단,
    상기 제1 인코딩된 이미지를 프레임 버퍼에 저장하는 수단,
    상기 저장된 제 1 인코딩된 이미지를 디코딩하여 제 1 출력 이미지를 형성하는 수단, 그리고
    상기 제 1 조정된 이미지로부터 상기 제 1 출력 이미지를 감산하여 제 2 에러 이미지를 형성하는 수단
    을 포함하고,
    상기 제1 에러 이미지는 직전 이미지의 인코드-디코드 에러의 결과이고,
    상기 프레임 버퍼의 크기는 인코딩에 따라서 감소하는
    입력 이미지 시퀀스를 포함하는 비디오 데이터의 송신 시스템.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 인코딩된 이미지 시퀀스의 인코딩된 이미지를 디스플레이에 송신하기 위한 수단, 그리고
    상기 디스플레이에서, 상기 인코딩된 이미지를 디코딩하기 위한 수단
    을 더 포함하는 비디오 데이터의 송신 시스템.
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