KR102195430B1 - 신호 경로를 통해 전파되는 입력 제어 신호 - Google Patents

신호 경로를 통해 전파되는 입력 제어 신호 Download PDF

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Abstract

몇몇 예에서, 유체 분사 디바이스의 제어 장치는, 유체 분사 디바이스의 각자의 노즐을 선택하기 위한 신호를 생성하도록 입력 제어 신호에 의해 제어될 수 있는 복수의 선택기를 포함하는데, 제 1 선택기는 제 1 신호 경로를 통해 전파된 입력 제어 신호에 응답하여 제 1 선택기 내의 디바이스를 턴 온하고, 제 2 선택기는 입력 제어 신호에 응답하여 상이한 작업을 수행한다. 메모리 인코더는 메모리 내의 메모리 위치를 선택하고, 메모리 인코더는 제 2 신호 경로를 통해 전파된 입력 제어 신호에 응답하여 메모리 인코더 내의 디바이스를 턴 온하는데, 제 2 신호 경로의 신호 로딩은 상기 제 1 신호 경로의 신호 로딩으로부터 분리된다.

Description

신호 경로를 통해 전파되는 입력 제어 신호
인쇄 시스템은 인쇄 유체를 타겟에 분배하는 노즐을 갖는 인쇄 헤드를 포함할 수 있다. 2 차원(2D) 인쇄 시스템에서, 타겟은 인쇄 이미지가 형성될 수 있는 종이 또는 다른 유형의 기판과 같은 인쇄 매체이다. 2D 인쇄 시스템의 예는 잉크 방울을 분배할 수 있는 잉크젯 인쇄 시스템을 포함한다. 3 차원(3D) 인쇄 시스템에서, 타겟은 3D 객체를 형성하도록 증착된 빌드 재료(build material)의 단일 층 또는 다중 층일 수 있다.
문헌 US 6,575,548 B1은 잉크젯 인쇄 헤드의 에너지 특성의 효율적 제어를 제공하는 인쇄 시스템 및 프로토콜에 관한 것이다. 이 인쇄 시스템은 제어기와, 전원과, 잉크 드라이버와 통합된 분배 프로세서 및 메모리 디바이스를 갖는 인쇄 헤드 어셈블리를 포함한다. 분배 프로세서는 사전 프로그램된 수용가능한 경계 내에서 인쇄 헤드 어셈블리의 에너지 특성을 유지한다.
본 개시의 몇몇 구현예가 이하의 도면과 관련하여 설명된다.
도 1은 몇몇 예에 따른 유체 분사 디바이스의 블록도이다.
도 2는 몇몇 예에 따른 인쇄 헤드를 포함하는 인쇄 유체 카트리지의 블록도이다.
도 3a 내지 도 3d는 몇몇 예에 따른, 분압기를 사용하여 개별적 신호 경로를 제공하는 배치의 블록도이다.
도 4는 몇몇 예에 따른, 시프트 레지스터를 포함하는 메모리 인코더 및 선택기를 포함하는 배치의 블록도이다.
도 5는 몇몇 예에 따른 시프트 레지스터 셀의 회로도이다.
도 6은 몇몇 예에 따른, 유체 분사 디바이스용 제어 회로의 블록도이다.
도 7은 몇몇 예에 따른 프로세스의 흐름도이다.
본 개시에서, 관사 "a", "an" 또는 "the"는 단수의 요소를 나타내기 위해 사용되거나, 문맥상 명백하게 달리 지시하지 않는 한 복수의 요소를 나타내기 위해 사용될 수 있다. 또한, "포함한다(includes)", "포함하는(including)", "포함한다(comprises)", "포함하는(comprising)", "갖는다" 또는 "갖는"이라는 용어는 개방형이며 언급된 요소(들)의 존재를 명시하는 것이지만, 다른 요소의 존재 또는 추가를 배제하지 않는다.
인쇄 시스템에 사용하기 위한 인쇄 헤드는 인쇄 유체 방울이 각각의 노즐로부터 분사되게 하도록 활성화되는 노즐을 포함할 수 있다. 각각의 노즐은 활성화될 때 노즐의 점화실(firing chamber)에서 인쇄 유체를 기화시키기 위해 열을 생성하는 가열 요소를 포함하는데, 이는 노즐로부터 인쇄 유체의 방울이 배출되게 한다. 인쇄 시스템은 2 차원(2D) 또는 3 차원(3D) 인쇄 시스템일 수 있다. 2D 인쇄 시스템은 잉크와 같은 인쇄 유체를 분배하여 종이 매체 또는 다른 유형의 인쇄 매체와 같은 인쇄 매체 상에 이미지를 형성한다. 3D 인쇄 시스템은 빌드 재료의 연속 층을 증착함으로써 3D 객체를 형성한다. 3D 인쇄 시스템으로부터 분배된 인쇄 유체는, 빌드 재료의 층의 분말의 융합 및 (예컨대, 빌드 재료의 층의 에지 또는 형상의 정의에 의한) 빌드 재료의 층의 디테일(detail) 등을 수행하는 데 사용되는 유체뿐만 아니라 잉크를 포함할 수 있다.
후속하는 설명에서, "인쇄 헤드"라는 용어는 일반적으로 인쇄 헤드 다이, 또는 지지 구조 상에 장착된 다수의 인쇄 헤드 다이를 포함하는 전체 어셈블리를 지칭할 수 있다. 몇몇 예에서는 인쇄 시스템에 사용하기 위한 인쇄 헤드가 언급되지만, 본 개시의 기술 또는 메커니즘은 노즐을 통해 유체를 분배할 수 있는 비 인쇄 애플리케이션에 사용되는 다른 유형의 유체 분사 디바이스에도 적용 가능하다는 것에 유의한다. 이러한 다른 유형의 유체 분사 디바이스의 예는, 유체 감지 시스템, 의료 시스템, 차량, 유체 흐름 제어 시스템 등에 사용되는 것들을 포함한다.
인쇄 헤드는 활성화를 위한 노즐을 선택하는 데 사용되는 선택기를 포함할 수 있다. 활성화된 노즐은 인쇄 유체를 분사할 수 있다. 몇몇 구현예에서, 선택기는 어느 노즐이 활성화되어야 하는지를 명시하는 어드레스를 생성하는 어드레스 생성기를 포함한다. 생성된 어드레스에 의해 선택되지 않은 노즐은 비활성 상태로 유지되며, 따라서 인쇄 유체를 분사하지 않는다. 다른 예에서, 선택기는 활성화될 노즐을 선택하기 위한 다른 신호를 생성할 수 있다.
몇몇 예시적 인쇄 헤드는 또한 메모리를 포함한다. 인쇄 헤드의 메모리는 인쇄 헤드와 관련된 식별자, 일련 번호, 보안 정보 등과 같은 특정 정보를 저장하는 데 사용될 수 있다. 인쇄 헤드는 메모리의 메모리 위치를 선택하는 데 사용되는 메모리 인코더를 더 포함할 수 있는데, 선택된 메모리 위치는 판독되거나 기록될 수 있다. 몇몇 예에서, 메모리 인코더는, 직렬 입력을 수신하고, 인쇄 헤드 내의 메모리의 하나의 메모리 위치(또는 다수의 메모리 위치)를 선택하는 데 사용되는 다수의 신호의 병렬 출력을 제공하는 시프트 레지스터를 포함한다. 메모리 인코더의 시프트 레지스터에 대한 입력은 메모리의 메모리 위치를 액세스하는 데 사용되는 메모리 액세스 신호를 포함할 수 있다.
다양한 작업을 수행하기 위해 인쇄 헤드에는 입력 제어 신호가 제공될 수 있다. 보다 높은 동작 주파수에서, 입력 제어 신호는 입력 제어 신호의 신호 로딩(signal loading)에 민감할 수 있다. 신호 로딩은 입력 제어 신호가 접속되는 트랜지스터와 같은 디바이스의 수에 기초한다. 예를 들어, 입력 제어 신호가 다수의 트랜지스터를 턴 온하는 데 사용되면, 입력 제어 신호에 의해 경험되는 신호 로딩이 증가된다. 증가된 신호 로딩은 입력 제어 신호의 로우에서 하이 또는 하이에서 로우로의 천이, 특히 더 높은 주파수에서의 입력 제어 신호의 천이를 놓치는 결과를 초래할 수 있다. 입력 제어 신호의 천이를 놓치는 것은 메모리용 어드레스 생성기 및 메모리 인코더와 같은 인쇄 헤드의 특정 회로의 동작에 오류를 유발할 수 있다. 예를 들어, 입력 제어 신호의 과도한 신호 로딩은 특정 노즐이 활성화되어야 할 때 활성화되지 않는 결과를 초래할 수 있는데, 이는 (예컨대, 인쇄된 이미지 내에 빈 영역 형태로) 최적화되지 않은 인쇄 이미지로 이어질 수 있다.
본 개시의 몇몇 구현예에 따르면, 활성화를 위한 노즐(들)을 선택하는 데 사용되는 제 1 선택기로 입력 제어 신호를 전파하는 제 1 신호 경로를, 메모리의 메모리 위치(들)를 선택하는 데 사용되는 메모리 인코더로 입력 제어 신호를 전파하는 제 2 신호 경로로부터 분리시키기 위해, 신호 경로 분리가 사용된다. 입력 제어 신호는 또한, 활성화를 위한 노즐(들)을 선택하는 제 2 선택기(예컨대, 제 2 어드레스 생성기)에 제공된다. 입력 제어 신호는 제 1 선택기와 제 2 선택기에서 상이한 작업이 수행되게 하므로, 입력 제어 신호의 신호 로딩에 대해 제 1 선택기는 제 2 선택기보다 더 민감할 수 있다. 제 1 선택기와 제 2 선택기는 활성화를 위한 상이한 노즐 서브세트를 선택하는 데 사용될 수 있음에 유의한다. 예를 들어, 제 1 선택기는 유체 분사 디바이스(예컨대, 인쇄 헤드 또는 다른 유형의 유체 분사 디바이스)의 제 1 영역에서 노즐을 선택하는 데 사용될 수 있는 반면, 제 2 선택기는 유체 분사 디바이스의 제 2 영역에서 노즐을 선택하는 데 사용될 수 있는데, 여기서 제 2 영역은 제 1 영역과 구별된다. 상이한 영역들은 개별적인 물리적 영역일 수 있거나, 유체 분사 디바이스의 개별적인 논리적 영역일 수 있다.
활성화를 위한 노즐을 선택하는 제 1 선택기 및 제 2 선택기가 언급되었지만, 다른 예에서는 3개 이상의 선택기가 유체 분사 디바이스에 제공될 수 있음에 유의한다.
도 1은 유체 분사 디바이스(100)의 예를 도시하는데, 이는 인쇄 시스템(예컨대, 2D 또는 3D 인쇄 시스템)에 사용되는 인쇄 헤드 또는 비 인쇄 시스템에 사용되는 유체 분사 디바이스일 수 있다. 유체 분사 디바이스는, 노즐이 제공되는 기판 및 노즐에 의한 유체의 분사를 제어하는 제어 회로를 포함하는 집적 회로(IC) 다이로서 구현될 수 있다. 인쇄 시스템의 경우, 다이는, 인쇄 시스템의 캐리지에 장착 또는 부착될 수 있거나 인쇄 유체 카트리지에 장착 또는 부착될 수 있는 인쇄 헤드 다이일 수 있다.
유체 분사 디바이스(100)는 노즐(102)과, 노즐(102)의 활성화를 제어하는 제어기(104)를 포함한다. 여기에서 사용될 때 "제어기"라는 용어는, 마이크로프로세서, 멀티 코어 마이크로프로세서의 코어, 마이크로제어기, 프로그램 가능한 게이트 어레이, 프로그램 가능한 집적 회로 디바이스 또는 임의의 다른 하드웨어 처리 회로 중 임의의 것 또는 이들의 어떤 조합을 지칭할 수 있다. 다른 예에서, "제어기"는 하드웨어 처리 회로와 하드웨어 처리 회로 상에서 실행가능한 머신 판독가능 명령어의 조합을 지칭할 수 있다.
제어기(104)는 제 1 어드레스 생성기(106-1) 및 제 2 어드레스 생성기(106-2)를 포함한다. 각각의 어드레스 생성기(106-1 또는 106-2)는 활성화를 위한 노즐(또는 노즐)을 선택하는 데 사용될 어드레스를 생성한다. 제 1 어드레스 생성기(106-1)는 노즐의 제 1 그룹(108-1)에서 노즐(102)의 활성화를 제어하는 데 사용되고, 제 2 어드레스 생성기(106-2)는 노즐의 제 2 그룹(108-2)에서 노즐(102)의 활성화를 제어한다. 2개의 어드레스 생성기 및 2개의 각자의 노즐 그룹이 도 1에 도시되어 있지만, 다른 예에서, 제어기(104)는 3개 이상의 노즐 그룹을 제어하는 3개 이상의 어드레스 생성기를 포함할 수 있다. 또한, 보다 일반적으로, 어드레스 생성기(106-1 및 106-2)는 선택기로 지칭될 수 있다.
도시되지는 않았지만, 제어기(104)는 각자의 노즐의 활성화를 제어하는 점화 회로를 더 포함할 수 있다. 몇몇 예에서, 노즐당 하나의 점화 회로가 존재한다. 다른 예에서는, 다수의 노즐을 위한 하나의 점화 회로가 존재할 수 있다. 점화 회로는 점화 셀로도 지칭될 수 있다. 점화 회로는 점화 저항기와 같은 가열 요소를 포함하는데, 가열 요소는 활성화될 때 노즐의 점화실로부터 유체를 분사하기 위해 열을 생성한다. 어드레스 생성기(106-1 또는 106-2)에 의해 생성된 어드레스는 점화 회로에 제공된다. 어드레스는 어느 점화 회로가 선택되는지를 제어하며, 그에 대응하여 어느 노즐(102)이 활성화되는지를 제어한다.
유체 분사 디바이스(100)는 메모리(110)와, (판독 또는 기록을 수행하는 것의 일부로서) 액세스할 메모리(110) 내의 메모리 위치의 선택을 제어하는 메모리 인코더(112)를 더 포함한다. 메모리 인코더(112) 및 메모리(110)는 메모리 다이와 같은 메모리 디바이스의 일부로서 구현될 수 있거나, 대안적으로 메모리 인코더(112) 및 메모리(110)는 개별적 구성요소로서 구현될 수 있다.
메모리(110)는 소거가능하고 프로그램가능한 판독 전용 메모리(erasable programmable read only memory: EPROM), 플래시 메모리, 또는 임의의 다른 유형의 비휘발성 메모리와 같은 비휘발성 메모리일 수 있다. 다른 예에서, 메모리(110)는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM), 정적 랜덤 액세스 메모리(static random access memory: SRAM) 또는 임의의 다른 유형의 휘발성 메모리와 같은 휘발성 메모리일 수 있다.
메모리 인코더(112)는 입력 신호를 수신하고, 메모리 인코더(112)는 입력 신호에 기초하여, 액세스를 위한 메모리(110) 내의 메모리 위치(또는 메모리 위치)를 선택하기 위한 메모리 선택 신호를 생성한다. 유사하게, 어드레스 생성기(106-1, 106-2)는 입력 신호에 응답하여 어드레스를 생성한다.
메모리 인코더(112) 및 어드레스 생성기(106-1 및 106-2)에 의해 공유되는 입력 신호들 중 하나는 입력 제어 신호(114)이다. 하나의 입력 제어 신호가 메모리 인코더(112) 및 어드레스 생성기(106-1 및 106-2)에 의해 공유되는 것으로 언급되지만, 다른 예에서는 다수의 입력 제어 신호가 메모리 인코더(112) 및 어드레스 생성기(106-1, 106-2)에 의해 공유될 수 있음에 유의한다.
유체 분사 디바이스에서의 입력 제어 신호의 과중한 로딩은, 유체 분사 디바이스의 동작 시에, 특히 더 높은 동작 주파수에서, 오류를 유발할 수 있다. 본 개시의 몇몇 구현예에 따르면, 입력 제어 신호(114)를 각자의 상이한 제어 회로에 제공하는 신호 경로들은 신호 로딩 효과를 줄이거나 제거하기 위해 서로 분리될 수 있다. 도 1에 따른 예에서, 입력 제어 신호(114)는 제 1 신호 경로(116-1)를 통해 제 1 어드레스 생성기(106-1)에 제공된다. 입력 제어 신호(114)는 제 2 신호 경로(116-2)를 통해 메모리 인코더(112)에 제공된다. 제 1 신호 경로(116-1)의 신호 로딩은 제 2 신호 경로(116-2)의 신호 로딩으로부터 분리된다. 제 1 신호 경로와 제 2 신호 경로를 통한 신호의 신호 천이(로우에서 하이 또는 하이에서 로우)를 드라이빙하는 소스가 상이할 경우, 제 1 신호 경로와 제 2 신호 경로의 신호 로딩은 서로 분리된다.
메모리 인코더(112)는 제 2 신호 경로(116-2)를 통해 전파된 입력 제어 신호(114)에 응답하여 메모리 인코더(112) 내의 디바이스들(예컨대, 트랜지스터들)을 턴 온한다. 본 개시에서, 디바이스(예컨대, 트랜지스터)를 턴 온하는 것은 디바이스를 오프 상태에서 온 상태로 스위칭하는 것을 지칭한다. 유사하게, 제 1 어드레스 생성기(106-1)는 제 1 신호 경로(116-1)를 통해 전파된 입력 제어 신호(114)에 응답하여 제 1 어드레스 생성기(106-1) 내의 디바이스들(예컨대, 트랜지스터들)을 턴 온한다. 제 1 어드레스 생성기(106-1) 및 메모리 인코더(112)에는 턴 온할 비교적 많은 수의 디바이스가 존재할 수 있기 때문에, 신호 로딩 분리를 제공하기 위해 개별 신호 경로(116-1 및 116-2)가 제공되지 않는다면 입력 제어 신호(114)는 과중한 로딩을 겪게 될 것이다.
더욱이, 입력 제어 신호(114)는 제 1 어드레스 생성기(106-1) 및 메모리 인코더(112) 내의 디바이스들을 실질적으로 동시에 턴 온하는 데 사용되며, 이는 입력 제어 신호(114)의 과중한 로딩의 효과를 더욱 악화시킨다. 디바이스들을 "실질적으로 동시에" 턴 온하는 것은 디바이스들을 동시에 또는 서로의 특정 시간 범위 내에서 턴 온하는 것을 지칭할 수 있다.
제 2 어드레스 생성기(106-2)는 신호 경로(116-X)를 통해 전파된 입력 제어 신호(114)에 응답하여 제 2 어드레스 생성기(106-2) 내의 작업을 수행하는데, 이는 제 1 어드레스 어드레스 생성기(106-1)와 메모리 인코더(112)에서 입력 제어 신호(114)에 응답하여 수행되는 작업과는 상이하다. 신호 경로(116-X)는 신호 경로(116-2)와 동일할 수 있거나, 대안적으로 신호 경로(116-X)의 신호 로딩이 신호 경로(116-2)의 신호 로딩과 분리되도록 신호 경로(116-X)는 신호 경로(116-2)와 상이할 수 있다. 입력 제어 신호(114)가 접속되는 제 2 어드레스 생성기(106-2) 및 메모리 인코더(112) 내의 디바이스들의 수는 과도한 로딩을 유발하지 않을 것이므로, 제 2 어드레스 생성기(106-2) 및 메모리 인코더(112)에 제공되는 입력 제어 신호(114)는 공통 신호 경로를 공유할 수 있다.
몇몇 예에서, 입력 제어 신호(114)에 응답하여 제 2 어드레스 생성기(106-2)에서 수행되는 작업은 제 2 어드레스 생성기(106-2) 내의 노드들을 프리차징(pre-charging)하는 것을 포함할 수 있다. 노드를 프리차징하는 것은 노드를 특정 전압으로 충전하는 것을 지칭할 수 있다. 일반적으로 노드를 프리차징하는 것은 고주파수에서의 고속 동작에 의존하는 디바이스의 턴 온보다 신호 로딩 효과에 덜 민감하다.
다른 예에서, 입력 제어 신호(114)에 응답하여 제 2 어드레스 생성기(106-2)에서 수행되는 작업은, 제 1 어드레스 생성기(106-1) 또는 메모리 인코더(112) 내의 디바이스들을 턴 온하는 것과는 상이한 시간에 제 2 어드레스 생성기(106-2) 내의 디바이스들(예컨대, 트랜지스터들)을 턴 온하는 것을 포함한다. 신호 타이밍에 따라 디바이스를 턴 온하는 것은, 특정 시간에 천이(로우에서 하이로의 천이 및 하이에서 로우로의 천이)하는 신호에 기초하여 디바이스를 턴 온하는 것을 지칭할 수 있다. 보다 일반적으로, 제 2 어드레스 생성기(106-2)는 제 1 어드레스 생성기(106-1)에 의해 수행되는 작업과는 상이한 타이밍에 따라 입력 제어 신호(114)에 응답하여 작업을 수행할 수 있다.
도 2는 2D 인쇄 시스템 또는 3D 인쇄 시스템에서 사용하기 위한 예시적 인쇄 유체 카트리지(200)(예컨대, 잉크 카트리지)의 블록도이다. 인쇄 유체 카트리지가 도시되어 있지만, 도 2에 도시된 구성요소는 비 인쇄 애플리케이션에 포함되도록 수정될 수 있음에 유의한다.
인쇄 유체 카트리지(200)의 표면(또는 표면)에는 탭 헤드 어셈블리(tab head assembly)(202)가 부착될 수 있다. 탭 헤드 어셈블리(202)는 가요성 케이블(203)을 포함하는데, 가요성 케이블(203) 상에는 인쇄 헤드(204)(도 2에 따른 예에서는 인쇄 헤드 다이임), 전기 전도성 패드(206) 및 다른 구성요소(들)(도시되지 않음)가 제공될 수 있다. 다른 예에서는, 다수의 인쇄 헤드 다이가 탭 헤드 어셈블리(202)의 일부로서 제공될 수 있다. 도 2에서, 인쇄 헤드(204)는 도 1에 도시된 유체 분사 디바이스(100)의 예이다. 가요성 케이블(203)은, 인쇄 헤드(204), 전기 전도성 패드(206) 및 다른 구성요소(들)를 포함하는 탭 헤드 어셈블리(202)의 구성 요소들을 전기적으로 접속하는 전기 도체를 포함한다.
도 2는 인쇄 유체 카트리지(200)의 일부인 통합형 인쇄 헤드의 예를 도시한다. 통합형 인쇄 헤드의 경우, 인쇄 헤드 다이가 인쇄 유체 카트리지(200)에 부착된다. 인쇄 유체 카트리지(200)는 인쇄 시스템에 제거가능하게 장착되는데, 예를 들어, 인쇄 유체 카트리지는 인쇄 시스템으로부터 제거되고 새로운 인쇄 유체 카트리지로 교체될 수 있다. 인쇄 유체 카트리지(200)가 인쇄 시스템의 캐리지 내의 크레이들(cradle) 또는 다른 리셉터클(receptacle)에 설치될 때, 인쇄 시스템이 인쇄 헤드(204)를 포함하는 인쇄 유체 카트리지(200)와 통신하고 인쇄 유체 카트리지(200)의 동작을 제어할 수 있도록, 전기 전도성 패드(206)는 캐리지의 대응하는 전기적 구조와 전기적으로 접촉한다.
인쇄 헤드(204)는 다수의 선택기(212-1 내지 212-N)(N> 2)를 포함하는 제어기(210)를 포함한다. 선택기(212-1 내지 212-N)는 활성화를 위해 인쇄 헤드(204)의 각자의 노즐(102)을 선택하는데 사용된다. 몇몇 예에서, 선택기(212-1 및 212-N)는 도 1에 도시된 어드레스 생성기(106-1 및 106-2)와 같은 어드레스 생성기일 수 있다.
제어기(210)는 또한 전술한 바와 같은 메모리(110) 및 메모리 인코더(112)를 포함한다. 또한, 선택기(212-1 및 212-N) 및 메모리 인코더(112)로 입력 제어 신호(220)를 전파하는 개별적 신호 경로(222)를 제공함으로써 입력 제어 신호(220)에 대한 신호 로딩 분리가 달성될 수 있다. 개별적 신호 경로(222)는 도 1의 신호 경로(116-1, 116-X 및 116-2)와 유사할 수 있다.
다른 예에서, 인쇄 헤드(204)는 2D 또는 3D 인쇄 시스템과 같은 인쇄 시스템의 캐리지에 장착될 수 있다.
도 3a 내지 도 3d는 사용될 수 있는 개별적 신호 경로의 예를 도시한다. 도 3a, 도 3c 및 도 3d의 각각에서는, 2개의 입력 제어 신호(S2 및 S4)가 선택기(212-1), 선택기(212-N) 및 메모리 인코더(112) 사이에서 공유된다고 가정한다. 다른 예에서는, 더 많은 입력 제어 신호가 선택기(212-1), 선택기(212-N) 및 메모리 인코더(112)에 의해 공유될 수 있다.
도 3a에서, 2개의 개별적 신호 경로는, 제 1 분압기 회로(302)를 포함하는 제 1 신호 경로 및 제 2 분압기 회로(304)를 포함하는 제 2 신호 경로를 포함한다. 각 분압기 회로(302 또는 304)는 입력 제어 신호(S2)에 대한 분압기 및 입력 제어 신호(S4)에 대한 다른 분압기를 포함한다.
분압기의 일 예는 도 3b에 도시되어 있는데, 여기서 분압기는 입력 제어 신호(S)(예컨대, S2 또는 S4)와 기준 전압(예컨대, 접지) 사이에 직렬로 배치된 저항기들(306 및 308)을 포함한다. 저항기들(306 및 308) 사이의 노드는 입력 제어 신호(S)의 더 낮은 전압 버전(SLV)을 제공한다. SLV의 전압 레벨은 저항기(306)의 저항값 대 저항기(308)의 저항값의 비를 S의 전압 레벨과 곱한 것에 기초한다.
도 3a의 각각의 분압기 회로(302 또는 304)에는, 도 3b에 도시된 분압기가 2개 제공될 수 있는데, 하나는 S2용이고 다른 하나는 S4용이다. 분압기 회로(302)는 S2로부터 S2LV-1을 생성하고(S2LV-1은 저전압 버전의 S2임), S4로부터 S4LV-1을 생성한다(S4LV-1은 저전압 버전의 S4임). 분압기 회로(304)는 S2로부터 S2LV-N을 생성하고(S2LV-N은 저전압 버전의 S2임), S4로부터 S4LV-N을 생성한다(S4LV-N은 저전압 버전의 S4임).
도 3a에서, 입력 제어 신호들(S2 및 S4)의 각각은 (분압기 회로(302)를 포함하는) 제 1 신호 경로를 통해 선택기(212-1)에 제공된다. 분압기 회로(302)로부터의 출력 신호(S2LV-1 및 S4LV-1)는 선택기(212-1)에 제공된다.
입력 제어 신호들(S2 및 S4)의 각각은 (분압기 회로(304)를 포함하는) 제 2 신호 경로를 통해 선택기(212-N) 및 메모리 인코더(112)에 제공된다. 분압기 회로(304)로부터의 출력 신호(S2LV-N 및 S4LV-N)는 선택기(212-N) 및 메모리 인코더(112)에 제공된다. 몇몇 예에서, 신호 S2LV-1은 선택기(212-1) 내의 트랜지스터들을 턴 온하는데 사용되고, 신호 S2LV-N은 메모리 인코더(112) 내의 트랜지스터들을 턴 온한다. 신호 S2LV-N은 선택기 212-N으로 하여금, 신호 S2LV-1에 응답하여 선택기 212-1에서 수행된 작업과는 상이한 작업을 수행하게 한다.
도 3c는 도 3a에 도시된 배치의 변형을 도시한다. 도 3c에서, 입력 제어 신호(S2)는 제 1 신호 경로(분압기 회로(302)를 포함함)를 통해 선택기(212-1)로 전파되고, 제 2 신호 경로(분압기 회로(304)를 포함함)를 통해 선택기(212-N) 및 메모리 인코더(112)로 전파된다. 입력 제어 신호(S4)는 제 1 신호 경로(분압기 회로(302)를 포함함)를 통해 선택기(212-1) 및 메모리 인코더(112)로 전파되고, 입력 제어 신호(S4)는 제 2 신호 경로(분압기 회로(304)를 포함함)를 통해 선택기(212-N)로 전파된다.
도 3d는 분압기 회로(302, 304)에 추가하여 다른 분압기 회로(306)를 포함하는 또 다른 예시적 배치를 도시한다. 도 3d에서, 입력 제어 신호(S2 및 S4)는 3개의 신호 경로(분압기(302, 304 및 306)를 각각 포함함)를 통해 선택기(212-1, 212-N) 및 메모리 인코더(112)에 신호(S2LV-1, S4LV-1, S2LV-N, S4LV-N, S2LV-3, S4LV-4)로서 각각 제공된다. 즉, 도 3d에서, 각각의 신호(S2 또는 S4)는 각자의 개별적 신호 경로를 통해 선택기(212-1), 선택기(212-N) 및 메모리 인코더(112)의 각각으로 전파된다.
다른 예에서는, 상이한 분압기를 사용하여 개별적 신호 경로를 제공하는 대신, 다른 회로가 대신 사용될 수 있다. 예를 들어, 복수의 신호 구동기가 사용될 수 있는데, 각 신호 구동기는 입력 제어 신호의 상이한 인스턴스를 출력한다. 또 다른 예로서, 입력 제어 신호의 상이한 인스턴스를 제공하기 위해 다수의 본드 패드(bond pads)가 사용될 수 있다.
도 4는 전술된 제어기(104) 또는 제어기(210)에서 사용될 수 있는 특정 예시적 배치의 블록도이다. 도 4에서, 선택기(212-1, 212-N) 및 메모리 인코더(112)의 각각은 입력 신호를 출력 신호로 시프트하기 위해 사용되는 시프트 레지스터를 포함한다. 선택기(212-1)는 시프트 레지스터(402-1)를 포함하고, 선택기(212-N)는 시프트 레지스터(402-N)를 포함하며, 메모리 인코더(112)는 시프트 레지스터(404-1, 404-2 및 404-3)를 포함한다. 특정 개수의 시프트 레지스터가 선택기(212-1, 212-N) 및 메모리 인코더(112)의 각각에 포함되는 것으로 도시되어 있지만, 다른 예에서는 상이한 개수의 시프트 레지스터가 사용될 수 있다. 또한, 선택기(212-1, 212-N) 및 메모리 인코더(112)의 각각은 각자의 시프트 레지스터(들)에 추가하여 추가의 회로를 포함할 수 있음에 유의한다.
각각의 시프트 레지스터(402-1, 402-N, 404-1, 404-2, 또는 404-3)는 시프트 레지스터 셀들의 직렬접속체(series)를 포함하는데, 이는 플립플롭 또는 다음 저장 요소 선택까지 값을 유지할 수 있는 다른 저장 요소로서 구현될 수 있다. 시프트 레지스터를 통한 데이터 시프트를 수행하기 위해 직렬접속체 내의 하나의 시프트 레지스터 셀의 출력은 다음 시프트 레지스터 셀의 입력에 제공될 수 있다.
입력 제어 신호(406)는 시프트 레지스터(402-1, 402-N, 404-1, 404-2, 404-3)에서 데이터 비트의 시프트를 제어하기 위해 신호 경로(408-1, 408-X 및 408-2)를 통해 제공된다. 신호 경로(408-1, 408-X, 및 408-2)는 도 1, 도 2, 도 3a 내지도 3d와 관련하여 전술된 회로와 유사한 신호 로딩 분리를 제공할 수 있다.
도 5는 도 4의 시프트 레지스터들에 사용될 수 있는 시프트 레지스터 셀(500)의 예를 도시한다. 다수의 시프트 레지스터 셀(500)은 직렬로 접속되어 시프트 레지스터를 형성할 수 있다. 시프트 레지스터 셀(500)은 제 1 스테이지 및 제 2 스테이지를 포함한다. 제 1 스테이지에서, PRE-1 신호는 PRE-1 신호가 하이로 펄스되는 것에 응답하여 트랜지스터(502)를 통해 내부 노드(N1)를 프리차징하는 데 사용된다. 또한, 내부 노드(N1)가 PRE-1 신호에 의해 프리차징된 후에, 선택 SEL-1 신호가 하이로 펄스되어 트랜지스터(504)를 턴 온하는데, 이는 시프트 레지스터 셀(500)의 추가 회로들(506)에 대한 입력 신호(SI)의 상태에 의존하여 노드(N1)가 충전된 상태로 유지되거나 방전되게 한다.
제 2 스테이지에서, PRE-2 신호는 PRE-2 신호가 하이로 펄스되는 것에 응답하여 트랜지스터(508)를 통해 출력 노드(SO)를 프리차징하는 데 사용된다. 시프트 레지스터 출력(SO)이 프리차징된 후에, 선택 SEL-2 신호는 트랜지스터(510)를 턴 온하는 데 사용될 수 있고, 시프트 레지스터 출력은 트랜지스터(512)를 제어하는 노드(N1)의 상태에 의존하여 방전되거나 충전된 상태로 유지된다.
신호들(PRE-1, SEL-1, PRE-2 및 SEL-2)은 도 4에 도시된 입력 제어 신호(406)의 예이다. 또한, 몇몇 예에서, 도 1의 입력 제어 신호(114) 또는 도 2의 입력 제어 신호(220)는 SEL-1 신호 또는 SEL-2 신호일 수 있다.
도 6은 제어 회로(600)를 포함하는 예시적 배치의 블록도이다. 제어 회로(600)는 도 1에 도시된 제어기(104), 도 2에 도시된 제어기(210) 또는 다른 제어 회로의 일부일 수 있다. 제어 회로(600)는 도 2의 제어기(210)의 선택기와 유사한 선택기(212-1 내지 212-N)를 포함한다. 또한, 제어 회로(600)는 도 1에 도시된 메모리(110) 및 메모리 인코더(112)와 유사한, 메모리(110) 및 메모리 인코더(112)를 포함한다.
선택기(212-1 내지 212-N)는 유체 분사 디바이스의 각자의 노즐을 선택하도록 입력 제어 신호(114)에 의해 제어될 수 있다. 제 1 선택기(212-1)는 제 1 신호 경로(116-1)를 통해 전파된 입력 제어 신호(114)에 응답하여 제 1 선택기(212-1) 내의 디바이스를 턴 온하고, 제 2 선택기(212-N)는 신호 경로(116-X)를 통해 전파된 입력 제어 신호(114)에 응답하여, 제 1 선택기(212-1) 내의 디바이스를 턴 온하는 것과는 상이한 작업을 수행한다.
메모리 인코더(112)는 제 2 신호 경로(116-2)를 통해 전파된 입력 제어 신호(114)에 응답하여 메모리 인코더(112) 내의 디바이스를 턴 온하는데, 여기서 제 2 신호 경로(116-2)의 신호 로딩은 제 1 신호 경로(116-1)의 신호 로딩으로부터 분리된다.
도 7은 유체 분사 디바이스를 제어하는 예시적 프로세스의 흐름도이다. 이 프로세스는 (702에서) 유체 분사 디바이스의 각자의 노즐을 선택하는 신호를 생성하도록 입력 제어 신호를 사용하여 다수의 선택기를 제어하는 것을 포함하는데, 여기서 제 1 선택기는 제 1 신호 경로를 통해 전파된 입력 제어 신호에 응답하여 제 1 선택기 내의 트랜지스터를 턴 온하고, 제 2 선택기는 입력 제어 신호에 응답하여, 트랜지스터의 턴 온과는 상이한 작업을 수행한다.
이 프로세스는 또한, (704에서) 시프트 레지스터 내의 트랜지스터를 턴 온하기 위해 제 2 신호 경로를 통해 전파된 입력 제어 신호에 응답하여, 시프트 레지스터에 의해, 메모리 내의 메모리 위치를 선택하는 신호를 출력하는 것을 포함하는데, 제 2 신호 경로의 신호 로딩은 제 1 신호 경로의 신호 로딩으로부터 분리된다.
전술한 설명에서는, 본 명세서에 개시된 주제의 이해를 제공하기 위해 많은 세부사항이 제시된다. 그러나, 구현예들은 이러한 세부사항 중 일부 없이도 실시될 수 있다. 다른 구현예는 전술된 세부사항으로부터의 수정 및 변형을 포함할 수 있다. 첨부된 청구범위는 그러한 수정 및 변형을 포함하는 것으로 의도된다.

Claims (15)

  1. 유체 분사 디바이스(100)용 제어 장치로서,
    상기 유체 분사 디바이스(100)의 각자의 노즐(102)을 선택하기 위한 신호를 생성하도록 입력 제어 신호(114, 220, 406)에 의해 제어될 수 있는 복수의 선택기(212-1, 212-N) － 상기 복수의 선택기(212-1, 212-N)는 상기 각자의 노즐(102)을 선택하기 위한 어드레스를 생성하는 복수의 어드레스 생성기(106-1, 106-2)를 포함하고, 상기 복수의 선택기(212-1, 212-N) 중 제 1 선택기(212-1)는 제 1 신호 경로(116-1, 408-1)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 제 1 선택기(212-1) 내의 디바이스를 턴 온하고, 상기 복수의 선택기(212-1, 212-N) 중 제 2 선택기(212-N)는 상기 입력 제어 신호(114, 220, 406)에 응답하여 제 2 어드레스 생성기(106-2) 내의 노드를 프리차징(pre-charge)함 － 와,
    메모리(110)와,
    상기 메모리 내의 메모리 위치를 선택하는 메모리 인코더(112) － 상기 메모리 인코더(112)는 제 2 신호 경로(116-2, 408-2)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 메모리 인코더(112) 내의 디바이스를 턴 온하고, 상기 입력 제어 신호(114, 220, 406)는 제 1 어드레스 생성기(106-1) 내의 디바이스와 상기 메모리 인코더(112) 내의 디바이스를 실질적으로 동시에 턴 온하는 데 사용되고, 상기 제 2 신호 경로(116-2, 408-2)의 신호 로딩은 상기 제 1 신호 경로(116-1, 408-1)의 신호 로딩으로부터 분리되며, 신호 로딩 분리는 상기 복수의 선택기(212-1, 212-N) 및 상기 메모리 인코더(112)로 상기 입력 제어 신호(114, 220, 406)를 전파하는 별도의 신호 경로(222)를 제공함으로써 달성됨 － 를 포함하는
    제어 장치.
  2. 제 1 항에 있어서,
    상기 입력 제어 신호(114, 220, 406)에 응답하여 턴 온되는 상기 제 1 선택기(212-1) 내의 상기 디바이스는 트랜지스터를 포함하고, 상기 입력 제어 신호(114, 220, 406)에 응답하여 턴 온되는 상기 메모리 인코더(112) 내의 상기 디바이스는 트랜지스터를 포함하는
    제어 장치.
  3. 제 1 항에 있어서,
    상기 제 1 신호 경로(116-1, 408-1)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-1, S4LV-1)를 상기 제 1 선택기(212-1)로 출력하는 제 1 분압기(302)를 포함하고, 상기 제 2 신호 경로(116-2, 408-2)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-N, S4LV-N)를 상기 제 2 선택기(212-N) 및 상기 메모리 인코더(112)로 출력하는 제 2 분압기(304)를 포함하는
    제어 장치.
  4. 제 1 항에 있어서,
    상기 제 1 신호 경로(116-1, 408-1)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-1, S4LV-1)를 상기 제 1 선택기(212-1)로 출력하는 제 1 분압기(302)를 포함하고, 상기 제 2 신호 경로(116-2, 408-2)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-N, S4LV-N)를 상기 메모리 인코더(112)로 출력하는 제 2 분압기(304)를 포함하는
    제어 장치.
  5. 제 1 항에 있어서,
    상기 제 1 신호 경로(116-1, 408-1)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-1, S4LV-1)를 상기 제 1 선택기(212-1) 및 상기 메모리 인코더(112)로 출력하는 제 1 분압기(302)를 포함하고, 상기 제 2 신호 경로(116-2, 408-2)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-N, S4LV-N)를 상기 제 2 선택기(212-N) 및 상기 메모리 인코더(112)로 출력하는 제 2 분압기(304)를 포함하는
    제어 장치.
  6. 제 1 항에 있어서,
    상기 제 1 신호 경로(116-1, 408-1)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-1, S4LV-1)를 상기 제 1 선택기(212-1)로 출력하는 제 1 분압기(302)를 포함하고, 상기 제 2 신호 경로(116-2, 408-2)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-3, S4LV-3)를 상기 메모리 인코더(112)로 출력하는 제 2 분압기(306)를 포함하며,
    상기 제어 장치는, 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-N, S4LV-N)를 상기 제 2 선택기(212-N)로 출력하는 제 3 분압기(304)를 포함하는 제 3 신호 경로(116-X)를 더 포함하는
    제어 장치.
  7. 제 1 항에 있어서,
    상기 메모리 인코더(112)는 시프트 레지스터(404-1, 404-2, 404-3)를 포함하고, 상기 시프트 레지스터(404-1, 404-2, 404-3)는 상기 시프트 레지스터(404-1, 404-2, 404-3)의 복수의 셀(500)을 통해 메모리 액세스 신호를 시프트하여 상기 메모리(110) 내의 상기 메모리 위치를 선택하는 신호를 출력하는
    제어 장치.
  8. 제 7 항에 있어서,
    상기 시프트 레지스터(404-1, 404-2, 404-3)는 상기 제 2 신호 경로(116-2, 408-2)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 시프트 레지스터(404-1, 404-2, 404-3) 내의 복수의 디바이스를 턴 온하는
    제어 장치.
  9. 제 8 항에 있어서,
    상기 시프트 레지스터(404-1, 404-2, 404-3) 내의 상기 복수의 디바이스는 상기 입력 제어 신호(114, 220, 406)에 응답하여 턴 온되는 복수의 트랜지스터를 포함하는
    제어 장치.
  10. 유체 분사 디바이스(100)로서,
    시스템의 동작 중에 유체를 전달하는 복수의 노즐(102)과,
    제어기(104, 210) － 상기 제어기(104, 210)는 상기 복수의 노즐(102) 중 각자의 노즐(102)을 선택하기 위한 어드레스를 생성하도록 입력 제어 신호(114, 220, 406)에 의해 제어될 수 있는 복수의 어드레스 생성기(106-1, 106-2)를 포함하고, 상기 복수의 어드레스 생성기(106-1, 106-2) 중 제 1 어드레스 생성기(106-1)는 제 1 신호 경로(116-1, 408-1)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 제 1 타이밍에 따라 상기 제 1 어드레스 생성기(106-1) 내의 디바이스를 턴 온하고, 상기 복수의 어드레스 생성기(106-1, 106-2) 중 제 2 어드레스 생성기(106-2)는 상기 입력 제어 신호(114, 220, 406)에 응답하여 제 2의 상이한 타이밍에 따라 상기 제 2 어드레스 생성기(106-2) 내의 작업을 수행하며, 상기 작업은 디바이스를 턴 온하는 것과 노드를 프리차징하는 것 중 적어도 하나를 포함함 － 와,
    메모리(110)와,
    상기 메모리(110) 내의 메모리 위치를 선택하는 메모리 인코더(112) － 상기 메모리 인코더(112)는 제 2 신호 경로(116-2, 408-2)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 메모리 인코더(112) 내의 디바이스를 턴 온하고, 상기 입력 제어 신호(114, 220, 406)는 상기 제 1 어드레스 생성기(106-1) 내의 디바이스와 상기 메모리 인코더(112) 내의 디바이스를 실질적으로 동시에 턴 온하는 데 사용되고, 상기 제 2 신호 경로(116-2, 408-2)의 신호 로딩은 상기 제 1 신호 경로(116-1, 408-1)의 신호 로딩으로부터 분리되며, 신호 로딩 분리는 상기 복수의 어드레스 생성기(106-1, 106-2) 및 상기 메모리 인코더(112)로 상기 입력 제어 신호(114, 220, 406)를 전파하는 별도의 신호 경로(222)를 제공함으로써 달성됨 － 를 포함하는
    유체 분사 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 신호 경로(116-1, 408-1)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-1, S4LV-1)를 상기 제 1 어드레스 생성기(106-1)로 출력하는 제 1 분압기(302)를 포함하고, 상기 제 2 신호 경로(116-2, 408-2)는 상기 입력 제어 신호(114, 220, 406)에 대응하는 신호(S2LV-N, S4LV-N)를 상기 제 2 어드레스 생성기로 출력하는 제 2 분압기(304)를 포함하는
    유체 분사 디바이스.
  12. 제 10 항에 있어서,
    상기 복수의 노즐(102) 및 상기 제어기(104, 210)를 포함하는 인쇄 헤드 다이를 포함하는
    유체 분사 디바이스.
  13. 방법으로서,
    유체 분사 디바이스(100)의 각자의 노즐(102)을 선택하기 위한 신호를 생성하도록 입력 제어 신호(114, 220, 406)를 사용하여 복수의 선택기(212-1, 212-N)를 제어하는 단계 － 상기 복수의 선택기(212-1, 212-N) 중 제 1 선택기(212-1)는 제 1 신호 경로(116-1, 408-1)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 제 1 선택기(212-1) 내의 트랜지스터를 턴 온하고, 상기 복수의 선택기(212-1, 212-N) 중 제 2 선택기(212-N)는 제 3 신호 경로(116-X, 408-X)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여 상기 제 2 선택기(212-N) 내의 디바이스를 턴 온하거나 상기 제 2 선택기(212-N) 내의 노드를 프리차징함 － 와,
    메모리 인코더(112)의 시프트 레지스터(404-1, 404-2, 404-3) 내의 트랜지스터를 턴 온하기 위해 제 2 신호 경로(116-2, 408-2)를 통해 전파된 상기 입력 제어 신호(114, 220, 406)에 응답하여, 상기 시프트 레지스터(404-1, 404-2, 404-3)에 의해, 메모리(110) 내의 메모리 위치를 선택하는 신호를 출력하는 단계 － 상기 입력 제어 신호(114, 220, 406)는 제 1 어드레스 생성기(106-1) 내의 디바이스와 상기 메모리 인코더(112) 내의 디바이스를 실질적으로 동시에 턴 온하는 데 사용되고, 상기 제 2 신호 경로(116-2, 408-2)의 신호 로딩은 상기 제 1 신호 경로(116-1, 408-1)의 신호 로딩으로부터 분리되며, 신호 로딩 분리는 상기 복수의 선택기(212-1, 212-N) 및 상기 메모리 인코더(112)로 상기 입력 제어 신호(114, 220, 406)를 전파하는 별도의 신호 경로(222)를 제공함으로써 달성됨 － 를 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 제 2 신호 경로(116-2, 408-2)는 개별적 분압기(306, 304, 302)의 사용에 의해 상기 제 1 신호 경로(116-1, 408-1)의 신호 로딩으로부터 분리되는
    방법.
  15. 삭제
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