KR102187243B1 - 단방향 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

단방향 과도 전압 억제 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102187243B1
KR102187243B1 KR1020190077963A KR20190077963A KR102187243B1 KR 102187243 B1 KR102187243 B1 KR 102187243B1 KR 1020190077963 A KR1020190077963 A KR 1020190077963A KR 20190077963 A KR20190077963 A KR 20190077963A KR 102187243 B1 KR102187243 B1 KR 102187243B1
Authority
KR
South Korea
Prior art keywords
conductive type
conductive
region
layer
base region
Prior art date
Application number
KR1020190077963A
Other languages
English (en)
Inventor
장희원
김현식
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020190077963A priority Critical patent/KR102187243B1/ko
Application granted granted Critical
Publication of KR102187243B1 publication Critical patent/KR102187243B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

본 발명은 격리층의 하부에 위치한 고농도의 제2도전형 매립층을 구비하여 내압 조절이 용이하며, 액티브 면적을 증가시켜 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일례로, 제1도전형 서브스트레이트의 상부에 형성된 제1도전형 에피텍셜층; 상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 서브스트레이트의 상부까지 형성된 제2도전형 베이스 영역; 상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 베이스 영역의 외측에 위치하는 격리층; 상기 격리층의 하부에 위치하며, 상기 제1도전형 서브스트레이트의 내부에 형성된 제2도전형 매립층; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성되며, 상기 제1도전형 영역의 외측에 위치하는 제2도전형 영역; 및 상기 제1도전형 영역과 상기 제2도전형 영역의 상면에 형성된 상부 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자를 개시한다.

Description

단방향 과도 전압 억제 소자 및 그 제조 방법{Uni-directional Transient Voltage Suppressor and manufacturing method thereof}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1 에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 내압 조절이 용이하고 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 의한 과도 전압 억제 소자는 제1도전형 서브스트레이트의 상부에 형성된 제1도전형 에피텍셜층; 상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 서브스트레이트의 상부까지 형성된 제2도전형 베이스 영역; 상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 베이스 영역의 외측에 위치하는 격리층; 상기 격리층의 하부에 위치하며, 상기 제1도전형 서브스트레이트의 내부에 형성된 제2도전형 매립층; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성되며, 상기 제1도전형 영역의 외측에 위치하는 제2도전형 영역; 및 상기 제1도전형 영역과 상기 제2도전형 영역의 상면에 형성된 상부 전극을 포함할 수 있다.
상기 격리층의 내측면은 상기 제2도전형 베이스 영역 및 제2도전형 영역과 접촉하고, 외측면은 상기 제1도전형 에피텍셜층에 접촉할 수 있다.
상기 제2도전형 매립층은 상기 제1도전형 서브스트레이트의 내부에서 상기 격리층의 양측에 위치한 상기 제1도전형 에피텍셜층 및 상기 제2도전형 베이스 영역의 내부로 확산될 수 있다.
상기 제2도전형 영역은 상기 제2도전형 베이스 영역에 비해 고농도일 수 있다.
상기 제2도전형 매립층은 상기 제2도전형 베이스 영역 및 상기 제2도전형 영역에 비해 고농도일 수 있다.
상기 제2도전형 영역의 내측면은 상기 제1도전형 영역과 접촉하고, 외측면은 상기 격리층과 접촉할 수 있다.
상기 제2도전형 영역, 상기 제2도전형 베이스 영역, 상기 제2도전형 매립층 및 상기 제1도전형 서브스트레이트는 상부에서 하부 방향으로 순방향 제너 다이오드 구조일 수 있다.
상기 제1도전형 영역과 상기 제2도전형 베이스 영역은 상부에서 하부 방향인 역방향 정류 다이오드 구조가, 상기 제2도전형 베이스 영역과 제1도전형 서브스트레이트에 의해 상부에서 하부 방향인 순방향 정류 다이오드 구조와 직렬 연결된 스냅백(Snap-back) 구조일 수 있다.
또한, 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 제1도전형 서브스트레이트의 상부에 제1도전형 에피텍셜층을 형성하는 단계; 상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 서브스트레이트의 상부까지 제2도전형 베이스 영역을 형성하는 단계; 상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로, 상기 제2도전형 베이스 영역의 외측에 격리층을 형성하는 단계; 상기 격리층의 하부에 위치하도록, 상기 제1도전형 서브스트레이트의 내부에 제2도전형 매립층을 형성하는 단계; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 제1도전형 영역을 형성하는 단계; 상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 영역을 형성하는 단계; 및 상기 제1도전형 영역과 상기 제2도전형 영역의 상면에 상부 전극을 형성하는 단계;를 포함할 수 있다.
상기 격리층을 형성하는 단계에서, 상기 격리층은 상기 제2도전형 베이스 영역의 측면에 접촉하도록 형성될 수 있다.
상기 제2도전형 매립층을 형성하는 단계에서, 상기 제2도전형 매립층은 상기 제1도전형 서브스트레이트의 내부에서 상기 격리층의 양측에 위치한 상기 제1도전형 에피텍셜층 및 상기 제2도전형 베이스 영역의 내부로 확산될 수 있다.
상기 제2도전형 매립층을 형성하는 단계에서, 상기 제2도전형 매립층은 상기 제2도전형 베이스 영역 및 상기 제2도전형 영역에 비해 고농도로 형성될 수 있다.
상기 제2도전형 영역을 형성하는 단계에서, 상기 제2도전형 영역은 상기 제1도전형 영역 및 상기 격리층에 접촉하도록 형성될 수 있다.
상기 제2도전형 영역을 형성하는 단계 이후에는, 상기 격리층의 상부를 덮도록 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 격리층의 하부에 위치한 고농도의 제2도전형 매립층을 구비하여 내압 조절이 용이함과 동시에, 액티브 면적을 증가시켜 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다.
도 1은 종래의 과도 전압 억제 소자를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제1도전형 에피텍셜층 형성 단계(S1), 제2도전형 베이스 영역 형성 단계(S2), 격리층 형성 단계(S3), 제2도전형 매립층 형성 단계(S4), 제1도전형 영역 형성 단계(S5), 제2도전형 영역 형성 단계(S6), 절연층 형성 단계(S7) 및 전극 형성 단계(S8)를 포함한다. 이하에서는 도 2의 각 단계들을 도 3a 내지 도 3h를 참조하여 설명하기로 한다.
제1도전형 에피텍셜층 형성 단계(S1)에서는 제1도전형의 서브스트레이트(110)를 준비하고, 상기 서브스트레이트(110)의 상면에 제1도전형 에피텍셜층(120)을 형성한다. 먼저, 도 3a에 도시된 바와 같이, 상기 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 높다는 의미이다. 한편, 제1도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P++형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N++형으로 이루어지는 것으로 설명하도록 한다.
한편, 제 1 도전형 서브스트레이트(110)의 하면에는 하면 절연막(미도시)이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 서브스트레이트(110)의 오토도핑을 방지한다.
다음으로, 상기 서브스트레이트(110)의 상면에 제1도전형 에피텍셜층(120)을 형성한다. 상기 제1도전형 에피텍셜층(120)은 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 증착될 수 있다. 이와 같은 제1도전형 에피텍셜층(120)은 제1도전형 서브스트레이트(110)에 비해 농도가 낮다.
제2도전형 베이스 영역 형성 단계(S2)에서는 제1도전형 에피텍셜층(120)에 제2도전형 베이스 영역(130)을 형성한다. 도 3b에 도시된 바와 같이, 제2도전형 베이스 영역(130)은 제1도전형 에피텍셜층(120)의 상면으로부터 제1도전형 서브스트레이트(110)의 상부까지 형성된다. 제2도전형 베이스 영역(130)은 제1도전형 에피텍셜층(120)의 상면에서 제2도전형 베이스 영역(130)이 형성될 이외의 영역에 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 저농도로 직접 이온주입하고, 열확산 공정을 이용하여 P형으로 형성할 수 있다. 여기서, 저농도라 함은 후술할 제2도전형 매립층(150) 및 제2도전형 영역(170)의 불순물 농도에 비해 상대적으로 농도가 낮다는 의미이다. 또한, 상기 제2도전형 베이스 영역(130)은 상기 제1도전형 서브스트레이트(110)의 내부로 확산될 수 있다. 상기 제2도전형 베이스 영역(130)은 제1도전형 에피텍셜층(120)의 상면에서 대략 중심에서, 하부 방향으로 제1도전형 서브스트레이트(110)의 상면까지 형성될 수 있다.
격리층 형성 단계(S3)에서는 제2도전형 베이스 영역(130)의 측면에 격리층(140)을 형성한다. 도 3c에 도시된 바와 같이, 상기 격리층(140)은 제1도전형 에피텍셜층(120)의 상면으로부터 제1도전형 서브스트레이트(110)를 향해서 제2도전형 베이스 영역(130)의 측면에 형성될 수 있다. 한편, 도 3c의 단면도에서는 상기 격리층(140)이 서로 이격되어 제2도전형 베이스 영역(130)의 외측에 한 쌍으로 구비된 것으로 도시되었으나, 실질적으로 격리층(140)은 원형의 링 형태로 형성될 수 있다.
예를 들어, 상기 격리층(140)은 제1도전형 에피텍셜층(120)의 상부에 마스크 패턴(pattern)을 형성한 후, 반응성 이온에칭(Ion etching), 즉, 드라이 에칭(dry etching)을 통해 제1도전형 에피텍셜층(120)에 트렌치를 형성할 수 있다. 다음으로, 상기 트렌치 내부에 규소 산화막, 질소 산화막 등의 절연성 재질을 주입함으로써, 격리층(140)이 형성될 수 있다. 그러나, 이러한 방법으로 상기 격리층(140)의 형성 방법을 한정하는 것은 아니다.
상기 격리층(140)은 제2도전형 베이스 영역(130)의 측면에 위치하며, 중앙이 빈 원형의 링 형태를 갖는다. 상기 격리층(140)은 제1도전형 에피텍셜층(120)의 상면으로부터 제1도전형 서브스트레이트(110)의 상면까지 형성된다. 즉, 격리층(140)은 제1도전형 에피텍셜층(120)의 상면에서 하면을 관통하도록 형성되며, 제2도전형 베이스 영역(130)의 측면과 접촉될 수 있다. 또한, 격리층(140)은 제2도전형 베이스 영역(130)과 제1도전형 에피텍셜층(120)을 격리시킬 수 있다.
제2도전형 매립층 형성 단계(S4)에서는 격리층(140)의 하부에 위치한 제1도전형 서브스트레이트(110)에 제2도전형의 매립층(150)을 형성한다. 도 3d에 도시된 바와 같이, 격리층(140)의 하부에 위치한 제1도전형 서브스트레이트(110)에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 고농도로 직접 이온주입하고, 열확산 공정을 이용하여 P++형으로 형성할 수 있다. 여기서, 고농도라 함은 제2도전형 베이스 영역(130)의 불순물 농도에 비해 상대적으로 농도가 높다는 의미이다. 또한, 상기 제2도전형 매립층(150)은 격리층(140)의 양측에 위치한 제1도전형 에피텍셜층(120) 및 제2도전형 베이스 영역(130)의 내부로도 확산될 수 있다. 즉, 제2도전형 매립층(150)은 상기 격리층(140)의 하면을 기준으로 하부 방향으로 제1도전형 서브스트레이트(110)의 일부 영역으로 확산되어 형성되고, 상부 방향으로 제1도전형 에피텍셜층(120) 및 제2도전형 베이스 영역(130)의 일부 영역으로 각각 확산되어 형성될 수 있다. 또한, 제2도전형 매립층(150)의 너비는 상기 격리층(140)의 너비보다 넓게 형성될 수 있다.
제1도전형 영역 형성 단계(S5)에서는 제2도전형 베이스 영역(130)에 제1도전형 영역(160)을 형성한다. 도 3e에 도시된 바와 같이, 제1도전형 영역(160)은 제2도전형 베이스 영역(130)의 상면으로부터 내부 방향으로 일정 깊이를 갖도록 형성될 수 있다. 제1도전형 영역(160)은 제2도전형 베이스 영역(130)의 상면과, 격리층의 상면(140)과 제1도전형 에피텍셜층(120)의 상면에서 제1도전형 영역(160)이 형성될 이외의 영역에 규소 산화막, 질소 산화막 등의 절연막(미도시)을 덮도록 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하고 열확산 공정을 이용하여 N+형을 갖도록 형성할 수 있다. 이러한 제1도전형 영역(160)은 제1도전형 에피텍셜층(120)에 비해 고농도로 형성될 수 있다. 제1도전형 영역(160)은 제2도전형 베이스 영역(130)내에 일정 깊이를 갖도록 형성될 수 있다. 즉, 제1도전형 영역(160)은 제2도전형 베이스 영역(130)의 두께에 비해서 더 얕게 형성될 수 있다. 상기 제1도전형 영역(160)은 제2도전형 베이스 영역(130)의 상면에서 대략 중심에서, 하부 방향으로 형성될 수 있다.
제2도전형 영역 형성 단계(S6)에서는 제1도전형 영역(160)의 측면에 제2도전형 영역(170)을 형성한다. 도 3f에 도시된 바와 같이, 제2도전형 영역(170)은 제2도전형 베이스 영역(130)의 상면으로부터 내부 방향으로 일정 깊이를 갖도록 형성될 수 있다. 또한, 제2도전형 영역(170)은 제1도전형 영역(160)과 격리층(140) 사이에 위치하며, 제1도전형 영역(160)과 격리층(140)에 각각 접촉하도록 형성될 수 있다. 제2도전형 영역(170)은 제1도전형 에피텔셜층(120)의 상면과, 격리층(140)의 상면과, 제1도전형 영역(160)의 상면에서 제2도전형 영역(170)이 형성될 이외의 영역에 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하고 열확산 공정을 이용하여 P+형으로 형성할 수 있다. 이러한 제2도전형 영역(170)은 제2도전형 베이스 영역(130)에 비해서 고농도로 형성될 수 있다.
제2도전형 영역(170)은 제2도전형 베이스 영역(130)내에 일정 깊이를 갖도록 형성될 수 있다. 즉, 제2도전형 영역(170)은 제2도전형 베이스 영역(130)의 두께에 비해서 더 얕게 형성될 수 있다. 제2도전형 영역(170)은 제1도전형 영역(160)의 측면에 한 쌍으로 존재할 수 있다. 한편, 도 3f의 단면도에서는 상기 제2도전형 영역(170)이 서로 이격되어 제1도전형 영역(160)의 외측에 한 쌍으로 구비된 것으로 도시되었으나, 실질적으로 제2도전형 영역(170)은 제1도전형 영역(160)을 감싸도록 원형의 링 형태로 형성될 수 있다. 즉, 제2도전형 베이스 영역(130)내에, 제1도전형 영역(160)과 제2도전형 영역(170)이 형성될 수 있으며, 바람직하게는 제1도전형 영역(160)이 중심부에 형성되고, 제1도전형 영역(160)의 양측면에 제2도전형 영역(170)이 형성될 수 있다.
또한, 제2도전형 영역(170)은 제1도전형 영역(160)의 상면과 격리층(140)의 상면 사이에 위치하는 제2도전형 베이스 영역(130)의 상면에서 하부 방향으로 형성될 수 있다. 제2도전형 영역(170)의 내측면은 제1도전형 영역(160)에 접촉하고, 제2도전형 영역(170)의 외측면은 격리층(140)에 접촉할 수 있다. 또한, 격리층(140)의 내측면은 제2도전형 베이스 영역(130)과 제2도전형 영역(170)에 접촉하고, 격리층(140)의 외측면 제1도전형 에피텍셜층(120)에 접촉할 수 있다. 상기 제2도전형 영역(170)은 격리층(140)에 의해 제1도전형 에피텍셜층(120)과 격리될 수 있다.
절연층 형성 단계(S7)에서는, 도 3g에 도시된 바와 같이, 제1도전형 영역(160), 제2도전형 영역(170), 격리층(140) 및 제1도전형 에피텍셜층(120)의 상면을 모두 덮도록 절연층(180)을 형성하고, 상기 절연층(180)에 컨택 홀을 형성하여 제1도전형 영역(160), 제2도전형 영역(170)의 일부 및 제1도전형 에피텍셜층(120)의 일부를 외부로 노출시킬 수 있다. 즉, 절연층(180)은 격리층(140)의 상면을 덮도록 형성되며, 격리층(140)의 양측에 위치한 제1도전형 에피텍셜층(120) 및 제2도전형 영역(170)의 일부로 연장되게 형성될 수 있다. 이러한 절연층(180)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
전극 형성 단계(S8)에서는, 도 3h에 도시된 바와 같이, 상기 절연막(180)을 통해 노출된 제1도전형 영역(160) 및 제2도전형 영역(170)의 상면에 상부 전극(190)을 형성한다. 추가적으로 서브스트레이트(110)의 하면에는 하부 전극(미도시)이 더 형성된다. 상기 상부 전극(190)은 제1도전형 영역(160)과 제2도전형 영역(170) 사이를 상호간 전기적으로 연결할 수 있다. 즉, 상부 전극(190)과 하부 전극에 의해 순방향 다이오드와 순방향 제너 다이오드는 서로 병렬로 연결되어 과도 전압 억제 소자로서 동작하게 될 수 있다.
상기 상부 전극(190)과 하부 전극은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자(100)는 제2도전형 영역(170), 제2도전형 베이스 영역(130), 제2도전형 매립층(150) 및 제1도전형 서브스트레이트(110)에 의해서 수직방향으로 PN 구조인 제너 다이오드가 형성될 수 있다. 또한, 과도 전압 억제 소자(100)는 제1도전형 영역(160), 제2도전형 베이스 영역(130) 및 제1도전형 서브스트레이트(110)에 의해서 수직방향으로 NPN 구조인 정류 다이오드가 형성될 수 있다.
여기서 상부에서 하부방향을 순방향으로 보고, 하부에서 상부방향을 역방향으로 보고 설명하고자 한다. 즉, 과도 전압 억제 소자(100)는 제2도전형 영역(170), 제2도전형 베이스 영역(130), 제2도전형 매립층(150) 및 제1도전형 서브스트레이트(110)에 의해서 순방향 제너 다이오드가 형성된다. 또한, 과도 전압 억제 소자(100)는 제1도전형 영역(160) 및 제2도전형 베이스 영역(130)에 의해 역방향 정류 다이오드가 형성되고, 제2도전형 베이스 영역(130) 및 제1도전형 서브스트레이트(110)에 의해서 역방향 정류 다이오드와 직렬로 연결된 순방향 정류 다이오드가 형성되어, 스냅백(Snap-back) 구조가 된다. 이러한 과도 전압 억제 소자(100)는 단방향(Uni-directional)으로 동작할 수 있게 된다.
상기 과도 전압 억제 소자(100)는 격리층(140)의 하부에 위치한 고농도의 제2도전형 매립층(150)이 트리거(Trigger)로 적용되어 내압을 조절함으로써, 원하는 전압을 구현할 수 있다. 더불어, 상기 과도 전압 억제 소자(100)는 액티브(Active) 면적이 증가하므로 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 과도 전압 억제 소자 110: 제1도전형 서브스트레이트
120: 제1도전형 에피텍셜층 130: 제2도전형 베이스 영역
140: 격리층 150: 제2도전형 매립층
160: 제1도전형 영역 170: 제2도전형 영역
180: 절연층 190: 상부 전극

Claims (14)

  1. 제1도전형 서브스트레이트의 상부에 형성된 제1도전형 에피텍셜층;
    상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 서브스트레이트의 상부까지 형성된 제2도전형 베이스 영역;
    상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 베이스 영역의 외측에 위치하는 격리층;
    상기 격리층의 하부에 위치하며, 상기 제1도전형 서브스트레이트의 내부에 형성된 제2도전형 매립층;
    상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역;
    상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 형성되며, 상기 제1도전형 영역의 외측에 위치하는 제2도전형 영역; 및
    상기 제1도전형 영역과 상기 제2도전형 영역의 상면에 형성된 상부 전극을 포함하고,
    상기 제2도전형 매립층은 상기 제1도전형 서브스트레이트의 내부에서 상기 격리층의 양측에 위치한 상기 제1도전형 에피텍셜층 및 상기 제2도전형 베이스 영역의 내부로 확산된 것을 특징으로 하는 과도 전압 억제 소자.
  2. 제 1 항에 있어서,
    상기 격리층의 내측면은 상기 제2도전형 베이스 영역 및 제2도전형 영역과 접촉하고, 외측면은 상기 제1도전형 에피텍셜층에 접촉하는 것을 특징으로 하는 과도 전압 억제 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제2도전형 영역은 상기 제2도전형 베이스 영역에 비해 고농도인 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제 1 항에 있어서,
    상기 제2도전형 매립층은 상기 제2도전형 베이스 영역 및 상기 제2도전형 영역에 비해 고농도인 것을 특징으로 하는 과도 전압 억제 소자.
  6. 제 1 항에 있어서,
    상기 제2도전형 영역의 내측면은 상기 제1도전형 영역과 접촉하고, 외측면은 상기 격리층과 접촉하는 것을 특징으로 하는 과도 전압 억제 소자.
  7. 제 1 항에 있어서,
    상기 제2도전형 영역, 상기 제2도전형 베이스 영역, 상기 제2도전형 매립층 및 상기 제1도전형 서브스트레이트는 상부에서 하부 방향으로 순방향 제너 다이오드 구조인 것을 특징으로 하는 과도 전압 억제 소자.
  8. 제 1 항에 있어서,
    상기 제1도전형 영역과 상기 제2도전형 베이스 영역은 상부에서 하부 방향인 역방향 정류 다이오드 구조가, 상기 제2도전형 베이스 영역과 제1도전형 서브스트레이트에 의해 상부에서 하부 방향인 순방향 정류 다이오드 구조와 직렬 연결된 NPN 스냅백(Snap-back) 구조인 것을 특징으로 하는 과도 전압 억제 소자.
  9. 제1도전형 서브스트레이트의 상부에 제1도전형 에피텍셜층을 형성하는 단계;
    상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 서브스트레이트의 상부까지 제2도전형 베이스 영역을 형성하는 단계;
    상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로, 상기 제2도전형 베이스 영역의 외측에 격리층을 형성하는 단계;
    상기 격리층의 하부에 위치하도록, 상기 제1도전형 서브스트레이트의 내부에 제2도전형 매립층을 형성하는 단계;
    상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로 제1도전형 영역을 형성하는 단계;
    상기 제2도전형 베이스 영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 영역을 형성하는 단계; 및
    상기 제1도전형 영역과 상기 제2도전형 영역의 상면에 상부 전극을 형성하는 단계;를 포함하고,
    상기 제2도전형 매립층을 형성하는 단계에서, 상기 제2도전형 매립층은 상기 제1도전형 서브스트레이트의 내부에서 상기 격리층의 양측에 위치한 상기 제1도전형 에피텍셜층 및 상기 제2도전형 베이스 영역의 내부로 확산되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 격리층을 형성하는 단계에서, 상기 격리층은 상기 제2도전형 베이스 영역의 측면에 접촉하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 제2도전형 매립층을 형성하는 단계에서, 상기 제2도전형 매립층은 상기 제2도전형 베이스 영역 및 상기 제2도전형 영역에 비해 고농도로 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제2도전형 영역을 형성하는 단계에서, 상기 제2도전형 영역은 상기 제1도전형 영역 및 상기 격리층에 접촉하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제2도전형 영역을 형성하는 단계 이후에는, 상기 격리층의 상부를 덮도록 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
KR1020190077963A 2019-06-28 2019-06-28 단방향 과도 전압 억제 소자 및 그 제조 방법 KR102187243B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190077963A KR102187243B1 (ko) 2019-06-28 2019-06-28 단방향 과도 전압 억제 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190077963A KR102187243B1 (ko) 2019-06-28 2019-06-28 단방향 과도 전압 억제 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR102187243B1 true KR102187243B1 (ko) 2020-12-04

Family

ID=73776716

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190077963A KR102187243B1 (ko) 2019-06-28 2019-06-28 단방향 과도 전압 억제 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102187243B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (ja) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd 半導体装置
JP2002009082A (ja) * 2000-06-21 2002-01-11 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
KR100971460B1 (ko) * 2010-01-15 2010-07-22 주식회사 오디텍 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법
US20110140233A1 (en) * 2009-12-15 2011-06-16 Qian Wensheng Parasitic vertical PNP bipolar transistor and its fabrication method in BiCMOS process
US20170084601A1 (en) * 2015-09-22 2017-03-23 Silergy Semiconductor Technology (Hangzhou) Ltd Transient voltage suppressor and manufacture method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (ja) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd 半導体装置
JP2002009082A (ja) * 2000-06-21 2002-01-11 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
US20110140233A1 (en) * 2009-12-15 2011-06-16 Qian Wensheng Parasitic vertical PNP bipolar transistor and its fabrication method in BiCMOS process
KR100971460B1 (ko) * 2010-01-15 2010-07-22 주식회사 오디텍 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법
US20170084601A1 (en) * 2015-09-22 2017-03-23 Silergy Semiconductor Technology (Hangzhou) Ltd Transient voltage suppressor and manufacture method thereof

Similar Documents

Publication Publication Date Title
KR101414005B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
TWI626753B (zh) Bidirectional through semiconductor device and method of fabricating the same
KR101570217B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR101686569B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
US7238553B1 (en) Method of forming a high-voltage silicon controlled rectifier structure with improved punch through resistance
KR100952267B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR101621145B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR101779588B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
CN111668210A (zh) 一种单向高电压瞬态电压抑制保护器件及其制备方法
KR102187243B1 (ko) 단방향 과도 전압 억제 소자 및 그 제조 방법
KR101893673B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
US6815732B1 (en) High-voltage silicon controlled rectifier structure
KR101731587B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR102019395B1 (ko) 래터럴 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법
KR102171862B1 (ko) 단방향 과도 전압 억제 소자 및 그 제조 방법
KR101850851B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR102171861B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR102171860B1 (ko) 스냅백 구조를 갖는 단방향 과도 전압 억제 소자 및 그 제조 방법
KR102187242B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR102103195B1 (ko) 트리거 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법
KR101686568B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR100945626B1 (ko) 과도 전압 억제 회로
KR101607207B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR101955098B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
US7064397B1 (en) Silicon controlled rectifier structure with improved punch through resistance

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant