KR101570217B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에서는 P형과 N형의 접합부가 총 4개로 형성됨으로써 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능한 과도 전압 억제 소자 및 그 제조 방법이 개시된다.
일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 매립층; 상기 서브스트레이트 및 매립층의 상부에 형성된 제 1 도전형의 에피텍셜층; 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형의 웰 영역; 상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층; 상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형 영역; 상기 웰 영역의 표면의 일부로부터 내부를 향하여 형성된 제 1 도전형 영역 A; 상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형 영역 B; 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 형성된 절연막; 및 상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자가 개시된다.
일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 매립층; 상기 서브스트레이트 및 매립층의 상부에 형성된 제 1 도전형의 에피텍셜층; 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형의 웰 영역; 상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층; 상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형 영역; 상기 웰 영역의 표면의 일부로부터 내부를 향하여 형성된 제 1 도전형 영역 A; 상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형 영역 B; 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 형성된 절연막; 및 상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자가 개시된다.
Description
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 P형과 N형의 접합부가 총 4개로 형성됨으로써 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능한 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형의 매립층; 상기 서브스트레이트 및 매립층의 상부에 형성된 제 1 도전형의 에피텍셜층; 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형의 웰 영역; 상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층; 상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형 영역; 상기 웰 영역의 표면의 일부로부터 내부를 향하여 형성된 제 1 도전형 영역 A; 상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형 영역 B; 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 형성된 절연막; 및 상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 형성된 전극을 포함할 수 있다.
여기서, 상기 매립층은 상기 서브스트레이트의 외곽부와 인접하도록 형성될 수 있다.
그리고 상기 웰 영역은 상기 매립층의 내주연의 연장선상의 내측에 위치할 수 있다.
또한, 상기 제 1 격리층은 상기 에피텍셜층의 표면으로부터 서브스트레이트의 내부까지 형성되고, 상기 제 2 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내주연까지 형성되며, 상기 제 3 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내부까지 형성될 수 있다.
또한, 상기 제 1 도전형 영역 A의 내주연은 상기 제 1 격리층과 접촉하며, 외주연 및 저면은 상기 웰 영역과 접촉할 수 있다.
또한, 상기 절연막은, 상기 제 1 격리층과 대응되는 영역에 형성되는 제 1 절연막; 상기 웰 영역과 제 1 도전형 영역 A의 경계면과 대응되는 영역에 형성되는 제 2 절연막; 상기 제 2 격리층과 대응되는 영역에 형성되는 제 3 절연막; 및 상기 제 3 격리층과 대응되는 영역으로부터 상기 에피텍셜층의 최외곽부의 표면을 덮도록 형성되는 제 4 절연막을 포함할 수 있다.
또한, 상기 전극은, 상기 제 2 도전형 영역과 제 1 도전형 영역 A를 전기적으로 연결하는 제 1 전극; 및 상기 웰 영역과 상기 제 1 도전형 영역 B를 전기적으로 연결하는 제 2 전극을 포함할 수 있다.
또한, 상기 서브스트레이트의 저면에는 저면 전극이 더 형성될 수 있다.
본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이트의 상부에 제 2 도전형의 매립층을 형성하는 매립층 형성 단계; 상기 서브스트레이트 및 매립층의 상부에 제 1 도전형의 에피텍셜층을 증착하는 에피텍셜층 형성 단계; 상기 에피텍셜층의 표면으로부터 내부를 향하여 제 2 도전형의 웰 영역을 형성하는 웰 영역 형성 단계; 상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 제 1 격리층, 제 2 격리층 및 제 3 격리층을 형성하는 격리층 형성 단계; 상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 제 2 도전형 영역을 형성하는 제 2 도전형 영역 형성 단계; 상기 웰 영역의 표면의 일부로부터 상기 웰 영역의 내부를 향하여 제 1 도전형 영역 A를 형성하고, 상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 제 1 도전형 영역 B를 형성하는 제 1 도전형 영역 형성 단계; 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 절연막을 형성하는 절연막 형성 단계; 및 상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 전극을 형성하는 전극 형성 단계를 포함할 수 있다.
여기서, 상기 매립층은 상기 서브스트레이트의 외곽부와 인접하도록 형성될 수 있다.
그리고 상기 웰 영역은 상기 매립층의 내주연의 연장선상의 내측에 위치하도록 형성될 수 있다.
또한, 상기 제 1 격리층은 상기 에피텍셜층의 표면으로부터 서브스트레이트의 내부까지 형성되고, 상기 제 2 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내주연까지 형성되며, 상기 제 3 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내부까지 형성될 수 있다.
또한, 상기 제 1 도전형 영역 A의 내주연은 상기 제 1 격리층과 접촉하며, 외주연 및 저면은 상기 웰 영역과 접촉하도록 형성될 수 있다.
또한, 상기 절연막 형성 단계에서는 상기 제 1 격리층과 대응되는 제 1 절연막; 상기 웰 영역과 제 1 도전형 영역 A의 경계면과 대응되는 제 2 절연막; 상기 제 2 격리층과 대응되는 제 3 절연막; 및 상기 제 3 격리층과 대응되는 영역으로부터 상기 에피텍셜층의 최외곽부의 표면을 덮는 제 4 절연막을 형성할 수 있다.
또한, 상기 전극 형성 단계에서는 상기 제 2 도전형 영역과 제 1 도전형 영역 A를 전기적으로 연결하는 제 1 전극; 및 상기 웰 영역과 상기 제 1 도전형 영역 B를 전기적으로 연결하는 제 2 전극을 형성할 수 있다.
또한, 상기 전극 형성 단계 이후 상기 서브스트레이트의 저면에 저면 전극을 형성하는 저면 전극 형성 단계를 더 포함할 수 있다.
본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법은 P형과 N형의 접합부가 총 4개로 형성됨으로써 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능하다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 평면 사진이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 6은 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 평면 사진이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 6은 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3j는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도면을 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S1), 매립층 형성 단계(S2), 에피텍셜층 형성 단계(S3), 웰 영역 형성 단계(S4), 격리층 형성 단계(S5), 제 2 도전형 영역 형성 단계(S6), 제 1 도전형 영역 형성 단계(S7), 절연막 형성 단계(S8), 전극 형성 단계(S9) 및 저면 전극 형성 단계(S10)를 포함한다.
도 3a를 참조하면, 제 1 도전형의 서브스트레이트(110)를 준비하는 서브스트레이트 준비 단계(S1)가 이루어진다. 상기 서브스트레이트(110)는 상면(111) 및 저면(112)을 포함하는 판상의 형태로 이루어진다. 상기 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 상기 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.
도 3b를 참조하면, 상기 서브스트레이트(110)의 상부에 제 2 도전형의 매립층(120′)을 형성하는 매립층 형성 단계가 이루어진다. 여기서, 상기 매립층(120′)은 상기 서브스트레이트(110)의 상면(111)으로부터 내부를 향하여 형성된다. 또한, 상기 매립층(120′)은 상기 서브스트레이트(110)의 중심보다는 외곽부와 인접한 영역에 형성될 수 있다. 한편, 도면에서는 상기 매립층(120′)이 상기 서브스트레이트(110)의 일측 및 타측에 형성된 것으로 도시되었으나, 실제로 상기 서브스트레이트(110)는 원형으로 이루어질 수 있다. 따라서 상기 매립층(120′) 또한 상기 서브스트레이트(110)의 둘레를 따라 원형의 링 형상으로 이루어지므로, 이를 단면도로 나타내면 도 3b와 같이 도시된다.
상기 매립층(120)은 상기 서브스트레이트(110)의 상면(111)에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 매립층(120′)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형인 매립층(120′)을 형성할 수 있다.
한편, 상기 서브스트레이트(110)의 저면(112)에는 저면 절연막(110′)이 형성될 수 있다. 상기 저면 절연막(110′)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 상기 저면 절연막(110′)은 고농도의 제 1 도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 3c를 참조하면, 상기 서브스트레이트(110) 및 매립층(120′)의 상부에 제 1 도전형의 에피텍셜층(130)을 증착하는 에피텍셜층 형성 단계(S3)가 이루어진다. 일례로, 600~2000℃의 고온에서 상기 서브스트레이트(110)의 상면(111)에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층(130)이 증착되도록 할 수 있다. 이때, 상기 에피텍셜층(130)이 상기 매립층(120′)의 표면에 증착되면서, 상기 매립층(120′)이 상기 도핑가스들에 의하여 상기 에피텍셜층(130)으로 환산된 매립층(120)을 형성하게 된다.
한편, 상기 에피텍셜층(130)은 도시되지는 않았지만 2개의 에피텍셜층으로 구성될 수도 있다. 즉, 상기 제 1 도전형의 서브스트레이트(110)에 제 1 도전형의 제 1 에피텍셜층을 형성하고, 그 상부에 제 1 도전형의 제 2 에피텍셜층을 형성할 수도 있다. 이러한 경우, 상기 매립층은 상기 제 1, 2 에피텍셜층의 사이에 형성된다.
도 3d를 참조하면, 상기 에피텍셜층(130)의 표면으로부터 내부를 향하여 제 2 도전형의 웰 영역(140)을 형성하는 웰 영역 형성 단계(S4)가 이루어진다. 보다 구체적으로, 상기 저면 절연막(110′)이 제거되고, 상기 에피텍셜층(130)의 표면으로부터 내측으로 이온주입하여 웰 영역(140)을 형성하게 된다. 상기 웰 영역(140)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형인 제 2 도전형의 웰 영역(140)을 형성할 수 있다. 이 때, 상기 웰 영역(140)은 상기 매립층(120)의 내주연의 연장선상의 내측에 위치하도록 형성될 수 있다.
도 3e를 참조하면, 상기 웰 영역(140)의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층(130)의 표면으로부터 서브스트레이트(110)를 향하여 각각 제 1 격리층(151), 제 2 격리층(152) 및 제 3 격리층(153)을 형성하는 격리층 형성 단계(S5)가 이루어진다.
보다 구체적으로, 상기 제 1 격리층(151)은 상기 웰 영역(140)의 내주연과 대응되는 영역에서 상기 에피텍셜층(130)의 표면으로부터 서브스트레이트(110)의 내부까지 형성된다. 상기 제 1 격리층(151)은 이후 제 2 도전형 영역(145)이 형성될 상기 에피텍셜층(130)의 중앙과 상기 웰 영역(140) 및 웰 영역(140) 하부의 에피텍셜층(130)을 물리적, 전기적으로 분리시킨다. 상기 제 2 격리층(152)은 상기 웰 영역(140)의 외주연과 대응되는 영역에서 상기 에피텍셜층(130)의 표면으로부터 상기 매립층(120)의 내주연까지 형성된다. 상기 제 2 격리층(152)은 상기 웰 영역(140) 및 웰 영역 하부의 에피텍셜층(130)과 이후 제 1 도전형 영역 B(162)가 형성될 에피텍셜층(130)을 물리적, 전기적으로 분리시킨다. 상기 제 3 격리층(153)은 상기 웰 영역(140)의 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층(130)의 표면으로부터 상기 매립층(120)의 내부까지 형성된다. 상기 제 3 격리층(153)은 이후 제 1 도전형 영역 B(162)가 형성될 에피텍셜층(130)과 상기 에피텍셜층(130)의 최외곽부를 물리적, 전기적으로 분리시킨다.
상기 격리층(151, 152, 153)은, 예를 들어, 1차로 격리층(151, 152, 153)의 위치를 확정하는 마스크(미도시) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 격리층(151, 152, 153)을 형성할 수 있다. 이후, 격리층(151, 152, 153) 내부에는 규소 산화막, 질소 산화막 등의 절연성 재질을 주입한다. 그러나, 이러한 방법으로 상기 격리층(151, 152, 153)을 형성하는 방법에 대하여 한정하는 것은 아니다.
도 3f를 참조하면, 상기 제 1 격리층(151)의 내측에서 상기 에피텍셜층(130)의 표면으로부터 내부를 향하여 제 2 도전형 영역(145)을 형성하는 제 2 도전형 영역 형성 단계(S6)가 이루어진다. 즉, 상기 제 2 도전형 영역(145)은 상기 에피텍셜층(130)의 중앙부에 형성되며, 외주연은 상기 제 1 격리층(151)에 의하여 둘러싸인다. 상기 제 2 도전형 영역(145)은 상기 제 1 격리층(151)에 의하여 상기 웰 영역(140)과 이격된다. 또한, 상기 제 2 도전형 영역(145)의 깊이는 상기 웰 영역(140)의 깊이보다 얕게 형성될 수 있다.
상기 제 2 도전형 영역(145)은 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 P형인 제 2 도전형 영역(145)을 형성할 수 있다.
도 3g를 참조하면, 상기 웰 영역(140)의 표면의 일부로부터 상기 웰 영역(140)의 내부를 향하여 제 1 도전형 영역 A(161)를 형성하고, 상기 제 2 격리층(152) 및 제 3 격리층(153) 사이에서 상기 에피텍셜층(130)의 표면으로부터 내부를 향하여 제 1 도전형 영역 B(162)를 형성하는 제 1 도전형 영역 형성 단계(S7)가 이루어진다. 이 때, 상기 제 1 도전형 영역 A(161)는 상기 제 1 도전형 영역 B(162)보다 먼저 형성될 수 있다.
상기 제 1 도전형 영역 A(161)의 내주연은 상기 제 1 격리층(151)과 접촉하며, 외주연 및 저면은 상기 웰 영역(140)과 접촉한다. 즉, 상기 제 1 도전형 영역 A(161)의 깊이 및 너비는 상기 웰 영역(140)의 깊이 및 너비보다 작다.
상기 제 1 도전형 영역 B(162)의 내주연은 상기 제 2 격리층(152)과 접촉하며, 외주연은 상기 제 3 격리층(153)과 접촉한다.
상기 제 1 도전형 영역(161, 162)은 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등을 직접 이온주입 하거나 또는 열확산 공정을 이용함으로써 N형의 고농도의 제 1 도전형 영역(161, 162)을 형성할 수 있다. 여기서, 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
도 3h를 참조하면, 상기 제 1 도전형 영역 A(161), 제 1 도전형 영역 B(162), 제 2 도전형 영역(145) 및 웰 영역(140)의 둘레와 대응되는 영역에서 상기 제 1 도전형 영역 A(161), 제 1 도전형 영역 B(162), 제 2 도전형 영역(145) 및 웰 영역(140)의 일부를 노출시키도록 절연막(170)을 형성하는 절연막 형성 단계(S8)가 이루어진다. 보다 구체적으로, 상기 절연막(170)은 제 1 절연막(171), 제 2 절연막(172), 제 3 절연막(173) 및 제 4 절연막(174)을 포함한다.
상기 제 1 절연막(171)은 상기 제 1 격리층(151)과 대응된다. 그리고 상기 제 2 절연막(172)은 상기 웰 영역(140) 및 제 1 도전형 영역 A(161)의 경계면에 대응된다. 또한, 상기 제 3 절연막(173)은 상기 제 2 격리층(152)과 대응된다. 마지막으로, 상기 제 4 절연막(174)은 상기 제 3 격리층(153)과 대응되며, 상기 제 3 격리층(153)과 대응되는 영역으로부터 상기 에피텍셜층(130)의 최외곽부의 표면을 덮도록 형성된다. 상기 각각의 절연막(170)은 상기 제 2 도전형 영역(145), 제 1 도전형 영역 A(161), 웰 영역(140) 및 제 1 도전형 영역 B(162)의 일부를 노출시킨다.
상기 절연막(170)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 3i를 참조하면, 상기 절연막(170)을 통해 노출된 제 1 도전형 영역 A(161), 제 1 도전형 영역 B(162), 제 2 도전형 영역(145) 및 웰 영역(140)의 표면에 전극(181, 182)을 형성하는 전극 형성 단계(S9)가 이루어진다. 여기서, 상기 전극(181, 182)은 제 1 전극(181) 및 제 2 전극(182)을 포함한다. 상기 제 1 전극(181)은 상기 제 2 도전형 영역(145)과 제 1 도전형 영역 A(161)를 전기적으로 연결하고, 상기 제 2 전극(182)은 상기 웰 영역(140)과 제 1 도전형 영역 B(162)를 전기적을 연결한다. 상기 전극(181, 182)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 3j를 참조하면, 상기 서브스트레이트(110)의 저면에 저면 전극(190)을 형성하는 저면 전극 형성 단계(S10)가 이루어진다. 상기 저면 전극(190)은 상기 서브스트레이트(110)와 전기적으로 연결될 수 있다. 상기 저면 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 평면 사진이다.
위에서 설명한 제조 방법에 의하여 형성된 과도 전압 억제 소자는 도 4와 같은 형태를 가질 수 있다. 도 4에 도시된 바와 같이, 상기 과도 전압 억제 소자는 그 평면이 원형으로 이루어져 전체적으로는 원기둥의 형상을 가질 수 있다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다. 도 6은 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
한편, 상기 과도 전압 억제 소자의 P형과 N형의 접합부는 다이오드 및 캐패시터의 특성을 갖는다. 즉, 도면에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 도시하여도 무방하다. 또한, 상기 과도 전압 억제 소자에서 상기 전극(180) 및 저면 전극(190)은 입출력 단자로 사용될 수 있다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 과도 전압 억제 소자는 하나의 소자 내에서 서브스트레이트(110)와 매립층(120) 사이의 접합면, 매립층(120)과 에피텍셜층(130) 사이의 접합면, 웰 영역(140)과 제 1 도전형 영역 A(161) 사이의 접합면, 제 2 도전형 영역(145)과 에피텍셜층(130) 사이의 접합면에서 P형과 N형의 접합부가 총 4개로 형성된다. 즉, 다이오드 A, B, D 외에 다이오드 C가 더 포함되어 4개의 다이오드(A, B, C, D)가 직렬 연결됨으로써 로우 커패시턴스(low capacitance)를 갖는 단일 방향성의 과도 전압 억제 소자의 구현이 가능하다.
특히, 도 6은 도 5의 등가회로의 일례로써, 다이오드 A에서는 100pF, 다이오드 B에서는 0.2pF, 다이오드 C에서는 0.3pF, 다이오드 D에서는 0.3pF의 커패시턴스를 갖는다. 이를 계산한 결과, 과도 전압 억제 소자는 단일 방향성/5V의 전압에서 총 0.45pF의 커패시턴스를 가질 수 있다. 결국, 다이오드 C가 형성됨으로써 0.5pF으로부터 0.45pF로 커패시턴스 특성이 약 10% 감소된 과도 전압 억제 소자를 구현하는 것이 가능하다.
이와 같이 하여, 본 발명의 실시예에 따른 과도 전압 억제 소자는 P형과 N형의 접합부가 총 4개로 형성됨으로써 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능하다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 과도 전압 억제 소자 110; 서브스트레이트
120; 매립층 130; 에피텍셜층
140; 웰 영역 145; 제 2 도전형 영역
151, 152, 153; 격리층 161, 162; 제 1 도전형 영역
170; 절연막 181, 182; 전극
190; 저면 전극
120; 매립층 130; 에피텍셜층
140; 웰 영역 145; 제 2 도전형 영역
151, 152, 153; 격리층 161, 162; 제 1 도전형 영역
170; 절연막 181, 182; 전극
190; 저면 전극
Claims (16)
- 제 1 도전형의 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 제 2 도전형의 매립층;
상기 서브스트레이트 및 매립층의 상부에 형성된 제 1 도전형의 에피텍셜층;
상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형의 웰 영역;
상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층;
상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 2 도전형 영역;
상기 웰 영역의 표면의 일부로부터 내부를 향하여 형성된 제 1 도전형 영역 A;
상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형 영역 B;
상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 형성된 절연막; 및
상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 매립층은 상기 서브스트레이트의 외곽부와 인접하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 웰 영역은 상기 매립층의 내주연의 연장선상의 내측에 위치하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 격리층은 상기 에피텍셜층의 표면으로부터 서브스트레이트의 내부까지 형성되고, 상기 제 2 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내주연까지 형성되며, 상기 제 3 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내부까지 형성된 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형 영역 A의 내주연은 상기 제 1 격리층과 접촉하며, 외주연 및 저면은 상기 웰 영역과 접촉하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 절연막은,
상기 제 1 격리층과 대응되는 영역에 형성되는 제 1 절연막;
상기 웰 영역과 제 1 도전형 영역 A의 경계면과 대응되는 영역에 형성되는 제 2 절연막;
상기 제 2 격리층과 대응되는 영역에 형성되는 제 3 절연막; 및
상기 제 3 격리층과 대응되는 영역으로부터 상기 에피텍셜층의 최외곽부의 표면을 덮도록 형성되는 제 4 절연막을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 전극은,
상기 제 2 도전형 영역과 제 1 도전형 영역 A를 전기적으로 연결하는 제 1 전극; 및
상기 웰 영역과 상기 제 1 도전형 영역 B를 전기적으로 연결하는 제 2 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 서브스트레이트의 저면에는 저면 전극이 더 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
상기 서브스트레이트의 상부에 제 2 도전형의 매립층을 형성하는 매립층 형성 단계;
상기 서브스트레이트 및 매립층의 상부에 제 1 도전형의 에피텍셜층을 증착하는 에피텍셜층 형성 단계;
상기 에피텍셜층의 표면으로부터 내부를 향하여 제 2 도전형의 웰 영역을 형성하는 웰 영역 형성 단계;
상기 웰 영역의 내주연, 외주연 및 외주연으로부터 외측으로 이격된 영역에서 상기 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 각각 제 1 격리층, 제 2 격리층 및 제 3 격리층을 형성하는 격리층 형성 단계;
상기 제 1 격리층의 내측에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 제 2 도전형 영역을 형성하는 제 2 도전형 영역 형성 단계;
상기 웰 영역의 표면의 일부로부터 상기 웰 영역의 내부를 향하여 제 1 도전형 영역 A를 형성하고, 상기 제 2 격리층 및 제 3 격리층 사이에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 제 1 도전형 영역 B를 형성하는 제 1 도전형 영역 형성 단계;
상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 둘레와 대응되는 영역에서 상기 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 일부를 노출시키도록 절연막을 형성하는 절연막 형성 단계; 및
상기 절연막을 통해 노출된 웰 영역, 제 2 도전형 영역, 제 1 도전형 영역 A 및 제 1 도전형 영역 B의 표면에 전극을 형성하는 전극 형성 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 매립층은 상기 서브스트레이트의 외곽부와 인접하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 웰 영역은 상기 매립층의 내주연의 연장선상의 내측에 위치하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 격리층은 상기 에피텍셜층의 표면으로부터 서브스트레이트의 내부까지 형성되고, 상기 제 2 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내주연까지 형성되며, 상기 제 3 격리층은 상기 에피텍셜층의 표면으로부터 매립층의 내부까지 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 제 1 도전형 영역 A의 내주연은 상기 제 1 격리층과 접촉하며, 외주연 및 저면은 상기 웰 영역과 접촉하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 절연막 형성 단계에서는 상기 제 1 격리층과 대응되는 제 1 절연막; 상기 웰 영역과 제 1 도전형 영역 A의 경계면과 대응되는 제 2 절연막; 상기 제 2 격리층과 대응되는 제 3 절연막; 및 상기 제 3 격리층과 대응되는 영역으로부터 상기 에피텍셜층의 최외곽부의 표면을 덮는 제 4 절연막을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 전극 형성 단계에서는 상기 제 2 도전형 영역과 제 1 도전형 영역 A를 전기적으로 연결하는 제 1 전극; 및 상기 웰 영역과 상기 제 1 도전형 영역 B를 전기적으로 연결하는 제 2 전극을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 9 항에 있어서,
상기 전극 형성 단계 이후 상기 서브스트레이트의 저면에 저면 전극을 형성하는 저면 전극 형성 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160086691A (ko) * | 2015-01-12 | 2016-07-20 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
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