KR102183367B1 - Organic Light Emitting Display Device - Google Patents

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KR102183367B1
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이윤주
박광모
최기민
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엘지디스플레이 주식회사
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Abstract

본 발명은, 기판; 상기 기판 상에 형성되며 액티브층을 구비한 스위칭 박막 트랜지스터; 상기 기판 상에 형성되며 액티브층을 구비한 구동 박막 트랜지스터; 상기 기판 상에 형성되며 액티브층을 구비한 센싱 박막 트랜지스터; 상기 기판과 상기 스위칭 박막 트랜지스터의 액티브층 사이 및 상기 기판과 상기 구동 박막 트랜지스터의 액티브층 사이에 형성된 제1 차광층 패턴; 및 상기 기판과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 차광층 패턴을 포함하여 이루어지고, 상기 제1 차광층 패턴과 상기 제2 차광층 패턴은 서로 이격되어 있는 유기 발광 표시 장치에 관한 것이다. The present invention, a substrate; A switching thin film transistor formed on the substrate and having an active layer; A driving thin film transistor formed on the substrate and having an active layer; A sensing thin film transistor formed on the substrate and having an active layer; A first light blocking layer pattern formed between the substrate and the active layer of the switching thin film transistor and between the substrate and the active layer of the driving thin film transistor; And a second light blocking layer pattern formed between the substrate and the active layer of the sensing thin film transistor, wherein the first light blocking layer pattern and the second light blocking layer pattern are spaced apart from each other. .

Description

유기 발광 표시 장치{Organic Light Emitting Display Device}Organic Light Emitting Display Device

본 발명은 유기 발광 표시 장치에 관한 것으로서, 보다 구체적으로는 탑 게이트 구조의 박막 트랜지스터를 구비한 유기 발광 표시 장치에 관한 것이다. The present invention relates to an organic light emitting display device, and more specifically, to an organic light emitting display device including a thin film transistor having a top gate structure.

유기 발광 표시 장치는 전자(electron)를 주입하는 음극(cathode)과 정공(hole)을 주입하는 양극(anode) 사이에 발광층이 형성된 구조를 가지며, 음극에서 발생된 전자 및 양극에서 발생된 정공이 발광층 내로 주입되면 주입된 전자 및 정공이 결합하여 엑시톤(exciton)이 생성되고, 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 원리를 이용한 표시 장치이다. An organic light emitting diode display has a structure in which an emission layer is formed between a cathode injecting electrons and an anode injecting holes, and electrons generated at the cathode and holes generated at the anode are the emission layer. When injected into the interior, the injected electrons and holes are combined to generate excitons, and the generated excitons fall from an excited state to a ground state to emit light.

이와 같은 유기 발광 표시 장치는 스위칭 소자로서 박막 트랜지스터를 구비하고 있는데, 상기 박막 트랜지스터는 게이트 전극이 액티브층 아래에 위치하는 보텀 게이트(Bottom Gate) 구조와 게이트 전극이 액티브층 위에 위치하는 탑 게이트(Top Gate) 구조로 구분된다. Such an organic light emitting display device includes a thin film transistor as a switching element. The thin film transistor has a bottom gate structure in which a gate electrode is located under the active layer and a top gate structure in which the gate electrode is located above the active layer. Gate) structure.

이하, 도면을 참조로 종래의 탑 게이트 구조의 박막 트랜지스터를 구비한 유기 발광 표시 장치에 대해서 설명하기로 한다. Hereinafter, an organic light emitting display device including a thin film transistor having a conventional top gate structure will be described with reference to the drawings.

도 1은 종래의 유기 발광 표시 장치의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional organic light emitting display device.

도 1에서 알 수 있듯이, 종래의 유기 발광 표시 장치는 기판(10), 액티브층(20), 게이트 절연막(25), 게이트 전극(30), 층간 절연막(35), 소스 전극(40a), 드레인 전극(40b), 보호막(45), 평탄화막(50), 양극(60), 뱅크층(70), 유기 발광층(80), 및 음극(90)을 포함하여 이루어진다. As can be seen from FIG. 1, a conventional organic light emitting display device includes a substrate 10, an active layer 20, a gate insulating film 25, a gate electrode 30, an interlayer insulating film 35, a source electrode 40a, and a drain. An electrode 40b, a protective layer 45, a planarization layer 50, an anode 60, a bank layer 70, an organic emission layer 80, and a cathode 90 are included.

상기 액티브층(20)은 전자의 이동 채널로 기능하는 것으로서, 상기 기판(10) 상에 형성되어 있다. The active layer 20 functions as a movement channel for electrons and is formed on the substrate 10.

상기 게이트 절연막(25)은 상기 액티브층(20)과 상기 게이트 전극(30)을 절연시키는 기능을 하는 것으로서, 상기 액티브층(20) 상에 형성되어 있다. The gate insulating layer 25 serves to insulate the active layer 20 from the gate electrode 30 and is formed on the active layer 20.

상기 게이트 전극(30)은 상기 게이트 절연막(25) 상에 형성되어 있다. The gate electrode 30 is formed on the gate insulating layer 25.

상기 층간 절연막(35)은 상기 게이트 전극(30) 상에 형성되어 있다. 상기 층간 절연막(35)은 상기 액티브층(20)의 일단 및 타단이 노출되도록 하는 콘택홀을 구비하면서 상기 기판(10)의 전체면 상에 형성되어 있다. The interlayer insulating film 35 is formed on the gate electrode 30. The interlayer insulating layer 35 is formed on the entire surface of the substrate 10 while having a contact hole through which one end and the other end of the active layer 20 are exposed.

상기 소스 전극(40a) 및 상기 드레인 전극(40b)은 상기 층간 절연막(35) 상에 형성되어 있다. 상기 소스 전극(40a)은 상기 콘택홀을 통해서 상기 액티브층(20)의 일단과 연결되어 있고, 상기 드레인 전극(40b)은 상기 콘택홀을 통해서 상기 액티브층(20)의 타단과 연결되어 있다. The source electrode 40a and the drain electrode 40b are formed on the interlayer insulating layer 35. The source electrode 40a is connected to one end of the active layer 20 through the contact hole, and the drain electrode 40b is connected to the other end of the active layer 20 through the contact hole.

상기 보호막(45)은 상기 소스 전극(40a) 및 드레인 전극(40b) 상에 형성되어 있고, 그 하부의 박막 트랜지스터를 보호하는 기능을 한다. The protective layer 45 is formed on the source electrode 40a and the drain electrode 40b, and serves to protect a thin film transistor under the same.

상기 평탄화막(50)은 상기 보호막(45) 상에 형성되어 있고, 기판(10) 표면을 평탄화시키는 기능을 한다. The planarization layer 50 is formed on the protective layer 45 and serves to planarize the surface of the substrate 10.

상기 보호막(45)과 상기 평탄화막(50)은 상기 소스 전극(40a)이 노출되도록 콘택홀을 구비하고 있다. The passivation layer 45 and the planarization layer 50 have a contact hole so that the source electrode 40a is exposed.

상기 양극(60)은 상기 평탄화막(50) 상에 형성되어 있다. 상기 양극(60)은 상기 보호막(45)과 상기 평탄화막(50)에 구비된 콘택홀을 통해서 상기 소스 전극(40a)과 연결되어 있다. The anode 60 is formed on the planarization layer 50. The anode 60 is connected to the source electrode 40a through a contact hole provided in the passivation layer 45 and the planarization layer 50.

상기 뱅크층(70)은 상기 평탄화막(50) 상에 형성되어 있다. 상기 뱅크층(70)은 매트릭스 구조로 형성되면서 화상을 표시하는 표시 영역을 정의하게 된다. The bank layer 70 is formed on the planarization layer 50. The bank layer 70 is formed in a matrix structure and defines a display area displaying an image.

상기 유기 발광층(80)은 상기 양극(60) 상에 형성되어 있다. 상기 유기 발광층(80)은 상기 뱅크층(70)에 의해 정의된 표시 영역 내에 형성된다. The organic emission layer 80 is formed on the anode 60. The organic emission layer 80 is formed in a display area defined by the bank layer 70.

상기 음극(90)은 상기 유기 발광층(80) 상에 형성되어 있다 The cathode 90 is formed on the organic emission layer 80

이와 같은 종래의 유기 발광 표시 장치의 경우, 상기 액티브층(20)이 상기 기판(10)의 상면에 형성되어 있기 때문에 상기 기판(10)의 하면을 통해 입사되는 외부 광에 그대로 노출된다. 따라서, 종래의 유기 발광 표시장치는 상기 액티브층(20)의 신뢰성이 떨어지는 문제가 있다. In the case of such a conventional organic light emitting display device, since the active layer 20 is formed on the upper surface of the substrate 10, it is exposed to external light incident through the lower surface of the substrate 10 as it is. Therefore, the conventional organic light emitting display device has a problem in that the reliability of the active layer 20 is deteriorated.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 액티브층이 외부 광에 노출되는 것을 방지할 수 있는 유기 발광 표시 장치를 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above-described conventional problem, and an object of the present invention is to provide an organic light emitting display device capable of preventing an active layer from being exposed to external light.

본 발명은 상기 목적을 달성하기 위해서, 기판; 상기 기판 상에 형성되며 액티브층을 구비한 스위칭 박막 트랜지스터; 상기 기판 상에 형성되며 액티브층을 구비한 구동 박막 트랜지스터; 상기 기판 상에 형성되며 액티브층을 구비한 센싱 박막 트랜지스터; 상기 기판과 상기 스위칭 박막 트랜지스터의 액티브층 사이 및 상기 기판과 상기 구동 박막 트랜지스터의 액티브층 사이에 형성된 제1 차광층 패턴; 및 상기 기판과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 차광층 패턴을 포함하여 이루어지고, 상기 제1 차광층 패턴과 상기 제2 차광층 패턴은 서로 이격되어 있는 유기 발광 표시 장치를 제공한다. The present invention to achieve the above object, the substrate; A switching thin film transistor formed on the substrate and having an active layer; A driving thin film transistor formed on the substrate and having an active layer; A sensing thin film transistor formed on the substrate and having an active layer; A first light blocking layer pattern formed between the substrate and the active layer of the switching thin film transistor and between the substrate and the active layer of the driving thin film transistor; And a second light blocking layer pattern formed between the substrate and the active layer of the sensing thin film transistor, wherein the first light blocking layer pattern and the second light blocking layer pattern are spaced apart from each other. .

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above has the following effects.

본 발명의 일 실시예에 따르면, 제1 차광층 패턴과 제2 차광층 패턴에 의해서 스위칭 박막 트랜지스터(T1)의 액티브층, 구동 박막 트랜지스터(T2)의 액티브층, 및 센싱 박막 트랜지스터(T3)의 액티브층으로 외부 광이 입사되는 것이 방지될 수 있다.According to an embodiment of the present invention, the active layer of the switching thin film transistor T1, the active layer of the driving thin film transistor T2, and the sensing thin film transistor T3 are formed by the first light blocking layer pattern and the second light blocking layer pattern. External light may be prevented from entering the active layer.

또한, 본 발명의 일 실시예에 따르면, 제1 차광층 패턴과 제2 차광층 패턴이 서로 이격되어 있기 때문에 상기 제1 차광층 패턴과 제2 차광층 패턴이 이격된 영역에서 상기 제1 및 제2 차광층 패턴과 다른 신호 라인 사이에 기생 커패시턴스 발생이 방지될 수 있다. In addition, according to an embodiment of the present invention, since the first light blocking layer pattern and the second light blocking layer pattern are spaced apart from each other, the first and second light blocking layer patterns are spaced apart from each other. Generation of parasitic capacitance between the second light-shielding layer pattern and other signal lines can be prevented.

도 1은 종래의 유기 발광 표시 장치의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 차광층 패턴을 구비한 유기 발광 표시 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 차광층 패턴을 구비한 유기 발광 표시 장치의 개략적인 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 7은 도 5의 A-B라인의 단면도이다.
도 8은 도 5의 C-D라인의 단면도이다.
도 9는 도 5의 E-F라인의 단면도이다.1 is a schematic cross-sectional view of a conventional organic light emitting display device.
2 is a schematic plan view of an organic light emitting diode display according to an exemplary embodiment of the present invention.
3 is a schematic plan view of an organic light emitting display device including a light blocking layer pattern according to an exemplary embodiment of the present invention.
4 is a circuit diagram of an organic light emitting diode display according to an exemplary embodiment of the present invention.
5 is a schematic plan view of an organic light emitting display device having a light blocking layer pattern according to another exemplary embodiment of the present invention.
6 is a circuit diagram of an organic light emitting diode display according to another exemplary embodiment of the present invention.
7 is a cross-sectional view of the AB line of FIG. 5.
8 is a cross-sectional view of the CD line of FIG. 5.
9 is a cross-sectional view of the EF line of FIG. 5.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when a temporal predecessor relationship is described as'after','following','after','before', etc.,'right' or'direct' It may also include cases that are not continuous unless this is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments can be implemented independently of each other or can be implemented together in a related relationship. May be.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다. 2 is a schematic plan view of an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(100), 게이트 라인(410), 센싱(sensing) 제어 라인(420), 기준(reference) 연결 라인(430), 데이터 라인(510), 파워(power) 라인(520), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 및 발광 다이오드(E)를 포함하여 이루어진다. As can be seen from FIG. 2, the organic light emitting diode display according to the exemplary embodiment of the present invention includes a substrate 100, a gate line 410, a sensing control line 420, and a reference connection line 430. , A data line 510, a power line 520, a switching thin film transistor T1, a driving thin film transistor T2, a sensing thin film transistor T3, a capacitor C, and a light emitting diode E. It is done by doing.

상기 기판(100)은 유리 또는 투명한 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The substrate 100 may be made of glass or transparent plastic, but is not limited thereto.

상기 게이트 라인(410)은 상기 기판(100) 상에서 제1 방향, 예로서 가로 방향으로 배열되어 있다. 상기 게이트 라인(410)에는 상기 스위칭 박막 트랜지스터(T1)의 게이트 전극(411)이 연결되어 있다. 상기 게이트 전극(411)은 상기 게이트 라인(410)에서 분기되어 있다. 한편, 상기 게이트 라인(410)에서 상기 게이트 전극(411)이 분기되어 있지 않고 상기 게이트 라인(410)의 일부 영역이 상기 스위칭 박막 트랜지스터(T1)의 게이트 전극으로 기능할 수도 있다. The gate lines 410 are arranged on the substrate 100 in a first direction, for example, in a horizontal direction. A gate electrode 411 of the switching thin film transistor T1 is connected to the gate line 410. The gate electrode 411 is branched from the gate line 410. Meanwhile, the gate electrode 411 is not branched from the gate line 410, and a partial region of the gate line 410 may function as a gate electrode of the switching thin film transistor T1.

상기 게이트 라인(410)의 영역 중에서 상기 데이터 라인(510) 및 상기 파워 라인(520)과 교차하는 영역에는 홀이 형성되어 있어서, 상기 게이트 라인(410)과 상기 데이터 라인(510)의 중첩 영역 및 상기 게이트 라인(410)과 상기 파워 라인(520)의 중첩 영역을 감소시킬 수 있고, 그에 따라 신호 간섭을 줄일 수 있다. A hole is formed in a region of the gate line 410 that intersects the data line 510 and the power line 520, so that the overlapping region of the gate line 410 and the data line 510 and The overlapping area of the gate line 410 and the power line 520 may be reduced, and thus signal interference may be reduced.

상기 센싱 제어 라인(420)은 상기 기판(100) 상에서 상기 게이트 라인(410)과 평행하게 제1 방향으로 배열되어 있다. 상기 센싱 제어 라인(420)은 상기 게이트 라인(410)과 동일한 층에 동일한 물질로 이루어질 수 있다. 상기 센싱 제어 라인(420)의 일부 영역은 상기 센싱 박막 트랜지스터(T3)의 게이트 전극으로 기능한다. The sensing control line 420 is arranged in a first direction parallel to the gate line 410 on the substrate 100. The sensing control line 420 may be formed of the same material on the same layer as the gate line 410. A partial region of the sensing control line 420 functions as a gate electrode of the sensing thin film transistor T3.

상기 센싱 제어 라인(420)의 영역 중에서 상기 데이터 라인(510) 및 상기 파워 라인(520)과 교차하는 영역에는 홀이 형성되어 있어서, 상기 센싱 제어 라인(420)과 상기 데이터 라인(510)의 중첩 영역 및 상기 센싱 제어 라인(420)과 상기 파워 라인(520)의 중첩 영역을 감소시킬 수 있고, 그에 따라 신호 간섭을 줄일 수 있다. A hole is formed in an area of the sensing control line 420 that intersects the data line 510 and the power line 520 so that the sensing control line 420 and the data line 510 overlap. An area and an overlapping area between the sensing control line 420 and the power line 520 may be reduced, and thus signal interference may be reduced.

상기 기준 연결 라인(430)은 상기 기판(100) 상에서 상기 센싱 제어 라인(420)과 평행하게 제1 방향으로 배열되어 있다. 상기 기준 연결 라인(430)은 상기 센싱 제어 라인(420)과 동일한 층에 동일한 물질로 이루어질 수 있다. The reference connection line 430 is arranged on the substrate 100 in a first direction parallel to the sensing control line 420. The reference connection line 430 may be formed of the same material on the same layer as the sensing control line 420.

상기 기준 연결 라인(430)의 일단은 상기 데이터 라인(510)과 평행하게 배열되는 기준 라인(후술하는 도 4 및 도 6의 도면부호 540 참조)과 콘택홀을 통해서 연결되어 있다. 또한, 상기 기준 연결 라인(430)의 타단은 상기 센싱 박막 트랜지스터(T3)의 드레인 전극(530)과 콘택홀을 통해서 연결되어 있다. One end of the reference connection line 430 is connected to a reference line (refer to reference numeral 540 of FIGS. 4 and 6 to be described later) arranged parallel to the data line 510 through a contact hole. Further, the other end of the reference connection line 430 is connected to the drain electrode 530 of the sensing thin film transistor T3 through a contact hole.

상기 기준 연결 라인(430)은 경우에 따라서 생략이 가능하고, 이 경우에는 상기 센싱 박막 트랜지스터(T3)의 드레인 전극(530)이 상기 기준 라인(후술하는 도 4 및 도 6의 도면부호 540 참조)과 직접 연결될 수 있다. The reference connection line 430 may be omitted in some cases, and in this case, the drain electrode 530 of the sensing thin film transistor T3 is the reference line (see reference numeral 540 of FIGS. 4 and 6 to be described later). Can be directly connected with.

상기 기준 연결 라인(430)의 영역 중에서 상기 데이터 라인(510)과 교차하는 영역에는 홀이 형성되어 있어서, 상기 기준 연결 라인(430)과 상기 데이터 라인(510)의 중첩 영역을 감소시킬 수 있고, 그에 따라 신호 간섭을 줄일 수 있다. A hole is formed in an area of the reference connection line 430 that crosses the data line 510, so that an overlapping area between the reference connection line 430 and the data line 510 may be reduced, Accordingly, signal interference can be reduced.

상기 데이터 라인(510)은 상기 게이트 라인(410)과 교차하도록 상기 기판(100) 상에서 제2 방향, 예로서 세로 방향으로 배열되어 있다. 상기 데이터 라인(510)은 상기 게이트 라인(410)과는 상이한 층에 형성된다. 상기 데이터 라인(510)의 일부 영역은 상기 스위칭 박막 트랜지스터(T1)의 소스 전극으로 기능한다. 한편, 상기 데이터 라인(510)에서 분기된 형태로 상기 스위칭 박막 트랜지스터(T1)의 소스 전극이 별도로 형성되는 것도 가능하다. The data lines 510 are arranged on the substrate 100 in a second direction, eg, a vertical direction, so as to cross the gate line 410. The data line 510 is formed on a different layer from the gate line 410. A partial region of the data line 510 functions as a source electrode of the switching thin film transistor T1. Meanwhile, the source electrode of the switching thin film transistor T1 may be separately formed in a form branched from the data line 510.

상기 파워 라인(520)은 상기 기판(100) 상에서 상기 데이터 라인(510)과 평행하게 제2 방향으로 배열되어 있다. 상기 파워 라인(520)은 상기 데이터 라인(510)과 동일한 층에 동일한 물질로 이루어질 수 있다. 상기 파워 라인(520)에는 상기 구동 박막 트랜지스터(T2)의 드레인 전극(522)이 연결되어 있다. 상기 드레인 전극(522)은 상기 파워 라인(520)에서 분기되어 있다. The power lines 520 are arranged on the substrate 100 in a second direction parallel to the data lines 510. The power line 520 may be formed of the same material on the same layer as the data line 510. A drain electrode 522 of the driving thin film transistor T2 is connected to the power line 520. The drain electrode 522 is branched from the power line 520.

상기 스위칭 박막 트랜지스터(T1)는 상기 게이트 라인(410)에서 분기된 게이트 전극(411), 상기 데이터 라인(510)으로 이루어진 소스 전극, 상기 소스 전극과 마주하는 드레인 전극(512), 및 액티브층(미도시)을 포함하여 이루어진다. 상기 스위칭 박막 트랜지스터(T1)를 구성하는 드레인 전극(512)은 상기 데이터 라인(510)과 동일한 물질로 동일한 층에 형성될 수 있다. 상기 스위칭 박막 트랜지스터(T1)를 구성하는 액티브층(미도시)은 상기 데이터 라인(510) 및 상기 드레인 전극(512)과 각각 콘택홀을 통해서 연결되어 있으며, 이는 후술하는 단면도를 참조하면 이해할 수 있을 것이다. The switching thin film transistor T1 includes a gate electrode 411 branched from the gate line 410, a source electrode formed of the data line 510, a drain electrode 512 facing the source electrode, and an active layer ( Not shown). The drain electrode 512 constituting the switching thin film transistor T1 may be formed of the same material as the data line 510 on the same layer. The active layer (not shown) constituting the switching thin film transistor T1 is connected to the data line 510 and the drain electrode 512 through a contact hole, respectively, which can be understood by referring to a cross-sectional view to be described later. will be.

상기 스위칭 박막 트랜지스터(T1)의 드레인 전극(512)은 콘택홀을 통해서 상기 구동 박막 트랜지스터(T2)의 게이트 전극(440)과 연결되어 있다. 상기 구동 박막 트랜지스터(T2)의 게이트 전극(440)은 상기 게이트 라인(410)과 동일한 층에 동일한 물질로 형성될 수 있다. The drain electrode 512 of the switching thin film transistor T1 is connected to the gate electrode 440 of the driving thin film transistor T2 through a contact hole. The gate electrode 440 of the driving thin film transistor T2 may be formed of the same material on the same layer as the gate line 410.

상기 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)의 드레인 전극(512)과 연결된 게이트 전극(440), 상기 파워 라인(520)에서 분기된 드레인 전극(522), 상기 드레인 전극(522)과 마주하는 소스 전극(524), 및 액티브층(미도시)을 포함하여 이루어진다. 상기 구동 박막 트랜지스터(T2)의 소스 전극(524)은 상기 드레인 전극(522)과 동일한 물질로 동일한 층에 형성될 수 있다. 상기 구동 박막 트랜지스터(T2)를 구성하는 액티브층(미도시)은 상기 소스 전극(524) 및 상기 드레인 전극(522)과 각각 콘택홀을 통해서 연결되어 있으며, 이는 후술하는 단면도를 참조하면 이해할 수 있을 것이다. The driving thin film transistor T2 includes a gate electrode 440 connected to the drain electrode 512 of the switching thin film transistor T1, a drain electrode 522 branched from the power line 520, and the drain electrode 522. It includes a source electrode 524 facing to and an active layer (not shown). The source electrode 524 of the driving thin film transistor T2 may be formed of the same material as the drain electrode 522 on the same layer. The active layer (not shown) constituting the driving thin film transistor T2 is connected to the source electrode 524 and the drain electrode 522 through a contact hole, respectively, which can be understood by referring to a cross-sectional view to be described later. will be.

상기 센싱 박막 트랜지스터(T3)는 상기 센싱 제어 라인(420)으로 이루어진 게이트 전극, 상기 소스 전극(524), 상기 기준 연결 라인(430)에 연결된 드레인 전극(530), 및 액티브층(미도시)을 포함하여 이루어진다. 상기 소스 전극(524)은 상기 구동 박막 트랜지스터(T2) 및 상기 센싱 박막 트랜지스터(T3) 모두에서 소스 전극으로 기능한다. 상기 센싱 박막 트랜지스터(T3)를 구성하는 액티브층(미도시)은 상기 소스 전극(524) 및 상기 드레인 전극(530)과 각각 콘택홀을 통해서 연결되어 있으며, 이는 후술하는 단면도를 참조하면 이해할 수 있을 것이다. The sensing thin film transistor T3 includes a gate electrode made of the sensing control line 420, the source electrode 524, a drain electrode 530 connected to the reference connection line 430, and an active layer (not shown). Including. The source electrode 524 functions as a source electrode in both the driving thin film transistor T2 and the sensing thin film transistor T3. The active layer (not shown) constituting the sensing thin film transistor T3 is connected to the source electrode 524 and the drain electrode 530 through a contact hole, respectively, which can be understood by referring to a cross-sectional view to be described later. will be.

상기 커패시터(C)는 상기 스위칭 박막 트랜지스터(T1)의 드레인 전극(512) 및 상기 발광 다이오드(E)의 양극(800)을 포함하여 이루어진다. 상기 드레인 전극(512)과 상기 양극(800) 사이에는 유전층이 형성되어 있다. The capacitor C includes a drain electrode 512 of the switching thin film transistor T1 and an anode 800 of the light emitting diode E. A dielectric layer is formed between the drain electrode 512 and the anode 800.

상기 발광 다이오드(E)는 상기 구동 박막 트랜지스터(T2)와 연결되어 있다. 구체적으로, 상기 발광 다이오드(E)는 상기 구동 박막 트랜지스터(T2)의 소스 전극(524)과 콘택홀을 통해서 연결된 양극(800), 상기 양극(800) 위에 차례로 형성된 유기 발광층(미도시)과 음극(미도시)을 포함하여 이루어진다. The light emitting diode E is connected to the driving thin film transistor T2. Specifically, the light emitting diode E includes an anode 800 connected through a contact hole with a source electrode 524 of the driving thin film transistor T2, an organic light emitting layer (not shown) and a cathode formed sequentially on the anode 800 It includes (not shown).

이상 설명한 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 및 상기 센싱 박막 트랜지스터(T3) 각각에 액티브층(미도시)이 패턴 형성되어 있기 때문에, 상기 액티브층(미도시)으로 외부 광이 유입되는 것을 방지하기 위해서 차광층이 추가로 형성된다. 이와 같은 차광층의 구체적인 구성은 후술하기로 한다. In the organic light emitting diode display according to the exemplary embodiment described above, an active layer (not shown) is formed on each of the switching thin film transistor T1, the driving thin film transistor T2, and the sensing thin film transistor T3. Therefore, a light shielding layer is additionally formed to prevent external light from flowing into the active layer (not shown). A specific configuration of such a light-shielding layer will be described later.

도 3은 본 발명의 일 실시예에 따른 차광층 패턴을 구비한 유기 발광 표시 장치의 개략적인 평면도이다. 도 3은 도 2에 따른 유기 발광 표시 장치에 차광층 패턴(200)이 추가된 모습을 도시한 것으로서, 상기 차광층 패턴(200)을 제외하고는 도 2와 동일하다. 편의상 차광층 패턴(200) 형성 영역을 도트(dot)로 표기하였다. 3 is a schematic plan view of an organic light emitting display device having a light blocking layer pattern according to an exemplary embodiment of the present invention. 3 illustrates a state in which the light blocking layer pattern 200 is added to the organic light emitting display device of FIG. 2, and is the same as that of FIG. 2 except for the light blocking layer pattern 200. For convenience, the area where the light blocking layer pattern 200 is formed is indicated by dots.

도 3에서 알 수 있듯이, 차광층 패턴(200)은 스위칭 박막 트랜지스터(T1) 영역, 구동 박막 트랜지스터(T2) 영역, 및 센싱 박막 트랜지스터(T3) 영역을 전체적으로 덮을 수 있도록 형성되어 있다. 따라서, 상기 차광층 패턴(200)에 의해서 각각의 박막 트랜지스터(T1, T2, T3)의 액티브층 내로 외부광이 입사되는 것이 방지될 수 있다. As can be seen from FIG. 3, the light blocking layer pattern 200 is formed to cover the switching thin film transistor T1 region, the driving thin film transistor T2 region, and the sensing thin film transistor T3 region as a whole. Accordingly, external light may be prevented from entering the active layer of each of the thin film transistors T1, T2, and T3 by the light blocking layer pattern 200.

상기 차광층 패턴(200)은 반드시 도시된 패턴으로 형성될 필요는 없으며, 상기 스위칭 박막 트랜지스터(T1)의 액티브층(미도시), 상기 구동 박막 트랜지스터(T2)의 액티브층(미도시), 및 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시)을 가릴 수 있다면 다양하게 변경될 수 있다. The light blocking layer pattern 200 does not necessarily have to be formed in the illustrated pattern, and an active layer (not shown) of the switching thin film transistor T1, an active layer (not shown) of the driving thin film transistor T2, and If the active layer (not shown) of the sensing thin film transistor T3 can be covered, various changes can be made.

상기 차광층 패턴(200)은 도전성 물질로 이루어질 수 있다. 상기 차광층 패턴(200)이 도전성 물질로 이루어지면서 섬(island) 구조로 형성될 경우에는 전계에 악영향을 미쳐 크로스 토크(Cross Talk) 등의 문제가 발생할 수 있다. 따라서, 상기 크로스 토크 등의 문제를 방지하기 위해서 상기 차광층 패턴(200)을 다른 신호 라인, 예로서 상기 구동 박막 트랜지스터(T2)에 전기적으로 연결하는 것이 바람직하다. 구체적으로, 본 발명의 일 실시예에 따르면 상기 차광층 패턴(200)은 콘택홀을 통해서 상기 구동 박막 트랜지스터(T2)의 소스 전극(524)과 연결되어 있다. The light blocking layer pattern 200 may be made of a conductive material. When the light shielding layer pattern 200 is made of a conductive material and is formed in an island structure, a problem such as cross talk may occur due to adverse effects on the electric field. Therefore, it is preferable to electrically connect the light blocking layer pattern 200 to another signal line, for example, the driving thin film transistor T2 in order to prevent problems such as crosstalk. Specifically, according to an embodiment of the present invention, the light blocking layer pattern 200 is connected to the source electrode 524 of the driving thin film transistor T2 through a contact hole.

도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 3에 따른 유기 발광 표시 장치의 회로도이다. 4 is a circuit diagram of an organic light emitting display device according to an exemplary embodiment of the present invention, which is a circuit diagram of the organic light emitting display device of FIG. 3 described above.

도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 게이트 라인(410), 센싱 제어 라인(420), 기준 연결 라인(430), 데이터 라인(510), 파워 라인(520), 기준 라인(540), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 발광 다이오드(E), 및 차광층 패턴(200)을 포함하여 이루어진다. As can be seen from FIG. 4, in the organic light emitting diode display according to the exemplary embodiment of the present invention, a gate line 410, a sensing control line 420, a reference connection line 430, a data line 510, and a power line 520 ), a reference line 540, a switching thin film transistor (T1), a driving thin film transistor (T2), a sensing thin film transistor (T3), a capacitor (C), a light emitting diode (E), and a light blocking layer pattern 200. Done.

상기 스위칭 박막 트랜지스터(T1)는 상기 게이트 라인(410)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(510)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(T2)에 공급한다. The switching thin film transistor T1 is switched according to a gate signal supplied to the gate line 410 to supply a data voltage supplied from the data line 510 to the driving thin film transistor T2.

상기 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 파워 라인(520)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 발광 다이오드(E)에 공급한다. The driving thin film transistor T2 is switched according to the data voltage supplied from the switching thin film transistor T1 to generate a data current from power supplied from the power line 520 and supply it to the light emitting diode E.

상기 센싱 박막 트랜지스터(T3)는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터(T2)의 문턱 전압 편차를 센싱하기 위한 것으로서, 이와 같은 문턱 전압 편차의 센싱은 센싱 모드에서 수행한다. 이와 같은 센싱 박막 트랜지스터(T3)는 상기 센싱 제어 라인(420)에서 공급되는 센싱 제어 신호에 응답하여 상기 구동 박막 트랜지스터(T2)의 전류를 상기 기준 연결 라인(430)을 통해 상기 기준 라인(540)으로 공급한다.The sensing thin film transistor T3 is for sensing a threshold voltage deviation of the driving thin film transistor T2 that causes image quality deterioration, and the sensing of the threshold voltage deviation is performed in a sensing mode. In response to a sensing control signal supplied from the sensing control line 420, the sensing thin film transistor T3 transmits the current of the driving thin film transistor T2 to the reference line 540 through the reference connection line 430. To be supplied.

상기 커패시터(C)는 상기 구동 박막 트랜지스터(T2)에 공급되는 데이터 전압을 한 프레임 동안 유지시킨다. The capacitor C maintains the data voltage supplied to the driving thin film transistor T2 for one frame.

상기 발광 다이오드(E)는 상기 구동 박막 트랜지스터(T2)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. The light emitting diode E emits light according to a data current supplied from the driving thin film transistor T2.

상기 차광층 패턴(200)은 상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 및 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시)을 가리면서 상기 구동 박막 트랜지스터(T2)의 소스 전극에 연결되어 있다.The light blocking layer pattern 200 covers the switching thin film transistor T1, the driving thin film transistor T2, and the active layer (not shown) of the sensing thin film transistor T3, It is connected to the source electrode.

한편, 이상 설명한 본 발명의 일 실시예에 따르면, 상기 차광층 패턴(200)이 스위칭 박막 트랜지스터(T1) 영역, 구동 박막 트랜지스터(T2) 영역, 및 센싱 박막 트랜지스터(T3) 영역에 전체적으로 일체로 형성되기 때문에, 상기 차광층 패턴(200)이 신호 라인과 중첩되는 영역이 존재하게 된다. 특히, 도 3의 I로 표시된 영역에서 상기 차광층 패턴(200)과 상기 게이트 라인(410)이 서로 중첩되며, 그로 인해서 기생 커패시턴스가 발생할 수 있다. Meanwhile, according to the embodiment of the present invention described above, the light blocking layer pattern 200 is integrally formed in the switching thin film transistor T1 region, the driving thin film transistor T2 region, and the sensing thin film transistor T3 region. As a result, there is a region where the light blocking layer pattern 200 overlaps the signal line. In particular, the light blocking layer pattern 200 and the gate line 410 overlap each other in the area indicated by I in FIG. 3, and thus parasitic capacitance may occur.

이하에서 설명하는 본 발명의 다른 실시예는 상기 차광층 패턴(200)과 상기 게이트 라인(410)이 서로 중첩되지 않도록 함으로써 기생 커패시턴스 발생을 방지할 수 있는 유기 발광 표시 장치에 관한 것이다. Another embodiment of the present invention described below relates to an organic light emitting display device capable of preventing the generation of parasitic capacitance by preventing the light blocking layer pattern 200 and the gate line 410 from overlapping each other.

도 5는 본 발명의 다른 실시예에 따른 차광층 패턴을 구비한 유기 발광 표시 장치의 개략적인 평면도이다. 도 5는 도 2에 따른 유기 발광 표시 장치에 제1 및 제2 차광층 패턴(210, 220)이 추가된 모습을 도시한 것으로서, 상기 제1 및 제2 차광층 패턴(210, 220)을 제외하고는 도 2와 동일하다. 편의상 제1 및 제2 차광층 패턴(210, 220) 형성 영역을 도트(dot)로 표기하였다. 5 is a schematic plan view of an organic light emitting diode display having a light blocking layer pattern according to another exemplary embodiment of the present invention. 5 is a diagram illustrating a state in which first and second light blocking layer patterns 210 and 220 are added to the organic light emitting display device according to FIG. 2, excluding the first and second light blocking layer patterns 210 and 220 And is the same as in FIG. 2. For convenience, the areas where the first and second light blocking layer patterns 210 and 220 are formed are indicated by dots.

도 5에서 알 수 있듯이, 차광층 패턴은 제1 차광층 패턴(210) 및 제2 차광층 패턴(220)을 포함하여 이루어진다. As can be seen from FIG. 5, the light blocking layer pattern includes a first light blocking layer pattern 210 and a second light blocking layer pattern 220.

상기 제1 차광층 패턴(210)은 스위칭 박막 트랜지스터(T1) 영역 및 구동 박막 트랜지스터(T2) 영역을 전체적으로 덮을 수 있도록 형성되어 있다. 따라서, 상기 제1 차광층 패턴(210)에 의해서 스위칭 박막 트랜지스터(T1) 및 구동 박막 트랜지스터(T2)의 액티브층 내로 외부광이 입사되는 것이 방지될 수 있다. 상기 제1 차광층 패턴(210)은 반드시 도시된 패턴으로 형성될 필요는 없으며, 상기 스위칭 박막 트랜지스터(T1)의 액티브층(미도시) 및 상기 구동 박막 트랜지스터(T2)의 액티브층(미도시)을 가릴 수 있다면 다양하게 변경될 수 있다. The first light blocking layer pattern 210 is formed to cover the switching thin film transistor T1 and the driving thin film transistor T2 as a whole. Accordingly, external light can be prevented from entering the active layers of the switching thin film transistor T1 and the driving thin film transistor T2 by the first light blocking layer pattern 210. The first light blocking layer pattern 210 does not necessarily have to be formed in the illustrated pattern, and an active layer (not shown) of the switching thin film transistor T1 and an active layer of the driving thin film transistor T2 (not shown) It can be changed in various ways if it can be covered.

상기 제2 차광층 패턴(220)은 센싱 박막 트랜지스터(T3) 영역을 덮을 수 있도록 형성되어 있다. 따라서, 상기 제2 차광층 패턴(220)에 의해서 센싱 박막 트랜지스터(T3)의 액티브층 내로 외부광이 입사되는 것이 방지될 수 있다. The second light blocking layer pattern 220 is formed to cover an area of the sensing thin film transistor T3. Accordingly, incident of external light into the active layer of the sensing thin film transistor T3 may be prevented by the second light blocking layer pattern 220.

상기 제2 차광층 패턴(220)은 반드시 도시된 패턴으로 형성될 필요는 없으며, 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시)을 가릴 수 있다면 다양하게 변경될 수 있다. The second light blocking layer pattern 220 does not necessarily have to be formed in the illustrated pattern, and may be variously changed as long as the active layer (not illustrated) of the sensing thin film transistor T3 is covered.

상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)은 서로 이격되어 있으며, 이와 같이 상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)의 이격되는 영역이 게이트 라인(410)과 중첩된다. The first light-shielding layer pattern 210 and the second light-shielding layer pattern 220 are spaced apart from each other, and as such, a spaced area between the first light-shielding layer pattern 210 and the second light-shielding layer pattern 220 It overlaps with this gate line 410.

따라서, 도 5의 I로 표시된 영역에서 알 수 있듯이, 상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)은 상기 게이트 라인(410)과 중첩되지 않기 때문에, 그들 사이에서 기생 커패시턴스 발생이 방지될 수 있다. Therefore, as can be seen from the region indicated by I in FIG. 5, since the first light-shielding layer pattern 210 and the second light-shielding layer pattern 220 do not overlap with the gate line 410, there is a parasitic between them. Generation of capacitance can be prevented.

상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)은 도전성 물질로 이루어질 수 있고, 이 경우 상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)이 섬(island) 구조로 형성되면 전계에 악영향을 미쳐 크로스 토크(Cross Talk) 등의 문제가 발생할 수 있다. 따라서, 상기 크로스 토크 등의 문제를 방지하기 위해서 상기 제1 차광층 패턴(210) 및 상기 제2 차광층 패턴(220)은 다른 신호 라인 등에 전기적으로 연결하는 것이 바람직하다. The first shading layer pattern 210 and the second shading layer pattern 220 may be made of a conductive material, and in this case, the first shading layer pattern 210 and the second shading layer pattern 220 are islands. If it is formed as an (island) structure, problems such as cross talk may occur due to adverse effects on the electric field. Therefore, in order to prevent problems such as crosstalk, it is preferable that the first and second light shielding layer patterns 210 and 220 are electrically connected to other signal lines.

구체적으로, 상기 제1 차광층 패턴(210)은 제1 콘택홀(H1)을 통해서 상기 구동 박막 트랜지스터(T2)의 소스 전극(524)의 일단부와 연결되고, 상기 제2 차광층 패턴(220)은 제2 콘택홀(H2)을 통해서 상기 구동 박막 트랜지스터(T2)의 소스 전극(524)의 타단부와 연결될 수 있으며, 이에 따라 크로스 토크 등의 문제를 방지할 수 있다. Specifically, the first light blocking layer pattern 210 is connected to one end of the source electrode 524 of the driving thin film transistor T2 through a first contact hole H1, and the second light blocking layer pattern 220 ) May be connected to the other end of the source electrode 524 of the driving thin film transistor T2 through the second contact hole H2, thereby preventing problems such as crosstalk.

도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 전술한 도 5에 따른 유기 발광 표시 장치의 회로도이다. 6 is a circuit diagram of an organic light-emitting display device according to another exemplary embodiment of the present invention, which is a circuit diagram of the organic light-emitting display device of FIG. 5 described above.

도 6에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 게이트 라인(410), 센싱 제어 라인(420), 기준 연결 라인(430), 데이터 라인(510), 파워 라인(520), 기준 라인(540), 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 발광 다이오드(E), 제1 차광층 패턴(210), 및 제2 차광층 패턴(220)을 포함하여 이루어진다. As can be seen from FIG. 6, the organic light emitting display device according to another exemplary embodiment of the present invention includes a gate line 410, a sensing control line 420, a reference connection line 430, a data line 510, and a power line 520. ), a reference line 540, a switching thin film transistor (T1), a driving thin film transistor (T2), a sensing thin film transistor (T3), a capacitor (C), a light emitting diode (E), a first light blocking layer pattern 210, and It comprises a second light blocking layer pattern 220.

상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 상기 센싱 박막 트랜지스터(T3), 상기 커패시터(C) 및 상기 발광 다이오드(E)는 전술한 도 4에서와 동일하므로 반복 설명은 생략하기로 한다. Since the switching thin film transistor T1, the driving thin film transistor T2, the sensing thin film transistor T3, the capacitor C, and the light emitting diode E are the same as in FIG. 4, a repeated description will be omitted. To

상기 제1 차광층 패턴(210)은 상기 스위칭 박막 트랜지스터(T1) 및 상기 구동 박막 트랜지스터(T2)의 액티브층(미도시)을 가리면서 상기 구동 박막 트랜지스터(T2)의 소스 전극에 연결되어 있다.The first light blocking layer pattern 210 is connected to the source electrode of the driving thin film transistor T2 while covering the active layer (not shown) of the switching thin film transistor T1 and the driving thin film transistor T2.

상기 제2 차광층 패턴(220)은 상기 센싱 박막 트랜지스터(T3)의 액티브층(미도시)을 가리면서 상기 구동 박막 트랜지스터(T2)의 소스 전극에 연결되어 있다.The second light blocking layer pattern 220 is connected to the source electrode of the driving thin film transistor T2 while covering the active layer (not shown) of the sensing thin film transistor T3.

도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 A-B라인의 단면에 해당한다. 도 7은 센싱 박막 트랜지스터(T3) 영역 및 구동 박막 트랜지스터(T2) 영역을 도시한 것이다. 다만, 구동 박막 트랜지스터(T2) 영역은 소스 전극이 형성되는 영역에만 해당한다. 7 is a cross-sectional view of an organic light emitting diode display according to another exemplary embodiment of the present invention, which corresponds to a cross-section taken along line A-B of FIG. 7 shows a sensing thin film transistor T3 region and a driving thin film transistor T2 region. However, the region of the driving thin film transistor T2 corresponds only to a region in which the source electrode is formed.

우선, 센싱 박막 트랜지스터(T3) 영역에 대해서 설명하기로 한다. First, a region of the sensing thin film transistor T3 will be described.

상기 센싱 박막 트랜지스터(T3) 영역은 기판(100) 상에 차례로 형성된 제1 버퍼층(150), 제2 차광층 패턴(220), 제2 버퍼층(250), 액티브층(300), 게이트 절연막(350), 게이트 전극(420), 층간 절연막(450), 드레인 전극(530), 소스 전극(524), 보호막(600), 및 평탄화막(700)을 포함하여 이루어진다. The sensing thin film transistor T3 region includes a first buffer layer 150, a second light blocking layer pattern 220, a second buffer layer 250, an active layer 300, and a gate insulating layer 350 sequentially formed on the substrate 100. ), a gate electrode 420, an interlayer insulating layer 450, a drain electrode 530, a source electrode 524, a passivation layer 600, and a planarization layer 700.

상기 제1 버퍼층(150)은 상기 기판(100)과 상기 제2 차광층 패턴(220) 사이에 형성되어 있다. 상기 제1 버퍼층(150)은 고온 공정 중에 상기 기판(100) 내에 포함된 불순물이 확산되는 것을 방지할 수 있다. 상기 제1 버퍼층(150)은 무기절연물로 이루어질 수 있다. The first buffer layer 150 is formed between the substrate 100 and the second light blocking layer pattern 220. The first buffer layer 150 may prevent diffusion of impurities contained in the substrate 100 during a high-temperature process. The first buffer layer 150 may be formed of an inorganic insulating material.

상기 제2 차광층 패턴(220)은 상기 제1 버퍼층(150) 상에 형성되어 있다. 상기 제2 차광층 패턴(220)은 상기 센싱 박막 트랜지스터(T3)의 액티브층(300) 내로 외부 광이 입사되는 것을 방지한다. 이를 위해서, 상기 제2 차광층 패턴(220)은 상기 액티브층(300)을 덮도록 형성되며, 따라서, 상기 제2 차광층 패턴(220)은 상기 액티브층(300)과 중첩되면서 상기 액티브층(300)보다 넓은 면적으로 가지도록 형성된다. The second light blocking layer pattern 220 is formed on the first buffer layer 150. The second light blocking layer pattern 220 prevents external light from entering the active layer 300 of the sensing thin film transistor T3. To this end, the second light blocking layer pattern 220 is formed to cover the active layer 300, and thus, the second light blocking layer pattern 220 overlaps the active layer 300 and the active layer ( It is formed to have a larger area than 300).

상기 제2 버퍼층(250)은 상기 제2 차광층 패턴(220)과 상기 액티브층(300) 사이에 형성되어 있다. 상기 제2 차광층 패턴(220)이 도전성 물질로 이루어지기 때문에, 상기 제2 버퍼층(250)은 상기 제2 차광층 패턴(220)을 상기 액티브층(300)과 절연시킨다. 상기 제2 버퍼층(250)은 무기절연물로 이루어질 수 있다. The second buffer layer 250 is formed between the second light blocking layer pattern 220 and the active layer 300. Since the second light blocking layer pattern 220 is made of a conductive material, the second buffer layer 250 insulates the second light blocking layer pattern 220 from the active layer 300. The second buffer layer 250 may be formed of an inorganic insulating material.

상기 액티브층(300)은 상기 제2 버퍼층(250) 상에 형성되어 있다. 상기 액티브층(300)은 실리콘계 반도체 또는 산화물 반도체 등 당업계에 공지된 반도체 물질로 이루어진다. The active layer 300 is formed on the second buffer layer 250. The active layer 300 is made of a semiconductor material known in the art, such as a silicon-based semiconductor or an oxide semiconductor.

상기 제2 차광층 패턴(220), 상기 제2 버퍼층(250), 및 상기 액티브층(300)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 패턴 형성할 수 있다. 그에 따라서 노광 공정 회수가 줄어들게 되며, 그 경우 도 7의 II로 표시된 영역에서 알 수 있듯이, 상기 제2 차광층 패턴(220)의 일단과 상기 제2 버퍼층(250)의 일단은 일치하게 된다. The second light blocking layer pattern 220, the second buffer layer 250, and the active layer 300 may be patterned through one exposure process using a halftone mask or the like. Accordingly, the number of exposure processes is reduced, and in that case, as can be seen in the area indicated by II in FIG. 7, one end of the second light blocking layer pattern 220 and one end of the second buffer layer 250 coincide.

상기 게이트 절연막(350)은 상기 액티브층(300)과 상기 게이트 전극(420) 사이에 형성되어 있고, 상기 게이트 전극(420)은 상기 게이트 절연막(350) 상에 형성되어 있다. The gate insulating layer 350 is formed between the active layer 300 and the gate electrode 420, and the gate electrode 420 is formed on the gate insulating layer 350.

상기 게이트 절연막(350)과 상기 게이트 전극(420)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 패턴 형성할 수 있으며, 그에 따라서 노광 공정 회수가 줄어들게 된다. 이 경우, 상기 게이트 절연막(350)과 상기 게이트 전극(420)은 동일한 패턴으로 형성된다. The gate insulating layer 350 and the gate electrode 420 may be patterned through one exposure process using a halftone mask or the like, and thus, the number of exposure processes is reduced. In this case, the gate insulating layer 350 and the gate electrode 420 are formed in the same pattern.

상기 층간 절연막(450)은 상기 게이트 전극(420) 상에 형성되어 있다. 상기 층간 절연막(450)은 상기 액티브층(300)의 일단과 타단을 노출시키기 위해서 콘택홀을 구비하고 있다. The interlayer insulating layer 450 is formed on the gate electrode 420. The interlayer insulating layer 450 has a contact hole to expose one end and the other end of the active layer 300.

상기 드레인 전극(530)과 상기 소스 전극(524)은 서로 마주하면서 상기 층간 절연막(450) 상에 형성되어 있다. The drain electrode 530 and the source electrode 524 are formed on the interlayer insulating layer 450 while facing each other.

상기 드레인 전극(530)은 상기 콘택홀을 통해서 상기 액티브층(300)의 일단과 연결되어 있고, 상기 소스 전극(524)은 상기 콘택홀을 통해서 상기 액티브층(300)의 타단과 연결되어 있다. The drain electrode 530 is connected to one end of the active layer 300 through the contact hole, and the source electrode 524 is connected to the other end of the active layer 300 through the contact hole.

한편, 상기 소스 전극(524)은 구동 박막 트랜지스터(T2)의 소스 전극으로도 기능하는 것으로서, 이와 같은 소스 전극(524)은 상기 제2 차광층 패턴(220)과 연결되어 있다. 즉, 상기 제2 버퍼층(250) 및 상기 층간 절연막(450)은 상기 제2 차광층 패턴(220)이 노출되도록 제2 콘택홀(H2)을 구비하고 있으며, 상기 소스 전극(524)은 상기 제2 콘택홀(H2)을 통해서 상기 제2 차광층 패턴(220)과 연결되어 있다. Meanwhile, the source electrode 524 also functions as a source electrode of the driving thin film transistor T2, and the source electrode 524 is connected to the second light blocking layer pattern 220. That is, the second buffer layer 250 and the interlayer insulating layer 450 have a second contact hole H2 so that the second light blocking layer pattern 220 is exposed, and the source electrode 524 is 2 It is connected to the second light blocking layer pattern 220 through a contact hole H2.

상기 보호막(600)은 상기 드레인 전극(530)과 상기 소스 전극(524) 상에 형성되어 있고, 상기 평탄화막(700)은 상기 보호막(600) 상에 형성되어 있다. 상기 보호막(600)은 무기절연물로 이루어질 수 있고, 상기 평탄화막(700)은 유기절연물로 이루어질 수 있다. The protective layer 600 is formed on the drain electrode 530 and the source electrode 524, and the planarization layer 700 is formed on the protective layer 600. The protective layer 600 may be formed of an inorganic insulating material, and the planarization layer 700 may be formed of an organic insulating material.

한편, 도시하지는 않았지만, 상기 평탄화막(700) 상에 뱅크층 및 음극이 차례로 형성될 수 있다. Meanwhile, although not shown, a bank layer and a cathode may be sequentially formed on the planarization layer 700.

다음, 구동 박막 트랜지스터(T2) 영역에 대해서 설명하기로 한다. Next, the region of the driving thin film transistor T2 will be described.

상기 구동 박막 트랜지스터(T2) 영역은 기판(100) 상에 차례로 형성된 제1 버퍼층(150), 제1 차광층 패턴(210), 제2 버퍼층(250), 액티브층(300), 층간 절연막(450), 소스 전극(524), 보호막(600), 평탄화막(700), 및 양극(800)을 포함하여 이루어진다. The driving thin film transistor T2 region includes a first buffer layer 150, a first light blocking layer pattern 210, a second buffer layer 250, an active layer 300, and an interlayer insulating layer 450 formed sequentially on the substrate 100. ), a source electrode 524, a passivation layer 600, a planarization layer 700, and an anode 800.

상기 제1 버퍼층(150)은 상기 기판(100)과 상기 제1 차광층 패턴(210) 사이에 형성되어 있다. The first buffer layer 150 is formed between the substrate 100 and the first light blocking layer pattern 210.

상기 제1 차광층 패턴(210)은 상기 제1 버퍼층(150) 상에 형성되어 있다. 상기 제1 차광층 패턴(210)은 상기 구동 박막 트랜지스터(T2)의 액티브층(300) 내로 외부 광이 입사되는 것을 방지한다. 이를 위해서, 상기 제1 차광층 패턴(210)은 상기 액티브층(300)을 덮도록 형성되며, 따라서, 상기 제1 차광층 패턴(210)은 상기 액티브층(300)과 중첩되면서 상기 액티브층(300)보다 넓은 면적으로 가지도록 형성된다. The first light blocking layer pattern 210 is formed on the first buffer layer 150. The first light blocking layer pattern 210 prevents external light from entering the active layer 300 of the driving thin film transistor T2. To this end, the first light blocking layer pattern 210 is formed to cover the active layer 300, and thus, the first light blocking layer pattern 210 overlaps the active layer 300 and the active layer ( It is formed to have a larger area than 300).

상기 제2 버퍼층(250)은 상기 제1 차광층 패턴(210)과 상기 액티브층(300) 사이에 형성되어 있다. 상기 제1 차광층 패턴(210)이 도전성 물질로 이루어지기 때문에, 상기 제2 버퍼층(250)은 상기 제1 차광층 패턴(210)을 상기 액티브층(300)과 절연시킨다. The second buffer layer 250 is formed between the first light blocking layer pattern 210 and the active layer 300. Since the first light blocking layer pattern 210 is made of a conductive material, the second buffer layer 250 insulates the first light blocking layer pattern 210 from the active layer 300.

상기 액티브층(300)은 상기 제2 버퍼층(250) 상에 형성되어 있다. The active layer 300 is formed on the second buffer layer 250.

상기 제1 차광층 패턴(210), 상기 제2 버퍼층(250), 및 상기 액티브층(300)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 패턴 형성할 수 있다. 그에 따라서 노광 공정 회수가 줄어들게 되며, 그 경우 도 7의 III으로 표시된 영역에서 알 수 있듯이, 상기 제1 차광층 패턴(210)의 일단과 상기 제2 버퍼층(250)의 일단은 일치하게 된다. The first light blocking layer pattern 210, the second buffer layer 250, and the active layer 300 may be patterned through a single exposure process using a halftone mask or the like. Accordingly, the number of exposure processes is reduced, and in that case, one end of the first light blocking layer pattern 210 and one end of the second buffer layer 250 coincide as can be seen in the area indicated by III in FIG. 7.

상기 층간 절연막(450)은 상기 제2 버퍼층(250) 상에 형성되어 있고, 상기 소스 전극(524)은 상기 층간 절연막(450) 상에 형성되어 있다. The interlayer insulating layer 450 is formed on the second buffer layer 250, and the source electrode 524 is formed on the interlayer insulating layer 450.

상기 소스 전극(524)은 상기 제1 차광층 패턴(210)과 연결되어 있다. 즉, 상기 제2 버퍼층(250) 및 상기 층간 절연막(450)은 상기 제1 차광층 패턴(210)이 노출되도록 제1 콘택홀(H1)을 구비하고 있으며, 상기 소스 전극(524)은 상기 제1 콘택홀(H2)을 통해서 상기 제1 차광층 패턴(210)과 연결되어 있다. The source electrode 524 is connected to the first light blocking layer pattern 210. That is, the second buffer layer 250 and the interlayer insulating layer 450 have a first contact hole H1 so that the first light blocking layer pattern 210 is exposed, and the source electrode 524 is 1 It is connected to the first light blocking layer pattern 210 through a contact hole H2.

상기 보호막(600)은 상기 소스 전극(524) 상에 형성되어 있고, 상기 평탄화막(700)은 상기 보호막(600) 상에 형성되어 있다. The protective layer 600 is formed on the source electrode 524, and the planarization layer 700 is formed on the protective layer 600.

상기 양극(800)은 상기 평탄화막(700) 상에 형성되어 있다. 상기 양극(800)은 상기 소스 전극(524)과 연결되어 있다. 즉, 상기 보호막(600) 및 상기 평탄화막(700)은 상기 소스 전극(524)이 노출되도록 콘택홀을 구비하고 있으며, 상기 양극(800)은 상기 콘택홀을 통해서 상기 소스 전극(524)과 연결되어 있다. The anode 800 is formed on the planarization layer 700. The anode 800 is connected to the source electrode 524. That is, the passivation layer 600 and the planarization layer 700 have a contact hole to expose the source electrode 524, and the anode 800 is connected to the source electrode 524 through the contact hole. Has been.

한편, 도시하지는 않았지만, 상기 양극(800) 상에는 유기 발광층 및 음극이 차례로 형성될 수 있다. Meanwhile, although not shown, an organic emission layer and a cathode may be sequentially formed on the anode 800.

다음, 센싱 박막 트랜지스터(T3)와 구동 박막 트랜지스터(T2) 사이의 이격된 영역에 대해서 설명하기로 한다. Next, a spaced apart region between the sensing thin film transistor T3 and the driving thin film transistor T2 will be described.

상기 이격된 영역은 기판(100) 상에 차례로 형성된 제1 버퍼층(150), 게이트 절연막(350), 게이트 라인(410), 층간 절연막(450), 보호막(600), 및 평탄화막(700)을 포함하여 이루어진다. The spaced apart regions include a first buffer layer 150, a gate insulating layer 350, a gate line 410, an interlayer insulating layer 450, a passivation layer 600, and a planarization layer 700 sequentially formed on the substrate 100. Including.

상기 이격된 영역은 전술한 도 5의 I로 표기된 영역으로서, 이 영역에는 제1 차광층 패턴(210) 및 제2 차광층 패턴(220)이 형성되어 있지 않다. 따라서, 상기 제1 및 제2 차광층 패턴(210, 220)과 상기 게이트 라인(410)이 서로 중첩되지 않기 때문에 기생 커패시턴스 발생이 방지될 수 있다. The spaced apart area is an area indicated by I in FIG. 5, and the first light blocking layer pattern 210 and the second light blocking layer pattern 220 are not formed in this area. Accordingly, since the first and second light blocking layer patterns 210 and 220 and the gate line 410 do not overlap each other, generation of parasitic capacitance can be prevented.

또한, 전술한 바와 같이 노광 공정 회수를 줄이기 위해서 상기 제1 및 제2 차광층 패턴(210, 220)과 그 위에 형성되는 제2 버퍼층(250)은 하프톤 마스크 공정 등을 이용하여 동시에 패턴 형성하기 때문에, 상기 제1 및 제2 차광층 패턴(210, 220)이 형성되지 않을 경우 상기 제2 버퍼층(250)도 형성되지 않을 수 있다. 따라서, 도시된 바와 같이 상기 이격된 영역에는 상기 제1 버퍼층(150)은 형성되지만 상기 제2 버퍼층(250)이 형성되지 않을 수 있다. In addition, as described above, in order to reduce the number of exposure processes, the first and second shading layer patterns 210 and 220 and the second buffer layer 250 formed thereon are simultaneously patterned using a halftone mask process, etc. Therefore, when the first and second light blocking layer patterns 210 and 220 are not formed, the second buffer layer 250 may not be formed. Accordingly, as illustrated, the first buffer layer 150 is formed in the spaced apart area, but the second buffer layer 250 may not be formed.

도시하지는 않았지만, 상기 평탄화막(700) 상에 뱅크층 및 음극이 차례로 형성될 수 있다. Although not shown, a bank layer and a cathode may be sequentially formed on the planarization layer 700.

도 8은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 C-D라인의 단면에 해당한다. 도 8은 센싱 박막 트랜지스터(T3)의 드레인 전극(530)과 기준 연결 라인(430)이 연결되는 영역을 도시한 것이다. 8 is a cross-sectional view of an organic light-emitting display device according to another exemplary embodiment of the present invention, which corresponds to a cross-sectional view of line C-D of FIG. 5. 8 illustrates a region in which the drain electrode 530 and the reference connection line 430 of the sensing thin film transistor T3 are connected.

도 8에서 알 수 있듯이, 기판(100) 상에는 제1 버퍼층(150)이 형성되어 있고, 상기 제1 버퍼층(150) 상에 게이트 절연막(350)이 형성되어 있고, 상기 게이트 절연막(350) 상에 기준 연결 라인(430)이 형성되어 있다. 상기 게이트 절연막(350)과 상기 기준 연결 라인(430)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 동시에 패턴 형성할 수 있으며, 그 경우, 상기 게이트 절연막(350)과 상기 기준 연결 라인(430)은 동일한 패턴으로 형성된다. As can be seen from FIG. 8, a first buffer layer 150 is formed on a substrate 100, a gate insulating layer 350 is formed on the first buffer layer 150, and a gate insulating layer 350 is formed on the gate insulating layer 350. A reference connection line 430 is formed. The gate insulating layer 350 and the reference connection line 430 may be patterned at the same time through one exposure process using a halftone mask or the like. In that case, the gate insulating layer 350 and the The reference connection line 430 is formed in the same pattern.

상기 기준 연결 라인(430) 상에는 층간 절연막(450)이 형성되어 있고, 상기 층간 절연막(450) 상에는 센싱 박막 트랜지스터(T3)의 드레인 전극(530)이 형성되어 있다. 상기 층간 절연막(450)은 상기 기준 연결 라인(430)이 노출되도록 콘택홀을 구비하고 있고, 상기 드레인 전극(530)은 상기 콘택홀을 통해서 상기 기준 연결 라인(430)과 연결되어 있다. An interlayer insulating layer 450 is formed on the reference connection line 430, and a drain electrode 530 of the sensing thin film transistor T3 is formed on the interlayer insulating layer 450. The interlayer insulating layer 450 has a contact hole such that the reference connection line 430 is exposed, and the drain electrode 530 is connected to the reference connection line 430 through the contact hole.

상기 드레인 전극(530) 상에는 보호막(600)이 형성되어 있고, 상기 보호막(600) 상에는 평탄화막(700)이 형성되어 있다. A protective layer 600 is formed on the drain electrode 530, and a planarization layer 700 is formed on the protective layer 600.

도시하지는 않았지만, 상기 평탄화막(700) 상에 뱅크층 및 음극이 차례로 형성될 수 있다. Although not shown, a bank layer and a cathode may be sequentially formed on the planarization layer 700.

도 9는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 E-F라인의 단면에 해당한다. 도 9는 센싱 박막 트랜지스터(T1)의 영역을 도시한 것이다. 9 is a cross-sectional view of an organic light emitting diode display according to another exemplary embodiment of the present invention, which corresponds to a cross-sectional view of line E-F of FIG. 5. 9 shows a region of the sensing thin film transistor T1.

도 9에서 알 수 있듯이, 기판(100) 상에는 제1 버퍼층(150)이 형성되어 있고, 상기 제1 버퍼층(150) 상에 제1 차광층 패턴(210)이 형성되어 있고, 상기 제1 차광층 패턴(210) 상에 제2 버퍼층(250)이 형성되어 있고, 상기 제2 버퍼층(250) 상에 액티브층(300)이 형성되어 있다. 상기 제1 차광층 패턴(210), 상기 제2 버퍼층(250), 및 상기 액티브층(300)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 동시에 패턴 형성할 수 있다. As can be seen from FIG. 9, a first buffer layer 150 is formed on the substrate 100, a first light blocking layer pattern 210 is formed on the first buffer layer 150, and the first light blocking layer A second buffer layer 250 is formed on the pattern 210, and an active layer 300 is formed on the second buffer layer 250. The first light blocking layer pattern 210, the second buffer layer 250, and the active layer 300 may be simultaneously patterned through a single exposure process using a halftone mask or the like.

상기 액티브층(300) 상에 게이트 절연막(350)이 형성되어 있고, 상기 게이트 절연막(350) 상에 게이트 전극(411)이 형성되어 있다. 상기 게이트 절연막(350)과 상기 게이트 전극(411)은 하프톤 마스크(Halftone mask) 등을 이용하여 1회의 노광 공정을 통해 동시에 패턴 형성할 수 있으며, 그 경우, 상기 게이트 절연막(350)과 상기 게이트 전극(411)은 동일한 패턴으로 형성된다. A gate insulating layer 350 is formed on the active layer 300, and a gate electrode 411 is formed on the gate insulating layer 350. The gate insulating layer 350 and the gate electrode 411 may be patterned at the same time through one exposure process using a halftone mask, etc. In that case, the gate insulating layer 350 and the gate The electrode 411 is formed in the same pattern.

상기 게이트 전극(411) 상에는 층간 절연막(450)이 형성되어 있고, 상기 층간 절연막(450) 상에는 데이터 라인(510)과 드레인 전극(512)이 서로 마주하면서 패턴 형성되어 있다. 상기 층간 절연막(450)은 상기 액티브층(300)의 일단과 타단이 노출되도록 콘택홀을 구비하고 있고, 상기 데이터 라인(510)과 상기 드레인 전극(512)은 상기 콘택홀을 통해서 상기 액티브층(300)의 일단과 타단에 각각 연결되어 있다. An interlayer insulating layer 450 is formed on the gate electrode 411, and a data line 510 and a drain electrode 512 are patterned while facing each other on the interlayer insulating layer 450. The interlayer insulating layer 450 has a contact hole such that one end and the other end of the active layer 300 are exposed, and the data line 510 and the drain electrode 512 pass through the contact hole. 300) and are connected to the other end respectively.

또한, 상기 스위칭 박막 트랜지스터(T1)의 드레인 전극(512)은 구동 박막 트랜지스터(T2)의 게이트 전극(440)과 연결되어 있다. 즉, 상기 제2 버퍼층(250) 상에는 게이트 절연막(350), 구동 박막 트랜지스터(T2)의 게이트 전극(440), 및 상기 층간 절연막(450)이 추가로 형성되어 있는데, 상기 층간 절연막은 상기 구동 박막 트랜지스터(T2)의 게이트 전극(440)이 노출되도록 콘택홀을 구비하고 있고, 상기 스위칭 박막 트랜지스터(T1)의 드레인 전극(512)은 상기 콘택홀을 통해서 상기 구동 박막 트랜지스터(T2)의 게이트 전극(440)과 연결되어 있다. In addition, the drain electrode 512 of the switching thin film transistor T1 is connected to the gate electrode 440 of the driving thin film transistor T2. That is, a gate insulating layer 350, a gate electrode 440 of the driving thin film transistor T2, and the interlayer insulating layer 450 are additionally formed on the second buffer layer 250, and the interlayer insulating layer is the driving thin film. A contact hole is provided so that the gate electrode 440 of the transistor T2 is exposed, and the drain electrode 512 of the switching thin film transistor T1 passes through the contact hole. 440).

상기 데이터 라인(510)과 드레인 전극(512) 상에는 보호막(600)이 형성되어 있고, 상기 보호막(600) 상에는 평탄화막(700)이 형성되어 있다. 그리고, 상기 평탄화막(700) 상에는 양극(800)이 형성되어 있다. A passivation layer 600 is formed on the data line 510 and the drain electrode 512, and a planarization layer 700 is formed on the passivation layer 600. In addition, an anode 800 is formed on the planarization layer 700.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다 Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting. The scope of protection of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 기판 150: 제1 버퍼층
200: 차광층 패턴 250: 제2 버퍼층
210: 제1 차광층 패턴 220: 제2 차광층 패턴
300: 액티브층 410: 게이트 라인
420: 센싱 제어 라인 430: 기준 연결 라인
510: 데이터 라인 520: 파워 라인
540: 기준 라인 600: 보호막
700: 평탄화막 800: 양극
T1: 스위칭 박막 트랜지스터 T2: 구동 박막 트랜지스터
T3: 센싱 박막 트랜지스터100: substrate 150: first buffer layer
200: light blocking layer pattern 250: second buffer layer
210: first shading layer pattern 220: second shading layer pattern
300: active layer 410: gate line
420: sensing control line 430: reference connection line
510: data line 520: power line
540: reference line 600: protective film
700: planarization film 800: anode
T1: switching thin film transistor T2: driving thin film transistor
T3: sensing thin film transistor

Claims (7)

기판;
상기 기판 상에 형성되며 액티브층을 구비한 스위칭 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 구동 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 센싱 박막 트랜지스터;
상기 기판과 상기 스위칭 박막 트랜지스터의 액티브층 사이 및 상기 기판과 상기 구동 박막 트랜지스터의 액티브층 사이에 형성된 제1 차광층 패턴; 및
상기 기판과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 차광층 패턴을 포함하여 이루어지고,
상기 제1 차광층 패턴과 상기 제2 차광층 패턴의 이격 영역에 상기 스위칭 박막 트랜지스터와 연결된 게이트 라인이 형성되며,
상기 제1 차광층 패턴과 상기 제2 차광층 패턴은 상기 게이트 라인과 중첩되지 않도록 형성된, 유기 발광 표시 장치. Board;
A switching thin film transistor formed on the substrate and having an active layer;
A driving thin film transistor formed on the substrate and having an active layer;
A sensing thin film transistor formed on the substrate and having an active layer;
A first light blocking layer pattern formed between the substrate and the active layer of the switching thin film transistor and between the substrate and the active layer of the driving thin film transistor; And
And a second light blocking layer pattern formed between the substrate and the active layer of the sensing thin film transistor,
A gate line connected to the switching thin film transistor is formed in a spaced region between the first light blocking layer pattern and the second light blocking layer pattern,
The first light blocking layer pattern and the second light blocking layer pattern are formed so as not to overlap the gate line. 삭제delete 기판;
상기 기판 상에 형성되며 액티브층을 구비한 스위칭 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 구동 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 센싱 박막 트랜지스터;
상기 기판과 상기 스위칭 박막 트랜지스터의 액티브층 사이 및 상기 기판과 상기 구동 박막 트랜지스터의 액티브층 사이에 형성된 제1 차광층 패턴; 및
상기 기판과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 차광층 패턴을 포함하여 이루어지고,
상기 제1 차광층 패턴 및 상기 제2 차광층 패턴은 각각 상기 구동 박막 트랜지스터와 연결되어 있는 유기 발광 표시 장치. Board;
A switching thin film transistor formed on the substrate and having an active layer;
A driving thin film transistor formed on the substrate and having an active layer;
A sensing thin film transistor formed on the substrate and having an active layer;
A first light blocking layer pattern formed between the substrate and the active layer of the switching thin film transistor and between the substrate and the active layer of the driving thin film transistor; And
And a second light blocking layer pattern formed between the substrate and the active layer of the sensing thin film transistor,
The first light blocking layer pattern and the second light blocking layer pattern are each connected to the driving thin film transistor. 제3항에 있어서,
상기 제1 차광층 패턴은 제1 콘택홀을 통해서 상기 구동 박막 트랜지스터의 소스 전극의 일단부와 연결되고, 상기 제2 차광층 패턴은 제2 콘택홀을 통해서 상기 구동 박막 트랜지스터의 소스 전극의 타단부와 연결된 유기 발광 표시 장치. The method of claim 3,
The first light blocking layer pattern is connected to one end of the source electrode of the driving thin film transistor through a first contact hole, and the second light blocking layer pattern is connected to the other end of the source electrode of the driving thin film transistor through a second contact hole. The organic light emitting display device connected to the. 기판;
상기 기판 상에 형성되며 액티브층을 구비한 스위칭 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 구동 박막 트랜지스터;
상기 기판 상에 형성되며 액티브층을 구비한 센싱 박막 트랜지스터;
상기 기판과 상기 스위칭 박막 트랜지스터의 액티브층 사이 및 상기 기판과 상기 구동 박막 트랜지스터의 액티브층 사이에 형성된 제1 차광층 패턴; 및
상기 기판과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 차광층 패턴을 포함하여 이루어지고,
상기 기판과 상기 제2 차광층 패턴 사이에 형성된 제1 버퍼층; 및
상기 제2 차광층 패턴과 상기 센싱 박막 트랜지스터의 액티브층 사이에 형성된 제2 버퍼층을 추가로 포함하는 유기 발광 표시 장치. Board;
A switching thin film transistor formed on the substrate and having an active layer;
A driving thin film transistor formed on the substrate and having an active layer;
A sensing thin film transistor formed on the substrate and having an active layer;
A first light blocking layer pattern formed between the substrate and the active layer of the switching thin film transistor and between the substrate and the active layer of the driving thin film transistor; And
And a second light blocking layer pattern formed between the substrate and the active layer of the sensing thin film transistor,
A first buffer layer formed between the substrate and the second light blocking layer pattern; And
The organic light emitting display device further comprises a second buffer layer formed between the second light blocking layer pattern and the active layer of the sensing thin film transistor. 제5항에 있어서,
상기 제2 차광층 패턴의 일단과 상기 제2 버퍼층의 일단이 일치하는 유기 발광 표시 장치. The method of claim 5,
One end of the second light blocking layer pattern and one end of the second buffer layer coincide with each other. 제5항에 있어서,
상기 제1 버퍼층은 상기 제1 차광층 패턴과 상기 제2 차광층 패턴의 이격 영역에 추가로 형성되어 있고, 상기 제2 버퍼층은 상기 제1 차광층 패턴과 상기 제2 차광층 패턴의 이격 영역에 형성되어 있지 않은 유기 발광 표시 장치. The method of claim 5,
The first buffer layer is additionally formed in a spaced area between the first light-shielding layer pattern and the second light-shielding layer pattern, and the second buffer layer is in a spaced area between the first and second light-shielding layer patterns. An organic light-emitting display device not formed.
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