KR102153100B1 - 그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자 - Google Patents

그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자 Download PDF

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Abstract

본 발명은 기판; 상기 기판 상에 형성된 계면접착층(interfacial adhesion layer); 및 상기 계면접착층 상에 형성된 그래핀층;을 포함하고, 상기 계면접착층은 상기 기재와 상기 그래핀층을 접착하고, 실리콘-산소(Si-O) 결합, 실리콘-탄소(Si-C) 결합 및 실리콘-산소-탄소(Si-O-C) 결합 중 1종 이상을 포함하는 것인, 그래핀 적층체가 제공된다. 본 발명의 그래핀 적층체 및 그의 제조방법은 그래핀 전구체를 이용함으로써 그래핀을 목적 기판으로의 전사(transfer)과정 없이 기판 위에 직접 성장시켜 전사 과정 중 발생할 수 있는 결함이 발생하지 않아 품질이 향상되고, 고품질의 그래핀 적층체를 적용한 유기전자소자의 전기적 특성이 우수한 효과가 있다.

Description

그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자{GRAPHENE LAMINATE, METHOD FOR PREPARING THE SAME, AND ORGANIC ELECTRONIC DEVICE COMPRISING THE SAME}
본 발명은 그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자에 관한 것으로, 보다 상세하게는 그래핀 전구체를 이용함으로써 목적 기판으로의 전사과정 없이 그래핀을 기판 위에 직접 성장시킨 그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자에 관한 것이다.
최근 들어 차세대 디스플레이의 투명전극으로써 다양한 후보군 중 ITO, 은나노선 및 그래핀이 주목을 받고 있다. ITO와 은나노선은 뛰어난 면저항 및 투명도를 바탕으로 기존 산업의 투명전극으로써 없어서는 안될 전자부품의 핵심 부품으로 자리매김하였다. 그러나 ITO와 은나노선이 지닌 기계적 안정성 및 자원 고갈 그리고 빛번짐 현상으로 인한 문제점이 대두되면서 그 대체재로 그래핀이 주목을 받기 시작하였다. 탄소 원자 한 층으로 sp2 결합을 하고 있는 그래핀은 ITO의 성질과 더불어 뛰어난 기계적 안정성과 유연성을 갖고 있어 유연하고 ITO를 대체할 강력한 투명전극재료로 많은 연구가 진행되고 있다.
그러나, 그래핀을 구리 금속 촉매 위에서 성장시키는 기존 방법의 경우에는 고분자지지층을 이용하여 원하는 기판 위에 전사를 하는 추가공정이 반드시 필요한데, 이 때 수많은 결함 등이 그래핀에 형성되어 품질을 저하시키는 문제점들이 보고되었다. 예를 들어, 고분자지지층을 지우면서 발생하는 고분자 잔여물로 인한 원치 않는 도핑결함 그리고 전사과정 중 찢겨지거나 접히는 기계적 결함이 발생하게 된다. 이러한 결함은 궁극적으로 그래핀의 성질을 저하시켜 소자의 성능에 큰 영향을 미칠 수 있기 때문에 절연막과 같은 기판 위에 그래핀을 직접 형성시키는 방법에 관한 연구가 필요하다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 그래핀 전구체를 이용함으로써 그래핀을 목적 기판으로의 전사(transfer)과정 없이 기판 위에 직접 성장시킨 고품질의 그래핀 적층체 및 그 제조방법을 제공하는 데 있다.
또한, 우수한 열적, 기계적 및 화학적 안정성을 가지며 기판에 강한 계면 접착력을 가진 그래핀 적층체 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명의 고품질의 그래핀 적층체를 적용하여 전기적 특성이 우수한 유기전자소자를 제공하는 데 있다.
본 발명의 일 측면에 따르면, 기판; 상기 기판 상에 형성된 계면접착층(interfacial adhesion layer); 및 상기 계면접착층 상에 형성된 그래핀층;을 포함하고, 상기 계면접착층은 상기 기재와 상기 그래핀층을 접착하고, 실리콘-산소(Si-O) 결합, 실리콘-탄소(Si-C) 결합 및 실리콘-산소-탄소(Si-O-C) 결합 중 1종 이상을 포함하는 것인, 그래핀 적층체가 제공된다.
상기 계면접착층은 상기 기재와 상기 그래핀층을 접착하고, 실리콘-산소(Si-O) 결합, 실리콘-탄소(Si-C) 결합 및 실리콘-산소-탄소(Si-O-C) 결합을 포함할 수 있다.
상기 계면접착층은 상기 실리콘-산소-탄소 결합을 포함하고, 상기 실리콘-산소-탄소 결합이 아래 구조식 1로 표시될 수 있다.
[구조식 1]
Six0yCz
구조식 1에서, 0<x≤1, 0<y≤3, 0<z≤3이다.
상기 그래핀층이 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 기판이 실리콘(Si) 및 금속산화물 중 1종 이상을 포함할 수 있다.
상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2) 중에서 선택된 1종 이상을 포함할 수 있다.
본 발명의 하나의 측면에 따르면, 상기 그래핀 적층체를 포함하는 유기전자소자가 제공된다.
상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나일 수 있다.
본 발명의 또 다른 하나의 측면에 따르면, (a) 기판 상에 그래핀 전구체를 코팅하여 그래핀 전구체가 코팅된 기판을 제조하는 단계; (b) 상기 그래핀 전구체가 코팅된 기판 상에 UV/O3를 조사하여 기판/계면접착층/가교된 그래핀 전구체를 제조하는 단계; 및 (c) 상기 기판/계면접착층/가교된 그래핀 전구체의 가교된 그래핀 전구체 상에 금속 촉매를 위치시키고 열처리하여 기판/계면접착층/그래핀층을 포함하는 그래핀 적층체를 제조하는 단계;를 포함하는 그래핀 적층체의 제조방법이 제공된다.
상기 단계 (a) 이후에, (a') 상기 그래핀 전구체가 코팅된 기판 상에 섀도우 마스크를 위치시키는 단계를 추가로 포함할 수 있다.
상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고,
상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함할 수 있다.
상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함할 수 있다.
상기 단계 (a)에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm일 수 있다.
상기 그래핀 전구체의 두께를 조절하여 그래핀의 층수를 제어할 수 있다.
상기 단계 (a)에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법으로 수행될 수 있다.
상기 단계 (c)가 200 내지 1,500℃에서 수행될 수 있다.
상기 단계 (c)가 촉매의 화학기상증착에 의해 수행될 수 있다.
상기 화학기상증착이 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나일 수 있다.
상기 화학기상증착이 수소, 질소 또는 아르곤 분위기 하에서 수행될 수 있다.
본 발명의 그래핀 적층체 및 그 제조방법은 종래기술과는 다르게 그래핀 적?V체를 이용함으로써 그래핀을 목적 기판으로의 전사(transfer)과정 없이 기판 위에 직접 성장시켜 전사 과정 중 발생할 수 있는 결함이 발생하지 않아 품질이 향상되는 효과가 있다.
또한, 우수한 열적, 기계적 및 화학적 안정성을 가지며 기판에 강한 계면 접착력을 가지는 효과가 있다.
또한, 본 발명의 고품질의 그래핀 적층체를 적용한 유기전자소자의 전기적 특성이 우수한 효과가 있다.
도 1은 본 발명의 그래핀 적층체의 제조방법을 나타낸 흐름도이다.
도 2는 실시예 1에 따라 제조된 그래핀의 (a) 광학 현미경 이미지(왼) 및 I2D/IG 라만 매핑 데이터(Raman mapping data)(오), (b) 라만 스펙트럼, (c) UV/O3 노출 (검은색 원) 및 UV/O3 차단 (빨간색 원) 영역에 대응하는 AFM 이미지. (d) SAED 패턴 이미지를 나타낸 것이다.
도 3의 (a)는 실시예 1 및 대조예 1에 따라 제조된 그래핀의 모식도, (b)는 실시예 1(왼) 및 대조예 1(오)의 광학 현미경 이미지, (c)는 실시예 1 (검정색) 및 대조예 1 (적색)의 라만 스펙트럼, (d)는 실시예 1의 UV/O3 노출 전 (위)과 UV/O3 노출 후 (아래) TPN과 SiO2/Si 기판 사이의 계면에서의 Si2p XPS 분석 그래프, (e) 실시예 1의 UV/O3 노출 전 (위)과 UV/O3 노출 후 (아래) TPN과 SiO2/Si 기판 사이의 계면에서의 C1s XPS 분석 그래프이다.
도 4의 (a)는 성장 온도 900℃에 도달하기까지 성장시간에 따른 TPN 층의 두께 변화를 나타낸 그래프(tini: 가교 결합된 TPN 층의 초기 두께), (b)는 그래핀 성장 시간에 따른 그래핀의 평균 라만 스펙트럼 분석결과, (c)는 TOF-SIMS (time-of-flight secondary ion mass spectrometry) 분석결과, (d)는 기판 상의 가교 결합된 TPN 층의 내부로 Cu 증기 침투에 의한 기판 상에 직접 성장된 그래핀의 메커니즘이다.
도 5는 실시예 1(위) 및 비교예 1(아래)의 초음파 처리(a) 및 강산(H2SO4, pH = 1) 처리(b) 시간에 따른 광학 현미경 이미지(흰색 스케일바: 200μm), 실시예 1(흑색) 및 비교예 1(적색)의 초음파 처리(c) 및 강산처리(d) 했을 때의 커버리지(coverage) 변화 그래프, 실시예 1(흑색) 및 비교예 1(적색)의 초음파 처리(e) 및 강산처리(f) 했을 때의 전기 저항 변화 그래프를 나타낸 것이다.
도 6은 소자실시예 1의 아웃풋 커브(VG = 0V ~ -6V) (a), 소자실시예 1의 트랜스퍼 커브(VDS = -6V) (b), 실시예 1 및 비교예 1의 접촉 저항(c)을 나타낸 것이다.
도 7은 본 발명의 유기전자소자의 제조 공정을 나타낸 흐름도이다.
도 8은 본 발명의 유기전자소자의 구조를 나타낸 구조도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 그래핀 적층체에 대해 설명하도록 한다.
본 발명은 기판; 상기 기판 상에 형성된 계면접착층(interfacial adhesion layer); 및 상기 계면접착층 상에 형성된 그래핀층;을 포함하고, 상기 계면접착층은 상기 기재와 상기 그래핀층을 접착하고, 실리콘-산소(Si-O) 결합, 실리콘-탄소(Si-C) 결합 및 실리콘-산소-탄소(Si-O-C) 결합 중 1종 이상을 포함하는 것인, 그래핀 적층체를 제공한다.
상기 계면접착층은 상기 기재와 상기 그래핀층을 접착하고, 실리콘-산소(Si-O) 결합, 실리콘-탄소(Si-C) 결합 및 실리콘-산소-탄소(Si-O-C) 결합을 포함할 수 있다.
상기 계면접착층은 상기 실리콘-산소-탄소 결합을 포함하고, 상기 실리콘-산소-탄소 결합이 아래 구조식 1로 표시될 수 있다.
[구조식 1]
Six0yCz
구조식 1에서, 0<x≤1, 0<y≤3, 0<z≤3이다.
상기 그래핀층이 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 기판이 실리콘(Si) 및 금속산화물 중 1종 이상을 포함할 수 있다.
상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2) 중에서 선택된 1종 이상을 포함할 수 있다.
도 7은 본 발명의 유기전자소자의 제조 공정을 나타낸 흐름도이고, 도 8은 본 발명의 유기전자소자의 구조를 나타낸 구조도이다. 이하, 본 발명의 유기전자소자에 대해 설명하도록 한다.
본 발명은 상기 그래핀 적층체를 포함하는 유기전자소자를 제공한다.
상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나일 수 있다.
도 1은 본 발명의 그래핀 적층체의 제조방법을 나타낸 흐름도이다.
이하, 도 1을 참고하여, 본 발명의 그래핀 적층체의 제조방법에 대해 설명하도록 한다.
먼저, 기판 상에 그래핀 전구체를 코팅하여 그래핀 전구체가 코팅된 기판을 제조한다 (단계 a).
상기 단계 (a) 이후에, (a') 상기 그래핀 전구체가 코팅된 기판 상에 섀도우 마스크를 위치시키는 단계; 를 추가로 포함할 수 있다.
상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고, 상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함할 수 있다.
상기 단계 (a) 에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm일 수 있다.
상기 그래핀 전구체의 두께를 조절하여 그래핀의 층수를 제어할 수 있다.
상기 단계 (a) 에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법으로 수행될 수 있다.
다음으로, 상기 그래핀 전구체가 코팅된 기판 상에 UV/O 3 를 조사하여 기판/계면접착층/가교된 그래핀 전구체를 제조한다 (단계 b).
마지막으로, 상기 기판/계면접착층/ 가교된 그래핀 전구체의 가교된 그래핀 전구체 상에 금속 촉매를 위치시키고 열처리하여 기판/계면접착층/ 그래핀층을 포함하는 그래핀 적층체를 제조한다 (단계 c).
상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함할 수 있다.
상기 단계 (c)가 200 내지 1,500℃에서 수행될 수 있으며, 바람직하게는 800 내지 1,000℃에서 수행될 수 있다.
상기 단계 (c)가 촉매의 화학기상증착에 의해 수행될 수 있다.
상기 화학기상증착이 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나 일 수 있다.
상기 화학기상증착이 수소, 질소 또는 아르곤 분위기 하에서 수행될 수 있다.
[실시예]
이하, 본 발명의 바람직한 실시예를 들어 설명하도록 한다. 그러나 이는 예시를 위한 것으로서 이에 의하여 본 발명의 범위가 한정되는 것은 아니다.
실시예 1: 그래핀 적층체의 제조
그래핀의 전구체인 1,2,3,4-Tetraphenylnaphthalene (TPN)이 용해된 클로로포름 용액(20mg TPN/1ml CF)을 SiO2 / Si 기판 위에 스핀 코팅 장비를 이용하여 2,000 rpm, 60 sec 조건으로 약 10-20nm 두께를 지니는 얇은 박막을 형성하여 고체탄화수소(TPN)이 코팅된 SiO2 / Si 기판을 제조한다.
다음으로, 상기 고체탄화수소(TPN)이 코팅된 SiO2 / Si 기판을 섀도우 마스크(Shadow mask)를 이용하여 선택적으로 UV/Ozone 노출될 수 있게 UV/Ozone 발생 장치에 올려 놓는다. 15W의 출력을 가지고 있는 184.9nm/253.7nm의 파장을 발생시키는 Lamp에 약 10-20분간 노출시킨다. UV/Ozone 노출은 TPN을 가교시키고, TPN과 SiO2/Si 기판 사이의 강한 상호 작용을 유도하여 주로 Si-O-C 결합으로 이루어진 계면접착층(IAL, interfacial adhesion layer)이 형성된다. 그 후, UV/Ozone 노출이 완료된 기판으로부터 섀도우 마스크를 분리시켰다.
이어서 섀도우 마스크가 분리된 기판을 화학기상증착(Chemical vapor deposition, CVD) 장비 안에 넣는다. 이 때 그래핀이 성장하는 온도에서 Cu vapor가 촉매로써 작용할 수 있게 Cu foil 조각을 샘플 위에 올려놓는다. 그 후, CVD 장치의 히터 온도상승률은 10℃/min으로 조절하였고, 동시에 H2 20 sccm, Ar 500 sccm을 흘려주어 내부의 압력을 약 5x10-1 Torr을 유지하였다. 그래핀의 성장 온도인 900℃에 도달하면 Ar 가스 밸브를 잠가, 순수 수소만 20 sccm 흘려준 뒤에 2 시간 가량 유지시켜준다. 성장이 끝난 후에는 냉각속도(cooling rate)를 -60℃/min으로 하여 빠르게 온도를 낮추었다. 실온에 도달한 것을 확인한 뒤에 샘플을 CVD의 챔버로부터 꺼내 그래핀 적층체를 제조하였다.
대조예 1: 계면접착층( IAL , interfacial adhesion layer)이 제거된 그래핀 적층체
그래핀의 전구체인 1,2,3,4-Tetraphenylnaphthalene (TPN)이 용해된 클로로포름 용액(20mg TPN/1ml CF)을 SiO2 / Si 기판 위에 스핀 코팅 장비를 이용하여 2,000 rpm, 60 sec 조건으로 약 10-20nm 두께를 지니는 얇은 박막을 형성하여 고체탄화수소(TPN)이 코팅된 SiO2 / Si 기판을 제조한다.
다음으로, 상기 고체탄화수소(TPN)이 코팅된 SiO2 / Si 기판을 섀도우 마스크(Shadow mask)를 이용하여 선택적으로 UV/Ozone 노출될 수 있게 UV/Ozone 발생 장치에 올려 놓는다. 15W의 출력을 가지고 있는 184.9nm/253.7nm의 파장을 발생시키는 Lamp에 약 10-20분간 노출시킨다. UV/Ozone 노출은 TPN을 가교시키고, TPN과 SiO2/Si 기판 사이의 강한 상호 작용을 유도하여 주로 Si-O-C 결합으로 이루어진 계면접착층(IAL, interfacial adhesion layer)이 형성된다. 그 후, UV/Ozone 노출이 완료된 기판으로부터 섀도우 마스크를 분리시켰다.
형성된 계면접착층(IAL, interfacial adhesion layer)을 제거하기 위하여 섀도우 마스크를 분리한 기판을 10vol% 불화 수소산 (pH = 1)에 10분 동안 침지시켰다. 계면접착층(IAL, interfacial adhesion layer)이 제거되고 남은 TPN층을 기판 SiO2 / Si 기판으로 옮긴 다음, CVD 챔버로 이동시키고, 10 sccm H2 가스로 120 분 동안 P = 5.3 Х 10-2 Torr에서 900 ℃로 가열하여 계면접착층(IAL, interfacial adhesion layer)이 제거된 그래핀 적층체를 제조하였다.
비교예 1: 전사된 그래핀
구리 포일 (Alfa Aesar, product number: 13382)을 석영 챔버에 두고, 50mTorr 압력에서 1시간 동안 10sccm (standard cubic centimeters per minute)의 수소 가스 하에서 1000℃로 가열하여 표면을 환원하였다. 다음은 45sccm의 메탄 가스를 300mTorr 압력에서 30분동안 흘려주었다. 이어서, 석영 챔버를 급속히 냉각시켜 구리 포일 위에 그래핀 박막(Pristine graphene)을 제조하였다. 성장한 단층 그래핀 박막을 PMMA 지지층을 사용하여 SiO2 / Si 기판 위에 전사하였다.
소자 실시예 1: 유기 전계 효과 트랜지스터 제조
SiO2 / Si 기판 위에 스핀 코팅하는 대신에 Quartz 기판 위에 스핀 코팅하는 것을 제외하고는 실시예 1과 동일한 방법을 이용하여 Gate 전극을 제조하였다. 그 이후에 원자층 증착(Atomic layer deposition, ALD) 방법을 통하여 산화알루미늄(Aluminum oxide, Al2O3)을 약 10nm 정도 올려주었다. 뒤이어 SiO2 / Si 기판 위에 스핀 코팅하는 대신에 원자층 증착을 통하여 형성된 산화알루미늄 절연막 위에 스핀 코팅하는 것을 제외하고는 실시예 1과 동일한 방법을 이용하여 Source/Drain 전극을 제조하였다. 그 이후에 유기반도체인 PDBT-co-TT를 CF에 녹여 용액 (10mg/ml)을 만든 뒤에 스핀 코터 장비를 이용하여 유기 전계 효과 트랜지스터를 제조하였다.
소자비교예 1: 유기 전계 효과 트랜지스터 제조
실시예 1을 사용하는 대신에 비교예 1에 따라 제조된 그래핀을 사용한 것을 제외하고는 소자 실시예 1과 동일한 방법으로 유기 전계 효과 트랜지스터를 제조하였다.
[시험예]
시험예 1: 그래핀의 광학 / 표면 분석
도 2는 실시예 1에 따라 제조된 그래핀의 (a) 광학 현미경 이미지(왼) 및 I2D/IG 라만 매핑 데이터(Raman mapping data)(오), (b) 라만 스펙트럼, (c) UV/O3 노출 (검은색 원) 및 UV/O3 차단 (빨간색 원) 영역에 대응하는 AFM 이미지. (d) SAED 패턴 이미지를 나타낸 것이다.
도 2의 (a)를 참조하면, UV/O3 가 섀도우 마스크에 의해 차단된 TPN 필름 영역(빨간색 원)에서는 그래핀이 형성되지 않았고, UV/O3에 노출된 TPN 필름 영역(검은색 원)은 그래핀으로 변환된 것을 확인할 수 있었다.
또한, (b)의 라만 스펙트럼 결과를 통해 UV/O3에 노출된 TPN 필름 영역은 D 피크 (1,350 cm-1), G 피크 (1,580 cm-1) 및 2D 피크 (2,685 cm- 1)가 나타나 그래핀의 특성을 보여주는 것을 확인할 수 있었다.
또한, 그래핀의 표면 모폴로지는 2D 물질의 안정성과 증착되는 유기층의 모폴로지에 영향을 미치기 때문에 중요한데, (c)의 AFM 이미지를 통해 UV/O3에 노출된 TPN 필름 영역의 표면은 편평한 것을 확인할 수 있었다. 또한, UV/O3에 노출되지 않은 표면은 TPN이 남지 않고, 모두 승화되어 깨끗함을 알 수 있었다. 따라서 고체탄화수소(TPN)을 이용하여 기판 상에 직접 성장된 그래핀은 표면 모폴로지에 잔유물(residue)이 남지 않는 것을 알 수 있었다.
또한, (e)의 전자 회절 패턴은 그래핀이 여러 층으로 구성되어 있어도 단일 육각형 패턴을 보여준다. 회절 패턴 데이터의 분석으로부터 실시예 1에 따라 제조된 그래핀이 고도의 AB-스택 배향을 가져 전기적으로 결합되어 있다고 추측할 수 있다.
시험예 2: UV/Ozone 노출에 따른 TPN과 기판의 경계 분석
도 3의 (a)는 실시예 1 및 대조예 1에 따라 제조된 그래핀의 모식도, (b)는 실시예 1(왼) 및 대조예 1(오)의 광학 현미경 이미지, (c)는 실시예 1 (검정색) 및 대조예 1 (적색)의 라만 스펙트럼, (d)는 실시예 1의 UV/O3 노출 전 (위)과 UV/O3 노출 후 (아래) TPN과 SiO2/Si 기판 사이의 계면에서의 Si2p XPS 분석 그래프, (e) 실시예 1의 UV/O3 노출 전 (위)과 UV/O3 노출 후 (아래) TPN과 SiO2/Si 기판 사이의 계면에서의 C1s XPS 분석 그래프이다.
도 3의 (a)를 참조하면, 낮은 승화점 때문에 TPN은 900℃의 성장 온도에서 쉽게 증발되었다. 따라서, 이 온도에서 그래핀을 성공적으로 전환시키기 위해서는 TPN 필름을 가교 결합시켜 타겟 기판에 접착시켜야 한다. UV/O3 노출은 TPN과 SiO2/Si 기판 사이의 강한 상호 작용을 유도하여 분자 화학 및 계면 화학을 변화시킨다. TPN과 SiO2/Si 기판 사이의 강한 상호 작용을 통해 형성된 계면접착층(IAL, interfacial adhesion layer)은 Si-O-C 결합으로 이루어져 있으며, 고온에서 매우 안정적이기 때문에 TPN을 기판에 효율적으로 결합시킬 수 있다.
도 3의 (b) 및 (c)를 참조하면, 계면접착층(IAL)이 제거된 대조예 1은 그래핀이 형성되지 않았지만, 계면접착층(IAL)을 갖는 실시예 1은 D 피크 (1,349 cm-1), G 피크 (1,565 cm-1) 및 2D 피크 (2,698 cm- 1)가 나타나 그래핀이 성공적으로 성장한 것을 확인할 수 있었다. 따라서, 계면접착층(IAL)이 TPN과 SiO2/Si 기판 사이의 계면 접착력을 강화시켜 기판 상에 그래핀을 직접 성장시킬 수 있다는 사실을 의미한다.
또한 (d) 및 (e)의 XPS 분석 그래프를 보면, UV/O3에 노출되기 전에는 SiO2 피크 (102.88eV)와 C-C / C-H (285.3eV) 및 C = C (284.5eV)의 피크가 주로 관찰되었으며, 이것은 기판과 TPN의 분자 구조와 일치한다. UV/O3에 노출된 후, SiOxCy (SiC (99.81eV), SiOC3 (100.86eV), SiO3C (102.06eV))의 피크가 증가하였고, 다양한 작용기 (C = O, C-O, Si- C)가 관찰되었다.
따라서, UV/O3에 노출된 부분은 TPN과 SiO2 / Si 기판 사이에 계면접착층(IAL)이 형성되고, 계면접착층(IAL)은 성장 온도가 강한 Si-O-C 결합을 가지고 있어, 그래핀의 성장온도가 TPN의 승화점보다 온도가 높았음에도 불구하고, TPN이 그래핀으로 성공적으로 변환된 것을 알 수 있었다.
시험예 3: 그래핀의 성장 분석
도 4의 (a)는 성장 온도 900℃에 도달하기까지 성장시간에 따른 TPN 층의 두께 변화를 나타낸 그래프(tini: 가교 결합된 TPN 층의 초기 두께), (b)는 그래핀의 성장 시간에 따른 그래핀의 평균 라만 스펙트럼 분석결과, (c)는 TOF-SIMS (time-of-flight secondary ion mass spectrometry) 분석결과, (d)는 기판 상의 가교 결합된 TPN 층의 내부로 Cu 증기 침투에 의한 기판 상에 직접 성장된 그래핀의 메커니즘이다.
도 4를 참조하면, 온도가 900℃의 성장 온도에 도달 할 때까지 UV/O3 에 노출 된 TPN 층의 두께는 30분 동안 UV/O3에 의해 생성된 작용기가 열에너지에 의해 제거되어 빠르게 감소했고, 흑연화(graphitization)이후, 두께가 조금 더 감소했다는 사실을 알 수 있었다. 라만 스펙트럼을 살펴보면, 초기의 Bare-TPN층은 날카로운 피크 (1,400 cm-1 및 1,600 cm- 1)를 보인다. 그러나, 30분 후의 피크는 비정질 탄소의 특성인 D-피크 (1,405 cm- 1)와 G-피크 (1,603 cm- 1)로 이동했다. 흑연화(graphitization)가 시작됨에 따라, 2D-피크 (2,700 cm- 1)가 나타나 그래핀이 성장하고 있음을 알 수 있었다.
또한, (c)의 TOF-SIMS 분석결과를 살펴보면, 성장 시간이 60분일 때, Cu (ICu)와 C(IC)의 TOF-SIMS 강도 비(ICu / IC)는 0.03으로 가교된 TPN 층의 탄소내에 Cu 클러스터의 존재를 나타낸다. 그러나, 그래핀 성장이 완료되면 (t = 120 분), Cu는 탄소에 대한 용해도가 낮기 때문에 ICu / IC는 거의 0이 되었다. 따라서, Cu 증기는 고체 탄소원을 그래핀으로 전환시키는데 도움이 될 수 있다. (d)의 메커니즘을 살펴보면, UV/O3 노출에 의해 기판 상에 형성된 가교된 TPN 층에 Cu 증기가 침투되고, 침투된 Cu 클러스터는 가교된 TPN 층을 유도하고, 탄소 원자의 흑연화를 통해 그래 핀을 형성한다. 완전히 흑연화 된 후, Cu 원자는 탄소에 대한 용해도가 낮기 때문에 탈출하여 기판 상에 직접 성장된 그래핀을 남겼다.
시험예 4: 기계적 및 화학적 안정성 분석
도 5는 실시예 1(위) 및 비교예 1(아래)의 초음파 처리(a) 및 강산(H2SO4, pH = 1) 처리(b) 시간에 따른 광학 현미경 이미지(흰색 스케일바: 200μm), 실시예 1(흑색) 및 비교예 1(적색)의 초음파 처리(c) 및 강산처리(d) 했을 때의 커버리지(coverage) 변화 그래프, 실시예 1(흑색) 및 비교예 1(적색)의 초음파 처리(e) 및 강산처리(f) 했을 때의 전기 저항 변화 그래프를 나타낸 것이다. 전기 저항 변화는 2단자법으로 측정하였다.
도 5의 (a) 및 (b)를 참조하면, 실시예 1에 따라 제조된 그래핀(DiGr)의 커버리지(coverage)는 최대 5 시간의 초음파 처리 후 변화가 거의 없었지만, 비교예 1에 따라 제조된 그래핀(TrGr)의 커버리지(coverage)는 5 시간 이내에 10% 미만으로 급격히 감소했다. 또한, 실시예 1에 따라 제조된 그래핀(DiGr)은 초기 커버리지를 5시간 동안 유지했지만 비교예 1에 따라 제조된 그래핀(TrGr)의 커버리지(coverage)는 급격히 감소했다.
도 5의 (c) 내지 (f)를 참조하면, 실시예 1에 따라 제조된 그래핀(DiGr)의 커버리지(coverage) 및 전기 저항은 침지 시간에 관계없이 일정했다. 그러나 침지 시간이 증가함에 따라 비교예 1에 따라 제조된 그래핀(TrGr)의 커버리지(coverage)는 급격히 감소했고, 전기 저항은 빠르게 증가하였다.
따라서, 실시예 1에 따라 제조된 그래핀(DiGr)의 기계적 및 화학적 안정성이 높다는 것을 의미한다.
시험예 5: 유기박막트랜지스터의 전기적 특성 분석
도 6은 소자실시예 1의 아웃풋 커브(VG = 0V ~ -6V) (a), 소자실시예 1의 트랜스퍼 커브(VDS = -6V) (b), 실시예 1 및 비교예 1의 접촉 저항(c)을 나타낸 것이다. 실시예 1 및 비교예 1의 그래핀을 전극으로 제조하여 접촉 저항을 비교하였다.
도 6의 (a) 및 (b)를 참조하면, 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 아웃풋(output) 특성은 낮은 드레인 전압에서 선형 전류 영역 (오믹 영역)을 갖는 p-형 트랜지스터의 전형적인 특성을 나타냈다. 이 특성은 그래핀 전극에서 PDBT-co-TT 반도체로의 정공 주입이 효율적이라는 것을 의미한다. 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 캐리어 이동도 μ를 트랜스퍼 커브 특성 그래프로부터 계산했다.
Figure 112018055817245-pat00001
여기서, W[μm]는 채널 폭, L[μm]는 채널 길이, C[F/μm2]는 유전체층의 규격화 된 용량, VG [V]는 게이트 전압, VT [V]는 임계 전압이다. 포화 영역 (VDS = -6 V)에서 트랜스퍼 커브를 사용하여 계산된 μ는 0.112 cm2·V-1·s-1이었다.
또한, 도 6의 (c)를 참조하면, 실시예 1 및 비교예 1의 접촉 저항은 50 ≤ L ≤ 300 μm의 트랜스퍼-라인 방법을 사용하여 계산되었다. 또한 하기의 식을 사용하여 각 VG에서 저항의 L = 0 교차점에서 RC를 추출했다.
Figure 112018055817245-pat00002
여기서 μ와 VT는 각각 고유 전계 효과 이동도와 문턱 전압이다. Rtotal[Ω]은 총 저항이고, Rch[Ω]는 채널 저항이다. Rtotal은 선형 정권에서 각 I-V 곡선의 기울기의 역으로부터 얻어졌다. RC는 RCW로서 채널 폭에 의해 표준화되었다. 실시예 1 은 비교예 1보다 RCW가 약간 낮았다. 그리고 실시예 1은 전사 공정이 필요하지 않아 PMMA 잔여물이 없어 반도체에 대한 전하 주입이 효율적이다.
따라서, 실시예 1의 전사 공정 없이 기판 위에 직접 성장된 그래핀이 유기 전계 효과 트랜지스터의 전극으로서 적절하며, 소자에 적용했을 때, 낮은 접촉 저항으로 우수한 전기적 특성을 나타낸다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 계면접착층(interfacial adhesion layer); 및
    상기 계면접착층 상에 형성된 그래핀층;을 포함하고,
    상기 계면접착층은 상기 기판과 상기 그래핀층을 접착하고, 실리콘-산소-탄소(Si-O-C) 결합을 포함하는 것인, 그래핀 적층체.
  2. 제1항에 있어서,
    상기 계면접착층은 실리콘-산소(Si-O) 결합 및 실리콘-탄소(Si-C) 결합을 추가로 포함하는 것을 특징으로 하는 그래핀 적층체.
  3. 제1항에 있어서,
    상기 실리콘-산소-탄소 결합이 아래 구조식 1로 표시되는 것을 특징으로 하는 그래핀 적층체.
    [구조식 1]
    Six0yCz
    구조식 1에서, 0<x≤1, 0<y≤3, 0<z≤3이다.
  4. 제1항에 있어서,
    상기 그래핀층이 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.
  5. 제1항에 있어서,
    상기 기판이 실리콘(Si) 및 금속산화물 중 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.
  6. 제5항에 있어서,
    상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.
  7. 제 1항의 그래핀 적층체를 포함하는 유기전자소자.
  8. 제7항에 있어서,
    상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나인 것을 특징으로 하는 유기전자소자.
  9. (a) 기판 상에 그래핀 전구체를 코팅하여 그래핀 전구체가 코팅된 기판을 제조하는 단계;
    (b) 상기 그래핀 전구체가 코팅된 기판 상에 UV/O3를 조사하여 기판/계면접착층/가교된 그래핀 전구체를 제조하는 단계; 및
    (c) 상기 기판/계면접착층/가교된 그래핀 전구체의 가교된 그래핀 전구체 상에 금속 촉매를 위치시키고 열처리하여 기판/계면접착층/그래핀층을 포함하는 그래핀 적층체를 제조하는 단계;를
    포함하는 그래핀 적층체의 제조방법.
  10. 제9항에 있어서,
    상기 단계 (a) 이후에,
    (a') 상기 그래핀 전구체가 코팅된 기판 상에 섀도우 마스크를 위치시키는 단계를 추가로 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  11. 제9항에 있어서,
    상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고,
    상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  12. 제11항에 있어서,
    상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  13. 제9항에 있어서,
    상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  14. 제9항에 있어서,
    상기 단계 (a) 에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm인 것을 특징으로 하는 그래핀 적층체의 제조방법.
  15. 제14항에 있어서,
    상기 그래핀 전구체의 두께를 조절하여 그래핀의 층수를 제어하는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  16. 제9항에 있어서,
    상기 단계 (a) 에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법인 것을 특징으로 하는 그래핀 적층체의 제조방법.
  17. 제9항에 있어서,
    상기 단계 (c)가 200 내지 1,500℃에서 수행되는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  18. 제9항에 있어서,
    상기 단계 (c)가 촉매의 화학기상증착에 의해 수행되는 것을 특징으로 하는 그래핀 적층체의 제조방법.
  19. 제18항에 있어서,
    상기 화학기상증착이 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나인 것을 특징으로 하는 그래핀 적층체의 제조방법.
  20. 제18항에 있어서,
    상기 화학기상증착이 수소, 질소 또는 아르곤 분위기 하에서 수행되는 것을 특징으로 하는 그래핀 적층체의 제조방법.
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