KR102152705B1 - 반도체 구조물 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 구조물을 제조하는 방법 및 포토닉 디바이스에 관한 것이며, 상기 방법은 캐리어 기판(101) 위에 실리콘 질화물 패터닝된 층(102)을 제공하는 단계; 상기 실리콘 질화물 패터닝된 층(102) 상에, 컨포멀 산화물(conformal oxide)의 제 1 층(103)을 제공하여, 상기 실리콘 질화물 패터닝된 층을 완전히 덮도록 하는 단계; 및 평탄화 산화물 층(103')을 형성하기 위하여 상기 실리콘 질화물 패터닝된 층(102) 위의 미리 결정된 두께까지 상기 컨포멀 산화물의 제 1 층(103)을 평탄화하는 단계를 포함한다. 상기 컨포멀 산화물의 제 1 층(103)을 평탄화하는 단계 이후에, 상기 방법은 디싱(dishing) 높이를 갖는 디싱된 실리콘 질화물 패터닝된 층(102)을 형성하기 위해 상기 실리콘 질화물 패터닝된 층(102)을 제거하는 단계; 및 후속적으로, 상기 디싱된 실리콘 질화물 패터닝된 층(102') 상에 또는 그 위에 컨포멀 산화물의 제 2 층(104)을 제공하는 단계를 더 포함한다.

Description

반도체 구조물 제조 방법
본 발명은 능동 및 수동 패터닝된 반도체 디바이스들의 공동-집적(co-integration)에 관한 것이다. 특히, 본 발명은 실리콘 질화물 패터닝된 층(silicon nitride patterned layer)을 포함하는 포토닉 응용(photonic application)들을 위한 반도체 구조물을 제조하는 방법에 관한 것이며, 여기서 실리콘 질화물 패터닝된 층은 수동 디바이스를 형성한다.
층 전사 기술들을 사용하는 반도체 구조물들의 3-D 집적은 다수의 기능들을 포함하는 반도체 디바이스들의 향후 개발에 유망한 것으로 보인다. 이러한 디바이스들은 상이한 레벨에서, 얕은 트렌치 절연(Shallow Trench Isolation; STI) 패턴들, 트랜지스터의 게이트 스택에 존재하는 SiN 패턴들, 도파관으로서 기능하는 SiN 패터닝된 층들 등과 같은 실리콘 질화물(SiN) 패터닝된 층들 또는 구조물들을 포함할 수 있다.
또한, 특히 포토닉 응용들에 있어서, 한편의 능동 실리콘(Si) 디바이스들과 다른 한편의 수동 SiN 패터닝된 디바이스들의 접합을 통한 공동-집적은 향후의 개발을 위해 유망해 보인다. 이러한 응용들에서, SiN은 낮은 전파 손실, 및 온도의 함수로서 실질적으로 일정한 광학 특성을 나타내기 때문에 패터닝된 구조물에 통상적으로 선호되는 재료이다. WO 2014/009029 A1은 능동 Si 및 수동 SiN 패터닝된 구조물들을 갖는 포토닉 회로를 제조하기 위한 공지된 방법을 개시한다.
그러나, 이러한 3-D 집적 방법들은, SiN "도파관"을 통해 접합된 층들에서의 디바이스들(능동 실리콘 디바이스들) 간의 광학 커플링이 중요한 포토닉 디바이스들의 성능에 특히 중요한 두께 균일성에 대한 매우 엄격한 요건들을 갖는다.
따라서, 매우 얇고 매우 균일할 필요가 있는 접합 층 또는 평탄화 컨포멀 산화물, 통상적으로 이산화규소(SiO2)를 갖는 SiN 패터닝된 구조물을 덮는 것은 이러한 맥락에서 주요 도전과제이다.
일반적으로, WO 2014/009029 A1에 개시된 바와 같이, 층 전사 기술을 사용하여 포토닉 회로를 제조하기 위한 공지의 반도체 구조물 3-D 집적 방법은 고 굴절률 도파관 SiN 층을 Si 웨이퍼 상에 패터닝하여 수동 포토닉 구조물들을 가진 패터닝된 고 굴절률 도파관 층을 생성하는 것으로 시작된 이후에, 컨포멀 산화물(SiO2)을 갖는 패터닝된 층을 평탄화하고, 산화물 층을 평탄화하기 이전 및/또는 이후에 이 패터닝된 층을 어닐링하여 어닐링 및 패터닝된 고 굴절률 도파관 층 및 평탄화 산화물 층을 생성한다. 그 후, 이 구조물이 평탄화 산화물 층에서, 분리 가능한 단결정 Si 층을 갖는 도너 Si 웨이퍼에 접합된 다음에, 도너 웨이퍼의 기판이 제거된다. 그 후, 어닐링 및 패터닝된 고 굴절률 도파관 층의 (평탄화 산화물 층의) 상부에 남겨진 단결정 Si 층에서 능동 포토닉 디바이스들을 제조하기 위해 표면 처리가 수행된다.
공지된 방법들에 있어서, 도너 웨이퍼의 핸들 부분은 층 스플리팅 기술에 의해, 예를 들어 Smart Cut™기술을 사용하여, 또는 화학 기계적 연마/평탄화(CMP) 스텝들을 사용하거나 사용함 없이 연마하는 것에 의해서 또는 다른 동등한 공지된 방법들에 의해서 통상적으로 제거된다.
임의의 경우에, 공지된 방법들에 의해 얻어진 최종 스택은 통상적으로 도판관 SiN 층의 상부 및 전사된 단결정 Si 층의 하부에 Si02 산화물 층을 갖는다. 피막된 SiO2 산화물 층의 시작 토폴로지는 일반적으로 약 400nm인 도파관 SiN 층의 두께와 적어도 동일하다. 그러나, 이 산화물 층(약 300nm 이하, 바람직하게는 200nm 이하)의 목표 두께는 (약 10% 미만의 웨이퍼 비-균일성 내에서) 전체 웨이퍼 직경을 따라 매우 균일해야 한다. 따라서, 종래 기술에서는, CMP 평탄화 스텝이 필요하며, 도파관 SiN 패터닝된 층의 상부에서 필요한 두께로 중지되어야 한다.
그러나, 이러한 공지된 방법들은 평탄화 방법들이 실제에 있어서 평탄화 산화물 층의 두께 균일성에 관한 매우 엄격한 요건을 충족시키지 못하는 기술적인 문제에 직면한다.
결과적으로, 특히 포토닉 응용들에 대한, 특히 SiN 패턴들을 덮는 평탄화 산화물 층의 두께 균일성에 관한 요건들과 관련하여, 반도체 구조물들, 특히 SiN 패터닝된 구조물들을 포함하는 반도체 구조물들의 3-D 집적을 개선하는 것이 바람직하다.
따라서, 본 발명의 목적은 패터닝된 층을 덮는 평탄화 산화물 층의 두께 균일성에 관한 요건이 충족되는 포토닉 디바이스들에 사용 가능한 실리콘 질화물 패터닝된 층을 포함하는 반도체 구조물, 특히 SiN 패터닝된 구조물을 제조하기 위한 개선된 방법을 제공하는 것이다.
본 발명의 목적은 캐리어 기판 위에 실리콘 질화물 패터닝된 층을 제공하는 단계 - 특히 상기 실리콘 질화물 패터닝된 층은 수동 디바이스를 형성함 -; 상기 실리콘 질화물 패터닝된 층 상에, 특히 상기 실리콘 질화물 패터닝된 층 상에 직접 컨포멀 산화물(conformal oxide)의 제 1 층을 제공하여, 상기 실리콘 질화물 패터닝된 층을 완전히 덮도록 하는 단계; 및 평탄화 산화물 층을 형성하기 위하여 상기 실리콘 질화물 패터닝된 층 위의 미리 결정된 두께까지 상기 컨포멀 산화물의 제 1 층을 평탄화하는 단계를 포함하는 반도체 구조물을 제조하는 방법에 의해서 달성된다. 본 발명에 따른 방법에서, 상기 컨포멀 산화물의 제 1 층을 평탄화하는 단계 이후에, 상기 방법은, 디싱된 실리콘 질화물 패터닝된 층을 형성하기 위해 상기 실리콘 질화물 패터닝된 층을 클리어링(clearing)하는 단계; 및 후속적으로, 상기 디싱된 실리콘 질화물 패터닝된 층 상에 또는 그 위에 컨포멀 산화물의 제 2 층을 제공하는 단계를 더 포함한다.
따라서, 전술한 문제점을 해결하기 위해, 본 발명은 산화물의 평탄화뿐만 아니라 후속적인 하부의 실리콘 질화물 패터닝된 층의 클리어링, 특히 실리콘 질화물 패터닝된 층의 패턴들의 상부에 있는 평탄화 산화물의 제거, 보다 특히는 전체 제거 단계를 포함하는 방법을 제안한다. 전술한 바와 같이, 컨포멀 산화물의 평탄화 단계는, 심지어 약 100 nm 이하까지는, 포토닉 응용들에 필요한 평탄화 산화물 층의 두께 균일성에 관한 매우 엄격한 요건들을 거의 충족시키지 못한다. 따라서, 본 발명은 실리콘 질화물 패터닝된 층을 클리어링하여 디싱 높이를 갖는 디싱된 실리콘 질화물 패터닝된 층을 생성한 다음, 디싱된 실리콘 질화물 패터닝된 층 상에 또는 그 위에 컨포멀 산화물의 새로운 층을 제공하는 후속 단계에 의해서 패터닝된 실리콘 질화물 구조의 노출 표면의 평탄도를 증가시킨다. 본 발명은 컨포멀 산화물의 새로운 층이 평탄화 단계로부터 기인한 평탄화 산화물 층과 비교하여 향상된 평탄도 특성을 갖는 공지된 방법에 대한 이점을 갖는다. 바람직한 실시예의 변형에 따라, 컨포멀 산화물의 제 2 층을 제공하는 단계는 컨포멀 산화물의 제 2 층을 증착시키거나 디싱된 실리콘 질화물 패터닝된 층을 재산화시키는 것에 의해서 수행될 수 있다.
다음에 설명되는 바와 같이, 본 제조 방법은 실리콘 질화물 패터닝된 층 상의 높은 균일성 레벨을 유지하면서, 예를 들어 층 전사 프로세스에서 도너 반도체 구조물에 대한 접합을 개선하는 산화물의 얇은 층의 후속 (재)증착을 허용한다. 결과적으로, 본 발명은 공지된 방법에 의해 제조되는 포토닉 회로와 비교하여 개선된 특성을 갖는 디바이스를 생성하는, 포토닉 응용에 특히 유리한 응용을 발견한다.
바람직한 실시예들에서, 실리콘 질화물(SiN) 패터닝된 층은 수동 포토닉 디바이스 또는 구조물을 제조하기에 적합하다. 또한, 캐리어 기판은 바람직하게는 반도체 재료의 웨이퍼, 특히 실리콘 웨이퍼일 수 있으며, 이에 한정되는 것은 아니다.
바람직하게는, 컨포멀 산화물의 제 1 층은 특히 하부 웨이퍼의 직경에 걸쳐 실리콘 질화물 패터닝된 층을 완전히 덮도록 제공될 수 있다. 바꾸어 말하면, 산화물 층은 미리 결정된 높이 또는 두께까지 실리콘 질화물 패턴들의 상부 상에 및 실리콘 질화물 패터닝된 층의 패턴들 사이에 제공될 수 있다. 또한, 컨포멀 산화물의 제 1 및/또는 제 2 층에 대한 컨포멀 산화물은 예를 들어 이산화규소(SiO2)일 수 있으며, 이에 한정되지 않는다.
일부 실시예들에서, 컨포멀 산화물의 제 1 층을 제공하는 단계는 컨포멀 산화물의 제 1 층을 증착하는 단계를 포함할 수 있다. 특히, 이 단계는 화학 기상 증착(CVD), 고밀도 플라즈마 화학 기상 증착(HDP CVD) 등과 같은 공지된 증착 방법에 의해 수행될 수 있다.
일부 실시예들에서, 컨포멀 산화물의 제 1 층을 평탄화하는 단계는 화학-기계적 평탄화(CMP) 등과 같은 공지된 방법을 사용하여 수행될 수 있다. 또한, 컨포멀 산화물의 제 1 층을 제공하는 단계는 바람직하게는 실리콘 질화물 패터닝된 층의 두께가 약 1.5 배의 두께에서, 중지될 수 있다. 또한, 컨포멀 산화물의 제 1 층을 평탄화하는 단계에서, 미리 결정된 두께는 실리콘 질화물 패터닝된 층 위의 약 100nm일 수 있다. 이 두께는 실리콘 질화물 패턴 층을 클리어링하는 후속 단계를 수행하는데 유리한 것으로 밝혀졌다.
바람직한 실시예들에서, 실리콘 질화물 패터닝된 층을 클리어링하는 단계는 평탄화 산화물 층의 선택적 화학-기계적 평탄화(CMP)를 포함할 수 있다. 또한, 바람직하게는, 선택적 CMP는 실리콘 질화물 패터닝된 층의 상부, 즉 실리콘 질화물 패터닝된 층의 패턴들의 상부 상에서 중지될 수 있다. 선택적 CMP는 실리콘 질화물 패턴들이 선택적 CMP에 의해 실질적으로 영향을 받지 않으면서 실질적으로 실리콘 질화물 패터닝된 층의 패턴들 상부의 컨포멀 산화물만이 제거될 수 있도록 하는데 유리한 것으로 밝혀졌다.
또한, 선택적 CMP에 사용되는 슬러리의 조성을 적절하게 선택함으로써, 얇은 산화물의 층의 후속 (재)증착과 조합된 선택적 CMP 처리 이후에, 실리콘 질화물 패터닝된 구조물의 노출 표면의 평탄성이, 공지된 방법들에서의 평탄화 산화물의 평탄성과 비교하여 향상되었으며, 공지된 방법들에서는 전술한 바와 같이, (비-선택적) CMP 평탄화 단계가 수행되어, 도파관 SiN 패터닝된 층의 상부에서 필요로 하는 두께로 중지되어, 포토닉 응용들에 대한 매우 엄격한 요건들을 거의 충족시키지 못하였다. 대조적으로, 이 클리어링 단계 및 이것의 결과적인 실리콘 질화물 패터닝된 구조물의 노출 표면의 평탄성 개선에 의해서, 본 발명은 포토닉 응용을 위한 모든 평탄성 및 두께 균일성 요건을 만족하는 접합 가능한 웨이퍼를 초래한다.
바람직한 실시예들에서, 선택적 CMP는 세리아계 슬러리, 특히 약 0.5 wt. % Ce02, 약 0.5 wt. % Ce02 및 약 0.1 wt. % 피콜린산, CeO2 및 계면 활성제, 또는 CeO2 및 수지 연마제를 포함하는 조성물을 갖는 슬러리를 사용하여 수행될 수 있다. Liang-Yong 등의 연구(Origin of high oxide to nitride polishing selectivity of ceria-based slurry in the presence of picolinic acid; Chinese Physics B, Volume 20, Number 3, 2011 ) 및 Matsui 등의 연구(High-performance CMP Slurry with Ce02/esin Abrasive for STI formation; ECS Transactions, Volume 11, Issue 6, Pages 277-283, 2007)는 세리아계 슬러리를 이용한 선택적 CMP 프로세스들이 STI 패턴의 요건들을 충족시키는, 실리콘 질화물의 최소 연마로 산화물을 차별적으로 제거할 수 있다는 것을 보여주었다. 특히, Liang-Yong 등에 의해 논의된 바와 같이, 약 0.5 wt. % Ce02를 포함하는 조성물을 갖는 슬러리들을 사용할 경우 약 3.4의 산화물 대 질화물 선택비를 얻을 수 있고, 슬러리가 약 0.5 wt. % Ce02 및 약 0.1 wt. % 피콜린산을 포함하는 조성물을 갖는 경우 약 76.6 만큼 높은 산화물 대 질화물 선택비를 얻을 수 있다. 또한, Matsui 등에 의해 논의된 바와 같이, CeO2 및 계면 활성제를 포함하는 조성물을 갖는 슬러리를 사용할 경우 약 47.1의 산화물 대 질화물 선택비를 얻을 수 있고, 슬러리가 CeO2 및 수지 연마제를 포함하는 조성물을 가질 경우 약 124.6 만큼 높은 산화물 대 질화물 선택비를 얻을 수 있다. 이들 특정 조성물들을 사용하는 선택적 CMP에 의한 클리어링은 (수동) 실리콘 질화물 패터닝된 구조물의 노출 표면의 표면 거칠기를 현저하게 개선시키며, 이에 따라 다른 (활성) 패터닝된 구조물과의 공동-집적을 위한 후속 접합 및 층 전사가 결과적인 포토닉 디바이스의 품질을 크게 향상시킨다는 것이 확인되었다. 층 전사 프로세스에 있어서 접합 단계에 얇은 산화물 층의 (재)증착이 요구되는 경우, 약 5A rms 미만의 표면 거칠기가 관찰되었다.
바람직한 실시예의 변형들에서, 클리어링하는 단계는 실리콘 질화물 패터닝된 층의 패턴들 사이의 산화물을 디싱하는 것을 더 포함할 수 있다. 또한, 디싱 높이가 너무 높아 층 전사 프로세스에서 도너 반도체 구조물과의 적절한 결합을 보장하지 못하는 경우, 상기 방법은 실리콘 질화물 패터닝된 층을 클리어링하는 단계 및 후속적으로 컨포멀 산화물의 (새로운) 제 2 층을 제공하는 단계를 반복하는 단계를 더 포함할 수 있으며, 여기서 추가의 산화물 층은 이전에 얻어진 디싱된 실리콘 질화물 패터닝된 층의 디싱 높이의 약 1.5 배의 두께로 제공된다. 실리콘 질화물 패터닝된 층 상의 얇은 산화물 층의 (재)증착과 조합하여 실리콘 질화물 패터닝된 층의 패턴들 사이의 산화물을 디싱하는 이 반복 단계는, 후속하는 층 전사 프로세스의 관점에서 특히 유리한 것으로 나타났으며, 그 이유는 이것으로 인해 두께 균일성이 더욱 향상될 수 있기 때문이다.
일부 실시예들에서, 디싱된 실리콘 질화물 패터닝된 층 위의, 컨포멀 산화물의 제 2 층, 특히 실리콘 질화물 패터닝된 층을 클리어링하는 단계 및 컨포멀 산화물의 제 2 층을 제공하는 단계를 반복할 경우 컨포멀 산화물의 최종 층의 두께는 약 50 nm 미만, 특히 20 nm 미만, 보다 특히는 5 nm 미만일 수 있다. 두께 균일성은 약 20 %보다 높을 수 있다. 이 단계는 특히 컨포멀 산화물의 (재)증착일 수 있다. 대신에, 또는 부가적으로, 실리콘 질화물 패터닝된 층은 또한 재-산화될 수도 있다. 이러한 방식으로, 층 전사의 관점에서 도너 반도체 구조물에 대한 실리콘 질화물 패터닝된 구조물의 적절한 접합을 보장하는 것이 가능하다. 본 발명의 방법으로, 예를 들어 얇은 산화물의 층의 (재)증착 단계 이후에 약 5A rms 미만의 표면 거칠기가 관찰되었다.
본 발명의 방법은 층 전사 프로세스, 특히 수동 및 능동 반도체 구조물들의 공동-집적(co-integration)의 관점에서 적합하다. 따라서, 일부 실시예들에서, 상기 방법은 분리 가능한 반도체 층을 포함하는 도너 기판을 제공하는 단계; 및 특히 컨포멀 산화물의 제 2 층을 제공하는 단계 이후에, 또는 이 단계를 반복하는 경우에 컨포멀 산화물의 최종 층을 제공하는 단계 이후에, 상기 분리 가능한 반도체 층을 상기 디싱된 실리콘 질화물 패터닝된 층 상에 전사하는 단계를 더 포함할 수 있다. 이에 한정되는 것은 아니지만, 도너 기판은 실리콘(Si) 웨이퍼, 실리콘-온-인슐레이터 웨이퍼 등일 수 있다. 또한, 이에 한정되는 것은 아니지만, 분리 가능한 반도체 층은 실리콘 층 또는 실리콘 기반 재료 층일 수 있다. 층 전사 프로세스는 예를 들어 Smart Cut ™ 기술과 같은 공지된 방법을 사용하여 수행될 수 있다. 따라서, 분리 가능한 반도체 층은 다양한 방식으로, 특히 Smart Cut ™이 사용될 경우 이온 주입에 의해 제공될 수 있다. 따라서, 도너 기판의 나머지 부분 또는 핸들 부분은 층 스플리팅 기술을 사용하여 제거될 수 있지만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어 CMP 평탄화 스텝들 또는 다른 공지의 방법들을 사용하거나 사용함 없이 연마하는 것과 같은 도너 기판을 제거하는 다른 방법들이 고려 될 수 있다.
또한, 본 발명의 방법이 층 전사 프로세스에 사용될 경우, 상기 방법은 층 전사 이전에 및/또는 이후에 능동 디바이스를 형성하기 위해 상기 도너 기판의 분리 가능한 반도체 층을 패터닝하는 단계를 더 포함할 수 있다. 즉, 본 발명의 방법은 수동 및 능동 구조물들의 공동-집적을 용이하게 한다.
일부 실시예들에서, 전사하는 단계 이전에, 상기 방법은 상기 분리 가능한 반도체 층 상에 접합층을 제공하는 단계, 특히 분리 가능한 반도체 층, 특히 상기 도너 기판의 노출된 표면 상에 얇은 컨포멀 산화물의 층을 제공하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 상기 분리 가능한 반도체 층은 실리콘으로 이루어질 수 있으며, 상기 접합층은 상기 분리 가능한 반도체 층의 열 산화에 의해 얻어질 수 있다. 이 구성은 열 산화가 예를 들어 산화물 증착과 같이 훨씬 더 높은 균일성을 초래하기 때문에 유리한 것으로 밝혀졌다.
따라서, 바람직한 실시예들의 변형들에서, 상기 디싱된 실리콘 질화물 패터닝된 층 위의, 상기 컨포멀 산화물의 제 2 층, 또는 상기 컨포멀 산화물의 제 2 층을 제공하는 단계를 반복할 경우에 컨포멀 산화물의 최종 층의 조합된 두께는, 접합 계면에서의 높은 균일성을 고려하면서 약 50 nm 내지 약 300 nm의 범위 내에 있을 수 있다. 디싱된 실리콘 질화물 패터닝된 층 상에 증착되는 산화물의 매우 낮은 두께는 접합 계면에서의 균일성을 보장하기 위해 접합층에 사용되는 열 산화물의 주어진 두께와 조합될 수 있으며, 이에 따라 높은 접합 강도를 제공할 수 있다. 포토닉 디바이스의 경우, 이것은 분리 가능한 반도체 층 내의 능동 디바이스들과 SiN 도파관들 사이의 실질적으로 완전한 커플링을 초래한다.
마지막으로, 본 발명의 목적은 또한 본 발명의 방법의 변형들 중의 어느 것을 사용하여 제조되는 포토닉 디바이스에 의해서 달성된다. 접합 전에 실리콘 질화물 패터닝된 구조물의 노출 표면의 두께 균일성이 종래 기술에 비해 개선되었기 때문에, 층 전사 이후에, 본 발명의 방법은 개선된 공동-집적 반도체 구조물들을 초래한다. 특히, 공지된 방법에 의해 얻어지는 포토닉 회로 등과 비교하여 향상된 특성을 갖는 포토닉 디바이스를 얻을 수 있게 된다.
본 발명은 첨부된 도면들과 함께 유리한 예시적인 실시예들을 사용하여 이하에서 보다 상세히 설명될 것이다.
도 1은 본 발명의 제 1 예시적인 실시예에 따른 반도체 구조물을 제조하는 방법의 단계들을 개략적으로 도시한 것이다.
도 2는 본 발명의 제 2 예시적인 실시예에 따라 제조되는 실리콘 질화물 패터닝된 구조물을 개략적으로 도시한 것이다.
도 3은 도 1 및 도 2에 도시된 실시예들에서 제공되는 구조물들 중 임의의 것에 층 전사를 수행하는 관점에서 도너 기판을 제공하는 단계를 개략적으로 도시한 것이다.
도 4는 본 발명의 제 3 예시적인 실시예에 있어서, 도 1 및 도 2에 도시된 실시예들에서 제공되는 구조물들 중의 임의의 것 상에 도 3에 도시된 도너 기판으로부터 층을 전사시키는 단계들을 개략적으로 도시한 것이다.
본 발명의 예시적인 실시예들에 대한 다음의 설명에서, 동일한 참조 부호들은 상이한 실시예들에 걸쳐 동일한 특징들을 나타내는데 사용될 수 있다. 또한, 일부 실시예들에서, 이전 실시예들에서 설명된 특징들의 설명은 생략될 수 있다.
본 발명에 따른 반도체 구조물을 제조하는 방법의 단계들이 도 1을 참조하여 제 1 예시적인 실시예에서 설명될 것이다.
도 1의 단계(A)에서 도시된 바와 같이, 실리콘 질화물 패터닝된 구조물(100)를 함께 형성하는 캐리어 기판(101) 상에 또는 그 위에 실리콘 질화물 패터닝된 층(102)이 제공된다. 포토닉 응용들에 바람직한 재료인 실리콘 질화물(Silicon nitride; SiN)이 사용될 수 있지만, 다른 질화물계 재료들 또는 반도체 재료들이 또한 응용들에 따라 적합할 수 있다.
제 1 실시예의 실리콘 질화물(SiN) 패터닝된 층(102)은 수동 포토닉 구조물로서 제공될 수 있다. 따라서, SiN 패터닝된 층(102)은 예를 들어 대응하는 마스크들을 갖는 하나 이상의 에칭 단계들을 사용하여 형성될 수 있는 패턴들 등을 포함할 수 있다. 다른 실시예들은 트랜지스터 등의 게이트 스택에 존재하는 패턴들과 관련된 것일 수 있다. 하나 이상의 어닐링 단계들은 원하는 응용들에 따라 SiN 패터닝된 층(102)을 강화하기 위해, 이 시점에서 또는 나중에 적절하게 사용될 수 있다.
또한, 제 1 실시예에서, 캐리어 기판(101)은 실리콘 웨이퍼이지만, 목적으로 하는 응용들에 따라 상이한 실시예들에서는 다른 재료들이 사용될 수도 있다. 캐리어 기판(101)과 SiN 패터닝된 층(102) 사이의 어셈블리는 예를 들어 중간 산화물 층, 예를 들면 Si02 등(도시되지 않음), 접착 층, 또는 다른 적절한 공지의 방법들을 사용하여 실현될 수 있다.
도 1의 단계(B)에 도시된 바와 같이, 후속 단계에서, 컨포멀 산화물(conformal oxide)(103)의 제 1 층이 SiN 패터닝된 층(102) 상에, 특히 그 바로 위에 직접 제공되어, 바람직하게는 아래에 놓인 Si 웨이퍼(101)의 전체 직경에 걸쳐, SiN 패터닝된 층(102)을 완전히 덮는다. 이 실시예에서, 컨포멀 산화물(103)의 제 1 층은 SiN 패터닝된 층(102)의 두께의 약 1.5 배의 높이에서 중지된다. 따라서, 또한 도시된 바와 같이, 컨포멀 산화물은 SiN 패터닝된 층(102)의 (STI) 패턴들 사이에 제공된다. SiN 패터닝된 층(102)의 패턴들 때문에, 컨포멀 산화물(103)의 제 1 층은 대응하는 표면 요철들 및 거칠기를 나타낸다.
제 1 실시예에서, 컨포멀 산화물은 이산화규소(Si02)일 수 있으며, 따라서 컨포멀 산화물(103)의 제 1 층은 이하에서 제 1 Si02 층(103)으로 지칭되거나 또는 간단히 Si02 층(103)으로 지칭될 수도 있고, 제 1 Si02 층(103)은 화학 기상 증착(chemical vapor deposition; CVD), 특히 고밀도 플라즈마 화학 기상 증착(high-density plasma chemical vapor deposition; HDP CVD)에 의해 SiN 패터닝된 층(102) 상에 제공되며, 다른 실시예들에서는 다른 공지된 방법들 및/또는 산화물들이 사용될 수도 있다.
도 1의 단계(C)에 도시된 바와 같이, 후속 단계에서, Si02 층(103)은 SiN 패터닝된 층(102) 상에서 미리 결정된 두께로 평탄화되며, 이에 따라 평탄화 Si02 층(103')을 형성한다. 제 1 실시예에서, 평탄화 Si02 층(103')은 화학-기계적 평탄화(chemical-mechanical planarization; CMP)의 단계를 사용하여 형성된다. 이 실시예의 변형예들 또는 본 발명인 방법의 다른 실시예들에서는, CMP 이외의 다른 잘 알려진 평탄화 방법들이 사용될 수 있으며 및/또는 SiN 패터닝된 층(102) 위의 평탄화 Si02 층(103')의 높이가 약 100 nm이거나 또는 이보다 훨씬 작을 수 있다.
전술한 바와 같이, 이 시점에서, 평탄화 Si02 층(103')은 포토닉 응용들에 필요한 두께 균일성에 관한 매우 엄격한 요건들을 거의 충족시키지 못한다.
따라서, 도 1의 단계(D)에 도시된 바와 같이, 본 발명에 따라, 평탄화 Si02 층(103')을 실현한 이후, SiN 패터닝된 층(102)을 클리어링(clearing)하는 단계, 다시 말하면 SiN 패터닝된 층(102)의 상부의 평탄화 Si02 층(103')의 제거는, 원하는 경우 예를 들어 층 전사 프로세스에서 능동 포토닉 구조에 후속적으로 결합되어 동일한 디바이스에서 수동 및 능동 구조물들 모두의 공동-집적을 달성할 수 있는 최종 구조물(110)의 노출된 표면의 평탄성을 개선시키기 위해 수행된다.
제 1 실시예에서, SiN 패터닝된 층(102)의 클리어링은, 상기 패턴들을 남기면서 SiN 패터닝된 층(102)의 (STI) 패턴들의 상부에서 본질적으로 중지되는 평탄화 Si02 층(103')의 선택적인 CMP에 의해 달성되며, 따라서 SiN 패터닝된 층(102)은 선택적 CMP에 의해 본질적으로 영향을 받지 않으며, SiN 패터닝된 층(102)의 패턴들 사이에 디싱된(dished) Si02 포켓들(103")만을 남김으로써, 결과적으로 디싱된 실리콘 질화물(SiN) 패터닝된 층(102')이 형성된다. 제 1 실시예에서, 이것은 선택적 CMP에 사용되는 슬러리의 조성물을 적절하게 선택함으로써 가능하다.
이와 관련하여, 제 1 실시예에서, 세리아계 슬러리(ceria based slurry)가 바람직하다. 특히, 구조물(110)의 상부의 노출된 표면의 표면 거칠기를 개선하면서 높은 산화물 대 질화물 선택 비에 도달할 수 있게 하는 세리아계 슬러리들이 바람직하다. 따라서, 제 1 실시예에서, 선택적 CMP를 위해 사용되는 슬러리는 다음 중 하나를 포함하는 조성물들로 선택된다: 약 0.5 wt. % Ce02, 약 0.5 wt. % Ce02 및 약 0.1 wt. % 피콜린산, Ce02 및 계면 활성제, 또는 Ce02 및 수지 연마제(이들 모두는 실리콘 질화물의 최소 연마로 산화물을 차별적으로 제거하는 동시에 STI 패턴의 요건들도 충족시킴). 실제로, 제 1 실시예의 변형들에서, 어떤 세리아계 슬러리가 사용되는지에 따라, 다음의 산화물 대 질화물 선택비에 도달하는 것이 가능하다: 약 0.5 wt. % Ce02를 포함하는 조성물을 갖는 슬러리를 사용하는 경우 약 3.4의 선택비; 슬러리가 약 0.5 wt. % Ce02 및 약 0.1 wt. % 피콜린산을 포함하는 조성물을 갖는 경우 약 76.6의 높은 선택비; CeO2 및 계면 활성제를 포함하는 조성물을 갖는 슬러리를 사용하는 경우 약 47.1; 또는 슬러리가 CeO2 및 수지 연마제를 포함하는 조성물을 갖는 경우 약 124.6의 높은 선택비.
따라서, 도 1의 단계(D)에 도시된 결과적인 구조물(110)에 있어서 디싱된 SiN 패터닝된 층(102')의 상부의 노출된 표면의 평탄도는 단계(C)로부터의 결과적인 구조물의 것과 비교하여 현저하게 개선된다. 따라서, 구조물(110)이 능동 포토닉 구조물과 공동-집적될 경우, 공지 방법들을 사용하여 제조된 포토닉 디바이스와 비교하여 개선된 특성들을 갖는 포토닉 디바이스를 초래할 것이다.
다음으로, 도 1의 단계(E)에 도시된 바와 같이, 제 1 실시예는, 패턴들 사이에 디싱된 SiO2 포켓들(103")을 갖는 디싱된 SiN 패터닝된 층(102')에 의해 형성된 노출된 표면의 상부에, 산화물(104), 특히 컨포멀 산화물의 제 2 층을 제공하는, 특히 증착 또는 재-증착하는 후속 단계를 더 포함한다. 제 1 실시예에서, 컨포멀 산화물(104)의 제 2 층은 SiO2의 충이지만, 다른 컨포멀 산화물이 사용될 수 있음을 당업자는 인식할 것이다. 따라서, 이하에서, 컨포멀 산화물(104)의 제 2 층은 제 2 SiO2 층(104) 또는 간단히 SiO2 층(104)으로 지칭될 수도 있다.
또한, 제 1 실시예에서, 제 2 SiO2 층(104)은 약 50 nm 미만, 바람직하게는 약 20 nm 미만, 또는 더욱 바람직하게는 5 nm미만의 두께를 갖는 얇은 층일 수 있다. 제 2 SiO2 층(104)에 대해 관찰된 표면 거칠기는 그 두께 균일성이 포토닉 응용들의 매우 엄격한 요건들을 충족시키는 약 5 A rms 미만이다. 다시 말해, 층 전사의 관점에서 도너 반도체 구조물에 대한 결과적인 반도체 구조물(120)의 적절한 접합을 보장하는 것이 가능하다.
반도체 구조물을 제조하기 위한 본 발명의 방법의 제 2 예시적인 실시예가 이제 도 2를 참조하여 설명될 것이며, 여기서 제 1 실시예의 결과인 반도체 구조물(120) 또는 제 1 실시예의 임의의 변형의 결과인 아날로그 반도체 구조물은 능동 및 수동 구조물들 모두를 갖는 공동-집적 포토닉 디바이스를 제조하는 관점에서 준비된다. 이하에서 명백한 바와 같이, 제 2 실시예는 제 1 실시예의 변형으로서 볼 수 있다.
전술한 바와 같이, 도 1의 단계(D)를 참조하여 설명된 SiN 패터닝된 층(102)을 클리어링하는 단계는 디싱된 SiN 패터닝된 층(102')의 패턴들 사이에 디싱된 SiO2 포켓들(103")을 초래한다. 실제로, SiN 패터닝된 층(102)의 패턴들의 구조에 따라, 디싱 단계(dishing step)는 또한 웨이퍼 에지에 대한 오버-폴리싱(over-polishing) 단계를 포함할 수도 있다. 또한, 매우 높은 산화물 대 질화물 선택비를 갖는 세리아계 슬러리의 경우, 디싱된 SiN 패터닝 층(102')의 원하는 디싱 높이에서 선택적 CMP를 중지시킬 수 있다.
또한, 제 2 실시예에서, 도 1에 도시된 단계(E)에 후속하는 단계에서, 컨포멀 산화물, 예를 들어 SiO2 또는 임의의 다른 적합한 산화물의 평탄화 산화물 층(104')이 패턴들 사이에 디싱된 SiO2 포켓들(103")을 갖는 디싱된 SiN 패터닝 층(102')에 의해 형성된 노출 표면의 상부에 제공될 수 있으며, 이에 따라 반도체 구조물(130)을 형성할 수 있다. 실제에 있어서는, SiN 패터닝된 층(102)을 클리어링하고 후속하여 컨포멀 평탄화 산화물 층인 컨포멀 산화물(104')의 제 2 층을 제공하는 방법 단계들이 반복될 수 있다. 특히, 새로운 평탄화 산화물 층(104')이 디싱 단계에서 디싱 높이의 약 1.5 배의 두께로 제공되는 것이 바람직하다. 이 단계는 디싱의 단계에서 디싱 높이가 너무 높아 층 전사 프로세스에서의 도너 반도체 구조에 적절한 접합을 보장하지 못할 때 유리할 수 있다.
다음으로, 제 2 실시예들의 변형에서, 제 1 실시예의 컨포멀 산화물(104)의 제 2 층은 디싱된 SiN 패터닝 층(102') 및 패턴들 사이의 디싱된 SiO2 포켓들(103")에 의해 형성된 노출 표면의 상부에, 또는 구조물(130)의 평탄화 산화물(104')의 상부에 직접 증착될 수 있다. 또한, 다른 변형에서, 균일화를 더욱 개선시키기 위해 클리어링하는 단계와 평탄화 산화물 층(104')을 제공하는 단계를 추가로 반복하는 것이 가능할 것이다.
도 2는 본질적으로 제 2 실시예들에서 얻어진 구조물(130)이 제 1 실시예에서 얻어진 구조물(120)물과 매우 유사함을 도시한 것이다. SiN 패터닝된 층(102)을 클리어링하고 다른 컨포멀 산화물(104)을 제공하는 반복 단계들(층(104')에서 생성됨)이 반복되기 때문에, 두께 균일성이 제 1 실시예에서 보다 더욱 개선된다. 따라서, 본 발명에 의해 얻어지는 균일성의 향상을 보다 개략적으로 강조하기 위해, 도 2에는 디싱이 도시되어 있지 않다.
반도체 구조물을 제조하기 위한 본 발명의 방법의 제 3 예시적인 실시예가 이제 도 3 및 도 4를 참조하여 설명될 것이며, 여기서 제 1 또는 제 2 실시예들 중의 어느 것의 결과인 구조물들(120, 130) 중 임의의 것 또는 그 임의의 변형의 결과인 아날로그 구조물들은 층 전사 프로세스에서, 특히 능동 포토닉 구조물과의 공동-집적을 위해 사용될 것이다.
도 3에 도시된 바와 같이, 제 3 실시예에서는, 도너 기판(201)이 전술한 실시예들 중 하나에 의해 얻어진 구조물들(120, 130) 중 하나로의 층 전사의 관점에서 제공된다. 따라서, 분리 가능한 반도체 층(202)이 도너 기판(201)에 또는 그 위에 제공된다. 제 3 실시예에서는, Smart Cut™ 기술을 이용한 층 전사가 수행된다. 따라서, 제 3 실시예에서, 반도체 층(202)은 도너 기판(201)의 미리 결정된 깊이에서의 이온 주입에 의해 약화된(스플리팅) 층(도 3에서 점선으로 표시됨)을 생성함으로써 제공된다. 제 3 실시예의 변형들에서는, 다른 기술들이 층 전사를 위해 사용될 수 있으며, 분리 가능한 반도체 층(202)은 예를 들어 약한 또는 비-영구적 접착제를 사용하여, 또는 산화물 층 등을 사용하여 도너 기판(201)에 분리 가능한 방식으로 부착될 수 있다.
제 3 실시예에서, 도너 기판은 Si 벌크 웨이퍼이며, 분리 가능한 반도체 층(202)은 Si 층이다. 다른 실시예들에서, 도너 기판은 실리콘 웨이퍼, 실리콘-온-인슐레이터 웨이퍼(silicon-on-insulator wafer) 등일 수 있으며, 분리 가능한 반도체 층은 실리콘계 재료 또는 다른 반도체 재료의 층일 수 있다.
도 4의 단계(A)에 도시된 바와 같이, Si 도너 웨이퍼(201)는 전술한 실시예들 중 하나에 의해 얻어지는 구조물들(120, 130) 중 하나에 접합된다(점선들은 디싱된 SiO2 포켓들(103")을 강조함). 특히, 전사될 분리 가능한 Si 층(202)의 자유 접합 표면은 다음 중 하나에 의해 형성되는 자유 접합 표면에 접합된다: 제 1 실시예 또는 그 변형예에 의해 얻어지는 구조물(120)에 대한 제 2 SiO2 층(104); 또는 제 2 실시예 또는 그 변형예에 의해 얻어지는 구조물(130)에 대한 평탄화 SiO2 층(104').
일부 변형들에서, 제 1 또는 제 2 실시예들에서 전술한 바와 같은 얇은 제 2 SiO2 층(104)을 제공하는 대신에 또는 그에 추가하여, 컨포멀 산화물의 층이 층 전사 프로세스에서 구조물(120, 130)에 전사될 분리 가능한 Si 층(202)의 자유 (접합) 표면 상에 제공될 수 있다. 또 다른 변형들에서는, 디싱된 SiN 패터닝 층(102') 및/또는 분리 가능한 Si 층(202)의 접합 표면을 재-산화시키는 것도 가능할 것이다. 즉, 본 발명의 방법의 이 양태의 변형들에서는, 접합 산화물 층이 원하는 접합 강도에 따라, 수용체 실리콘 질화물 패터닝 구조물 상에, 도너 기판의 분리 가능한 층 상에, 또는 양쪽 모두에 제공될 수 있다.
일부 변형들에서, 분리 가능한 반도체 층(202)은 실리콘으로 이루어질 수 있으며, 분리 가능한 반도체 층(202) 상의 접합 층은 분리 가능한 반도체 층(202)의 열 산화에 의해 얻어질 수 있다. 이것은 열 산화가 예를 들어 산화물 증착과 같은 훨씬 더 높은 균일성을 초래하기 때문에 유리하다.
따라서, 제 3 실시예의 변형들에서, 디싱된 SiN 패터닝 층(102') 상의 컨포멀 산화물의 최종 증착 층, 즉 제 1 실시예의 변형들에 따른 제 2 SiO2(104) 또는 제 2 실시예의 변형들에 따른 최종 증착된 평탄화 SiO2 층(104')과, 상기 접합층의 결합된 두께는, 접합 계면에서의 높은 균일성을 고려하여, 바람직하게는 약 50 nm 내지 약 300 nm 범위일 수 있다. 디싱된 SiN 패터닝 층(102') 상의 매우 낮은 두께의 증착 산화물은 접합 계면에서 이러한 균일성을 보장하기 위해 접합 층에 사용되는 특정 두께의 열 산화물과 조합됨으로써, 높은 접합 강도를 제공할 수 있다. 포토닉 디바이스들의 경우, 이것은 분리 가능한 반도체 층(202) 내의 능동디바이스들과 SiN 도파관들 사이에 실질적으로 완전한 커플링을 초래한다.
다음으로, 도 4의 단계(B)에 도시된 바와 같이, 도너 Si 웨이퍼(201)의 나머지 부분 또는 핸들 부분이 특히 Smart Cut™ 기술에 의한 층 전사에서의 열 처리 후에 분리되며, 이에 따라 분리 가능한 Si 층(202)이 이제 개선된 평탄도 및 두께 균일성을 가진 제 2 SiO2 층(104)(또는 104)을 갖는 디싱된 SiN 패터닝 층(102') 상에 전사되어, 공동-집적 반도체 구조물(140)을 형성한다. 이어서, 추가의 표면 처리 단계들(연삭, 에칭, 평탄화, 연마 등)이 반도체 구조물(140)의 의도된 용도에 따라 전사된 Si 층(202) 상에서 수행될 수 있다.
제 3 실시예의 변형들에서는, Smart Cut™ 기술과 같은 스플리팅 기술에 의해 층을 전사하는 대신에, 예를 들어 CMP 평탄화 단계들 또는 임의의 다른 공지의 적절한 방법을 사용하거나 사용함 없이 연마함으로써, 도너 기판의 나머지 부분 또는 핸들 부분을 제거할 수도 있다.
또한, Si 층(202)은 예를 들어 하나 이상의 에칭 및 마스킹 단계들을 사용하여 특히 능동 디바이스로 패터닝될 수 있다. Si 층(202)의 패터닝 및 선택적인 어닐링 강화 단계들이 층 전사 이전에 및/또는 이후에 수행될 수 있다. 어느 경우에나, 본 발명의 방법이 수동 및 능동 구조물들의 공동-집적을 용이하게 한다는 것을 당업자는 이해할 것이다.
결과적으로, 실리콘 질화물 패터닝된 층(여기서는 SiN 패터닝된 층(102))이 수동 디바이스, 특히 수동 포토닉 구조물을 형성하고, 전사된 층(여기서는 Si 층(202))이 능동 디바이스, 특히 능동 포토닉 구조물을 형성할 경우, 최종 공동-집적 반도체 구조물(140)은 포토닉 응용들에 사용될 수 있다. 예를 들어, 포토닉 회로를 구현하기 위해 추가의 방법 단계들에서 전기적 연결들이 추가될 수 있다. 본 발명의 제조 방법의 결과로서 얻어지는 이점들을 감안할 때, 반도체 구조물(140) 또는 그것을 사용하는 포토닉 디바이스는 공지의 방법들에 의해 제조되는 아날로그 디바이스에 비해 개선된 특성들을 가질 것이다. 특히, 수동 구조물과 능동 구조물 사이의 접합 강도 및 커플링이 종래 기술과 비교하여 개선된다.
마지막으로, 당업자는 전술한 실시예들이 본 발명의 기초가 되는 개념을 설명하기 위한 것일뿐이며, 다른 실시예들이 본 발명의 범위를 벗어나지 않고 상기한 예들에서 벗어날 수 있음을 이해할 것이다. 특히, 전술한 본 발명의 다양한 실시예들 및/또는 그 변형예들이 서로 조합되어 여전히 본 발명의 범위 내에 있는 다른 실시예들을 형성할 수도 있다.

Claims (15)

  1. 반도체 구조물을 제조하는 방법으로서,
    캐리어 기판(101) 위에 실리콘 질화물 패터닝된 층(102)을 제공하는 단계;
    상기 실리콘 질화물 패터닝된 층(102) 상에, 컨포멀 산화물(conformal oxide)의 제 1 층(103)을 제공하여, 상기 실리콘 질화물 패터닝된 층을 완전히 덮도록 하는 단계; 및
    평탄화 산화물 층(103')을 형성하기 위하여 상기 실리콘 질화물 패터닝된 층(102) 위의 미리 결정된 두께까지 상기 컨포멀 산화물의 제 1 층(103)을 평탄화하는 단계를 포함하며,
    상기 컨포멀 산화물의 제 1 층(103)을 평탄화하는 단계 이후에, 상기 방법은,
    디싱(dishing) 높이를 갖는 디싱된 실리콘 질화물 패터닝된 층(102)을 형성하기 위해 상기 실리콘 질화물 패터닝된 층(102)을 클리어링(clearing)하는 단계; 및
    후속적으로, 상기 디싱된 실리콘 질화물 패터닝된 층(102') 상에 또는 그 위에 컨포멀 산화물의 제 2 층(104)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 컨포멀 산화물의 제 1 층(103)을 제공하는 단계는, 상기 컨포멀 산화물의 제 1 층(103)을 증착하는 것을 포함하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 컨포멀 산화물의 제 1 층(103)을 제공하는 단계는 상기 실리콘 질화물 패터닝된 층(102)의 두께의 1.5 배의 두께에서 중지되는 것인 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 컨포멀 산화물의 제 1 층(103)을 평탄화하는 단계에서, 상기 미리 결정된 두께는 상기 실리콘 질화물 패터닝된 층(102) 위의 100 nm인 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 질화물 패터닝된 층(102)을 클리어링하는 단계는 상기 평탄화 산화물 층(103')의 선택적 화학-기계적 평탄화(CMP)를 수행하는 것을 포함하는 방법.
  6. 제 5 항에 있어서,
    상기 선택적 CMP는 세리아계 슬러리를 사용하여 수행되는 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 컨포멀 산화물의 제 2 층(104)은 상기 컨포멀 산화물의 제 2 층(104)을 증착시키거나 상기 디싱된 실리콘 질화물 패터닝된 층(102')을 재산화시킴으로써 제공되는 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 질화물 패터닝된 층을 클리어링하는 단계 및 후속적으로 컨포멀 산화물의 제 2 층을 제공하는 단계를 반복하는 단계를 더 포함하며, 상기 컨포멀 산화물의 제 2 층은 이전에 얻어진 디싱된 실리콘 질화물 패터닝된 층의 디싱 높이의 1.5 배의 두께로 제공되는 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 디싱된 실리콘 질화물 패터닝된 층(102') 위의, 상기 컨포멀 산화물의 제 2 층(104)의 두께는 50 nm 미만의 두께를 가지며,상기 두께는 20%보다 높은 균일성을 갖는 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    분리 가능한 반도체 층(202)을 포함하는 도너 기판(201)을 제공하는 단계; 및
    상기 분리 가능한 반도체 층(202)을 상기 디싱된 실리콘 질화물 패터닝된 층(102') 상에 전사하는 단계를 더 포함하는 방법.
  11. 제 10 항에 있어서,
    상기 전사하는 단계 이전에 및/또는 이후에 능동 디바이스를 형성하기 위해 상기 분리 가능한 반도체 층(202)을 패터닝하는 단계를 더 포함하는 방법.
  12. 제 10 항에 있어서,
    상기 전사하는 단계 이전에, 상기 분리 가능한 반도체 층(202) 상에 접합층을 제공하는 단계를 더 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 분리 가능한 반도체 층(202)은 실리콘으로 이루어지며, 상기 접합층은 상기 분리 가능한 반도체 층(202)의 열 산화에 의해 얻어지는 방법.
  14. 제 12 항에 있어서,
    상기 디싱된 실리콘 질화물 패터닝된 층(102) 위의, 상기 컨포멀 산화물의 제 2 층(104) 및 상기 접합층의 결합된 두께는 50 nm 내지 300 nm의 범위 내에 있는 방법.
  15. 삭제
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