KR102143260B1 - 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이 - Google Patents

싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이 Download PDF

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Abstract

싱글 폴리 비휘발성 기억소자는 제1형 하부 웰, 상기 제1형 하부 웰의 상부에서 서로 이격되어 형성되는 제1 및 제2 웰들, 상기 제1 웰의 상부에 순차적으로 배치되는 소스 전극, 선택 트랜지스터 및 센싱 트랜지스터를 포함하는 메모리 셀 및 상기 제1 웰로부터 상기 소스 전극의 반대 방향으로 분리되어 상기 제2 웰의 상부에 형성되고, 상기 센싱 트랜지스터와 연결되는 컨트롤 게이트를 포함한다. 따라서, 싱글 폴리 비휘발성 기억소자는 기록 및 소거 동작 효율을 향상시키고 기억소자의 면적을 감소시킬 수 있다.

Description

싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이{SINGLE POLY NON-VOLATILE MEMORY DEVICE, METHOD FOR MANUFACTURING THE SAME AND SINGLE POLY NON-VOLATILE MEMORY DEVICE ARRAY}
본 발명은 싱글 폴리 비휘발성 기억소자에 관한 것으로, 보다 상세하게는 센싱 트랜지스터 및 선택 트랜지스터를 하나의 웰에 배치하고 컨트롤 게이트를 다른 하나의 웰에 배치하여, 동작 효율을 향상시키고 면적을 감소시키는 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 이를 배열하는 방법에 관한 것이다.
비휘발성 기억소자는 NVM(Non Volatile Memory)이라고도 불리며, 전원 없이도 장기간 안정적으로 기억시킬 수 있는 장치에 해당한다. 그 중 전기적 소거(또는 이레이즈) 및 프로그램 가능 읽기 전용 기억 장치(EEPROM)는 데이터의 기록(Program) 및 소거(Erase)가 가능한 읽기용 기억 장치(EPROM)의 변형을 통해 내부에 기록된 데이터를 전기적으로 소거하여 재기록할 수 있다. 따라서, 비휘발성 기억소자는 프로그램을 재기록할 필요가 있는 응용 분야에 편리하게 사용되고, 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록 또는 소거할 수 있다. 비휘발성 기억소자는 전기적인 판독이나 기록이 가능하므로 시스템에 내장된 상태로 다시 프로그램할 수 있어 사용자가 정보변경이 필요한 응용 분야에 사용 된다.
일반적으로 데이터의 기록 및 소거가 가능한 기억장치(EEPROM)는 두 개의 폴리를 적층하는 더블 폴리 구조 또는 하나의 폴리를 사용하는 싱글 폴리 구조를 사용하는데, 본 발명은 하나의 폴리를 사용하는 싱글 폴리 비휘발성 소자에 관한 것이다. 본 발명의 싱글 폴리 비휘발성 소자는 프로그램 또는 이레이즈 동작 시 +VPP와 -VPP를 인가하는 방식을 사용하여 별도의 고전압 공정 또는 고전압 소자 없이 구성할 수 있다. 즉, 고전압 공정 또는 고전압 소자 없이 중전압 소자(MEDIUM VOLTAGE DEVICE)를 싱글 폴리 비휘발성 기억소자로 변형 및 중전압 소자로 회로를 구성하여 로직 프로세스와 호환 가능 하도록 하였다. 이를 통해 제조 단계가 감축되어, 비용이 절감되고 제조 시간이 단축되는 이점이 있다.
종래 기술에 의한 싱글 폴리 비휘발성 기억소자는 터널링 영역과 센싱 트랜지스터가 분리된 구조로 구현되어 메모리 셀의 면적 증가를 유발하였다. 또한, 종래 기술은 센싱 트랜지스터를 소스 전극의 인근에 배치하고, PN 접합에 따른 공핍 영역에 의하여 실질적인 터널링 영역이 감소한다. 즉, 종래 기술은 소거 동작 시에 센싱 트랜지스터를 통해 출입하는 전자의 개수를 감소시켜 소거 동작의 효율을 감소시키는 문제점을 가지고 있다.
본 발명의 일 실시예는 센싱 트랜지스터 및 선택 트랜지스터를 제1 웰에 배치하고 컨트롤 게이트를 제1 웰과 이격된 제2 웰에 배치하는 싱글 폴리 비휘발성 기억소자를 제공하고자 한다.
본 발명의 일 실시예는 제1 웰에 소스 전극, 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극을 순차적으로 배치하는 싱글 폴리 비휘발성 기억소자를 제공하고자 한다.
본 발명의 일 실시예는 컨트롤 게이트의 모든 영역 및 제2 웰의 상부에 형성되는 제2 확산 영역과 연결되는 컨트롤 게이트 전극을 제2 활성 영역 내에 형성하는 싱글 폴리 비휘발성 기억소자를 제공하고자 한다.
본 발명의 일 실시예는 선택 트랜지스터의 드레인 영역과 센싱 트랜지스터의 소스 영역을 공유하는 제2 도핑층을 형성하는 싱글 폴리 비휘발성 기억소자를 제공하고자 한다.
실시예들 중에서, 싱글 폴리 비휘발성 기억소자는 제1형 하부 웰, 상기 제1형 하부 웰의 상부에서 서로 이격되어 형성되는 제1 및 제2 웰들, 상기 제1 웰의 상부에 순차적으로 배치되는 소스 전극, 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극 및 상기 제1 웰로부터 상기 소스 전극의 반대 방향으로 분리되어 상기 제2 웰의 상부에 형성되고, 상기 센싱 트랜지스터의 게이트와 연결되는 컨트롤 게이트를 포함한다.
일 실시예에서, 상기 센싱 트랜지스터의 게이트는 그 하단을 향하여 전자의 이동통로를 제공하는 터널링 영역으로 구현될 수 있다. 상기 싱글 폴리 비휘발성 기억소자는 상기 선택 트랜지스터 및 상기 센싱 트랜지스터를 포함하는 제1 활성 영역 및 상기 제1 활성 영역과 이격되어 상기 컨트롤 게이트를 포함하는 제2 활성 영역으로 구성될 수 있다.
상기 싱글 폴리 비휘발성 기억소자는 상기 컨트롤 게이트는 상기 센싱 트랜지스터의 게이트와 연결되고, 상기 컨트롤 게이트와 상기 센싱 트랜지스터의 게이트는 플로팅 게이트를 구성할 수 있다. 상기 싱글 폴리 비휘발성 기억소자는 상기 제1 웰의 상부에 배치되고, 상기 선택 트랜지스터 및 상기 센싱 트랜지스터와 인접하도록 형성된 제1 내지 제3 도핑층들을 더 포함할 수 있다.
상기 싱글 폴리 비휘발성 기억소자는 상기 소스 전극의 하부에 배치되고 상기 제1 도핑층과 인접한 제1 확산 영역을 더 포함할 수 있다. 일 실시예에서, 상기 제2 도핑층은 상기 선택 트랜지스터의 드레인 영역과 상기 센싱 트랜지스터의 소스 영역을 공유할 수 있다.
상기 제3 도핑층은 상기 센싱 트랜지스터의 드레인 영역에 해당하고, 상기 선택 트랜지스터의 반대 방향에 배치되며, 그 상부에서 드레인 전극을 포함할 수 있다. 상기 싱글 폴리 비휘발성 기억소자는 상기 제2 웰의 상부에서 상기 컨트롤 게이트의 일측에 형성되는 컨트롤 게이트 전극을 포함하며, 상기 컨트롤 게이트 전극의 하부에서 단일 영역으로 구현되는 제2 확산 영역을 더 포함할 수 있다.
상기 제2 활성 영역은 상기 컨트롤 게이트의 모든 영역 및 상기 컨트롤 게이트 전극을 포함하여 상기 컨트롤 게이트의 동작 효율을 향상시킬 수 있다. 상기 제2 활성 영역은 상기 제2 웰의 상부에 형성되어 상기 컨트롤 게이트의 하단에 배치되는 임플란트 영역을 더 포함할 수 있다.
상기 싱글 폴리 비휘발성 기억소자는 상기 소스 전극 및 상기 컨트롤 게이트를 통해 프로그램 및 이레이즈 동작 전압이 인가될 수 있다. 상기 싱글 폴리 비휘발성 기억소자는 프로그램 동작시 상기 소스 전극에는 음의 전압이 상기 컨트롤 게이트에는 양의 전압이 인가되고, 이레이즈 동작시 상기 소스 전극에는 양의 전압이 상기 컨트롤 게이트에는 음의 전압이 인가될 수 있다.
실시예들 중에서, 싱글 폴리 비휘발성 기억소자의 제조 방법은 반도체 기판에 제1형 불순물을 도핑하여 제1형 하부 웰을 형성하는 단계, 제2형 불순물을 도핑하여 상기 제1형 하부 웰의 상부에서 서로 이격되는 제1 및 제2 웰들 및 상기 제1 및 제2 웰들 각각을 둘러싸도록 제1형 웰을 형성하는 단계 및 상기 제1 웰의 상부에 선택 트랜지스터 및 센싱 트랜지스터를 형성하고, 동시에 상기 제1 웰로부터 상기 소스 전극의 반대 방향으로 분리된 상기 제2 웰의 상부에 컨트롤 게이트를 형성하는 단계를 포함한다.
상기 선택 트랜지스터 및 센싱 트랜지스터는 제1 활성 영역에 형성되며, 상기 센싱 트렌지스터의 게이트 및 선택 트랜지스터의 게이트를 포함할 수 있다. 일 실시예에서, 상기 센싱 트랜지스터의 게이트와 상기 컨트롤 게이트는 서로 연결될 수 있다. 상기 싱글 폴리 비휘발성 기억소자의 제조 방법은 상기 선택 트랜지스터의 드레인 영역과 상기 센싱 트랜지스터의 소스 영역을 공유하는 제2 도핑층을 형성하는 단계를 더 포함할 수 있다.
실시예들 중에서, 싱글 폴리 비휘발성 기억소자 어레이는 선택 트랜지스터, 센싱 트랜지스터 및 컨트롤 게이트로 구성된 하나의 셀이 배열 형태로 구성되어 인접한 선택 트랜지스터의 소스 전극과 컨트롤 게이트를 서로 공유하고, 상기 선택 트랜지스터의 소스 전극 및 상기 컨트롤 게이트에는 프로그램 및 이레이즈 동작 전압이 인가될 수 있다.
상기 싱글 폴리 비휘발성 기억소자 어레이는 상기 싱글 폴리 비휘발성 기억소자 어레이 중 프로그램 또는 이레이즈의 대상이 되는 적어도 하나의 싱글 폴리 비휘발성 기억소자를 선택하고, 상기 선택된 적어도 하나의 싱글 폴리 비휘발성 기억소자에 프로그래밍 전압을 인가하고, 상기 프로그램 또는 이레이즈 동작 시 상기 복수의 싱글 폴리 비휘발성 기억소자들 중 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 전압 차를 최소화하기 위하여 상기 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 상기 프로그래밍 전압의 일부를 인가할 수 있다. 일 실시예에서, 상기 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 상기 프로그래밍 전압의 일부는 상기 프로그래밍 전압의 삼분의 일에 해당할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 센싱 트랜지스터 및 선택 트랜지스터를 제1 웰에 배치하고 컨트롤 게이트를 제1 웰과 이격된 제2 웰에 배치할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 제1 및 제2 웰들 각각을 둘러싸도록 제1형 하부 웰과 제1형 웰을 형성할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 제1 웰에 소스 전극, 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극을 순차적으로 배치할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 컨트롤 게이트의 모든 영역 및 제2 웰의 상부에 형성되는 제2 확산 영역과 연결되는 컨트롤 게이트 전극을 제2 활성 영역 내에 형성할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 컨트롤 게이트 전극의 하부에서 단일 영역으로 구현되는 제2 확산 영역을 제공할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 선택 트랜지스터의 드레인 영역과 센싱 트랜지스터의 소스 영역을 공유하는 제2 도핑층을 형성할 수 있다.
본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자는 기록 및 소거 동작 효율을 향상시키고 기억소자의 면적을 감소시킬 수 있다.
도 1a, 1b은 본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자를 나타내는 도면이다.
도 2a, 2b는 도 1에 있는 싱글 폴리 비휘발성 기억소자의평면 및 단면을 나타내는 도면이다.
도 3a, 3b은 도 1에 있는 싱글 폴리 비휘발성 기억소자의 평면 및 단면를 나타내는 도면이다.
도 4는 도 1에 있는 싱글 폴리 비휘발성 기억소자의 프로그램 전압 및 소거 전압 분포를 나타내는 그래프이다.
도 5는 도 1에 있는 싱글 폴리 비휘발성 기억소자에 임플란트 영역이 형성되는 경우의 프로그램 전압 및 소거 전압을 나타내는 그래프이다.
도 6a, 6b은 싱글 폴리 비휘발성 기억소자를 배열하는 방법을 나타내는 개념도이다.
도 7a, 7b은 본 발명의 일 실시예에 따라 도 1에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법을 나타내는 개념도이다.
도 8은 도 1에 있는 싱글 폴리 비휘발성 기억소자를 나타내는 회로도이다.
도 9는 도 7a, 7b에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법에 따라 배열된 싱글 폴리 비휘발성 기억소자들을 나타내는 회로도이다.
도 10a, 10b은 각각 도 7a, 7b에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법에 따라 배열된 싱글 폴리 비휘발성 기억소자들의 성능을 나타내는 그래프이다.
본 발명의 실시예에 관한 설명은 본 발명의 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다.
본 발명의 실시예에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a, 도 1b은 본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자를 나타내는 도면이다.
도 1a 및 도 1b를 참조하면, 싱글 폴리 비휘발성 기억소자(100)은 제2형 기판(10), 제1형 하부 웰(110), 절연막(120), 제1 및 제2 웰들(121, 122), 제1 내지 제3 도핑층들(131, 132, 133), 제1 및 제2 확산 영역들(141, 142), 컨트롤 게이트(170), 플로팅 게이트(180) 및 컨트롤 게이트 전극(194)을 포함한다.
싱글 폴리 비휘발성 기억소자(100)는 종래 기술의 더블 폴리 구조에서 하나의 폴리를 사용하는 싱글 폴리 구조로 개량되어 추가되는 마스크 및 제조 단계를 단순화할 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 비용 절감과 제조 시간이 단축되는 이점을 가질 수 있다. 본 발명의 싱글 폴리 비휘발성 기억소자(100)는 반도체 칩을 제조하기 위한 기본 로직 프로세스(Logic Process)의 중전압 소자(Medium Voltage Device)로부터 변형되어 로직 프로세스와 호환가능 한 것을 특징으로 한다.
제2형 기판(10)은 싱글 폴리 비휘발성 기억소자(100)의 베이스에 해당할 수 있다. 일 실시예에서, 제2형 기판(10)은 P형 기판으로 구현될 수 있다. 제2형 기판(10)은 싱글 폴리 비휘발성 기억소자(100)의 최하부에 형성된다.
도 1a에서, 제1형 하부 웰(110)은 제2형 기판(10)에 형성될 수 있다. 제1형 하부 웰(110)은 제1형 불순물이 제2형 기판(10)에 도핑 및 확산을 시켜 하부 웰(110)의 상부부터 활성 영역의 표면까지 형성될 수 있다.
제1형 웰(112) 또는 제1 및 제2 웰들(121, 122)은 제1형 하부 웰(110)에 제1형 또는 제2형 불순물이 도핑되어 형성될 수 있다.
제1 및 제2 웰들(121, 122)은 제1형 하부 웰(110)의 상부에서 서로 이격되어 형성될 수 있다. 제1 및 제2 웰들(121, 122) 각각은 제1 또는 제2 활성 영역에 해당 할 수 있다. 제1 또는 제2 활성 영역은 절연막(120)에 의해 분리될 수 있다. 일 실시예에서, 절연막(120)은 STI 또는 LOCOS로 형성될 수 있다. 또한 제1 및 제2 웰들(121, 122)은 서로 이격되게 제2형 불순물을 도핑하여 형성될 수 있다. 일 실시예에서, 제1 웰(121) 및 제2 웰(122)은 제1형 하부 웰(110) 상부의 서로 이격된 영역에서 소정의 깊이를 가지도록 형성될 수 있고, P형 웰로 구현될 수 있다.
제1 및 제2 웰들(121, 122)을 이격시키기 위하여 제1형 웰(112)을 형성할 수 있다. 제1형 웰(112)은 제1형 하부 웰(110)의 상부에서 제1 및 제2 웰들(121, 122) 각각을 둘러싸도록 배치될 수 있다. 즉, 제1 및 제2 웰들(121, 122) 각각은 제1형 하부 웰(110)과 제1형 웰(112)을 통해 둘러싸이기 때문에 서로 이격될 수 있다. 일 실시예에서, 제1형 웰(112)은 제1 및 제2 웰들(121, 122)을 이격시키기 위하여 제1형 불순물을 제1 및 제2 웰들(121, 122) 각각을 둘러싸도록 도핑하여 형성될 수 있다. 제1형 웰(112)은 제1형 하부 웰(110)의 상부에서 소정의 깊이를 가지도록 형성될 수 있고, N형 웰로 구현될 수 있다. 일 실시예에서, 제1형 하부 웰(110)은 제2형 기판(10)의 상부에서 형성되고, N- 하부 웰층으로 구현될 수 있다.
도 1b에서, 제1형 하부 웰(110)은 제2형 기판(10)의 일부에 형성될 수 있다. 제1형 하부 웰(110)은 제1형 불순물이 제2형 기판(10)의 일부에 도핑되어 형성될 수 있고, 제2형 기판(10)을 통해 상하가 둘러싸일 수 있다. 즉, 제2형 기판의 일부(10a)는 제1형 하부 웰(110)의 하부에 배치되고, 제2형 기판의 다른 일부(10b)는 제1형 하부 웰(110)의 상부에 배치될 수 있다. 제1형 웰(112) 또는 제1 및 제2 웰들(121, 122)은 제2형 기판의 일부(10b)에 제1형 또는 제2형 불순물이 도핑되어 형성될 수 있다.
제1 내지 제3 도핑층들(131, 132, 133)은 제1 웰(121) 내부에 위치하여 선택 트랜지스터 및 센싱 트랜지스터의 소스와 드레인을 형성할 수 있다. 보다 구체적으로 제1 도핑층은 선택 트랜지스터의 게이트(161)와 인접한 부분에 형성되며, 제2 도핑층은 선택 트랜지스터의 게이트(161)와 센싱트랜지스터의 게이트(163) 사이에 형성되며, 제3 도핑층은 센싱 트랜지스터의 게이트(163)과 인접한 부분에 형성된다. 여기서 제2 도핑층은 선택 트랜지스터의 드레인 영역뿐만 아니라 센싱 트랜지스터의 소스 영역이 된다.
제1 내지 제3 도핑층들(131, 132, 133)은 제1 웰(121)의 상부에서 소정의 깊이로 형성될 수 있다. 일 실시예에서, 제1 내지 제3 도핑층들(131, 132, 133)은 고농도의 이온이 주입되어 N+ 도핑층으로 구현될 수 있다. 제1 내지 제3 도핑층들(131, 132, 133)은 소정의 깊이를 형성하기 위하여 이온 주입의 에너지 및 도즈량이 조절될 수 있다.
제4 도핑층(134)은 제1형 웰(112)의 상부에 형성될 수 있다. 보다 구체적으로, 제4 도핑층들(134a, 134b) 각각은 제1형 웰(112)의 상부에 배치되어 싱글 폴리 비휘발성 기억소자(100)의 양측에 형성될 수 있다. 일 실시예에서, 제4 도핑층(134a, 134b 은 고농도의 이온이 주입되어 N+ 도핑층으로 구현될 수 있다. 제4 도핑층(134a, 134b)은 소정의 깊이를 형성하기 위하여 이온 주입의 에너지 및 도즈량이 조절될 수 있다.
제1 확산 영역(141)은 제1 웰(121) 상부의 일측에 형성될 수 있다. 보다 구체적으로, 제1 확산 영역(141)은 소스 전극(191)의 하부에 배치되고 제1 도핑층(131)과 서로 접촉될 수 있다. 제1 확산 영역(141)은 제2형 불순물을 도핑하여 형성될 수 있다. 일 실시예에서, 제1 확산 영역(141)은 고농도의 이온이 주입되어 P+ 도핑층으로 구현될 수 있다.
제2 확산 영역(142)은 제2 웰(122) 상부의 일측에 형성될 수 있다. 보다 구체적으로, 제2 확산 영역(142)은 컨트롤 게이트 전극(194)의 하부에서 단일 영역으로 구현될 수 있다. 제2 확산 영역(142)은 컨트롤 게이트(170)와 함께 제2 활성 영역에 형성될 수 있다. 일 실시예에서, 제2 확산 영역(142)은 제2형 불순물을 도핑하여 형성될 수 있고, 고농도의 이온이 주입되어 P+ 도핑 층으로 구현될 수 있다.
제1 활성 영역에는 선택 트랜지스터와 센싱 트랜지스터를 포함할 수 있다. 보다 구체적으로, 선택 트렌지스터와 센싱 트랜지스터는 제1 웰(121)의 상부에 배치되고 소스 전극(191), 선택 트랜지스터의 게이트(161), 센싱 트랜지스터의 게이트(163) 및 드레인 전극(193)을 순차적으로 배치할 수 있다.
선택 트랜지스터는 제1 및 제2 도핑층들(131, 132) 간의 상단에 형성되고 선택 게이트 전극(192)과 연결될 수 있다. 선택 트랜지스터는 선택 게이트 전극(192)에 인가되는 전압을 통해 턴-온 또는 턴-오프될 수 있다. 일 실시예에서, 선택 트랜지스터가 턴-온되면 센싱 트랜지스터의 기록(Program) 또는 소거(Erase)상태에 따라 데이터(Data)를 0 또는 1로 구분할 수 있다. 다른 일 실시예에서, 선택 트랜지스터는 과소거(Over Erase)상태에서 누설전류(Leakage)가 흐르는 것을 차단할 수 있다.
센싱 트랜지스터는 그 하단을 향하여 전자의 이동통로를 제공하는 터널링 영역으로 구현될 수 있다. 보다 구체적으로, 센싱 트랜지스터는 컨트롤 게이트 전극(194) 및 소스 전극(191)의 전압 차이에 따라 터널링될 수 있다.
일 실시예에서, 제2 절연층(164)은 터널링이 일어나기 위한 적절한 두께로 형성될 수 있다. 한편, 제1 및 제2 절연층들(162, 164)은 동일한 두께로 구현될 수 있으나, 이에 한정되지 않는다.
컨트롤 게이트(170)는 제1 웰(121)로부터 소스 전극(191)의 반대 방향으로 분리되어 제2 웰(122)의 상부에 형성되고, 센싱 트랜지스터의 게이트(163)와 연결될 수 있다. 보다 구체적으로, 컨트롤 게이트(170)는 그와 동일 평면에 형성되는 플로팅 게이트(180)를 통해 센싱 트랜지스터의 게이트(163)와 연결될 수 있다.
플로팅 게이트(180)는 센싱 트랜지스터(163) 및 컨트롤 게이트(170)를 포함할 수 있다. 보다 구체적으로, 제1 웰(121)의 상부에 형성되는 플로팅 게이트(180)의 일부는 센싱 트랜지스터의 게이트(163)에 해당할 수 있고, 제2 웰(122)의 상부에 형성되는 플로팅 게이트(180)의 다른 일부는 컨트롤 게이트(170)에 해당할 수 있다. 즉, 센싱 트랜지스터(163) 및 컨트롤 게이트(170)는 플로팅 게이트(180)를 통해 연결될 수 있다.
플로팅 게이트(180)는 컨트롤 게이트 전극(194) 및 소스 전극(191)에 인가되는 전압에 따라 전하를 충전 또는 방전할 수 있다. 일 실시예에서, 플로팅 게이트(180)는 전하를 충전하여 데이터를 기록(Program)할 수 있고, 전하를 방전하여 데이터를 소거(Erase)할 수 있다.
소스 전극(191)은 제1 확산 영역(141) 및 제1 도핑층(131)의 상부에 배치될 수 있다. 보다 구체적으로, 소스 전극(191)은 제1 확산 영역(141) 및 제1 도핑층(131)을 통해 프로그램-이레이즈를 수행하기 위한 전압을 제공한다. 보다 구체적으로, 소스 전극(191) 및 컨트롤 게이트 전극(194)은 프로그램-이레이즈(Program-Erase) 수행하기 위한 동작 전압을 제공하고, 상기 동작 전압에 따라 데이터를 기록 또는 소거할 수 있다.
선택 게이트 전극(192)은 선택 트랜지스터의 게이트(161) 상부에 형성되어 선택 트랜지스터(161)를 턴-온 또는 턴-오프시킬 수 있다. 또한, 선택 트랜지스터는 과소거된 센싱 트랜지스터의 누설전류(Leakage)를 방지할 수 있다.
드레인 전극(193)은 제3 도핑층(133)의 상부에 형성되어 센싱 트랜지스터를 기준으로 선택 트랜지스터의 반대 방향에 배치될 수 있다. 일 실시예에서, 드레인 전극(193)은 비트 라인(Bit Line)으로 구현될 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 플로팅 게이트(180)에 충전 또는 방전된 전하량을 측정하여 데이터를 읽을 수 있다. 즉, 드레인 전극(193)과 소스 전극(191)에 전압이 인가되는 동시에 선택 트랜지스터가 턴-온되는 경우 싱글 폴리 비휘발성 기억소자(100)는 데이터를 읽을 수 있다.
컨트롤 게이트 전극(194)은 제2 웰(122)의 상부에 형성되는 제2 확산 영역(142)과 연결되고 컨트롤 게이트(170)의 일측에 형성될 수 있다. 보다 구체적으로, 컨트롤 게이트 전극(194)은 제2 확산 영역(142)을 통해 프로그램-이레이즈 동작을 수행할 수 있다.
일 실시예에서, 싱글 폴리 비휘발성 기억소자(100)는 컨트롤 게이트 전극(194)에 +6.5V를 인가하고 소스 전극(191)에 -6.5V를 인가하여 FN 터널링 방식을 통해 데이터를 기록(Program)할 수 있다. 보다 구체적으로, 전자는 컨트롤 게이트 전극(194) 및 소스 전극(191)의 전위차에 의하여 센싱 트랜지스터의 하부에서 터널링될 수 있다. 플로팅 게이트(180)는 컨트롤 게이트 전극(194) 및 소스 전극(191) 간의 전위가 양의 전압(Positive Voltage)에 해당하면 전자가 주입될 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 센싱 트랜지스터를 통해 플로팅 게이트(180)에 전자를 주입하여 데이터를 기록할 수 있다.
다른 일 실시예에서, 싱글 폴리 비휘발성 기억소자(100)는 컨트롤 게이트 전극(194)에 -6.5V를 인가하고 소스 전극(191)에 +6.5V를 인가하여, FN 터널링 방식을 통해 데이터를 소거(Erase)할 수 있다. 보다 구체적으로, 전자는 소스 전극(191) 및 컨트롤 게이트 전극(194)의 전위차에 의하여 센싱 트랜지스터의 하부에서 터널링될 수 있다. 플로팅 게이트(180)는 컨트롤 게이트 전극(194) 및 소스 전극(191) 간의 전위가 음의 전압(Negative Voltage)에 해당하면 전자를 방출할 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 센싱 트랜지스터를 통해 플로팅 게이트(180)의 전자를 제1 웰(121)를 향하여 방출하여 데이터를 소거할 수 있다.
웰 전극(195)은 제4 도핑층(134)의 상부에 형성될 수 있다. 보다 구체적으로, 웰 전극들(195a, 195b) 각각은 제4 도핑층들(134a, 134b) 각각의 상부에 형성될 수 있다.
다른 일 실시예에서, 제1형 하부 웰(110), 제1형 웰(112) 및 제1 및 제2 웰들(121, 122)은 임의의 순서대로 형성될 수 있다. 예를 들어, 제1형 웰(112)이 형성된 후, 제1 및 제2 웰들(121, 122)이 제1형 웰(112)의 내부에 형성될 수 있다. 다른 예를 들어, 제1 및 제2 웰들(121, 122)이 서로 이격되어 형성된 후, 제1형 웰(112)은 제1 및 제2 웰들(121, 122) 각각을 둘러싸도록 형성될 수 있다. 따라서, 싱글 폴리 비휘발성 기억소자(100)는 임의의 순서대로 공정이 진행되어도 해당 구성을 가지도록 구현될 수 있다.
일 실시예에서, 싱글 폴리 비휘발성 기억소자(100)은 반드시 이에 한정되는 것은 아니나, 제1형을 N형으로 구현하고 제2형을 P형으로 구현할 수 있다. 도 1은 본 발명의 일 실시예를 설명하기 위한 것일 뿐이고, 발명의 권리 범위를 한정하기 위한 것이 아니다.
도 2는 도 1에 있는 싱글 폴리 비휘발성 기억소자의 메모리 셀을 나타내는 도면이다. 보다 구체적으로, 도 2a는 도 1에 있는 싱글 폴리 비휘발성 기억소자를 나타내는 평면도이고, 도 2b는 도 1에 있는 싱글 폴리 비휘발성 기억소자의 트랜지스터 영역(150) A-A'에 대한 단면도이다.
도 2를 참조하면, 싱글 폴리 비휘발성 기억소자(100)는 제1 및 제2 활성 영역들(210, 220)을 포함할 수 있다. 제1 활성 영역(210)에는 제1 웰(121)이 형성되며, 그 상부에는 소스 전극(191), 선택 트랜지스터의 게이트(161), 센싱 트랜지스터의 게이트(163) 및 드레인 전극(193)을 제1 활성 영역(210) 내에 순차적으로 배치할 수 있다.
일 실시예에서, 플로팅 게이트(180)는 제1 및 제2 활성 영역들(210, 220)을 거쳐 형성되어, 센싱 트랜지스터의 게이트(163)와 컨트롤 게이트(170)를 연결할 수 있다. 플로팅 게이트(180)는 컨트롤 게이트(170)와 동일 평면에 형성되고, 컨트롤 게이트 전극(194) 및 소스 전극(191)에 인가되는 전압에 따라 플로팅 게이트(180)에 전하를 충전 또는 방전할 수 있다.
일 실시예에서, 제1 도핑층(131) 및 제1 확산 영역(141)은 소스 전극(191)과 연결될 수 있다. 보다 구체적으로, 제1 도핑층(131) 및 제1 확산 영역(141)은 제1 활성 영역(210) 내의 소스 전극(191)을 공유할 수 있다. 따라서, 소스 전극(191)은 제1 도핑층(131) 및 제1 확산 영역(141)을 통해 프로그램-이레이즈를 수행하기 위한 전기적 전압 전달 역할을 한다. 제1 도핑층(131)을 통해 선택 트랜지스터의 소스 영역을 공유할 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 제1 도핑층(131) 및 제1 확산 영역(141)을 하나의 활성 영역 내에 바로 인접하게 배치하여, 전기적 기능을 유지하면서 싱글 폴리 비휘발성 기억소자(100)의 면적을 감소시킬 수 있다.
일 실시예에서, 제2 도핑층(132)은 선택 트랜지스터의 드레인 영역과 센싱 트랜지스터의 소스 영역을 공유할 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 제2 도핑층(132)을 통하여 선택 트랜지스터의 드레인 영역과 센싱 트랜지스터의 소스 영역 간의 터미널을 생략할 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 제2 도핑층(132)을 통해 면적이 감소될 수 있다.
일 실시예에서, 메모리 셀(150)은 소스 전극(191), 선택 트랜지스터의 게이트(161), 센싱 트랜지스터의 게이트(163) 및 드레인 전극(193)을 순차적으로 배치할 수 있다. 센싱 트랜지스터는 소스 전극(191)으로부터 멀리 이격되어, 소스 전극에 인접하여 배치되는 경우보다 소거(Erase) 효율을 증가시키고 동작 마진(Margin)을 향상시킬 수 있다. 여기에서, 동작 마진은 프로그램 전압(Program Voltage)과 소거 전압(Erase Voltage) 간의 차에 해당할 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 동작 마진이 클수록 데이터의 기록 및 소거 동작의 횟수가 증가할 수 있다. 이하, 도 4에서 동작 마진의 향상에 대하여 자세히 설명한다.
일 실시예에서, 센싱 트랜지스터는 터널링 영역으로 구현될 수 있다. 즉, 센싱 트랜지스터는 데이터의 기록 또는 소거 과정에서 전자가 방출 또는 주입될 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 센싱 트랜지스터 및 터널링 영역을 동일 공간에 형성하여 싱글 폴리 비휘발성 기억소자(100)의 면적을 감소시킬 수 있다.
제2 활성 영역(220)에는 제2 웰(122)이 형성되며, 그 상부에는 컨트롤 게이트(170)가 형성된다. 또한, 제2 웰(122)은 제1 활성 영역(210)과 이격되어 형성된다. 일 실시예에서, 제2 활성 영역(220)은 컨트롤 게이트(170)의 모든 영역 및 컨트롤 게이트 전극(194)을 수용하여 컨트롤 게이트(170)의 동작 효율을 향상시킬 수 있다. 보다 구체적으로, 싱글 폴리 비휘발성 기억소자(100)는 컨트롤 게이트(170)의 모든 영역을 제2 활성 영역(220) 내에 배치하여, 데이터의 기록 또는 소거 시에 불필요한 전압이 컨트롤 게이트(170)에 전달되는 것을 방지할 수 있다. 따라서, 싱글 폴리 비휘발성 기억소자(100)는 컨트롤 게이트(170) 중 제2 활성 영역(220) 밖의 게이트 면적을 감소시키고 데이터의 기록 또는 소거 효율을 향상시킬 수 있다.
도 3은 도 1에 있는 싱글 폴리 비휘발성 기억소자의 컨트롤 게이트를 나타내는 도면이다. 보다 구체적으로, 도 3a는 도 1에 있는 싱글 폴리 비휘발성 기억소자를 나타내는 평면도이고, 도 3b는 도 3a에 있는 싱글 폴리 비휘발성 기억소자의 제2 웰(122) B-B'에 대한 단면도이다.
도 3을 참조하면, 싱글 폴리 비휘발성 기억소자(100)는 제2 웰(122)의 상부에 형성되어 컨트롤 게이트(170)의 하단에 배치되는 임플란트 영역(310)을 더 포함할 수 있다. 보다 구체적으로, 임플란트 영역(310)은 컨트롤 게이트(170)의 하단에서 컨트롤 게이트(170)와 나란하게 또는 보다 넓게 배치될 수 있다. 제3 절연층(172)은 컨트롤 게이트(170)와 임플란트 영역(310)의 사이에 형성 할 수 있다. 여기에서, 임플란트 영역(310)은 제2 웰(122)의 상단에 배치되어 컨트롤 게이트(170)의 동작 마진을 향상시키고 데이터의 기록 및 소거 횟수를 증가시킬 수 있다.
일 실시예에서, 임플란트 영역(310)은 반드시 이에 한정되는 것은 아니나, 3.5E12의 농도를 가지는 보론(B+)을 25KeV의 에너지와, 4.3E12의 농도를 가지는 인듐(In+)을 170KeV의 에너지를 주입하여 형성될 수 있다. 임플란트 영역(310)의 주입은 제2 웰(122)의 형성하는 동안에 수행되어, 싱글 폴리 비휘발성 기억소자를 위한 별도의 추가 마스크 없이 주입될 수 있다. 즉, 임플란트 영역(310)은 제2 웰(122)가 형성되면서 형성되기 때문에, 별도의 공정을 필요로 하지 않는다.
도 4는 도 1에 있는 싱글 폴리 비휘발성 기억소자의 프로그램 전압 및 소거 전압을 나타내는 그래프이다. 보다 구체적으로, 도 4는 소스 전극, 선택 트랜지스터 및 센싱 트랜지스터, 드레인 전극을 순차적으로 배치한 싱글 폴리 비휘발성 기억소자의 소거 효율 향상을 나타내는 그래프이다.
도 4를 참조하면, 싱글 폴리 비휘발성 기억소자(100)는 제1 웰(121) 상에 소스 전극(191), 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극(193)을 순차적으로 배치할 수 있다. 센싱 트랜지스터가 소스 전극(191)으로부터 멀리 이격되어 배치하는 경우(A)는 센싱 트랜지스터가 소스 전극에 인접하여 배치되는 경우(B)보다 소거(Erase) 효율을 증가시키고 동작 마진(Margin)을 향상시킬 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 센싱 트랜지스터를 소스 전극에 인접하게 배치(B)하였을 때보다 소거 전압을 약 1.5V 감소시킬 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 소스 전극(191), 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극(193) 배치 만으로 약 1.5V에 해당하는 동작 마진을 확보할 수 있다. 즉, 소스 전극(191)이 센싱 트랜지스터와 멀리 이격되어 배치(A)할 경우 소거(Erase) 효율이 향상됨을 알 수 있다.
도 5는 도 1에 있는 싱글 폴리 비휘발성 기억소자에 임플란트 영역이 형성되는 경우의 프로그램 전압 및 소거 전압을 나타내는 그래프이다.
도 5를 참조하면, 싱글 폴리 비휘발성 기억소자(100)는 임플란트 영역(310)을 형성하여 프로그램 전압(Program VT, Program Voltage Threshold)을 약 0.2V 증가시키고, 소거 전압(Erase VT, Erase Voltage Threshold)을 약 2V 감소시킬 수 있다. 즉, 싱글 폴리 비휘발성 기억소자(100)는 프로그램 전압 및 소거 전압 간의 차이를 증가시켜 동작 마진을 향상시킬 수 있다. 즉, 프로그램 전압 및 소거 전압의 차이가 증가하면, 싱글 폴리 비휘발성 기억소자(100)의 내구성이 보장될 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 동작 마진을 향상시켜 데이터의 기록 및 소거 횟수에 따른 데이터 보존(Data Retention) 능력을 향상시킬 수 있다.
도 6은 싱글 폴리 비휘발성 기억소자를 배열하는 방법을 나타내는 개념도이다.
도 6을 참조하면, 기존에는 제1 내지 제4 싱글 폴리 비휘발성 기억소자들(100a, 100b, 100c, 100d)을 프로그램 또는 이레이즈 동작 시킬 때, 각각을 프로그래밍 전압(VPP, -VPP) 또는 그라운드(GND)와 연결할 수 있다. 프로그램 또는 이레이즈 동작을 위해 컨트롤 게이트와 소스 전극에 해당 전압을 인가 할 때, 프로그램 또는 이레이즈의 대상이 되는 적어도 하나의 싱글 폴리 비휘발성 기억소자를 선택하고, 선택된 적어도 하나의 싱글 폴리 비휘발성 기억소자에 프로그래밍 전압(+VPP, -VPP)을 인가할 수 있다. 그리고 선택되지 않은(또는 프로그램-이레이즈의 대상이 되지 않은) 싱글 폴리 비휘발성 기억소자들 각각에는 프로그래밍 전압(+VPP, -VPP) 또는 그라운드(GND)와 연결할 수 있다.
예를 들어, 제1 싱글 폴리 비휘발성 기억소자(100a)를 프로그램 또는 이레이즈의 대상으로 선택하고, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들을 선택하지 않을 수 있다. 이 경우 제1 싱글 폴리 비휘발성 기억소자(100a)의 컨트롤 게이트와 소스 전극에는 프로그래밍 전압(VPP, -VPP)이 인가되고, 그 양단의 전압차는 2VPP에 해당할 수 있다. 한편, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에는 프로그래밍 전압(+VPP, -VPP) 또는 그라운드(GND)가 연결되고, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에 걸리는 전압차는 각각 VPP, VPP, 0에 해당할 수 있다. 따라서, 종래 기술에 따른 싱글 폴리 비휘발성 기억소자를 배열하는 방법은 선택되지 않은 싱글 폴리 비휘발성 기억소자들 각각의 양단에 걸리는 전압 간의 차이가 발생하여, 선택되지 않은 싱글 폴리 비휘발성 기억소자의 데이터가 변형되는 문제점이 발생할 수 있다.
따라서, 싱글 폴리 비휘발성 기억소자 어레이는 선택 트랜지스터, 센싱 트랜지스터 및 컨트롤 게이트로 구성된 하나의 셀이 배열 형태로 구성되어 인접한 선택 트랜지스터의 소스 전극과 컨트롤 게이트를 서로 공유하고, 선택 트랜지스터의 소스 전극 및 컨트롤 게이트에는 프로그램 및 이레이즈 동작 전압이 인가될 수 있다.
일 실시예에서, 싱글 폴리 비휘발성 기억소자 어레이는 싱글 폴리 비휘발성 기억소자 어레이 중 프로그램 또는 이레이즈의 대상이 되는 적어도 하나의 싱글 폴리 비휘발성 기억소자를 선택하고, 선택된 적어도 하나의 싱글 폴리 비휘발성 기억소자에 프로그래밍 전압을 인가하고, 프로그램 또는 이레이즈 동작 시 복수의 싱글 폴리 비휘발성 기억소자들 중 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 전압 차를 최소화하기 위하여 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 프로그래밍 전압의 일부를 인가할 수 있다. 예를 들어, 상기 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 상기 프로그래밍 전압의 일부는 상기 프로그래밍 전압의 삼분의 일에 해당할 수 있다.
도 7은 본 발명의 일 실시예에 따라 도 1에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법을 나타내는 개념도이다. 도 7에서, 개념 설명을 위해서 4개의 기억소자를 배열하여 설명하였으나, 이에 한정하지 않는다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 싱글 폴리 비휘발성 기억소자들(100)을 배열하는 방법은 제1 내지 제4 싱글 폴리 비휘발성 기억소자들(100a, 100b, 100c, 100d) 각각을 프로그래밍 전압(+VPP, -VPP) 또는 프로그래밍 전압의 일부(+VPP/n, -VPP/n)(n은 양수)와 연결할 수 있다. 싱글 폴리 비휘발성 기억소자들(100)을 배열하는 방법은 프로그램 또는 이레이즈의 대상이 되는 적어도 하나의 싱글 폴리 비휘발성 기억소자를 선택하고, 선택된 적어도 하나의 싱글 폴리 비휘발성 기억소자의 컨트롤 게이트와 소스 전극에 프로그래밍 전압(+VPP, -VPP)을 인가할 수 있다. 싱글 폴리 비휘발성 기억소자들(100)을 배열하는 방법은 선택되지 않은(또는 프로그램-이레이즈의 대상이 되지 않은) 싱글 폴리 비휘발성 기억소자들 각각에는 프로그래밍 전압(+VPP, -VPP) 또는 프로그래밍 전압의 일부(+VPP/n, -VPP/n)(n은 양수)와 연결할 수 있다.
일 실시예에서, 싱글 폴리 비휘발성 기억소자들(100)을 배열하는 방법은 제1 싱글 폴리 비휘발성 기억소자(100a)를 프로그램 또는 이레이즈의 대상으로 선택하고, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d)을 선택하지 않을 수 있다. 이 경우 제1 싱글 폴리 비휘발성 기억소자(100a)의 컨트롤 게이트와 소스 전극에는 프로그래밍 전압(+VPP, -VPP)이 인가되고, 양단의 전압차는 2VPP에 해당할 수 있다. 한편, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에는 프로그래밍 전압(+VPP, -VPP) 또는 삼분의 일의 프로그래밍 전압(+VPP/3, -VPP/3)이 연결되고, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에 걸리는 전압차는 각각 2/3VPP, 2/3VPP, 2/3VPP에 해당할 수 있다. 따라서, 선택되지 않은 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각의 컨트롤 게이트와 소스 전극에 프로그래밍 전압(+VPP, -VPP) 또는 삼분의 일의 프로그래밍 전압(+VPP/3, -VPP/3)이 인가되는 경우, 선택되지 않은 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에 걸리는 전압 차는 모두 동일할 수 있다.
자세하게는 프로그래밍 전압(+VPP, -VPP)을 선택한 싱글 폴리 비휘발성 기억소자(100a)의 컨트롤 게이트와 소스 전극에 인가를 할 수 있다. 즉, 컨트롤 게이트에는 프로그래밍 전압(+VPP)이 인가되고 소스 전극에는 프로그래밍 전압(-VPP)이 인가되면, 선택된 싱글 폴리 비휘발성 기억소자(100a)는 프로그램 동작이 가능하게 된다. 이때, 인접한 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)는 선택된 싱글 폴리 비휘발성 기억소자(100a)의 소스 전극과 공통으로 연결되어 프로그래밍 전압(-VPP)이 인가된다. 하지만, 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)의 컨트롤 게이트 전극에 삼분의 일의 프로그래밍 전압(-VPP/3)을 걸어주면, 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)에 걸리는 전압차는 2/3VPP에 해당하게 된다. 동일하게 인접한 선택되지 않은 싱글 폴리 비휘발성 기억소자(100c)는 컨트롤 게이트가 공통으로 연결되어 프로그래밍 전압(VPP)이 인가되지만, 소스 전극에 삼분의 일의 프로그래밍 전압(VPP/3)을 걸어주면, 선택되지 않은 싱글 폴리 비휘발성 기억소자(100c)에 걸리는 전압차는 2/3VPP에 해당하게 된다. 따라서 자동적으로 선택되지 않은 싱글 폴리 비휘발성 기억소자(100d)의 컨트롤 게이트에는 삼분의 일의 프로그래밍 전압(-VPP/3)이 소스 전극에는 삼분의 일의 프로그래밍 전압(VPP/3)이 각각 인가되어 선택되지 않은 싱글 폴리 비휘발성 기억소자(100d)에 걸리는 전압차도 마찬가지로 2/3VPP에 해당하게 된다.
다른 일 실시예에서, 선택되지 않은 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각의 컨트롤 게이트와 소스 전극에는 프로그래밍 전압(+VPP, -VPP) 또는 1/3 프로그래밍 전압과 근사한 전압(+VPP/x, -VPP/x)(x는 3과 근사한 값)이 연결되고, 제2 내지 제4 싱글 폴리 비휘발성 기억소자들(100b, 100c, 100d) 각각에 걸리는 전압차는 모두 2/3VPP와 근사한 값에 해당할 수 있다. 자세하게는 프로그래밍 전압(+VPP, -VPP)을 선택한 싱글 폴리 비휘발성 기억소자(100a)의 컨트롤 게이트와 소스 전극에 인가를 할 수 있다. 즉, 컨트롤 게이트에는 프로그래밍 전압(-VPP)이 인가되고 소스 전극에는 프로그래밍 전압(VPP)이 인가되면, 선택된 싱글 폴리 비휘발성 기억소자(100a)는 이레이즈 동작이 가능하게 된다. 이때, 인접한 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)는 선택된 싱글 폴리 비휘발성 기억소자(100a)의 소스 전극과 공통으로 연결되어 프로그래밍 전압(VPP)이 인가된다. 하지만, 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)의 컨트롤 게이트에 1/3 프로그래밍 전압과 근사한 전압(+VPP/x)(x는 3과 근사한 값)을 걸어주면 선택되지 않은 싱글 폴리 비휘발성 기억소자(100b)에 걸리는 전압차는 2/3VPP와 근사한 값에 해당하게 된다.
이와 같은 방법으로 선택되지 않은 싱글 폴리 비휘발성 기억소자들(100c, 100d)에 걸리는 전압차는 2/3VPP와 근사한 값에 해당하게 된다.
따라서, 본 발명의 싱글 폴리 비휘발성 기억소자를 배열하는 방법은 선택되지 않은 싱글 폴리 비휘발성 기억소자들 각각의 양단에 걸리는 전압 차의 차이를 제거하거나 또는 극히 작은 값으로 발생시킬 수 있다. 또한, 싱글 폴리 비휘발성 기억소자를 배열하는 방법은 프로그램된 데이터의 신뢰도를 향상시키고, 기억소자의 싸이클링(Cycling) 횟수를 증가시키며, 선택되지 않은 싱글 폴리 비휘발성 기억소자들 간의 디스터브(Disturb)를 방지할 수 있다.
도 8은 도 1에 있는 싱글 폴리 비휘발성 기억소자를 나타내는 회로도이고, 도 9는 도 7에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법에 따라 배열된 싱글 폴리 비휘발성 기억소자들을 나타내는 회로도이다.
도 8 및 도 9를 참조하면, 복수의 싱글 폴리 비휘발성 기억소자들(100)은 서로 병렬로 연결될 수 있다. 예를 들어, 일렬의 싱글 폴리 비휘발성 기억소자들(100)은 동일한 드레인 전압(VBL) 및 소스 전압(VSL)을 수신할 수 있다. 즉, 일렬의 싱글 폴리 비휘발성 기억소자들(100)의 드레인 전극(193) 및 소스 전극(191)은 서로 연결될 수 있다. 선택 트랜지스터(810)는 선택 게이트 전극(192)에 인가되는 전압을 통해 턴-온 또는 턴-오프될 수 있다. 센싱 트랜지스터(820)는 컨트롤 게이트 전극(194) 및 소스 전극(191)의 전압 차이에 따라 터널링될 수 있다. 또한, 일행의 싱글 폴리 비휘발성 기억소자들(100)은 동일한 컨트롤 게이트 전압(VCG) 및 선택 게이트 전압(VSG)을 수신할 수 있다. 즉, 일행의 싱글 폴리 비휘발성 기억소자들(100)의 컨트롤 게이트 전극(194) 및 선택 게이트 전극(192)은 서로 연결될 수 있다.
일 실시예에서, 복수의 싱글 폴리 비휘발성 기억소자들(100)은 드레인 전극(193), 소스 전극(191), 컨트롤 게이트 전극(194) 및 선택 게이트 전극(192)을 통해 프로그래밍 전압(+VPP, -VPP) 또는 삼분의 일의 프로그래밍 전압(+VPP/3, -VPP/3)을 수신할 수 있다.
도 10은 도 7에 있는 싱글 폴리 비휘발성 기억소자를 배열하는 방법에 따라 배열된 싱글 폴리 비휘발성 기억소자들의 성능을 나타내는 그래프이다.
도 10을 참조하면, 싱글 폴리 비휘발성 기억소자를 배열하는 방법은 선택되지 않은 싱글 폴리 비휘발성 기억소자들을 그라운드(GND)와 연결하는 기술에 비하여 싸이클링(Cycling) 횟수가 증가되는 것을 나타낸다. 보다 구체적으로, 싸이클링 횟수가 증가하면 선택되지 않은 싱글 폴리 비휘발성 기억소자의 프로그램 문턱 전압(PGM VTH) 또는 소거 문턱 전압(ERS VTH)이 변화하는 문제점이 발생하여, 싱글 폴리 비휘발성 기억소자에 저장된 데이터가 변형될 수 있다. 하지만, 도 7a, 7b 에서 설명된 바와 같이, 선택되지 않은 싱글 폴리 비휘발성 기억소자들의 컨트롤 게이트와 소스 전극에 그라운드(GND)가 아닌, 1/3 프로그래밍 전압과 근사한 전압을 인가하는 방법은 싸이클링 횟수가 1000 또는 그 이상에 도달하여도 프로그램 문턱 전압(PGM VTH) 및 소거 문턱 전압(ERS VTH)이 거의 변화하지 않기 때문에, 저장된 데이터를 안정적으로 유지할 수 있다.
따라서, 싱글 폴리 비휘발성 기억소자(100)는 선택 트랜지스터 및 센싱 트랜지스터를 제1 웰(121)에 배치하고 컨트롤 게이트(170)를 제1 웰과 이격된 제2 웰(122)에 배치할 수 있다. 싱글 폴리 비휘발성 기억소자(100)는 제1 웰(121)에 소스 전극(191), 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극(193)을 순차적으로 배치할 수 있고, 컨트롤 게이트(170)의 모든 영역 및 컨트롤 게이트 전극(194)을 제2 활성 영역(122) 내에 형성할 수 있다. 또한, 싱글 폴리 비휘발성 기억소자(100)는 선택 트랜지스터의 드레인 영역과 센싱 트랜지스터의 소스 영역을 공유하는 제2 도핑층(132)을 형성할 수 있다. 결과적으로, 싱글 폴리 비휘발성 기억소자(100)는 기록 및 소거 동작 효율을 향상시키고 기억소자의 면적을 감소시킬 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 싱글 폴리 비휘발성 기억소자
110: 제1형 하부 웰 120: 절연막
121, 122: 제1 및 제2 웰들
131, 132, 133, 134: 제1 내지 제4 도핑층들
141, 142: 제1 및 제2 확산 영역들
161: 선택 트랜지스터의 게이트 162: 제1 절연층 163: 센싱 트랜지스터의 게이트
164: 제2 절연층 170: 컨트롤 게이트
172: 제3 절연층 180: 플로팅 게이트
191: 소스 전극 192: 선택 게이트 전극
193: 드레인 전극 194: 컨트롤 게이트 전극
195: 웰 전극
210, 220: 제1 및 제2 활성 영역들 310: 임플란트 영역
810: 선택 트랜지스터 820: 센싱 트랜지스터
10: 제2형 기판

Claims (20)

  1. 제1형 하부 웰;
    상기 제1형 하부 웰의 상부에서 서로 이격되어 형성되는 제1 및 제2 웰들;
    상기 제1 웰의 상부에 순차적으로 배치되는 소스 전극, 선택 트랜지스터, 센싱 트랜지스터 및 드레인 전극;
    상기 제1 웰의 상부에 배치되고, 상기 선택 트랜지스터 및 상기 센싱 트랜지스터와 인접하도록 형성된 제1 내지 제3 도핑층들; 및
    상기 제1 웰로부터 상기 소스 전극의 반대 방향으로 분리되어 상기 제2 웰의 상부에 형성되고, 상기 센싱 트랜지스터의 게이트와 연결되는 컨트롤 게이트를 포함하는 싱글 폴리 비휘발성 기억소자.
  2. 제1항에 있어서, 상기 센싱 트랜지스터의 게이트는
    그 하단을 향하여 전자의 이동통로를 제공하는 터널링 영역으로 구현되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  3. 제1항에 있어서, 상기 싱글 폴리 비휘발성 기억소자는
    상기 선택 트랜지스터 및 상기 센싱 트랜지스터를 포함하는 제1 활성 영역; 및
    상기 제1 활성 영역과 이격되어 상기 컨트롤 게이트를 포함하는 제2 활성 영역으로 구성되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억 소자.
  4. 제1항에 있어서,
    상기 컨트롤 게이트는 상기 센싱 트랜지스터의 게이트와 연결되고,
    상기 컨트롤 게이트와 상기 센싱 트랜지스터의 게이트는 플로팅 게이트를 구성하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 소스 전극의 하부에 배치되고 상기 제1 도핑층과 인접한 제1 확산 영역을 더 포함하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  7. 제1항에 있어서, 상기 제2 도핑층은
    상기 선택 트랜지스터의 드레인 영역과 상기 센싱 트랜지스터의 소스 영역을 공유하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  8. 제1항에 있어서, 상기 제3 도핑층은
    상기 센싱 트랜지스터의 드레인 영역에 해당하고, 상기 선택 트랜지스터의 반대 방향에 배치되며, 그 상부에서 드레인 전극을 포함하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  9. 제3항에 있어서,
    상기 제2 웰의 상부에서 상기 컨트롤 게이트의 일측에 형성되는 컨트롤 게이트 전극을 포함하며,
    상기 컨트롤 게이트 전극의 하부에서 단일 영역으로 구현되는 제2 확산 영역을 더 포함하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  10. 제9항에 있어서, 상기 제2 활성 영역은
    상기 컨트롤 게이트의 모든 영역 및 상기 컨트롤 게이트 전극을 포함하여 상기 컨트롤 게이트의 동작 효율을 향상시키는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  11. 제9항에 있어서, 상기 제2 활성 영역은
    상기 제2 웰의 상부에 형성되어 상기 컨트롤 게이트의 하단에 배치되는 임플란트 영역을 더 포함하는 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  12. 제9항에 있어서,
    상기 소스 전극 및 상기 컨트롤 게이트를 통해 프로그램 및 이레이즈 동작 전압이 인가되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  13. 제12항에 있어서,
    프로그램 동작시 상기 소스 전극에는 음의 전압이 상기 컨트롤 게이트에는 양의 전압이 인가되고,
    이레이즈 동작시 상기 소스 전극에는 양의 전압이 상기 컨트롤 게이트에는 음의 전압이 인가되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자.
  14. 반도체 기판에 제1형 불순물을 도핑하여 제1형 하부 웰을 형성하는 단계;
    제2형 불순물을 도핑하여 상기 제1형 하부 웰의 상부에서 서로 이격되는 제1 및 제2 웰들 및 상기 제1 및 제2 웰들 각각을 둘러싸도록 제1형 웰을 형성하는 단계; 및
    상기 제1 웰의 상부에 선택 트랜지스터 및 센싱 트랜지스터를 형성하고, 동시에 상기 제1 웰로부터 소스 전극의 반대 방향으로 분리된 상기 제2 웰의 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 싱글 폴리 비휘발성 기억소자의 제조 방법.
  15. 제14항에 있어서, 상기 선택 트랜지스터 및 센싱 트랜지스터는
    제1 활성 영역에 형성되며, 상기 센싱 트랜지스터의 게이트 및 선택 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자의 제조 방법.
  16. 제14항에 있어서,
    상기 센싱 트랜지스터의 게이트와 상기 컨트롤 게이트는 서로 연결되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자의 제조 방법.
  17. 제15항에 있어서,
    상기 선택 트랜지스터의 드레인 영역과 상기 센싱 트랜지스터의 소스 영역을 공유하는 제2 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자의 제조 방법.
  18. 선택 트랜지스터, 센싱 트랜지스터 및 컨트롤 게이트로 구성된 하나의 셀이 배열 형태로 구성되어 인접한 선택 트랜지스터의 소스 전극과 컨트롤 게이트를 서로 공유하고,
    상기 선택 트랜지스터의 소스 전극 및 상기 컨트롤 게이트에는 프로그램 및 이레이즈 동작 전압이 인가되는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자 어레이.
  19. 제18항에 있어서,
    상기 싱글 폴리 비휘발성 기억소자 어레이 중 프로그램 또는 이레이즈의 대상이 되는 적어도 하나의 싱글 폴리 비휘발성 기억소자를 선택하고, 상기 선택된 적어도 하나의 싱글 폴리 비휘발성 기억소자에 프로그래밍 전압을 인가하고,
    상기 프로그램 또는 이레이즈 동작 시 상기 싱글 폴리 비휘발성 기억소자 어레이 중 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 전압 차를 최소화하기 위하여 상기 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 상기 프로그래밍 전압의 일부를 인가하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자 어레이.
  20. 제19항에 있어서, 상기 선택되지 않은 싱글 폴리 비휘발성 기억소자들에 인가되는 상기 프로그래밍 전압의 일부는
    상기 프로그래밍 전압의 삼분의 일에 해당하는 것을 특징으로 하는 싱글 폴리 비휘발성 기억소자 어레이.
KR1020160005621A 2016-01-15 2016-01-15 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이 KR102143260B1 (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102143260B1 (ko) * 2016-01-15 2020-08-11 매그나칩 반도체 유한회사 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이
KR102460296B1 (ko) 2018-01-30 2022-10-31 주식회사 키파운드리 싱글 폴리 mtp 셀 및 그의 동작 방법
KR20220160335A (ko) 2021-05-27 2022-12-06 주식회사 키파운드리 싱글 폴리 비휘발성 기억 소자를 포함하는 반도체 소자를 포함하는 반도체 소자 및 이의 제조 방법
KR102540214B1 (ko) 2021-08-19 2023-06-07 주식회사 키파운드리 싱글 폴리 비휘발성 메모리 소자 및 이를 이용한 제조 방법
KR102597814B1 (ko) * 2021-08-24 2023-11-06 주식회사 키파운드리 멀티 타임 프로그램을 위한 파워 스위치 및 이를 이용한 비휘발성 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080266959A1 (en) 2007-04-24 2008-10-30 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US20090267127A1 (en) * 2008-04-25 2009-10-29 Weize Chen Single Poly NVM Devices and Arrays

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986931A (en) * 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
US7115923B2 (en) * 2003-08-22 2006-10-03 Micron Technology, Inc. Imaging with gate controlled charge storage
JP4800109B2 (ja) * 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US8004032B1 (en) * 2006-05-19 2011-08-23 National Semiconductor Corporation System and method for providing low voltage high density multi-bit storage flash memory
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7663173B1 (en) * 2007-01-12 2010-02-16 National Semiconductor Corporation Non-volatile memory cell with poly filled trench as control gate and fully isolated substrate as charge storage
JP2008218625A (ja) 2007-03-02 2008-09-18 Renesas Technology Corp 半導体装置およびその製造方法
US7869279B1 (en) * 2007-04-03 2011-01-11 Maxim Integrated Products, Inc. EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7688612B2 (en) * 2007-04-13 2010-03-30 Aplus Flash Technology, Inc. Bit line structure for a multilevel, dual-sided nonvolatile memory cell array
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US8472251B2 (en) 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
KR20100072979A (ko) * 2008-12-22 2010-07-01 주식회사 동부하이텍 싱글 게이트 구조의 반도체 메모리 소자
US7919368B2 (en) * 2009-05-29 2011-04-05 Texas Instruments Incorporated Area-efficient electrically erasable programmable memory cell
US8174884B2 (en) * 2010-07-20 2012-05-08 Texas Instruments Incorporated Low power, single poly EEPROM cell with voltage divider
US8410815B2 (en) * 2010-12-02 2013-04-02 Infineon Technologies Ag Transistor arrangement and integrated circuit
KR102044546B1 (ko) * 2013-04-01 2019-11-13 에스케이하이닉스 주식회사 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법
KR101519595B1 (ko) 2013-11-18 2015-05-12 창원대학교 산학협력단 단일 폴리 이이피롬
US9368209B2 (en) * 2014-02-04 2016-06-14 Stmicroelectronics S.R.L. Embedded non-volatile memory with single polysilicon layer memory cells programmable through channel hot electrons and erasable through fowler-nordheim tunneling
US9805806B2 (en) * 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
KR102143260B1 (ko) * 2016-01-15 2020-08-11 매그나칩 반도체 유한회사 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이
KR102460296B1 (ko) * 2018-01-30 2022-10-31 주식회사 키파운드리 싱글 폴리 mtp 셀 및 그의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080266959A1 (en) 2007-04-24 2008-10-30 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US20090267127A1 (en) * 2008-04-25 2009-10-29 Weize Chen Single Poly NVM Devices and Arrays

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