KR102142707B1 - Semiconductor substrate, light emitting device, and Electronic device - Google Patents

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Abstract

반도체 기판은 성장 기판 상에 배치되는 제1 버퍼층과, 제1 버퍼층 상에 배치되고 다수의 리세스를 포함하는 성장 방지층과, 다수의 리세스에 배치되는 제2 버퍼층과, 제2 버퍼층 및 성장 방지층 상에 배치되는 언도프트 반도체층과, 언도프트 반도체층 상에 배치되는 제1 도전형 반도체층을 포함한다.The semiconductor substrate includes a first buffer layer disposed on the growth substrate, a growth prevention layer disposed on the first buffer layer and including a plurality of recesses, a second buffer layer disposed on the plurality of recesses, a second buffer layer and the growth prevention layer It includes an undoped semiconductor layer disposed on and a first conductivity type semiconductor layer disposed on the undoped semiconductor layer.

Description

반도체 기판, 발광 소자 및 전자 소자{Semiconductor substrate, light emitting device, and Electronic device}Semiconductor substrate, light emitting device, and electronic device {Semiconductor substrate, light emitting device, and Electronic device}

실시예는 반도체 기판에 관한 것이다.Embodiments relate to semiconductor substrates.

실시예는 발광 소자에 관한 것이다.The embodiment relates to a light emitting device.

실시예는 전자 소자에 관한 것이다.Embodiments relate to electronic devices.

발광 소자 및 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.Research into light emitting devices and light emitting device packages is actively underway.

발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다. The light emitting device is, for example, a semiconductor light emitting device or a semiconductor light emitting diode that is formed of a semiconductor material to convert electrical energy into light.

발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다. The light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety, and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps. Accordingly, many studies are being conducted to replace the existing light source with a semiconductor light emitting device.

발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치의 백라이트 유닛, 전광판과 같은 표시 소자, 가로등과 같은 조명 소자로서 사용이 증가되고 있는 추세이다.Light-emitting elements are used in various types of indoor and outdoor lamps, backlight units of liquid crystal display devices, display elements such as electronic displays, and lighting elements such as street lights.

실시예는 신뢰성을 확보할 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of securing reliability.

실시예는 전위를 차단하여 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of improving crystallinity by blocking dislocations.

실시예는 응력을 제어하여 크랙을 방지하여 수율을 향상시킬 수 있는 반도체 기판을 제공한다.An embodiment provides a semiconductor substrate capable of improving yield by controlling stress to prevent cracking.

실시예는 성장 기판의 불순물이 확산되는 것을 방지하여 줄 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of preventing diffusion of impurities in the growth substrate.

실시예는 반도체 기판을 이용한 발광 소자를 제공한다.The embodiment provides a light emitting device using a semiconductor substrate.

실시예는 반도체 기판을 이용한 전자 소자를 제공한다.An embodiment provides an electronic device using a semiconductor substrate.

실시예에 따르면, 기판; 상기 기판 상에 배치되며 SixGe(1-x)(0≤x≤1)을 포함하는 제1 버퍼층; 상기 제1 버퍼층 상에 배치되고 다수의 리세스를 포함하는 성장 방지층; 상기 다수의 리세스에 배치되는 제2 버퍼층; 상기 제2 버퍼층 및 상기 성장 방지층 상에 배치되는 언도프트 반도체층; 및 상기 언도프트 반도체층 상에 배치되는 제1 도전형 반도체층을 포함하고, 상기 제1버퍼층의 Si, Ge 농도는 상기 제1버퍼층의 배면에서 상면으로 갈수록 가변하는 반도체 기판을 포함할 수 있다.According to an embodiment, the substrate; A first buffer layer disposed on the substrate and including Si x Ge (1-x) (0≤x≤1); A growth preventing layer disposed on the first buffer layer and including a plurality of recesses; A second buffer layer disposed in the plurality of recesses; An undoped semiconductor layer disposed on the second buffer layer and the growth prevention layer; And a first conductivity type semiconductor layer disposed on the undoped semiconductor layer, and the Si and Ge concentrations of the first buffer layer may include a semiconductor substrate that changes from the rear surface of the first buffer layer toward the top surface.

실시예에 따르면, 발광 소자는, 상기 반도체 기판; 상기 반도체 기판 상에 배치된 활성층; 및 상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다. According to an embodiment, the light emitting device includes: the semiconductor substrate; An active layer disposed on the semiconductor substrate; And a second conductivity type semiconductor layer disposed on the active layer and including a second dopant having a polarity opposite to the first dopant of the first conductivity type semiconductor layer of the semiconductor substrate.

실시예에 따르면, 전자 소자는, 상기 반도체 기판; 상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층; 상기 반도체 기판의 중앙 영역 상에 배치된 채널층; 상기 채널층 상에 배치된 게이트 전극; 및 상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함한다.According to an embodiment, the electronic device includes: the semiconductor substrate; A second conductivity type semiconductor layer disposed on both sides of the semiconductor substrate and including a second dopant having a polarity opposite to that of the first dopant of the first conductivity type semiconductor layer of the semiconductor substrate; A channel layer disposed on a central region of the semiconductor substrate; A gate electrode disposed on the channel layer; And a source electrode and a drain electrode formed on the second conductivity type semiconductor layer disposed on both side regions of the semiconductor substrate.

실시예는 서로 상이한 농도를 갖는 IV족 화합물 반도체층으로 이루어진 버퍼층에 의한 수축형 응력이 도전형 반도체층의 냉각시 도전형 반도체층에 의해 증가되는 인장형 응력과 보상되어 전체적으로 응력 평형이 유지되어 도전형 반도체층에 발생되는 크랙이 방지되거나 성장 기판이 깨지지 않게 된다.In the embodiment, the shrinkage stress caused by the buffer layer made of the group IV compound semiconductor layers having different concentrations is compensated for by the tensile stress increased by the conductivity type semiconductor layer when cooling the conductivity type semiconductor layer, and the overall stress balance is maintained to maintain conductivity. Cracks generated in the type semiconductor layer are prevented or the growth substrate is not broken.

실시예는 제1 및 제2 버퍼층에 의해 응력이 제어됨으로써, 2㎛ 이상의 두꺼운 도전형 반도체층이 형성되고, 도전형 반도체층에 크랙이 발생되지 않게 되고 성장 기판이 깨지지 않게 된다.In the embodiment, the stress is controlled by the first and second buffer layers, so that a thick conductive semiconductor layer having a thickness of 2 μm or more is formed, cracks are not generated in the conductive semiconductor layer, and the growth substrate is not broken.

실시예에 따르면, 성장 방지층과 성장 방지층에 형성된 버퍼층에 의해 전위가 차단되므로, 상기 도전형 반도체층의 막질을 향상시켜 줄 수 있다.According to the embodiment, since the dislocation is blocked by the growth prevention layer and the buffer layer formed on the growth prevention layer, it is possible to improve the film quality of the conductive semiconductor layer.

실시예에 따르면, 버퍼층에 Ge가 일정한 농도를 갖는 비 가변 영역을 형성하여 줌으로써, 성장 기판의 Si이 상기 도전형 반도체층으로 확산되는 것을 방지하여 반도체 기판의 불량을 방지하여 줄 수 있다. According to an embodiment, by forming a non-variable region having a constant concentration of Ge in the buffer layer, it is possible to prevent Si of the growth substrate from diffusing into the conductive semiconductor layer, thereby preventing a defect in the semiconductor substrate.

도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 도 1의 제1 버퍼층의 농도 분포를 도시한 일 예시도이다.
도 3은 도 1의 마스크 층의 제1 예시도이다.
도 4는 도 1의 마스크 층의 제2 예시도이다.
도 5는 도 1의 마스크 층의 제3 예시도이다.
도 6은 도 1의 마스크 층의 제4 예시도이다.
도 7은 도 1의 마스크 층의 제5 예시도이다.
도 8은 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 9는 도 8의 제1 및 제3 버퍼층의 농도 분포를 도시한 다른 예시도이다.
도 10은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 11은 실시예에 따른 발광 소자를 도시한 단면도이다.
도 12는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 13은 실시예에 따른 MOSFET를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to a first embodiment.
FIG. 2 is an exemplary view showing a concentration distribution of the first buffer layer in FIG. 1.
3 is a first exemplary view of the mask layer of FIG. 1.
4 is a second exemplary view of the mask layer of FIG. 1.
5 is a third exemplary view of the mask layer of FIG. 1.
6 is a fourth exemplary view of the mask layer of FIG. 1.
7 is a fifth exemplary view of the mask layer of FIG. 1.
8 is a cross-sectional view showing a semiconductor substrate according to a second embodiment.
FIG. 9 is another exemplary view showing concentration distributions of the first and third buffer layers of FIG. 8.
10 is a cross-sectional view showing a semiconductor substrate according to a third embodiment.
11 is a sectional view showing a light emitting device according to an embodiment.
12 is a cross-sectional view showing a light emitting device package according to an embodiment.
13 is a cross-sectional view showing a MOSFET according to an embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the invention, in the case described as being formed in the "top (top) or bottom (bottom)" of each component, the top (top) or bottom (bottom) is the two components of each other This includes both direct contact or forming one or more other components disposed between two components. In addition, when expressed as “up (up) or down (down)”, it may include the meaning of the downward direction as well as the upward direction based on one component.

도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to a first embodiment.

도 1을 참조하면, 제1 실시예에 따른 반도체 기판(1)은 성장 기판(3), 제1 버퍼층(5), 성장 방지층(7), 제2 버퍼층(9) 및 도전형 반도체층(13)을 포함할 수 있다.Referring to FIG. 1, the semiconductor substrate 1 according to the first embodiment includes a growth substrate 3, a first buffer layer 5, a growth prevention layer 7, a second buffer layer 9, and a conductive semiconductor layer 13 ).

제1 실시예에 따른 반도체 기판(1)은 언도프트 반도체층(11)을 더 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The semiconductor substrate 1 according to the first embodiment may further include an undoped semiconductor layer 11, but is not limited thereto.

상기 제1 버퍼층(5), 상기 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 도전형 반도체층(13)은 II-VI족, III-V족 또는 IV족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 형성될 수 있다. 예컨대, 상기 제1 버퍼층(5), 상기 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first buffer layer 5, the second buffer layer 9, the undoped semiconductor layer 11 and the conductive semiconductor layer 13 are made of a II-VI, III-V or IV compound semiconductor material It may be formed of Al x In y Ga (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). For example, the first buffer layer 5, the second buffer layer 9, the undoped semiconductor layer 11, and the conductive semiconductor layer 13 are made of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and AlInN. It may include at least one selected from the group consisting of, but is not limited to this.

상기 제1 버퍼층(5), 상기 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 도전형 반도체층(13)은 단일 장비, 예컨대 MOCVD 장비를 이용하여 일괄적으로 그리고 순차적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The first buffer layer 5, the second buffer layer 9, the undoped semiconductor layer 11, and the conductive semiconductor layer 13 are formed collectively and sequentially using a single equipment, for example, MOCVD equipment. It can, but is not limited to this.

제1 실시예에 따른 반도체 기판(1) 상에 추가적인 층들이 더 형성되어, 발광 소자나 전자 소자로 제조될 수 있다. 다시 말해, 상기 반도체 기판(1)은 발광 소자나 전자 소자를 제조하기 위한 기판 부재로 사용될 수 있다. 따라서, 상기 반도체 기판(1)에 발생될 수 있는 결함, 예컨대 전위(dislocation), 피트(pit), 핀 홀(pin hole), 크랙(crack), 응력 불균형(non-uniform stress)을 최소화시키거나 완전히 없애 줄 필요가 있다. Additional layers are further formed on the semiconductor substrate 1 according to the first embodiment, and thus may be manufactured as a light emitting device or an electronic device. In other words, the semiconductor substrate 1 may be used as a substrate member for manufacturing a light emitting device or an electronic device. Accordingly, defects that may occur in the semiconductor substrate 1, such as dislocation, pit, pin hole, crack, and stress imbalance (non-uniform stress) are minimized or It needs to be completely eliminated.

상기 성장 기판(3)은 상기 도전형 반도체층(13)을 성장시키는 한편 상기 도전형 반도체층(13)을 지지하는 역할을 하며, 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 상기 성장 기판(3)은 상기 도전형 반도체층(13)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 3 serves to support the conductive semiconductor layer 13 while growing the conductive semiconductor layer 13 and may be formed of a material suitable for the growth of the semiconductor material. The growth substrate 3 may be formed of a material having thermal stability and similar to the lattice constant of the conductive semiconductor layer 13, but may be one of a conductive substrate, a compound semiconductor substrate, and an insulating substrate, but is limited thereto. I never do that.

예컨대, 상기 성장 기판(3)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.For example, the growth substrate 3 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.

상기 성장 기판(3)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 도펀트를 포함하는 상기 성장 기판(3)은 전극층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다. The growth substrate 3 may include a dopant to have conductivity, but is not limited thereto. The growth substrate 3 including the dopant may be used as an electrode layer, but is not limited thereto.

제1 실시예에서는 상기 성장 기판(3)이 Si 기판인 것으로 설명하지만, 이에 대해서는 한정하지 않는다.In the first embodiment, the growth substrate 3 is described as a Si substrate, but is not limited thereto.

상기 도전형 반도체층(13)과 비슷한 격자 상수를 갖는 성장 기판(3)을 사용한다 하더라도, 여전히 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에는 격자 상수 차이 및 열 팽창률 차이가 존재하여, 전위나 크랙과 같은 결함이 발생될 수 있다.Even if the growth substrate 3 having a lattice constant similar to the conductivity type semiconductor layer 13 is used, the difference in the lattice constant and the difference in thermal expansion coefficient between the growth substrate 3 and the conductivity type semiconductor layer 13 still exist. Existence, defects such as dislocations and cracks may occur.

이러한 결함을 줄여주기 위해, 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이에 제1 버퍼층(5)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.In order to reduce such defects, a first buffer layer 5 may be formed between the growth substrate 3 and the conductive semiconductor layer 13, but is not limited thereto.

상기 제1 버퍼층(5)은 상기 성장 기판(3)과 상기 도전형 반도체층(13) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 또한, 상기 제1 버퍼층(5)은 상기 성장 기판(3)의 상면에 결함(melt-back) 현상에 의해 리세스(recess)가 형성되는 것을 방지하여 주거나 응력을 제어하여 도전형 반도체층(13)에 크랙이 발생되거나 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다. The first buffer layer 5 may relieve a difference in lattice constant between the growth substrate 3 and the conductive semiconductor layer 13. In addition, the first buffer layer 5 prevents the formation of recesses due to a melt-back phenomenon on the top surface of the growth substrate 3 or controls the stress to control the conductivity type semiconductor layer 13 ) May prevent cracks or the growth substrate 3 from breaking, but is not limited thereto.

제1 실시예에 따른 제1 버퍼층(5)은 IV족 화합물 반도체층으로 형성될 수 있다. 예컨대, 상기 제1 버퍼층(5)은 SixGe(1-x)(0≤x≤1) 조성식으로 이루어지는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The first buffer layer 5 according to the first embodiment may be formed of a group IV compound semiconductor layer. For example, the first buffer layer 5 may be a compound semiconductor layer having a Si x Ge (1-x) (0≤x≤1) composition formula, but is not limited thereto.

도 2에 도시한 바와 같이, Si의 농도는 상기 제1 버퍼층(5)에서 가변될 수 있지만, 이에 대해서는 한정하지 않는다. Si의 농도는 상기 제1 버퍼층(5)의 두께 방향 또는 성장 방향을 따라 가변될 수 있다. 예컨대, 상기 Si의 농도는 상기 성장 기판(3)의 상면에 인접하여 최대가 되고 상기 성장 기판(3)의 상면으로부터 상기 제2 버퍼층(9) 또는 성장 방지층(7)의 배면으로 갈수록 다시 말해 상기 제1 버퍼층(5)의 배면으로부터 상면으로 갈수록 선형적으로 또는 비선형적으로 감소될 수 있다. Si농도는 상기 제2 버퍼층(9) 또는 성장 방지층(7)의 배면에 인접하여 최소가 될 수 있다. As shown in FIG. 2, the concentration of Si may be varied in the first buffer layer 5, but is not limited thereto. The concentration of Si may be varied along the thickness direction or growth direction of the first buffer layer 5. For example, the concentration of Si is maximized adjacent to the upper surface of the growth substrate 3, and from the upper surface of the growth substrate 3 to the back surface of the second buffer layer 9 or the growth prevention layer 7, in other words, the From the back surface of the first buffer layer 5 to the top surface, it may be reduced linearly or nonlinearly. The Si concentration may be minimized adjacent to the back surface of the second buffer layer 9 or the growth prevention layer 7.

예컨대, 상기 Si 농도의 최대는 100%이고 최소는 0%일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 Si 농도의 최대는 100%가 되지 않을 수도 있으며, 최소는 0%가 아닐 수도 있다. 상기 Si의 농도는 0% 내지 100% 사이에서 결정될 수 있다. For example, the maximum of the Si concentration may be 100% and the minimum may be 0%, but is not limited thereto. The maximum of the Si concentration may not be 100%, and the minimum may not be 0%. The concentration of Si may be determined between 0% and 100%.

Ge의 농도는 제1 버퍼층(5)에서 가변될 수 있지만, 이에 대해서는 한정하지 않는다. Ge의 농도는 상기 제1 버퍼층(5)의 두께 방향 또는 성장 방향을 따라 가변될 수 있다. 예컨대, 상기 Ge의 농도는 상기 성장 기판(3)의 상면에 인접하여 최소가 되고 상기 성장 기판(3)의 상면으로부터 상기 제2 버퍼층(9) 또는 성장 방지층(7)의 배면으로 갈수록 다시 말해 상기 제1 버퍼층(5)의 배면으로부터 상면으로 갈수록 선형적으로 또는 비선형적으로 증가될 수 있다. Ge의 농도는 상기 제2 버퍼층(9) 또는 성장 방지층(7)의 배면에 인접하여 최대가 될 수 있다. The concentration of Ge may be varied in the first buffer layer 5, but is not limited thereto. The concentration of Ge may be varied along the thickness direction or growth direction of the first buffer layer 5. For example, the concentration of Ge becomes minimum adjacent to the top surface of the growth substrate 3 and gradually increases from the top surface of the growth substrate 3 to the back surface of the second buffer layer 9 or the growth prevention layer 7. It may increase linearly or nonlinearly from the back surface of the first buffer layer 5 to the top surface. The concentration of Ge may be maximized adjacent to the back surface of the second buffer layer 9 or the growth prevention layer 7.

예컨대, 상기 Ge 농도의 최대는 100%이고 최소는 0%일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 Ge 농도의 최대는 100%가 되지 않을 수도 있으며, 최소는 0%가 아닐 수도 있다. 상기 Ge의 농도는 0% 내지 100% 사이에서 결정될 수 있다. For example, the maximum of the Ge concentration may be 100% and the minimum may be 0%, but is not limited thereto. The maximum Ge concentration may not be 100%, and the minimum may not be 0%. The concentration of Ge may be determined between 0% and 100%.

상기 Si의 농도가 최대가 될 때 상기 Ge의 농도는 최소가 되고, 상기 Si의 농도가 최소가 될 때 상기 Ge의 농도는 최대가 될 수 있지만, 이에 대해서는 한정하지 않는다.When the concentration of Si becomes maximum, the concentration of Ge becomes minimum, and when the concentration of Si becomes minimum, the concentration of Ge may be maximum, but is not limited thereto.

상기 Si의 최대 농도와 상기 Ge의 최대 농도는 동일할 수도 있고 상이할 수도 있다. 상기 Si의 최대 농도 및/또는 상기 Ge의 최대 농도는 응력(strain)의 세기나 상기 도전형 반도체층(13)의 두께에 따라 변경될 수 있지만, 이에 대해서는 한정하지 않는다.The maximum concentration of Si and the maximum concentration of Ge may be the same or different. The maximum concentration of Si and/or the maximum concentration of Ge may be changed depending on the strength of the strain or the thickness of the conductive semiconductor layer 13, but is not limited thereto.

상기 제1 버퍼층(5)의 초기 성장시 즉 상기 성장 기판(3)의 상면에서 Si의 농도를 최대로 하여 주어 상기 성장 기판(3)과 상기 제1 버퍼층(5) 사이의 갑작스러운 응력 변화를 방지하여 줄 수 있다. During the initial growth of the first buffer layer 5, i.e., the concentration of Si is maximized on the top surface of the growth substrate 3, to thereby suddenly change the stress between the growth substrate 3 and the first buffer layer 5 It can be prevented.

상기 제1 버퍼층(5) 내에서 상기 Si의 농도와 상기 Ge의 농도가 일치하는 지점(이하 '일치 지점'이라 함)이 존재할 수 있다. 이러한 경우, 상기 제1 버퍼층(5)의 배면으로부터 상기 일치 지점까지의 제1 영역에서는 Si의 농도가 Ge의 농도보다 클 수 있다. 상기 일치 지점으로부터 상기 제1 버퍼층(5)의 상면까지의 제2 영역에서는 Ge의 농도가 Si의 농도보다 클 수 있다.In the first buffer layer 5, there may be a point where the concentration of Si and the concentration of Ge coincide (hereinafter referred to as'matching point'). In this case, the concentration of Si may be greater than the concentration of Ge in the first region from the back surface of the first buffer layer 5 to the coincidence point. In the second region from the coincidence point to the upper surface of the first buffer layer 5, the concentration of Ge may be greater than the concentration of Si.

따라서, 상기 제1 버퍼층(5) 내에 서로 상이한 농도를 갖는 Si 및 Ge가 도핑되어 응력이 가변될 수 있다. 예컨대, 상기 제1 버퍼층(5)에 의해 수축형 응력이 증가될 수 있다. 이러한 경우, 나중에 상기 도전형 반도체층(13)의 냉각시 상기 도전형 반도체층(13)에 의해 증가되는 인장형 응력이 상기 제1 버퍼층(5)의 수축형 응력에 의해 보상되어 전체적으로 응력 평형이 유지되어 상기 도전형 반도체층(13)에 발생되는 크랙이 방지되거나 상기 성장 기판(3)이 깨지는 것이 방지될 수 있다.Therefore, Si and Ge having different concentrations are doped in the first buffer layer 5, so that stress can be varied. For example, the shrinkage stress may be increased by the first buffer layer 5. In this case, when the conductivity type semiconductor layer 13 is cooled later, the tensile stress increased by the conductivity type semiconductor layer 13 is compensated for by the shrinkage stress of the first buffer layer 5, and thus the stress balance is overall. It can be prevented from being cracked in the conductive semiconductor layer 13 or the growth substrate 3 can be prevented from being broken.

이상과 같이, 상기 제1 버퍼층(5)의 전 영역에서 Si의 농도와 Ge의 농도가 가변될 수 있다. 즉, 상기 제1 버퍼층(5)은 Si의 농도와 Ge의 농도가 가변되는 가변 영역일 수 있다.As described above, the concentration of Si and the concentration of Ge may be varied in all regions of the first buffer layer 5. That is, the first buffer layer 5 may be a variable region in which the concentration of Si and the concentration of Ge are variable.

상기 성장 방지층(7)은 상기 제1 버퍼층(5) 상에 형성될 수 있다. 상기 성장 방지층(7)은 상기 언도프트 반도체층(11)의 성장을 방해하는 역할을 할 수 있다. The growth prevention layer 7 may be formed on the first buffer layer 5. The growth prevention layer 7 may serve to prevent the growth of the undoped semiconductor layer 11.

상기 성장 방지층(7)은 절연 물질로 형성될 수 있다. 상기 성장 방지층(7)은 실리콘 계열 절연 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 방지층(7)은 실리콘 산화물(SiOx)이나 실리콘 질화물(SixNy)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 실리콘 산화물은 SiO2일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 실리콘 질화물은 SiN 또는 Si2N4일 수 있지만, 이에 대해서는 한정하지 않는다. The growth prevention layer 7 may be formed of an insulating material. The growth prevention layer 7 may be formed of a silicon-based insulating material, but is not limited thereto. The growth prevention layer 7 may include silicon oxide (SiO x ) or silicon nitride (Si x N y ), but is not limited thereto. The silicon oxide may be SiO2, but is not limited thereto. The silicon nitride may be SiN or Si 2 N 4 , but is not limited thereto.

상기 성장 방지층(7)은 도 3 내지 도 7에 도시한 바와 같은 다양한 리세스(6)의 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.The growth preventing layer 7 may have a shape of various recesses 6 as illustrated in FIGS. 3 to 7, but is not limited thereto.

도 3에 도시한 바와 같이, 상기 성장 방지층(7)은 서로 이격된 다수의 리세스(6)를 포함할 수 있다. 상기 리세스(6)는 위에서 보았을 때 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.As shown in FIG. 3, the growth prevention layer 7 may include a plurality of recesses 6 spaced apart from each other. The recess 6 may have a square shape when viewed from above, but is not limited thereto.

상기 리세스(6)의 직경(X)은 대략 10nm 내지 3000nm일 수 있다. 구체적으로, 상기 리세스(6)의 직경(X)은 대략 50nm 내지 2000nm일 수 있지만, 이에 대해서는 한정하지 않는다. 구체적으로, 상기 리세스(6)의 직경(X)은 대략 150nm 내지 700nm일 수 있지만, 이에 대해서는 한정하지 않는다.The diameter X of the recess 6 may be approximately 10 nm to 3000 nm. Specifically, the diameter (X) of the recess 6 may be approximately 50 nm to 2000 nm, but is not limited thereto. Specifically, the diameter X of the recess 6 may be approximately 150 nm to 700 nm, but is not limited thereto.

상기 리세스(6) 사이의 간격(Y)은 대략 10nm 내지 3000nm일 수 있다. 구체적으로, 상기 리세스(6) 사이의 간격(Y)은 대략 50nm 내지 2000nm일 수 있지만, 이에 대해서는 한정하지 않는다. 구체적으로, 상기 리세스(6) 사이의 간격(Y)은 대략 150nm 내지 700nm일 수 있지만, 이에 대해서는 한정하지 않는다.The spacing Y between the recesses 6 may be approximately 10 nm to 3000 nm. Specifically, the spacing Y between the recesses 6 may be approximately 50 nm to 2000 nm, but is not limited thereto. Specifically, the spacing Y between the recesses 6 may be approximately 150 nm to 700 nm, but is not limited thereto.

도 4에 도시한 바와 같이, 상기 성장 방지층(7)은 서로 이격된 다수의 리세스(6)를 포함할 수 있다. 상기 리세스(6)는 위에서 보았을 때 원 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.As illustrated in FIG. 4, the growth prevention layer 7 may include a plurality of recesses 6 spaced apart from each other. The recess 6 may have a circular shape when viewed from above, but is not limited thereto.

도 5에 도시한 바와 같이, 상기 성장 방지층(7)은 서로 이격된 다수의 리세스(6)를 포함할 수 있다. 상기 리세스(6) 각각은 일 방향을 따라 길게 형성될 수 있다. 상기 리세스(6)는 위에서 보았을 때 직사각형 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.5, the growth prevention layer 7 may include a plurality of recesses 6 spaced apart from each other. Each of the recesses 6 may be formed long along one direction. The recess 6 may have a rectangular shape when viewed from above, but is not limited thereto.

도 6에 도시한 바와 같이, 상기 성장 방지층(7)은 서로 이격된 다수의 리세스(6)를 포함할 수 있다. 상기 성장 방지층(7)은 제1 방향을 따라 형성된 다수의 제1 리세스(6)와 제2 방향을 따라 형성되고 상기 제1 리세스(6)를 가로지르는 적어도 하나 이상의 제2 리세스(6)를 포함할 수 있다. 이와 달리, 상기 성장 방지층(7)은 적어도 하나 이상의 제1 리세스(6)와 다수의 제2 리세스(6)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.6, the growth prevention layer 7 may include a plurality of recesses 6 spaced apart from each other. The growth preventing layer 7 has a plurality of first recesses 6 formed in a first direction and at least one second recess 6 formed in a second direction and crossing the first recess 6 ). Alternatively, the growth prevention layer 7 may include at least one first recess 6 and a plurality of second recesses 6, but is not limited thereto.

상기 제1 방향과 제2 방향은 서로 상이한 방향일 수 있지만, 이에 대해서는 한정하지 않는다. The first direction and the second direction may be different directions from each other, but are not limited thereto.

도 7에 도시한 바와 같이, 상기 성장 방지층(7)은 서로 연결된 리세스(6)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.As illustrated in FIG. 7, the growth preventing layer 7 may include recesses 6 connected to each other, but is not limited thereto.

예컨대, 상기 성장 방지층(7)은 서로 교차하는 다수의 제1 리세스(6)와 다수의 제2 리세스(6)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 리세스(6)와 상기 제2 리세스(6)의 교차에 의해 서로 공간적으로 그리고 물리적으로 이격된 다수의 성장 방지 패턴(19)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. For example, the growth preventing layer 7 may include a plurality of first recesses 6 and a plurality of second recesses 6 intersecting each other, but is not limited thereto. A plurality of growth prevention patterns 19 spatially and physically spaced apart from each other may be formed by the intersection of the first recess 6 and the second recess 6, but the present invention is not limited thereto.

도 3 내지 도 7에 도시한 바와 같이, 상기 리세스(6)는 상기 성장 방지층(7)의 하면으로부터 상기 성장 방지층(7)의 상면을 관통하도록 형성될 수 있다. 상기 리세스(6)에 의해 상기 제1 버퍼층(5)의 상면 일부분이 노출될 수 있다.3 to 7, the recess 6 may be formed to penetrate the upper surface of the growth prevention layer 7 from the lower surface of the growth prevention layer 7. A portion of the upper surface of the first buffer layer 5 may be exposed by the recess 6.

상기 리세스(6) 내의 상기 성장 방지층(7)의 내측면은 상기 제1 버퍼층(5)의 상면에 대해 수직이거나 경사지도록 형성될 수 있다. The inner surface of the growth prevention layer 7 in the recess 6 may be formed to be vertical or inclined with respect to the upper surface of the first buffer layer 5.

상기 리세스(6)의 직경은 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 증가되거나 하부 방향에서 상부 방향으로 갈수록 선형적으로 또는 비선형적으로 감소될 수 있지만, 이에 대해서는 한정하지 않는다.The diameter of the recess 6 may increase linearly or nonlinearly from the lower direction to the upper direction or decrease linearly or nonlinearly from the lower direction to the upper direction, but is not limited thereto.

상기 성장 방지층(7)의 리세스(6)에 제2 버퍼층(9)이 형성될 수 있다. A second buffer layer 9 may be formed in the recess 6 of the growth prevention layer 7.

상기 제2 버퍼층(9)의 상면은 상기 성장 방지층(7)의 상면과 같거나 높거나 낮을 수 있지만, 이에 대해서는 한정하지 않는다.The upper surface of the second buffer layer 9 may be the same or higher or lower than the upper surface of the growth prevention layer 7, but is not limited thereto.

상기 제2 버퍼층(9)은 IV족 화합물 반도체층으로 형성될 수 있다. 예컨대, 상기 제2 버퍼층(9)은 SiC을 포함하는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The second buffer layer 9 may be formed of a group IV compound semiconductor layer. For example, the second buffer layer 9 may be a compound semiconductor layer containing SiC, but is not limited thereto.

상기 제2 버퍼층(9)의 SiC의 격자 상수는 3.0806Å 예컨대 상기 언도프트 반도체층(11)의 GaN의 격자 상수는 3.189Å로서, SiC와 GaN의 격자 상수가 거의 비슷하므로, 상기 언도프트 반도체층(11)은 상기 제2 버퍼층(9) 상에서 용이하게 성장될 수 있다. 따라서, 상기 제2 버퍼층(9)은 상기 언도프트 반도체층(11)을 형성하기 위한 시드층으로서의 역할을 할 수 있다. The lattice constant of SiC of the second buffer layer 9 is 3.0806Å, for example, the lattice constant of GaN of the undoped semiconductor layer 11 is 3.189Å, and since the lattice constant of SiC and GaN is almost similar, the undoped semiconductor layer (11) can be easily grown on the second buffer layer (9). Therefore, the second buffer layer 9 may serve as a seed layer for forming the undoped semiconductor layer 11.

상기 성장 기판(3)의 Si의 열 팽창 계수는 2.4×10-6/K-1이고, 상기 제2 버퍼층(9)의 SiC의 열 팽창 계수는 4.46×10-6/K-1이며, 상기 언도프트 반도체층(11)의 GaN의 열 팽창 계수는 5.6×10-6/K-1일 수 있다. 상기 제2 버퍼층(9)의 열 팽창 계수는 상기 성장 기판(3)의 열 팽창 계수보다 크고 상기 언도프트 반도체층(11)의 열 팽창 계수보다 작다. 다시 말해, 상기 제2 버퍼층(9)의 열 팽창 계수를 상기 성장 기판(3)의 열 팽창 계수와 상기 언도프트 반도체층(11)의 열 팽창 계수 사이가 되도록 함으로써, 상기 제2 버퍼층(9)에 의해 발광 소자의 응력이 제어될 수 있다. 따라서, 상기 제2 버퍼층(9)은 응력을 제어하는 응력 제어층로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.The thermal expansion coefficient of Si of the growth substrate 3 is 2.4×10 -6 /K -1 , and the thermal expansion coefficient of SiC of the second buffer layer 9 is 4.46×10 -6 /K -1 , and the The thermal expansion coefficient of GaN of the undoped semiconductor layer 11 may be 5.6×10 −6 /K −1 . The coefficient of thermal expansion of the second buffer layer 9 is greater than that of the growth substrate 3 and less than that of the undoped semiconductor layer 11. In other words, by setting the coefficient of thermal expansion of the second buffer layer 9 between the coefficient of thermal expansion of the growth substrate 3 and the coefficient of thermal expansion of the undoped semiconductor layer 11, the second buffer layer 9 By this, the stress of the light emitting element can be controlled. Therefore, the second buffer layer 9 may be used as a stress control layer for controlling stress, but is not limited thereto.

상기 언도프트 반도체층(11)이 상기 성장 방지층(7)과 상기 제2 버퍼층(9) 상에 형성될 수 있다. 상기 언도프트 반도체층(11)은 우수한 결정성을 얻고 표면의 평탄화하기 위해 형성될 수 있다. 아울러, 상기 언도프트 반도체층(11)은 그 위에 형성되는 도전형 반도체층(13)을 용이하게 형성하기 위한 시드층으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.The undoped semiconductor layer 11 may be formed on the growth prevention layer 7 and the second buffer layer 9. The undoped semiconductor layer 11 may be formed to obtain excellent crystallinity and planarize the surface. In addition, the undoped semiconductor layer 11 may serve as a seed layer for easily forming the conductive semiconductor layer 13 formed thereon, but is not limited thereto.

상기 언도프트 반도체층(11)은 상기 제2 버퍼층(9)을 시드층으로 하여 상기 제2 버퍼층(9)으로부터 성장될 수 있다. 이에 반해, 상기 언도프트 반도체층(11)은 상기 성장 방지층(7)으로부터 성장되지 않게 된다. The undoped semiconductor layer 11 may be grown from the second buffer layer 9 using the second buffer layer 9 as a seed layer. On the other hand, the undoped semiconductor layer 11 is not grown from the growth prevention layer 7.

상기 언도프트 반도체층(11)은 상기 제2 버퍼층(9)으로부터 수직 방향과 수평 방향을 2-D 성장될 수 있다. 따라서, 비록 상기 성장 방지층(7)으로부터 상기 언도프트 반도체층(11)이 성장되지 않더라도, 인접하는 제2 버퍼층(9)으로부터 수평 방향으로 성장되는 언도프트 반도체층(11)이 상기 성장 방지층(7)으로 이동되게 되어 궁극적으로 인접하는 제2 버퍼층(9)으로부터 수평 방향으로 성장되는 언도프트 반도체층(11)이 서로 만나 합쳐지게 된다. 이러한 경우, 상기 제1 및 제2 버퍼층(9)을 통해 수직 방향으로 올라온 전위가 있더라도, 상기 제2 버퍼층(9)이 상기 성장 방지층(7) 상에 수형 성장됨에 따라 이러한 전위는 수직 방향으로 구부러지게 되므로, 전위가 더 이상 수직 방향으로 올라가지 않게 되므로 궁극적으로 상기 도전형 반도체층(13)에 전위가 형성되지 않게 된다.The undoped semiconductor layer 11 may be 2-D grown in the vertical direction and the horizontal direction from the second buffer layer 9. Therefore, even if the undoped semiconductor layer 11 is not grown from the growth prevention layer 7, the undoped semiconductor layer 11 grown in the horizontal direction from the adjacent second buffer layer 9 is the growth prevention layer 7 ), and ultimately, the undoped semiconductor layers 11 grown in the horizontal direction from the adjacent second buffer layer 9 meet and merge with each other. In this case, even if there is a potential raised in the vertical direction through the first and second buffer layers 9, the potential is bent in the vertical direction as the second buffer layer 9 is vertically grown on the growth prevention layer 7 Since the electric potential is no longer raised in the vertical direction, the electric potential is ultimately not formed in the conductive semiconductor layer 13.

상기 도전형 반도체층(13)은 상기 언도프트 반도체층(11) 상에 형성될 수 있다. 상기 도전형 반도체층(13)은 도펀트를 포함할 수 있다. 예컨대, 상기 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The conductive semiconductor layer 13 may be formed on the undoped semiconductor layer 11. The conductive semiconductor layer 13 may include a dopant. For example, the conductive semiconductor layer 13 may be an n-type semiconductor layer including an n-type dopant, but is not limited thereto. The n-type dopant may include at least one of Si, Ge, Sn, Se, and Te, but is not limited thereto.

상기 도전형 반도체층(13)은 전자를 생성하는 도전층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 반도체층(13)은 2㎛ 이상으로 두껍게 형성될 수 있다. The conductive semiconductor layer 13 may be a conductive layer that generates electrons, but is not limited thereto. The conductive semiconductor layer 13 may be formed to be thicker than 2 μm.

제1 실시예에 따르면, 상기 제1 및 제2 버퍼층(9)에 의해 응력이 제어됨으로써, 2㎛ 이상의 두꺼운 도전형 반도체층(13)이 형성될 수 있다. According to the first embodiment, the stress is controlled by the first and second buffer layers 9, so that a thick conductive semiconductor layer 13 of 2 μm or more may be formed.

제1 실시예에 따르면, 제1 및 제2 버퍼층(9)에 의해 응력이 제어됨으로써, 상기 도전형 반도체층(13)에 크랙이 발생되지 않게 되고 기판이 깨지지 않게 된다.According to the first embodiment, by controlling the stress by the first and second buffer layers 9, cracks are not generated in the conductive semiconductor layer 13 and the substrate is not broken.

제1 실시예에 따르면, 성장 방지층(7)과 성장 방지층(7)에 형성된 버퍼층에 의해 전위가 차단되므로, 상기 도전형 반도체층(13)의 막질을 향상시켜 줄 수 있다.According to the first embodiment, since the dislocation is blocked by the growth prevention layer 7 and the buffer layer formed on the growth prevention layer 7, the film quality of the conductive semiconductor layer 13 can be improved.

도 8은 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.8 is a cross-sectional view showing a semiconductor substrate according to a second embodiment.

제2 실시예는 제3 버퍼층(15)이 더 형성되는 것을 제외하고는 제1 실시예와 거의 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능, 동일한 종류의 물질 및/또는 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The second embodiment is almost similar to the first embodiment except that the third buffer layer 15 is further formed. In the second embodiment, the same reference numerals are assigned to components having the same function, the same kind of material, and/or the same shape as the first embodiment, and detailed description is omitted.

도 8을 참조하면, 제2 실시예에 따른 반도체 기판(1A)은 성장 기판(3), 제1 버퍼층(5), 제3 버퍼층(15), 성장 방지층(7), 제2 버퍼층(9) 및 도전형 반도체층(13)을 포함할 수 있다.Referring to FIG. 8, the semiconductor substrate 1A according to the second embodiment includes a growth substrate 3, a first buffer layer 5, a third buffer layer 15, a growth prevention layer 7, and a second buffer layer 9 And a conductive semiconductor layer 13.

상기 제3 버퍼층(15)은 상기 제1 버퍼층(5) 상에 형성될 있다. 상기 제3 버퍼층(15)은 확산 방지 기능과 성장 촉진 기능을 가질 수 있지만, 이에 대해서는 한정하지 않는다.The third buffer layer 15 may be formed on the first buffer layer 5. The third buffer layer 15 may have a diffusion preventing function and a growth promoting function, but is not limited thereto.

상기 제3 버퍼층(15)은 상기 제1 버퍼층(5)과 상기 제2 버퍼층(9) 사이에 형성될 수 있다. 상기 제3 버퍼층(15)은 상기 제1 버퍼층(5)과 상기 성장 방지층(7) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. The third buffer layer 15 may be formed between the first buffer layer 5 and the second buffer layer 9. The third buffer layer 15 may be formed between the first buffer layer 5 and the growth prevention layer 7, but is not limited thereto.

도시되지 않았지만, 상기 제3 버퍼층(15)은 상기 제1 버퍼층(5)과 상기 제2 버퍼층(9) 사이에만 형성되고, 상기 제1 버퍼층(5)과 상기 성장 방지층(7) 사이에는 형성되지 않을 수도 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 상기 성장 방지층(7)은 상기 제1 버퍼층(5)의 상면과 접촉될 수 있다.Although not shown, the third buffer layer 15 is formed only between the first buffer layer 5 and the second buffer layer 9, and is not formed between the first buffer layer 5 and the growth prevention layer 7 It may not, but is not limited to this. In this case, the growth prevention layer 7 may be in contact with the top surface of the first buffer layer 5.

도 9에 도시한 바와 같이, 상기 제3 버퍼층(15)은 상기 제3 버퍼층(15)의 두께 방향을 따라 일정한 농도를 갖는 Ge을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. As illustrated in FIG. 9, the third buffer layer 15 may include Ge having a constant concentration along the thickness direction of the third buffer layer 15, but is not limited thereto.

상기 제1 버퍼층(5)의 Si 농도와 Ge 농도의 가변에 대해서는 제1 실시예에서 설명한바 있으므로, 더 이상의 상세한 설명은 생략한다.Since the variation of the Si concentration and the Ge concentration of the first buffer layer 5 has been described in the first embodiment, further detailed description is omitted.

상기 제3 버퍼층(15)의 하면은 상기 제1 버퍼층(5)의 상면과 접촉되고, 상기 제3 버퍼층(15)의 상면은 상기 제2 버퍼층(9)의 하면 및/또는 성장 방지층(7)의 하면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다. The lower surface of the third buffer layer 15 is in contact with the upper surface of the first buffer layer 5, and the upper surface of the third buffer layer 15 is the lower surface of the second buffer layer 9 and/or the growth prevention layer 7 It may be in contact with the lower surface of, but is not limited to this.

상기 제3 버퍼층(15)의 두께는 대략 10nm 내지 대략 1000nm일 수 있다. 구체적으로, 상기 제3 버퍼층(15)의 두께는 대략 50nm 내지 800nm일 수 있다. 구체적으로, 상기 제3 버퍼층(15)의 두께는 대략 60nm 내지 대략 300nm일 수 있다. The thickness of the third buffer layer 15 may be approximately 10 nm to approximately 1000 nm. Specifically, the thickness of the third buffer layer 15 may be approximately 50 nm to 800 nm. Specifically, the thickness of the third buffer layer 15 may be approximately 60 nm to approximately 300 nm.

상기 제3 버퍼층(15)의 Ge은 상기 제1 버퍼층(5)에도 포함될 수 있지만, 이에 대해서는 한정하지 않는다.Ge of the third buffer layer 15 may be included in the first buffer layer 5, but is not limited thereto.

상기 제3 버퍼층(15)의 Ge은 상기 성장 기판(3)의 Si가 상기 언도프트 반도체층(11)으로 확산(outdiffusion)되는 것을 방지하여 줄 수 있다. 아울러, 상기 제3 버퍼층(15)의 Ge은 상기 제2 버퍼층(9)을 용이하게 성장시켜 줄 수 있다.Ge of the third buffer layer 15 may prevent Si of the growth substrate 3 from being diffused into the undoped semiconductor layer 11. In addition, Ge of the third buffer layer 15 can easily grow the second buffer layer 9.

제2 실시예에 따르면, 버퍼층에 Ge가 일정한 농도를 갖는 제3 버퍼층(15)을 형성하여 줌으로써, 일정한 농도를 갖는 Ge에 의해 성장 기판(3)의 Si이 상기 도전형 반도체층(13)으로 확산되는 것이 방지되어 반도체 기판(1A)의 불량을 방지하여 줄 수 있다. According to the second embodiment, by forming the third buffer layer 15 having a constant concentration of Ge in the buffer layer, Si of the growth substrate 3 is transferred to the conductive semiconductor layer 13 by Ge having a constant concentration. It is prevented from being diffused, thereby preventing defects in the semiconductor substrate 1A.

도 10은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.10 is a cross-sectional view showing a semiconductor substrate according to a third embodiment.

제3 실시예는 제1 실시예의 제1 버퍼층(17)과 다른 종류의 물질을 포함하는 제1 버퍼층(17)을 제외하고는 제1 실시예와 거의 유사하다. 제3 실시예에서 제1 실시예와 동일한 기능, 동일한 종류의 물질 및/또는 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The third embodiment is almost similar to the first embodiment except for the first buffer layer 17 including a different kind of material from the first buffer layer 17 of the first embodiment. In the third embodiment, the same reference numerals are assigned to components having the same function, the same kind of material, and/or the same shape as the first embodiment, and detailed descriptions are omitted.

도 10을 참조하면, 제2 실시예에 따른 반도체 기판(1B)은 성장 기판(3), 제1 버퍼층(17), 성장 방지층(7), 제2 버퍼층(9) 및 도전형 반도체층(13)을 포함할 수 있다.Referring to FIG. 10, the semiconductor substrate 1B according to the second embodiment includes a growth substrate 3, a first buffer layer 17, a growth prevention layer 7, a second buffer layer 9 and a conductive semiconductor layer 13 ).

상기 제1 버퍼층(17)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 상기 제1 버퍼층(17)은 적어도 Al을 포함하는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제1 버퍼층(17)은 AlN, AlGaN, AlInN 및 InAlGaN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first buffer layer 17 is an AlxInyGa(1-xy)N (0<x<1, 0<y<1, 0<x+y<1) made of a II-VI or III-V compound semiconductor material. It can be formed of. The first buffer layer 17 may be a compound semiconductor layer containing at least Al, but is not limited thereto. For example, the first buffer layer 17 may include at least one selected from the group consisting of AlN, AlGaN, AlInN and InAlGaN and AlInN, but is not limited thereto.

상기 제1 버퍼층(17)의 Al은 상기 성장 기판(3)의 Si이 상기 도전형 반도체층(13)으로 확산되는 것을 방지하여 줄 수 있고 상기 제2 버퍼층(9)이 용이하게 성장되도록 하여 줄 수 있다.Al of the first buffer layer 17 can prevent Si of the growth substrate 3 from diffusing into the conductive semiconductor layer 13 and allow the second buffer layer 9 to be easily grown. Can.

상기 제1 버퍼층(17) 상에 다수의 리세스(6)를 포함하는 성장 방지층(7)이 형성되고, 상기 리세스(6)에 상기 제2 버퍼층(9)이 형성될 수 있다. 상기 제2 버퍼층(9)은 상기 리세스(6)에 의해 노출된 상기 제1 버퍼층(17)으로부터 용이하게 성장될 수 있다. A growth preventing layer 7 including a plurality of recesses 6 may be formed on the first buffer layer 17, and the second buffer layer 9 may be formed on the recesses 6. The second buffer layer 9 can be easily grown from the first buffer layer 17 exposed by the recess 6.

상기 제2 버퍼층(9)은 SiC을 포함하는 화합물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The second buffer layer 9 may be a compound semiconductor layer containing SiC, but is not limited thereto.

도 11은 실시예에 따른 발광 소자를 도시한 단면도이다.11 is a sectional view showing a light emitting device according to an embodiment.

실시예에 따른 발광 소자(100)는 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)을 이용하여 제조될 수 있다. 실시예에서 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)과 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.The light emitting device 100 according to the embodiment may be manufactured using the semiconductor substrates 1, 1A, 1B according to the first to third embodiments. In the embodiments, the same reference numerals are assigned to components having the same function or the same shape as the semiconductor substrates 1, 1A, 1B according to the first to third embodiments, and detailed descriptions are omitted.

도 11을 참조하면, 실시예에 따른 발광 소자(100)는 성장 기판(3), 제1 버퍼층(5), 성장 방지층(7), 제2 버퍼층(9), 언도프트 반도체층(11), 제1 도전형 반도체층(13), 활성층(21) 및 제2 도전형 반도체층(23)을 포함할 수 있다. Referring to FIG. 11, the light emitting device 100 according to the embodiment includes a growth substrate 3, a first buffer layer 5, a growth prevention layer 7, a second buffer layer 9, an undoped semiconductor layer 11, The first conductivity type semiconductor layer 13, the active layer 21 and the second conductivity type semiconductor layer 23 may be included.

상기 제1 도전형 반도체층(13)은 제1 내지 제3 실시예의 도전형 반도체층(13)일 수 있다. The first conductivity type semiconductor layer 13 may be the conductivity type semiconductor layer 13 of the first to third embodiments.

상기 성장 기판(3), 상기 제1 버퍼층(5), 상기 성장 방지층(7), 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)일 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 3, the first buffer layer 5, the growth prevention layer 7, the second buffer layer 9, the undoped semiconductor layer 11 and the first conductivity type semiconductor layer 13 are made of The semiconductor substrates 1, 1A, and 1B according to the first to third embodiments may be used, but are not limited thereto.

상기 성장 기판(3), 상기 제1 버퍼층(5), 상기 성장 방지층(7), 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)에서 설명한 바 있으므로, 자세한 설명은 생략한다.The growth substrate 3, the first buffer layer 5, the growth prevention layer 7, the second buffer layer 9, the undoped semiconductor layer 11 and the first conductivity type semiconductor layer 13 are already Since the semiconductor substrates 1, 1A, and 1B according to the first to third embodiments have been described, detailed descriptions thereof will be omitted.

상기 제1 도전형 반도체층(13), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 발광 구조물(25)을 구성할 수 있지만, 이에 대해서는 한정하지 않는다.The first conductivity type semiconductor layer 13, the active layer 21 and the second conductivity type semiconductor layer 23 may constitute a light emitting structure 25, but are not limited thereto.

상기 제1 도전형 반도체층(13), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 제1 도전형 반도체층(13), 상기 활성층(21) 및 상기 제2 도전형 반도체층(23)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first conductivity type semiconductor layer 13, the active layer 21, and the second conductivity type semiconductor layer 23 are made of an II-VI or III-V compound semiconductor material Al x In y Ga (1- xy) N(0<x<1, 0<y<1, 0<x+y<1). For example, the first conductivity type semiconductor layer 13, the active layer 21 and the second conductivity type semiconductor layer 23 are at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN and AlInN. It may include, but is not limited to this.

상기 제1 도전형 반도체층(13)은 앞서 언급한 바와 같이, n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.As described above, the first conductive semiconductor layer 13 may be an n-type semiconductor layer including an n-type dopant, but is not limited thereto. The n-type dopant may include at least one of Si, Ge, Sn, Se, and Te, but is not limited thereto.

상기 활성층(21)은 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 활성층(21)은 상기 제1 도전형 반도체층(13)의 전자와 상기 제2 도전형 반도체층(23)의 정공의 재결합에 의해 상기 활성층(21)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다. The active layer 21 may be formed on the first conductivity type semiconductor layer 13. The active layer 21 is an energy band gap according to a material forming the active layer 21 by recombination of electrons of the first conductivity type semiconductor layer 13 and holes of the second conductivity type semiconductor layer 23. It can emit light having a wavelength corresponding to Band Gap).

상기 활성층(21)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(21)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자(100)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. The active layer 21 may include any one of a multiple quantum well structure (MQW), a quantum dot structure, or a quantum wire structure. The well layer and the barrier layer may be repeatedly formed with the well layer and the barrier layer as one cycle in the active layer 21. The repetition period of the well layer and the barrier layer can be modified according to the characteristics of the light emitting device 100, so it is not limited.

상기 활성층(21)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.The active layer 21 may be formed of, for example, a period of InGaN/GaN, a period of InGaN/AlGaN, a period of InGaN/InGaN, or the like. The band gap of the barrier layer may be formed larger than the band gap of the well layer.

상기 제2 도전형 반도체층(23)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다. The second conductivity-type semiconductor layer 23 may be a p-type semiconductor layer including a p-type dopant, but is not limited thereto. The p-type dopant includes at least one of Mg, Zn, Ca, Sr, and Ba, but is not limited thereto.

도시되지 않았지만, 상기 발광 소자(100)의 종류에 따라 상기 제2 도전형 반도체층(23) 상에 반사 전극층 또는 투명 전극층이 형성될 수 있다. 예컨대, 수평형(lateral type) 발광 소자의 경우, 상기 제2 도전형 반도체층(23) 상에 투명 전극층이 형성될 수 있다. 플립칩형(flip-chip type) 발광 소자나 수직형(vertical type) 발광 소자의 경우, 상기 제2 도전형 반도체층(23) 상에 반사 전극층이 형성될 수 있다. Although not illustrated, a reflective electrode layer or a transparent electrode layer may be formed on the second conductivity type semiconductor layer 23 according to the type of the light emitting device 100. For example, in the case of a lateral type light emitting device, a transparent electrode layer may be formed on the second conductivity type semiconductor layer 23. In the case of a flip-chip type light emitting device or a vertical type light emitting device, a reflective electrode layer may be formed on the second conductivity type semiconductor layer 23.

도시되지 않았지만, 상기 제1 도전형 반도체층(13)에 제1 전극이 전기적으로 연결되고, 상기 제2 도전형 반도체층(23)에 제2 전극이 전기적으로 연결될 수 있다. 상기 제1 및 제2 전극은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.Although not shown, a first electrode may be electrically connected to the first conductivity type semiconductor layer 13, and a second electrode may be electrically connected to the second conductivity type semiconductor layer 23. The first and second electrodes may include, for example, one or a multi-layer structure selected from the group consisting of Al, Ti, Cr, Ni, Pt, Au, W, Cu and Mo, but are not limited thereto.

도 12는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.12 is a cross-sectional view showing a light emitting device package according to an embodiment.

실시예에 따른 발광 소자 패키지는 도 11의 발광 소자(100)를 이용하여 제조될 수 있다.The light emitting device package according to the embodiment may be manufactured using the light emitting device 100 of FIG. 11.

도 12를 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 전극층(103) 및 제2 전극층(105)과, 상기 몸체(101)에 설치되어 상기 제1 전극층(103) 및 제2 전극층(105)으로부터 전원을 공급받고 도 11에 도시된 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(113)를 포함한다.Referring to FIG. 12, the light emitting device package according to the embodiment is installed on the body 101, the first electrode layer 103 and the second electrode layer 105 installed on the body 101, and the body 101 The first electrode layer 103 and the second electrode layer 105 are supplied with power and include a light emitting device 100 illustrated in FIG. 11 and a molding member 113 surrounding the light emitting device 100.

상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.The body 101 may be formed of a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 100.

상기 제1 전극층(103) 및 제2 전극층(105)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.The first electrode layer 103 and the second electrode layer 105 are electrically separated from each other, and provide power to the light emitting device 100.

또한, 상기 제1 및 제2 전극층(103, 105)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.In addition, the first and second electrode layers 103 and 105 may reflect light generated from the light emitting device 100 to increase light efficiency, and discharge heat generated from the light emitting device 100 to the outside. It can also play a role.

상기 발광 소자(100)는 상기 제1 전극층(103), 제2 전극층(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.The light emitting device 100 may be installed on any one of the first electrode layer 103, the second electrode layer 105, and the body 101, and the first and second by wire method, die bonding method, or the like. It may be electrically connected to the electrode layers 103 and 105, but is not limited thereto.

예컨대, 상기 발광 소자(100)의 배면은 상기 제1 전극층(103)에 전기적으로 연결되고, 상기 발광 소자(100)의 상면은 와이어(109)를 이용하여 상기 제2 전극층(105)에 전기적으로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.For example, the back surface of the light emitting device 100 is electrically connected to the first electrode layer 103, and the top surface of the light emitting device 100 is electrically connected to the second electrode layer 105 using a wire 109. Can be connected, but is not limited to this.

실시예에서는 한 개의 와이어를 통해 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105) 중 하나의 전극층에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있다.In the embodiment, it is illustrated that the light emitting device 100 is electrically connected to one of the first and second electrode layers 103 and 105 through one wire, but the present invention is not limited thereto and uses two wires. The light emitting device 100 may be electrically connected to the first and second electrode layers 103 and 105, and the light emitting device 100 may be connected to the first and second electrode layers 103 and 105 without using a wire. It can also be connected electrically.

상기 몰딩부재(113)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 113 may surround the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 113 may include a phosphor to change the wavelength of light emitted from the light emitting device 100.

실시예에 따른 발광 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.The light emitting device package according to the embodiment includes a COB (Chip On Board) type, the upper surface of the body 101 is flat, and a plurality of light emitting devices may be installed on the body 101.

실시예에 따른 발광 소자(100)나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.The light emitting device 100 or the light emitting device package according to the embodiment may be applied to a light unit. The light unit may be applied to units such as a display device and a lighting device, such as a lighting lamp, a traffic light, a vehicle headlight, a signboard, and an indicator light.

도 13은 실시예에 따른 MOSFET를 도시한 단면도이다.13 is a cross-sectional view showing a MOSFET according to an embodiment.

MOSFET는 스위칭 소자로서, 전자 소자의 일종이다.The MOSFET is a switching device and is a kind of electronic device.

도 13을 참조하면, 실시예에 따른 MOSFET는 상기 성장 기판(3), 상기 제1 버퍼층(5), 상기 성장 방지층(7), 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 제1 도전형 반도체층(13), 제2 도전형 반도체층(31), 채널층(33), 게이트 전극(35), 소오스 전극(37) 및 드레인 전극(39)을 포함할 수 있다.Referring to FIG. 13, the MOSFET according to the embodiment includes the growth substrate 3, the first buffer layer 5, the growth prevention layer 7, the second buffer layer 9, the undoped semiconductor layer 11 and The first conductivity type semiconductor layer 13, the second conductivity type semiconductor layer 31, the channel layer 33, the gate electrode 35, the source electrode 37 and the drain electrode 39 may be included.

상기 성장 기판(3), 상기 제1 버퍼층(5), 상기 성장 방지층(7), 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 성장 기판(3), 상기 제1 버퍼층(5), 상기 성장 방지층(7), 제2 버퍼층(9), 상기 언도프트 반도체층(11) 및 상기 제1 도전형 반도체층(13)은 이미 제1 내지 제3 실시예에 따른 반도체 기판(1, 1A, 1B)에서 설명한 바 있으므로, 자세한 설명은 생략한다.The growth substrate 3, the first buffer layer 5, the growth prevention layer 7, the second buffer layer 9, the undoped semiconductor layer 11 and the first conductivity type semiconductor layer 13 are made of The semiconductor substrates 1, 1A, and 1B according to the first to third embodiments may be used, but are not limited thereto. The growth substrate 3, the first buffer layer 5, the growth prevention layer 7, the second buffer layer 9, the undoped semiconductor layer 11 and the first conductivity type semiconductor layer 13 are already Since the semiconductor substrates 1, 1A, and 1B according to the first to third embodiments have been described, detailed descriptions thereof will be omitted.

상기 제1 도전형 반도체층(13)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(31)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The first conductivity-type semiconductor layer 13 is an n-type semiconductor layer including an n-type dopant, and the second conductivity-type semiconductor layer 31 may be a p-type semiconductor layer including a p-type dopant, but is not limited thereto. I never do that.

상기 제2 도전형 반도체층(31)은 상기 제1 도전형 반도체층(13)의 양측 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The second conductivity type semiconductor layer 31 may be formed on both side regions of the first conductivity type semiconductor layer 13, but is not limited thereto.

상기 제2 도전형 반도체층(31)의 배면은 상기 제1 도전형 반도체층(13)과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.The back surface of the second conductivity type semiconductor layer 31 may be in contact with the first conductivity type semiconductor layer 13, but is not limited thereto.

상기 채널층(33)은 상기 제1 도전형 반도체층(13)의 중앙 영역, 즉 상기 인접하는 제2 도전형 반도체층(31) 사이의 상기 제1 도전형 반도체층(13) 상에 형성될 수 있다. 상기 채널층(33)은 상기 제1 도전형 반도체층(13)의 상면에 접촉하며 상기 제2 도전형 반도체층(31)의 상면의 일부 영역 및 측면에 접촉할 수 있지만, 이에 대해서는 한정하지 않는다. The channel layer 33 is formed on the first conductivity type semiconductor layer 13 between the central region of the first conductivity type semiconductor layer 13, that is, between the adjacent second conductivity type semiconductor layers 31. Can. The channel layer 33 may contact the upper surface of the first conductivity type semiconductor layer 13 and may contact some regions and side surfaces of the upper surface of the second conductivity type semiconductor layer 31, but is not limited thereto. .

상기 채널층(33) 상에 게이트 전극(35)이 형성되며, 상기 인접하는 제2 도전형 반도체층(31) 각각의 위에 소오스 전극(37) 및 드레인 전극(39)이 형성될 수 있다.A gate electrode 35 is formed on the channel layer 33, and a source electrode 37 and a drain electrode 39 may be formed on each of the adjacent second conductivity type semiconductor layers 31.

상기 게이트 전극(35)의 사이즈는 상기 채널층(33)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.The size of the gate electrode 35 may be the same as the size of the channel layer 33, but is not limited thereto.

상기 소오스 전극(37) 및 상기 드레인 전극(39) 각각은 상기 게이트 전극(35)으로부터 이격되도록 형성될 수 있다. 상기 소오스 전극(37) 및 상기 드레인 전극(39) 각각은 상기 제2 도전형 반도체층(31)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.Each of the source electrode 37 and the drain electrode 39 may be formed to be spaced apart from the gate electrode 35. Each of the source electrode 37 and the drain electrode 39 may be formed on a portion of the second conductivity type semiconductor layer 31, but is not limited thereto.

상기 게이트 전극(35)으로 공급된 제어 신호에 의해 상기 채널층(33)이 도통되어 상기 드레인 전극(39)으로부터 상기 소오스 전극(37)으로 신호가 전달될 수 있다. The channel layer 33 is conducted by a control signal supplied to the gate electrode 35 so that a signal can be transmitted from the drain electrode 39 to the source electrode 37.

실시예에 따른 MOSFET는 질화물 반도체 기반으로 제작되므로, 제1 도전형 반도체층(13)에 의한 전자 이동도가 기존의 MOSFET의 Si 기반 대비 현저하게 크기 때문에 고속 스위칭이 가능하다.Since the MOSFET according to the embodiment is manufactured based on a nitride semiconductor, high-speed switching is possible because the electron mobility by the first conductivity type semiconductor layer 13 is significantly larger than that of the existing MOSFET based on Si.

1, 1A, 1B: 반도체 기판
3: 성장 기판
5, 17: 제1 버퍼층
6: 리세스
7: 성장 방지층
9: 제2 버퍼층
11: 언도프트 반도체층
13: 도전형 반도체층
15: 제3 버퍼층
19: 성장 방지 패턴1, 1A, 1B: semiconductor substrate
3: Growth substrate
5, 17: first buffer layer
6: recess
7: Growth prevention layer
9: Second buffer layer
11: Undoped semiconductor layer
13: conductive semiconductor layer
15: third buffer layer
19: growth prevention pattern

Claims (17)

기판;
상기 기판 상에 배치되며 SixGe(1-x)(0≤x≤1)을 포함하는 제1버퍼층;
상기 제1버퍼층 상에 배치되고 다수의 리세스를 포함하는 성장 방지층;
상기 다수의 리세스에 배치되는 제2버퍼층;
상기 제2버퍼층 및 상기 성장 방지층 상에 배치되는 언도프트 반도체층; 및
상기 언도프트 반도체층 상에 배치되는 제1 도전형 반도체층을 포함하고,
상기 제1 버퍼층의 Si 농도는 상기 제1버퍼층의 배면에서 상기 제2버퍼층 및 상기 성장 방지층의 배면과 접하는 상기 제1버퍼층의 상면으로 갈수록 감소하고, 상기 제1버퍼층의 배면에서 100% 농도값을 가지며 상기 제1버퍼층의 상면에서 0%의 농도값을 가지고,
상기 제1버퍼층의 Ge 농도는 상기 제1버퍼층의 배면에서 상기 제2버퍼층 및 상기 성장 방지층의 배면과 접하는 상기 제1버퍼층의 상면으로 갈수록 증가하고, 상기 제1버퍼층의 배면에서 0% 농도값을 가지며 상기 제1버퍼층의 상면에서 100%의 농도값을 가지고,
상기 제1버퍼층은 Si 농도와 Ge 농도가 동일한 제1 영역을 포함하고,
상기 제1 영역은 상기 제1버퍼층의 배면 및 상기 제1버퍼층의 상면 사이에 배치되는 반도체 기판.Board;
A first buffer layer disposed on the substrate and including Si x Ge (1-x) (0≤x≤1);
A growth preventing layer disposed on the first buffer layer and including a plurality of recesses;
A second buffer layer disposed in the plurality of recesses;
An undoped semiconductor layer disposed on the second buffer layer and the growth prevention layer; And
And a first conductivity type semiconductor layer disposed on the undoped semiconductor layer,
The Si concentration of the first buffer layer decreases toward the upper surface of the first buffer layer in contact with the rear surface of the second buffer layer and the growth prevention layer from the rear surface of the first buffer layer, and a concentration value of 100% is obtained from the rear surface of the first buffer layer. Has a concentration value of 0% on the top surface of the first buffer layer,
The Ge concentration of the first buffer layer increases from the rear surface of the first buffer layer toward the upper surface of the first buffer layer in contact with the rear surface of the second buffer layer and the growth prevention layer, and a 0% concentration value is obtained from the rear surface of the first buffer layer. Has a concentration value of 100% on the top surface of the first buffer layer,
The first buffer layer includes a first region having the same Si concentration and Ge concentration,
The first region is a semiconductor substrate disposed between a rear surface of the first buffer layer and an upper surface of the first buffer layer. 삭제delete 삭제delete 제1항에 있어서,
상기 제1버퍼층과 상기 제2버퍼층 사이에 배치되는 제3버퍼층을 포함하는 반도체 기판.According to claim 1,
A semiconductor substrate including a third buffer layer disposed between the first buffer layer and the second buffer layer. 제4항에 있어서,
상기 제3버퍼층은 상기 제1버퍼층과 상기 성장 방지층 사이에 배치되는 반도체 기판.According to claim 4,
The third buffer layer is a semiconductor substrate disposed between the first buffer layer and the growth prevention layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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US9892920B1 (en) * 2017-01-05 2018-02-13 Lam Research Corporation Low stress bonding of silicon or germanium parts
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US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
RU2326993C2 (en) * 2006-07-25 2008-06-20 Самсунг Электро-Меканикс Ко., Лтд. Method of nitride monocrystal growth on silicon plate, nitride semi-conductor light emitting diode, which is produced with its utilisation, and method of such production

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* Cited by examiner, † Cited by third party
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