KR102131337B1 - 고장 제어 기능을 구비한 캐시 메모리 - Google Patents

고장 제어 기능을 구비한 캐시 메모리 Download PDF

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Abstract

본 발명은 캐시 메모리에서 발생하는 오류를 복구하거나 외부에 알리는 캐시 메모리의 고장 제어에 관한 것이다
본 발명에 따른 캐시 메모리는 프로세서로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위한 패리티 체크 비트를 추가적으로 저장하는 제1 계층 캐시; 상기 제1 계층 캐시로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위해 패리티 체크 비트 및ECC(Error Correction Code) 비트를 추가적으로 저장하는 제2 계층 캐시; 및 상기 제1 계층 캐시 및 상기 제2 계층 캐시중 적어도 하나에서 발생하는 오류의 복구 가능 여부를 나타내는 오류 신호를 생성하는 고장 제어부를 포함한다.

Description

고장 제어 기능을 구비한 캐시 메모리{Cache memory with fault tolerance}
본 발명은 캐시 메모리의 고장 제어에 관한 것으로서, 구체적으로는 메인 메모리 및 캐시 메모리를 포함하는 구조에서 캐시 메모리에서 발생하는 오류를 복구하거나 외부에 알리는 캐시 메모리의 고장 제어에 관한 것이다.
캐시 메모리(이하, '캐시')는 프로세서와 메인 메모리 사이에 위치하며 메인 메모리에 비하여 신속한 응답이 가능한 메모리로서, 프로세서가 필요로 하는 명령어 및/데이터를 주소와 함께 일시적으로 저장하고 있다.
외부 요인으로 인해 캐시에 오류가 발생할 경우에, 프로세서가 캐시로부터 잘못된 명령어를 판독하여 명령어를 해석하지 못하거나 원하지 않는 동작을 수행할 수 있다. 또는, 프로세서가 잘못된 데이터를 판독하여 원하는 결과를 산출하지 못할 수도 있다.
따라서, 캐시에 오류가 발생한 경우에 이를 파악하여 복구하거나 외부에 알려 적절한 복구가 이루어지도록 할 필요성이 있다.
따라서, 본 발명은 캐시에 오류(예, 소프트 에러)가 발생한 경우에 이를 자체적으로 복구하고 자체적으로 복구가 어려울 경우에는 외부에 알려 복구될 수 있도록 하는 캐시 메모리에 관한 것이다.
전술한 목적을 달성하기 위해, 본 발명의 일특징에 따른 캐시 메모리는 프로세서로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위한 패리티 체크 비트를 추가적으로 저장하는 제1 계층 캐시; 상기 제1 계층 캐시로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위해 패리티 체크 비트 및ECC(Error Correction Code) 비트를 추가적으로 저장하는 제2 계층 캐시; 및 상기 제1 계층 캐시 및 상기 제2 계층 캐시 중 적어도 하나에서 발생하는 오류의 복구 가능 여부를 나타내는 오류 신호를 생성하는 고장 제어부를 포함한다.
일실시예에서, 상기 제1 계층 캐시는, 상기 태그 및 상기 태그의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 태그 메모리, 상기 데이터 및 상기 데이터의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 데이터 메모리; 상기 데이터 메모리에 저장된 데이터의 변경 여부를 나타내는 더티비트가 저장되는 더티비트 메모리; 및 상기 태그 메모리 및 상기 데이터 메모리 각각에 저장된 상기 패리티 체크 비트를 검사함으로써 태그 오류 및 데이터 오류 여부를 검사하고 검사 결과에 따라 태그오류신호 및 데이터오류 신호 중 적어도 하나를 출력하는 제1 계층 캐시 오류 검사부를 포함할 수 있다.
일실시예에서, 상기 제2 계층 캐시는, 상기 태그 및 상기 태그의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 태그 메모리, 상기 데이터 및 상기 데이터의 오류를 검출하기 위한 ECC 비트가 저장되는 데이터 메모리; 상기 데이터 메모리에 저장된 데이터의 변경 여부를 나타내는 더티비트가 저장되는 더티비트 메모리; 및 상기 태그 메모리 및 상기 데이터 메모리 각각에 저장된 상기 패리티 체크 비트 및 ECC 비트를 검사함으로써 태그 오류 및 데이터 오류 여부를 검사하고 검사 결과에 따라 태그오류신호 및 데이터오류 신호 중 적어도 하나를 출력하는 제2 계층 캐시 오류 검사부를 포함할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 제1 계층 캐시에 저장된 태그 및 데이터 중 적어도 하나에 오류가 있음이 확인된 경우에 상기 태그 및 데이터에 연관된 더티비트를 검사함으로써 상기 오류의 복구가능 여부를 판단할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 오류가 복구가능한 것으로 판단되면 복구가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 제2 계층 캐시 읽기 요청 신호를 또한 출력할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 제2 계층 캐시에 저장된 태그에 오류가 있음이 확인된 경우에 상기 태그에 연관된 제2 계층 더티비트를 검사함으로써 상기 태그 오류의 복구가능 여부를 판단할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 태그 오류가 복구가능한 것으로 판단되면 상기 오류가 복구 가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 메인 메모리 캐시 읽기 요청 신호를 또한 출력할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 태그 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 제2 계층 캐시에 저장된 데이터에 오류가 있음이 확인된 경우에 상기 데이터 오류가 단일 비트 오류(single error) 인지 이중 비트 오류(double error)인 지 판단할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 데이터 오류가 단일 비트 오류인 경우에 상기 오류가 복구가능함을 나타내는 오류 신호를 출력하고 상기 ECC 비트를 이용하여 상기 오류를 복구할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 데이터 오류가 이중 비트 오류인 경우에 상기 데이터에 연관된 제2 계층 더티비트를 검사함으로써 상기 데이터 오류의 복구가능 여부를 판단할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 제2 계층 더티비트를 검사한 결과 상기 데이터 오류가 복구가능한 것으로 판단되면 복구가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 메인 메모리 캐시 읽기 요청 신호를 또한 출력할 수 있다.
일실시예에서, 상기 고장 제어부는 상기 제2 계층 더티비트를 검사한 결과 상기 데이터 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력할 수 있다.
일실시예에서, 상기 제1 계층 캐시는, 상기 프로세서로부터 수신되는 데이터 및 상기 데이터의 주소를 저장하기 위한 프로세서 기록 버퍼; 및 상기 프로세서로부터 상기 프로세서 기록 버퍼에 저장된 데이터에 오류가 없음을 나타내는 신호가 수신되면 상기 프로세서 기록 버퍼에 저장된 상기 데이터 및 상기 데이터의 주소가 상기 데이터 메모리 및 상기 태그 메모리 각각에 기록되도록 제어하는 프로세서 오류 검사부를 더 포함할 수 있다.
일실시예에서, 상기 제1 계층 캐시는, 상기 제1 계층 캐시의 데이터 메모리 또는 태그 메모리에서 검출되는 오류 복구를 위해 상기 데이터 메모리 및 상기 태그 메모리에 저장되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하기 위한 기록 버퍼를 더 포함할 수 있다.
일실시예에서, 상기 제2 계층 캐시는, 상기 제2계층 캐시의 데이터 메모리 또는 태그 메모리에서 검출되는 오류 복구를 위해 상기 데이터 메모리 및 상기 태그 메모리에 저장되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하기 위한 기록 버퍼를 더 포함할 수 있다.
본 발명에 따르면, 캐시에서 발생하는 오류 유형에 따라 복구 가능 여부를 판단하여 복구할 수 있으며, 복구가 불가능한 경우에도 외부에 알려 다른 방식으로 복구가 이루어질 수 있도록 한다.
도 1은 본 발명의 일실시예에 따른 캐시 메모리 구조를 개념적으로 도시한 블록도이다.
도 2는 본 발명의 일실시예에 따른 캐시 메모리의 고장 제어 동작을 도시한 흐름도이다
도 3은 본 발명의 다른 실시예에 따른 캐시 메모리 구조를 도시한 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 본 명세서 및 청구항에서 사용되는 단수 표현은, 달리 언급하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 용어들중 "모듈", "부", "인터페이스"등은 일반적으로 컴퓨터 관련 객체를 의미하며, 예를 들어, 하드웨어, 소프트웨어 및 이들의 조합을 의미할 수 있다.
이하, 도 1 및 2를 참조하여 본 발명의 실시예들을 설명하겠다.
도 1은 본 발명의 일실시예에 따른 캐시 메모리 구조를 개념적으로 도시한 블록도이다. 도시된 바와 같이, 캐시 메모리(1200)는 메인 메모리(1100, 예를 들어, SDRAM)와 프로세서(1300) 사이에 위치한다.
일실시예에서, 캐시 메모리(1200)는 프로세스 요청에 따라 데이터/명령어가 저장되는 L1 캐시(1210) 및 L2 캐시(1220)로 이루어진 2-계층 캐시 구조로 이루어져 있다. 그러나, 이는 본원발명의 이해를 돕기 위해 가장 단순한 계층 구조의 캐시를 도시한 것이며, 실시예에 따라서는 캐시 메모리(1200)가 3-계층, 4-계층 등의 다양한 계층 구조로 이루어질 수 있다. 또한, 각 캐시 계층은 물리적으로 하나의 캐시만으로 이루어지지 않고 복수의 캐시들로 구성되는 멀티-코어(multi-core) 구조로 이루어질 수 있으며, 본 발명은 특정 계층 구조의 캐시 메모리에 제한되지 않음은 본 기술분야의 당업자에게 자명하다.
일실시예에서, 캐시 메모리(1200)는 캐시 메모리(1200)의 오류를 처리하기 위해 고장 제어부(1230)를 포함한다. 본 발명에서 L1 캐시(1210) 및 L2 캐시(1220)에 저장되는 값의 유형이 데이터인지 명령어인지에 상관없으므로, 이하에서는 '데이터'라 총칭하겠다.
L1 캐시(1210)는 프로세서로부터 요청된 주소를 포함하는 일정 영역의 데이터를 요청된 주소와 함께 저장한다.
일실시예에서, L1 캐시(1210)는 태그 메모리(1211), 데이터 메모리(1212), 더티비트 메모리(1213) 및 L1 오류검사부(1214)를 포함할 수 있다.
태그 메모리(1211)는 데이터의 태그와 상기 태그의 오류를 검출하기 위한 패리티 체크 비트를 추가적으로 저장한다.
데이터 메모리(1212)는 데이터 및 상기 데이터의 오류를 검출하기 위한 패리티 체크 비트를 추가적으로 저장한다.
더티비트 메모리(1213)는 상기 데이터 메모리에 저장된 데이터의 변경 여부를 나타내는 더티비트가 저장된다. 일 예에서, 4개의 더티비트가 저장될 수 있다.
L1 오류검사부(1214)는 태그 메모리(1211) 및 데이터 메모리(1213) 각각에 저장된 태그 및 데이터의 패리티 체크 비트를 검사함으로써 태그 오류 및 데이터 오류 여부를 판단할 수 있다. L1 오류검사부(1214)는 검사 결과 태그 오류가 발생한 것으로 판단되면 L1 태그오류신호(L1tagerror)를 출력하고, 데이터 오류가 발생한 것으로 판단되면 L1 데이터오류신호(L1dataerror)를 출력한다.
L2 캐시(1220)는 L1 캐시(1210)로부터 요청된 주소를 포함하는 일정영역의 데이터를 요청된 주소와 함께 저장한다.
일실시예에서, L1 캐시(1210)과 유사하게, L2 캐시(1220)는 태그 메모리(1221), 데이터 메모리(1222), 더티비트 메모리(1223) 및 L2 오류검사부(1224)를 포함할 수 있다. 그러나, L2 캐시(1220)의 태그 메모리(1221)는 태그와 함께 태그 오류를 검출하는데 이용되는 패리티 체크 비트를 저장하지만, 데이터 메모리(1223)는 데이터와 함께 상기 데이터 오류를 검출하기 위해 2-비트 ECC(Error Correction Code)를 저장한다는 점에서 L1 캐시(1210)와 구분될 수 있다.
L2 오류검사부(1224)는 L1 캐시(1210)로부터 요청된 주소에 대응하여 태그 메모리(1221) 및 데이터 메모리(1223) 각각에 저장된 태그의 패리티 체크 비트 및 데이터의 2 비트 ECC 코드를 검사함으로써 태그 오류 및 데이터 오류 여부를 검사할 수 있다. L2 오류검사부(1224)는 검사 결과 태그 오류가 발생한 것으로 판단되면 L2 태그오류신호(L2tagerror)를 출력하고, 데이터 오류가 발생한 것으로 판단되면 L2 데이터오류신호(L2dataerror)를 출력한다. 이 때, L2 오류검사부(1224)는 단일 비트 오류(single error) 인 경우와 이중 비트 오류(double error)인 경우를 구분하여 L2 데이터오류신호를 상이한 값((예, dataerror[1]/dataerror[2])으로 출력할 수 있다.
일실시예에서, 고장 제어부(1230)는 L1 캐시(1210) 및/또는 L2 캐시(1220)에서 발생하는 오류 신호에 근거하여 캐시 메모리의 오류 유형을 판단하고 복구 가능한 오류인 경우에는 복구를 수행할 수 있다.
구체적으로, 고장 제어부(1230)는 L1 캐시(1210)로부터 L1 태그오류신호(L1tagerror) 및 L1 데이터오류신호(L1dataerror)와 요청된 주소에 의해 접근되는 더티비트 메모리(1212)내 4개의 L1 더티비트(L1dirtybit)를 입력으로 받고, L2 캐시(1220)로부터 L2 태그오류신호(L2tagerror) 및 L2 데이터오류신호(L2dataerror)와 요청된 주소에 의해 접근되는 더티비트 메모리(1222)내 4개의 L2 더티비트(L2dirtybit)를 입력으로 받을 수 있다.
고장 제어부(1230)는 L1 캐시(1210)로부터 입력되는 L1 태그오류신호(L1tagerror), L1 데이터오류신호(L1dataerror) 및 L1 더티비트와 L2 캐시(1220)로부터 입력되는 L2 태그오류신호(L2tagerror), L2 데이터오류신호(L2dataerror) 및 L2 더티비트(L2dirtybit)에 근거하여 오류 유형을 판단하고 오류 유형을 나타내는 오류유형신호(fterror)를 생성할 수 있다.
일실시예에서, 오류유형신호(fterror) 값은 4개의 비트로 구성되며 하기와 같은 의미를 가질 수 있다.
- 제1 유형 오류신호(fterror[0]): L1 캐시에서 복구 가능한 오류가 발생함
- 제2 유형 오류신호(fterror[1]): L1 캐시에서 복구 불가능한 오류가 발생함
- 제3 유형 오류신호(fterror[2]): L2 캐시에서 복구 가능한 오류가 발생함
- 제4 유형 오류신호(fterror[3]): L2 캐시에서 복구 불가능한 오류가 발생함
또한, 고장 제어부(1230)는 전술한 오류유형신호에 부가하여 오류 복구를 위한 읽기요청신호를 생성할 수 있다. 구체적으로, 고장 제어부(1230)는 L1 캐시에 발생한 오류를 복구하기 위해 L2 캐시에 읽기 요청하는 캐시 읽기 요청 신호 및/또는 L2 캐시에 발생한 오류를 복구하기 위해 메인 메모리에 읽기 요청하는 메모리 읽기 요청 신호를 생성할 수 있다.
도 2는 본 발명의 일실시예에 따른 캐시 메모리의 고장 제어 동작을 도시한 흐름도이다
단계(S210)에서, 프로세서로부터 L1 캐시에 데이터 요청시에 L1 캐시의 데이터 오류 및/또는 태그 오류를 확인한다.
L1 캐시내에 데이터 오류 또는 태그 오류가 하나라도 존재하는 것으로 확인되면, L1 캐시의 더티비트 값을 이용하여 L1 캐시에서 발생한 오류가 복구가능한지 여부를 판단한다. 판단결과에 따라, 복구 가능한 L1 캐시 오류가 발생함을 나타내는 제1 유형의 오류 신호 또는 복구 불가능한 L1 캐시 오류가 발생함을 나타내는 제2 유형의 오류 신호를 생성한다(단계 S220).
일실시예에서, L1 더티비트 값이 모두 '0'이라면 L1 캐시에서 복구 가능하므로 제1 유형 오류 신호를 생성한다. 또한, 오류 복구를 위해 L2 캐시 읽기 요청 신호가 생성될 수 있다. 그러나, 더티비트 값이 모두 '0'이 아닌 경우에는 L1 캐시의 데이터 메모리에 저장된 데이터의 대응 부분이 변경된 후에 아직 L2 캐시와 메인 메모리에 반영되지 않음을 나타내는 것이므로, 오류 복구가 불가능한 것으로 판단하여 제2 유형의 오류 신호를 생성할 것이다.
반면에, L1 캐시 내에 데이터 오류 또는 태그 오류가 존재하지 않는 경우에는 L2 캐시내에 태그 오류가 존재하는지 확인하는 단계(S230)로 진행한다.
L2 캐시 내에 태그 오류가 존재하는 것으로 확인된 경우에는 L2 더티비트값을 이용하여 L2 캐시에서 발생한 태그 오류가 복구 가능한 것인지 여부를 판단하고, 판단결과에 따라 복구 가능한 L2 캐시 오류가 발생함을 나타내는 제3 유형의 오류 신호 또는 복구 불가능한 L2 캐시 오류가 발생함을 나타내는 제4 유형의 오류 신호를 생성한다(단계 S240).
일실시예에서, L2 더티비트 값이 모두 '0'이라면 L2 캐시에서 복구 가능하므로 제3 유형 오류 신호를 생성한다. 또한, 오류 복구를 위해 메인 메모리(예, SDRAM) 읽기 요청 신호가 생성될 수 있다. 그러나, 더티비트 값이 모두 '0'이 아닌 경우에는 오류 복구가 불가능한 것으로 판단하여 제4 유형의 오류 신호를 생성할 것이다.
한편, L2 캐시내에 태그 오류가 존재하지 않는 것으로 확인된 경우에는 L2 캐시내에 데이터 오류가 존재하는지 확인하는 단계(S250)로 진행한다.
L2 캐시내에 데이터 오류가 존재하는 것으로 확인된 경우에는 L2 데이터 오류값 및 더티비트값을 이용하여 L2 캐시에서 발생한 데이터 오류가 복구 가능한 것인지 여부를 판단하고, 판단결과에 따라 복구 가능한 L2 캐시 오류가 발생함을 나타내는 제3 유형의 오류 신호 또는 복구 불가능한 L2 캐시 오류가 발생함을 나타내는 제4 유형의 오류 신호를 생성한다(단계 S260).
일실시예에서, L2 캐시에서 발생한 데이터 오류가 단일 비트 오류(single error) 인 지 이중 비트 오류(double error)인지를 판단하고, 단일 비트 오류인 경우에는 L2 캐시의 데이터 메모리에 저장된 ECC 비트를 이용하여 복구 가능하기 때문에 제3 유형의 오류 신호를 생성할 것이다.
그러나, L2 캐시에서 발생한 데이터 오류가 이중 비트 오류(double error)인 경우에는 L2 더티비트 값을 또한 확인하여 더티비트값이 모두 0인 경우에는 복구가 가능하므로 제3 유형의 오류 신호를 생성하고, 그렇지 않은 경우에는 복구가 불가능함을 나타내는 제4 유형의 오류 신호를 생성한다.
일실시예에서, 제3 유형의 오류 신호가 생성될 때 해당 오류 복구를 위해 메인 메모리(예, SDRAM) 읽기 요청 신호가 함께 생성될 수 있다.
전술한 고장 제어 동작은 프로세서로부터 L1 캐시에 데이터 요청이 있을 때마다 반복되며, 오류 유형에 따라 L2 또는 메인 메모리에 읽기 요청하여 오류를 복구하며, 복구가 불가능한 경우에는 외부에 알림으로써 좀더 복잡한 방식으로 처리되거나 전체 시스템 리셋과 같은 방식으로 처리될 수 있도록 할 수 있다. 캐시 메모리 외부에서의 오류 대응 방식은 본 발명에 의해 제한되지 않을 것이다.
도 3은 본 발명의 다른 실시예에 따른 캐시 메모리 구조를 도시한 블록도이다. 도 3에 도시된 바와 같이, L1 캐시(3210)는 도 1에 도시된 L1 캐시(1210)와 유사하게 태그 메모리(3211), 데이터 메모리(3212), 더티비트 메모리(3213) 및 L1 오류 검사부(3214)를 포함하는 것에 부가하여, 프로세서 기록 버퍼(3215), 프로세서 오류 검사부(3216) 및 L2 기록 버퍼(3217)중 적어도 하나를 더 포함할 수 있다. 또한, L2 캐시(3220)는 도 1에 도시된 L1 캐시(1210)와 유사하게 태그 메모리(3221), 데이터 메모리(3222), 더티비트 메모리(3223) 및 L1 오류 검사부(3224)를 포함하는 것에 부가하여, 메모리 기록 버퍼(3225)를 추가적으로 더 포함할 수 있다.
일실시예에서, 프로세서 기록 버퍼(3215)는 프로세서(3300)로부터 수신되는 기록 데이터(write data) 및 해당 데이터의 주소를 저장하기 위한 버퍼이다. 프로세서(3300)는 프로세서 기록 버퍼(3215)에 저장된 기록 데이터의 오류를 검사하고, 오류가 없다면 기록 데이터 미오류(write data fault-free) 신호를 프로세서 오류 검사부(3216)에 제공할 수 있다.
일실시예에서, 프로세서 오류 검사부(3216)는, 프로세서(3300)로부터 기록 데이터 미오류 신호가 수신되면, 프로세서 기록 버퍼(3215)에 저장된 주소 및 데이터가 L1 캐시(3210)의 태그 메모리(3211) 및 데이터 메모리(3212) 각각에 기록되도록 제어하고, 해당 태그 메모리(3211) 및 데이터 메모리(3212)의 더티비트를 '1'로 설정한다. 이에 따라, 데이터가 L1 캐시(3210)에 반영되기 전에 데이터의 오류 유무를 확인함으로써 L1 캐시의 오류를 줄일 수 있다.
또한, 프로세서 오류 검사부(320)는 프로세서 기록 버퍼(3215)에 저장된 데이터를 L1 캐시의 태그 메모리(3211) 및 데이터 메모리(3212)에 기록하는 것과 동시에 L2 기록 버퍼(3217)에도 기록할 수 있다.
한편, 프로세서(3300)로부터 읽기(read) 요청이 수신되면, 먼저 프로세서 기록 버퍼(3215)에 상기 읽기 요청된 주소에 일치하는 데이터가 존재하는지 판단하고, 상기 읽기 요청된 주소에 일치하는 데이터가 존재하는 경우에는 상기 프로세서 기록 버퍼(3215)에 저장된 해당 데이터를 프로세서(3300)에 전달할 수 있다. 반면에, 상기 읽기 요청된 주소에 일치하는 데이터가 프로세서 기록 버퍼(3215)에 존재하지 않는 경우에는 L1 캐시(3220)를 검색하여 검색된 데이터를 프로세서에 전달할 수 있다.
한편, 도 3에 도시된 캐시 메모리 구조에 따르면, L1 캐시(3210) 및 L2 캐시(3220)의 오류 복구를 위해, L1 캐시(3210) 및 L2 캐시(3220) 는 L2 기록 버퍼(3217) 및 메모리 기록 버퍼(3225)를 각각 포함할 수 있다.
L2 기록 버퍼(3217)는 L1 캐시(3210)의 태그 메모리(3211) 및 데이터 메모리(3212)에 기록되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하는 버퍼로서 L1 캐시(3210)의 오류를 복구하기 위해 이용될 수 있다. L2 기록 버퍼(3217)에 저장된 데이터/주소가 L2 캐시(3220)에 순차적으로 기록되며, 이와 동시에 상기 데이터에 해당하는 더티비트는 '1'에서 '0'로 변경될 수 있다. 즉, 더티비트가 '0'이기에, L1 캐시의 태그 메모리(3211) 및/또는 데이터 메모리(3212)에 오류가 발생하더라도 L2 캐시(3220)에서 읽어와서 오류를 복구를 할 수 있다. 이 동작은 L1 캐시(3210)가 프로세서(3300)로부터 새로운 읽기 요청을 수신하는 경우에도 동시에 수행될 수 있다.
한편, L1 캐시(3210)에서 오류가 검출이 되고 더티비트가 '1'이어서, L2 캐시(3220)의 데이터/주소를 이용하여 오류 정정을 수행할 수 없는 경우에는 L2 기록 버퍼(3217)를 이용해서 복구할 수 있다. L1 캐시(3210)는 L2 캐시(3220)에 오류 복구를 위해 읽기 요청을 보내기 전에 L2 기록 버퍼(3217)를 먼저 검색할 수 있다. L2 기록 버퍼(3217)로부터 해당 데이터를 읽어 패리티 비트를 확인하고 오류가 없는 것으로 확인되면, L2 기록 버퍼(3217)로부터 판독된 해당 데이터를 프로세서(3300)에 전달할 수 있다. 또한, 해당 데이터를 L1 캐시(3210)에 다시 기록함으로써 오류를 복구할 수 있다. 반면에, L2 기록 버퍼(3217)에 저장된 데이터의 패리티 비트를 확인한 결과 오류가 발견되는 경우에는 오류 신호를 고장 제어부(3230)에 전송할 수 있다.
L2 캐시(3220)에 존재하는 메모리 기록 버퍼(3225)도 L2 기록 버퍼(3217)와 동일한 용도로 이용될 수 있다. 즉, 메모리 기록 버퍼(3225)는 L2 캐시(3220)의 태그 메모리(3221) 및 데이터 메모리(3222)에 기록되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하기 위한 버퍼로서 L2 캐시의 오류 복구에 이용될 수 있다. 구체적인 동작은 L2 기록 버퍼(3217)와 유사하기에 생략하기로 한다.
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (17)

  1. 프로세서로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위한 패리티 체크 비트를 추가적으로 저장하는 제1 계층 캐시;
    상기 제1 계층 캐시로부터 요청되는 데이터를 저장하되, 상기 데이터 및 상기 데이터에 연관된 태그 각각의 오류를 검출하기 위해 패리티 체크 비트 및ECC(Error Correction Code) 비트를 추가적으로 저장하는 제2 계층 캐시; 및
    상기 제1 계층 캐시 및 상기 제2 계층 캐시 중 적어도 하나에서 발생하는 오류의 복구 가능 여부를 나타내는 오류 신호를 생성하는 고장 제어부
    를 포함하는 캐시 메모리.
  2. 제1항에 있어서, 상기 제1 계층 캐시는
    상기 태그 및 상기 태그의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 태그 메모리,
    상기 데이터 및 상기 데이터의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 데이터 메모리;
    상기 데이터 메모리에 저장된 데이터의 변경 여부를 나타내는 더티비트가 저장되는 더티비트 메모리; 및
    상기 태그 메모리 및 상기 데이터 메모리 각각에 저장된 상기 패리티 체크 비트를 검사함으로써 태그 오류 및 데이터 오류 여부를 검사하고 검사 결과에 따라 태그오류신호 및 데이터오류 신호 중 적어도 하나를 출력하는 제1 계층 캐시 오류 검사부
    를 포함하는 캐시 메모리.
  3. 제1항에 있어서, 상기 제2 계층 캐시는,
    상기 태그 및 상기 태그의 오류를 검출하기 위한 패리티 체크 비트가 저장되는 태그 메모리,
    상기 데이터 및 상기 데이터의 오류를 검출하기 위한 ECC 비트가 저장되는 데이터 메모리;
    상기 데이터 메모리에 저장된 데이터의 변경 여부를 나타내는 더티비트가 저장되는 더티비트 메모리; 및
    상기 태그 메모리 및 상기 데이터 메모리 각각에 저장된 상기 패리티 체크 비트 및 ECC 비트를 검사함으로써 태그 오류 및 데이터 오류 여부를 검사하고 검사 결과에 따라 태그오류신호 및 데이터오류 신호 중 적어도 하나를 출력하는 제2 계층 캐시 오류 검사부
    를 포함하는 캐시 메모리.
  4. 제1항에 있어서, 상기 고장 제어부는 상기 제1 계층 캐시에 저장된 태그 및 데이터중 적어도 하나에 오류가 있음이 확인된 경우에 상기 태그 및 데이터에 연관된 더티비트를 검사함으로써 상기 오류의 복구가능 여부를 판단하는 캐시 메모리.
  5. 제4항에 있어서, 상기 고장 제어부는 상기 오류가 복구가능한 것으로 판단되면 복구가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 제2 계층 캐시 읽기 요청 신호를 또한 출력하는 캐시 메모리.
  6. 제4항에 있어서, 상기 고장 제어부는 상기 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력하는 캐시 메모리.
  7. 제1항에 있어서, 상기 고장 제어부는 상기 제2 계층 캐시에 저장된 태그 에 오류가 있음이 확인된 경우에 상기 태그에 연관된 제2 계층 더티비트를 검사함으로써 상기 태그 오류의 복구가능 여부를 판단하는 캐시 메모리.
  8. 제7항에 있어서, 상기 고장 제어부는 상기 태그 오류가 복구가능한 것으로 판단되면 상기 오류가 복구가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 메인 메모리 캐시 읽기 요청 신호를 또한 출력하는 캐시 메모리.
  9. 제7항에 있어서, 상기 고장 제어부는 상기 태그 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력하는 캐시 메모리.
  10. 제1항에 있어서, 상기 고장 제어부는 상기 제2 계층 캐시에 저장된 데이터에 오류가 있음이 확인된 경우에 상기 데이터 오류가 단일 비트 오류(single error) 인지 이중 비트 오류(double error)인 지 판단하는 캐시 메모리.
  11. 제10항에 있어서, 상기 고장 제어부는 상기 데이터 오류가 단일 비트 오류인 경우에 상기 오류가 복구가능함을 나타내는 오류 신호를 출력하고 상기 ECC 비트를 이용하여 상기 오류를 복구하는 캐시 메모리.
  12. 제10항에 있어서, 상기 고장 제어부는 상기 데이터 오류가 이중 비트 오류인 경우에 상기 데이터에 연관된 제2 계층 더티비트를 검사함으로써 상기 데이터 오류의 복구가능 여부를 판단하는 캐시 메모리
  13. 제12항에 있어서, 상기 고장 제어부는 상기 제2 계층 더티비트를 검사한 결과 상기 데이터 오류가 복구가능한 것으로 판단되면 복구가능함을 나타내는 오류 신호를 출력하고, 오류를 복구하기 위해 메인 메모리 캐시 읽기 요청 신호를 또한 출력하는 캐시 메모리.
  14. 제12항에 있어서, 상기 고장 제어부는 상기 제2 계층 더티비트를 검사한 결과 상기 데이터 오류가 복구 불가능한 것으로 판단되면 상기 오류가 복구 불가능함을 나타내는 오류 신호를 출력하는 캐시 메모리.
  15. 제2항에 있어서, 상기 제1 계층 캐시는,
    상기 프로세서로부터 수신되는 데이터 및 상기 데이터의 주소를 저장하기 위한 프로세서 기록 버퍼; 및
    상기 프로세서로부터 상기 프로세서 기록 버퍼에 저장된 데이터에 오류가 없음을 나타내는 신호가 수신되면 상기 프로세서 기록 버퍼에 저장된 상기 데이터 및 상기 데이터의 주소가 상기 데이터 메모리 및 상기 태그 메모리 각각에 기록되도록 제어하는 프로세서 오류 검사부
    를 더 포함하는 캐시 메모리.
  16. 제2항에 있어서, 상기 제1 계층 캐시는,
    상기 제1 계층 캐시의 데이터 메모리 또는 태그 메모리에서 검출되는 오류 복구를 위해 상기 데이터 메모리 및 상기 태그 메모리에 저장되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하기 위한 기록 버퍼를 더 포함하는 캐시 메모리.
  17. 제3항에 있어서, 상기 제2 계층 캐시는,
    상기 제2계층 캐시의 데이터 메모리 또는 태그 메모리에서 검출되는 오류 복구를 위해 상기 데이터 메모리 및 상기 태그 메모리에 저장되는 데이터 및 주소와 동일한 데이터 및 주소를 저장하기 위한 기록 버퍼를 더 포함하는 캐시 메모리.
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