JP5202130B2

JP5202130B2 - キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法

Info

Publication number: JP5202130B2
Application number: JP2008164214A
Authority: JP
Inventors: 井達徳金; 田裕山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-06-24
Filing date: 2008-06-24
Publication date: 2013-06-05
Anticipated expiration: 2028-06-24
Also published as: US20090319865A1; US20120311405A1; US8381072B2; JP2010009102A; US8271853B2

Description

本発明は、キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法に関するものである。

コンピュータシステムでは、メインメモリに記憶したデータが破壊されると正しい処理を継続できなくなるため、誤り訂正符号（ＥＣＣ）を用いて破壊されたデータを復元することで、データ破壊の影響を回避している。

データ破壊は、宇宙線や熱など、さまざまな要因によって発生する。例えばＭＲＡＭのようなメモリでは、小さな確率ではあるが、データの読み出し操作に伴い記憶している値が反転する読み出し擾乱と呼ばれる現象が発生し、データが破壊される。読み出し擾乱は確率的に発生する物理現象なので確率を０にすることは困難である。また、アクセス速度を高速化するために読み出し電圧を高くすると、読み出し擾乱の発生確率は高くなる。

ＭＲＡＭの読み出し擾乱と同様の現象は、ＲｅＲＡＭ、ＦｅＲＡＭ、フラッシュメモリなど、さまざまな種類の不揮発性メモリでも発生する。そのため、ＥＣＣの使用等の対策が必要となる。

一般にコンピュータシステムでは、メインメモリとプロセッサとの間に高速な記憶装置であるキャッシュメモリを設け、使用頻度の高いデータを格納しておくことで、低速なメインメモリへのアクセスを減らし処理を高速化している。メインメモリから読み出されたデータはキャッシュメモリに記憶される。また、プロセッサにより書き換えられたキャッシュメモリ内のデータはメインメモリに書き戻される（例えば特許文献１参照）。

従来、メインメモリから読み出されたデータがＥＣＣで訂正された場合、プロセッサは訂正済みの正しいデータを得ることができるため、特別な処理は何も行わないことが多かった。また、ＥＣＣでデータの訂正が発生したことを割込みによってプロセッサに伝え、プロセッサ上のオペレーティングシステムがそれに対して、統計情報を採ったり、メインメモリ上の訂正されたデータが記憶されていた領域を使用しないようにしたりする処理が行われる場合もあった。

ＭＲＡＭの読み出し擾乱のような確率的に発生するデータ破壊をＥＣＣで訂正した場合、次に同じアドレスのデータを読み出したときには、さらに別のデータが破壊される可能性があるため、ＥＣＣで訂正したデータをキャッシュメモリからメインメモリへ確実に書き戻すことが必要となる。

しかし、上述のような従来のコンピュータシステムでは、ＥＣＣで訂正が行われたことが割込み通知され、オペレーティングシステムが動作して必要な処理を行うため、その処理の時点でＥＣＣにより訂正された正しいデータがキャッシュメモリに残っていることが保証されない。例えば、後から読み出されたデータによりＥＣＣで訂正されたデータがキャッシュメモリから追い出されて、消失するおそれがある。キャッシュメモリに残っていない場合は、メインメモリから再度読み出すことになり、処理速度を低下させるという問題があった。
特開平８−１３７７４８号公報

本発明はメインメモリからの読み出しの際に訂正されたデータを確実に書き戻すことができるキャッシュメモリ、コンピュータシステム、及びメモリアクセス方法を提供することを目的とする。

本発明の一態様によるキャッシュメモリは、それぞれアドレス領域、データ領域及びダーティビットを含む複数のキャッシュラインを有するデータ保持部と、誤り訂正符号化されたデータを格納するメモリから読み出した読み出しデータ及び前記読み出しデータに対してエラー訂正が行われたか否かを示す訂正実行信号が与えられ、前記複数のキャッシュラインのいずれか１つのキャッシュラインの前記アドレス領域に前記読み出しデータに対応するアドレス情報を格納し、前記データ領域に前記読み出しデータを格納し、前記ダーティビットに前記訂正実行信号に基づいて所定値を設定するコントローラと、を備えるものである。

本発明の一態様によるコンピュータシステムは、誤り訂正符号化されたデータを格納するメインメモリと、前記メインメモリへ書き込まれるデータの誤り訂正符号化と、前記メインメモリから読み出されたデータの誤り訂正復号化及び誤りの有無の検出とを行い、前記メインメモリから読み出されたデータに誤りを検出した場合はこの誤りを訂正する誤り訂正回路と、読み出し指示及び読み出しアドレスを出力するプロセッサと、それぞれ第１アドレス領域、第１データ領域及びダーティビットを含む複数の第１キャッシュラインと、前記読み出し指示に基づいて、前記複数の第１キャッシュラインの各々の前記第１アドレス領域に格納されているアドレスと前記読み出しアドレスとを比較し、一致するキャッシュラインがある場合には、前記一致するキャッシュラインの前記第１データ領域に格納されているデータを前記プロセッサへ送信し、一致するキャッシュラインが無い場合には、前記メインメモリ上の前記読み出しアドレスから前記誤り訂正回路を介してデータを読み出し、前記複数の第１キャッシュラインのいずれか１つのキャッシュラインの前記第１アドレス領域に前記読み出しアドレスを格納し、前記第１データ領域に前記読み出したデータを格納し、前記誤り訂正回路により誤り訂正が行われていた場合は前記ダーティビットに１を設定し、誤り訂正が行われていなかった場合は前記ダーティビットに０を設定する第１キャッシュコントローラと、を有する第１キャッシュメモリと、それぞれ第２アドレス領域及び第２データ領域を含む複数の第２キャッシュラインと、前記読み出し指示に基づいて、前記複数の第２キャッシュラインの各々の前記第２アドレス領域に格納されているアドレスと前記読み出しアドレスとを比較し、一致するキャッシュラインがある場合には、前記一致するキャッシュラインの前記第２データ領域に格納されているデータを前記プロセッサへ送信し、一致するキャッシュラインが無い場合には、前記メインメモリ上の前記読み出しアドレスから前記誤り訂正回路を介してデータを読み出し、前記複数の第２キャッシュラインのいずれか１つのキャッシュラインの前記第２アドレス領域に前記読み出しアドレスを格納し、前記第２データ領域に前記読み出したデータを格納し、前記誤り訂正回路により誤り訂正が行われていた場合は、前記複数の第１キャッシュラインのいずれか１つのキャッシュラインの前記第１アドレス領域に前記読み出しアドレスを格納し、前記第１データ領域に前記読み出したデータを格納し、前記ダーティビットに１を設定する第２キャッシュコントローラと、を有する第２キャッシュメモリと、を備えるものである。

本発明の一態様によるメモリアクセス方法は、プロセッサから読み出し指示及び読み出しアドレスを受け付け、キャッシュメモリに含まれる複数のキャッシュラインの各々のアドレス領域に格納されたアドレスと前記読み出しアドレスとを比較し、比較結果が一致しない場合はメインメモリに格納された前記読み出しアドレスに対応する誤り訂正符号化されたデータを読み出し、前記読み出したデータの誤り訂正復号化を行い、前記読み出したデータの誤りの有無を検出し、前記読み出したデータに誤りがある場合はこのデータの訂正を行って、訂正を行ったことを示す訂正実行信号を出力し、前記訂正を行ったデータを前記複数のキャッシュラインのうちいずれか１つのキャッシュラインのデータ領域に格納し、前記キャッシュラインのアドレス領域に前記読み出しアドレスを格納し、前記訂正実行信号に基づいて前記キャッシュラインのダーティビットに１を設定し、前記データ領域に格納した前記データを前記プロセッサへ送信するものである。

本発明によれば、メインメモリからの読み出しの際に訂正されたデータを確実に書き戻すことができる。

以下、本発明の実施の形態を図面に基づいて説明する。図１に示すように、キャッシュメモリ２及びＥＣＣ回路３がプロセッサ１に内蔵されている。プロセッサ１はキャッシュメモリ２にアクセスし、キャッシュメモリ２が保持するデータの読み出し、キャッシュメモリ２へのデータの書き込みを行うことができる。

キャッシュメモリ２とメインメモリ４との間にＥＣＣ回路３が設けられており、キャッシュメモリ２はＥＣＣ回路３を介してメインメモリ４へのデータの書き込み（書き戻し）、読み出しを行う。

ＥＣＣ回路３はキャッシュメモリ２に格納されているデータをメインメモリ４に書き込む際にＥＣＣ符号化を行う。メインメモリ４にはＥＣＣ符号化されたデータが書き込まれる。

また、ＥＣＣ回路３はメインメモリ４に格納されたデータをキャッシュメモリ２に読み出す際に、ＥＣＣ復号化を行い、データの誤り有無を検出する。データに誤りが有る場合は誤りを訂正してキャッシュメモリ２へ出力する。さらに、ＥＣＣ回路３は誤り訂正を行ったことを示す訂正実行信号をキャッシュメモリ２へ出力する。

図１に示すように、キャッシュメモリ２は、キャッシュコントローラ２０及びキャッシュデータ保持部２１を有する。キャッシュコントローラ２０はキャッシュメモリ２のコントローラであり、プロセッサ１からのアクセスに応じて、例えばキャッシュデータ保持部２１に格納されているデータの読み出し等を実行する。

キャッシュデータ保持部２１は複数のキャッシュラインからなり、各々のキャッシュラインは、アドレス領域２２と、データ領域２３と、ダーティビット２４とを有する。データ領域２３は、メインメモリ４から読み出されたデータを格納する。アドレス領域２２は、データ領域２３のデータに対応するメインメモリ４上のアドレスを格納する。ダーティビット２４は、データ領域２３のデータをメインメモリ４へ書き戻す必要があるか否かを示す。

プロセッサ１がキャッシュメモリ２にアクセスし、アクセスしたアドレスがキャッシュラインのアドレス領域２２に格納されている場合はキャッシュヒットとなり、プロセッサ１はこのキャッシュラインが有するデータを使用して処理を行う。

プロセッサ１がキャッシュメモリ２にアクセスし、アクセスしたアドレスがキャッシュラインのアドレス領域２２に格納されていない場合はキャッシュミスとなる。その場合、キャッシュメモリ２（キャッシュコントローラ２０）はメインメモリ４上のデータをＥＣＣ回路３を介してキャッシュライン上に取得し、プロセッサ１からのアクセスに対応する。

ダーティビット２４は、キャッシュライン上のデータＤとメインメモリ４上のデータとが一致しない場合に１となる。従って、プロセッサ１からのデータ書き込み（書き換え）によってダーティビット２４は１となる。

また、キャッシュメモリ２（キャッシュコントローラ２０）は、メインメモリ４からデータを読み出した際にＥＣＣ回路３から訂正実行信号を受信すると、そのデータをキャッシュライン上に格納すると共にダーティビット２４を１とする。訂正によりメインメモリ４上のデータと異なるものになるためである。

ダーティビット２４は、ＥＣＣ回路３による訂正が行われずにメインメモリ４からデータがキャッシュライン上に取得された時や、キャッシュライン上のデータがメインメモリ４へ書き戻された時に０となる。

プロセッサ１がデータを読み出す際の動作について図２に示すフローチャートを用いて説明する。

（ステップＳ１００）キャッシュコントローラ２０がプロセッサ１から読み出しを行うデータのアドレスＡを受け取る。

（ステップＳ１０１）キャッシュコントローラ２０はアドレスＡと同じアドレスがキャッシュデータ保持部２１のアドレス領域に存在するか否か調べる。存在する場合はステップＳ１０２へ進み、存在しない場合はステップＳ１０３へ進む。

（ステップＳ１０２）アドレスＡと同じアドレスがアドレス領域２２に記憶されているキャッシュラインのデータ領域２３に格納されているデータを読み出して、プロセッサ１に送信する。

（ステップＳ１０３）メインメモリ４のアドレスＡのデータを読み出し、ＥＣＣ復号化する。

（ステップＳ１０４）ステップＳ１０３のデータ読み出し（ＥＣＣ復号化）の際に、ＥＣＣ回路３によるエラー訂正が行われた場合はステップＳ１０６へ進み、行われていない場合はステップＳ１０５へ進む。

（ステップＳ１０５）メインメモリ４から読み出したデータとアドレスＡがキャッシュラインに格納されると共に、ダーティビット２４に０が設定される。

（ステップＳ１０６）メインメモリ４から読み出され、ＥＣＣ回路３でエラー訂正されたデータとアドレスＡがキャッシュラインに格納される。また、キャッシュコントローラ２０がＥＣＣ回路３から訂正実行信号を受信し、このキャッシュラインのダーティビットを１にする。

（ステップＳ１０７）キャッシュラインに格納したデータをプロセッサ１に送信する。

このように、メインメモリ４からのデータ読み出し時にエラー訂正されてメインメモリ４上のデータと異なるものとなった場合、キャッシュコントローラ２０は訂正実行信号に基づいてダーティビット２４に１を設定し、メインメモリ４への書き戻しが必要であることを記録する。

ステップＳ１０５、Ｓ１０６でデータをキャッシュラインに格納するとき、キャッシュコントローラ２０は新しいキャッシュラインを確保する。キャッシュコントローラ２０はまず、未使用のキャッシュラインを探し、ある場合はそれを使用する。未使用のキャッシュラインが無い場合は、ダーティビット２４が０のキャッシュラインのいずれかを開放して使用する。ダーティビット２４が０のキャッシュラインが無い場合は、いずれかのキャッシュラインのデータをメインメモリ４に書き戻し、そのキャッシュラインを開放して使用する。

次に、プロセッサ１がデータを書き込む際の動作について図３に示すフローチャートを用いて説明する。

（ステップＳ２００）キャッシュコントローラ２０がプロセッサ１から書き込みを行うデータＤとアドレスＡを受け取る。

（ステップＳ２０１）キャッシュコントローラ２０がアドレスＡと同じアドレスがキャッシュデータ保持部２１のアドレス領域に存在するか否か調べる。存在する場合はステップＳ２０２へ進み、存在しない場合はステップＳ２０３へ進む。

（ステップＳ２０２）アドレス領域２２にアドレスＡと同じアドレスが記憶されているキャッシュラインのデータ領域２３のデータをデータＤに書き換えると共に、ダーティビットを１にする。

（ステップＳ２０３）新しいキャッシュラインを確保し、アドレスＡとデータＤの組み合わせをそのキャッシュラインに格納すると共に、ダーティビットを１にする。

このように、プロセッサ１のデータ書き込み時は、キャッシュラインへのデータ書き込みと共にダーティビット２４を１にして、メインメモリ４への書き戻しが必要であることを記録する。

キャッシュメモリ２からメインメモリ４への書き戻しの一例について図４に示すフローチャートを用いて説明する。これはメインメモリ４へのアクセスが行われていない期間にバックグランドで行われる。

（ステップＳ３００）キャッシュデータ保持部２１においてダーティビットが１のキャッシュラインの有無が検出される。ある場合はステップＳ３０１に進む。

（ステップＳ３０１）ダーティビットが１のキャッシュラインを１つ取り出し、書き戻し対象にする。

（ステップＳ３０２）書き戻し対象のキャッシュラインからアドレスＡとデータＤを取り出す。

（ステップＳ３０３）メインメモリ４のアドレスＡにデータＤをＥＣＣ符号化して書き込む。

（ステップＳ３０４）書き込み対象のキャッシュラインのダーティビットを０に変更し、ステップＳ３００に戻る。

このような処理により、書き戻しが必要なキャッシュライン、すなわちダーティビットが１のキャッシュラインのデータをメインメモリ４へ書き戻すことができる。

メインメモリ４への書き戻しは、プロセッサ１のデータ読み出しや書き込みにおいて新しいキャッシュラインを確保する際に、未使用のキャッシュライン及びダーティビットが０のキャッシュラインが無い場合にも行われる。

本実施形態によるキャッシュメモリは、メインメモリから読み出したデータをキャッシュメモリに格納する際に、ＥＣＣ回路から出力される訂正実行信号を参照して、訂正が行われた場合はダーティビットを１にし、書き戻しが必要であることを記録する。そのため、このデータを消失させず、確実にメインメモリへ書き戻すことができる。

これは、従来のライトバック方式のキャッシュメモリに対して、メインメモリから読み出したデータをキャッシュラインに格納する際に、ＥＣＣ回路でデータ訂正が行われた場合はダーティビットに１を設定するという機能を追加するだけで実現できる。

上記実施形態では、プロセッサの読み書きの単位のデータがキャッシュラインの管理単位と同じである例を示したが、異なっていてもよい。例えば、キャッシュラインのデータ領域２３のデータサイズが１２８ビットで、プロセッサ１のデータの読み書きのサイズが３２ビットの場合、メインメモリからは１２８ビット単位で読み出してキャッシュラインに格納し、プロセッサ１には１２８ビット中の３２ビットを送信する。メインメモリ４からのデータ読み出しの際にＥＣＣ回路３でエラー訂正を行った場合は、ダーティビットを１にする。

また、６４ビット単位でＥＣＣ符号化が行われる場合には、１つのキャッシュラインにダーティビットを２ビット設け、書き戻しが必要であるか否かを６４ビット単位で管理することも可能である。

また、プロセッサが３２ビットのデータをメインメモリへ書き込む際に、キャッシュメモリに対応するキャッシュラインが存在しない場合は、まず対応するアドレスの１２８ビットのデータをメインメモリから読み出してキャッシュラインに格納する。そして、そのキャッシュラインのデータのうち３２ビット分を書き換える。

また、キャッシュラインの１２８ビットのデータのうち、有効なデータがどの部分であるかを３２ビット単位で管理するようにしておき、有効な部分だけをメインメモリへ書き戻すようにすることもできる。プロセッサの書き込み時は、キャッシュラインに格納されている１２８ビットのデータのうち、プロセッサが書き込みを行う３２ビットの部分について有効なデータであると記録する。

上記実施形態ではＥＣＣ回路３をプロセッサ１に内蔵し、プロセッサ１とメインメモリ４の間はＥＣＣ付きのデータを受け渡すようにしていたが、図５に示すように、ＥＣＣ回路３をプロセッサ１の外部に設けるようにしてもよい。この場合、プロセッサ１とＥＣＣ回路３の間はＥＣＣを付けないデータが受け渡される。

ＥＣＣ回路３はメモリコントローラの一部として組み込むようにしてもよく、またメモリチップに内蔵するようにしてもよい。

プロセッサが命令キャッシュとデータキャッシュとを別々に有する場合でも上記実施形態による手法を適用することができる。例えば、命令キャッシュが読み出し専用の場合は、メインメモリから読み出したデータを命令キャッシュに格納する際にＥＣＣ回路による誤り訂正が行われたら、上記実施形態によるキャッシュメモリ２と同様の構成のデータキャッシュのキャッシュコントローラが、ＥＣＣ回路３から出力される訂正実行信号に基づいて、そのアドレスとデータの組み合わせをデータキャッシュのキャッシュラインに格納し、ダーティビットに１を設定する。このようにすることで、読み出し専用の命令キャッシュに格納されるデータも確実にメインメモリへ書き戻すことができる。

上記実施形態は、ダイレクトマッピング方式やセットアソシアティブ方式など、様々なキャッシュメモリの方式に対して適用することができる。

上記実施形態はメインメモリとしてＭＲＡＭやＲｅＲＡＭだけでなく、ＳＲＡＭ、ＤＲＡＭ、ＰＲＡＭ、ＰＣＲＡＭ、フラッシュメモリなど、様々な種類のメモリを用いることができる。

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態によるキャッシュメモリを含むコンピュータシステムのブロック図である。同実施形態によるデータ読み出し処理を説明するフローチャートである。同実施形態によるデータ書き込み処理を説明するフローチャートである。同実施形態によるデータ読み戻し処理を説明するフローチャートである。変形例によるコンピュータシステムのブロック図である。

符号の説明

１プロセッサ
２キャッシュメモリ
３ＥＣＣ回路
４メインメモリ
２０キャッシュコントローラ
２１キャッシュデータ保持部
２２アドレス領域
２３データ領域
２４ダーティビット

Claims

誤り訂正符号化されたデータを格納するメインメモリと、
前記メインメモリへ書き込まれるデータの誤り訂正符号化と、前記メインメモリから読み出されたデータの誤り訂正復号化及び誤りの有無の検出とを行い、前記メインメモリから読み出されたデータに誤りを検出した場合はこの誤りを訂正する誤り訂正回路と、
読み出し指示及び読み出しアドレスを出力するプロセッサと、
それぞれ第１アドレス領域、第１データ領域及びダーティビットを含む複数の第１キャッシュラインと、前記読み出し指示に基づいて、前記複数の第１キャッシュラインの各々の前記第１アドレス領域に格納されているアドレスと前記読み出しアドレスとを比較し、一致するキャッシュラインがある場合には、前記一致するキャッシュラインの前記第１データ領域に格納されているデータを前記プロセッサへ送信し、一致するキャッシュラインが無い場合には、前記メインメモリ上の前記読み出しアドレスから前記誤り訂正回路を介してデータを読み出し、前記複数の第１キャッシュラインのいずれか１つのキャッシュラインの前記第１アドレス領域に前記読み出しアドレスを格納し、前記第１データ領域に前記読み出したデータを格納し、前記誤り訂正回路により誤り訂正が行われていた場合は前記ダーティビットに１を設定し、誤り訂正が行われていなかった場合は前記ダーティビットに０を設定する第１キャッシュコントローラと、を有する第１キャッシュメモリと、
それぞれ第２アドレス領域及び第２データ領域を含む複数の第２キャッシュラインと、前記読み出し指示に基づいて、前記複数の第２キャッシュラインの各々の前記第２アドレス領域に格納されているアドレスと前記読み出しアドレスとを比較し、一致するキャッシュラインがある場合には、前記一致するキャッシュラインの前記第２データ領域に格納されているデータを前記プロセッサへ送信し、一致するキャッシュラインが無い場合には、前記メインメモリ上の前記読み出しアドレスから前記誤り訂正回路を介してデータを読み出し、前記複数の第２キャッシュラインのいずれか１つのキャッシュラインの前記第２アドレス領域に前記読み出しアドレスを格納し、前記第２データ領域に前記読み出したデータを格納し、前記誤り訂正回路により誤り訂正が行われていた場合は、前記複数の第１キャッシュラインのいずれか１つのキャッシュラインの前記第１アドレス領域に前記読み出しアドレスを格納し、前記第１データ領域に前記読み出したデータを格納し、前記ダーティビットに１を設定する第２キャッシュコントローラと、を有する第２キャッシュメモリと、
を備えるコンピュータシステム。
前記プロセッサは書き込み指示、書き込みアドレス、及び書き込みデータを前記第１キャッシュコントローラへ出力し、
前記第１キャッシュコントローラは、前記書き込み指示及び前記書き込みアドレスに基づいて、前記複数の第１キャッシュラインの各々の前記第１アドレス領域に格納されているアドレスと前記書き込みアドレスとを比較し、一致するキャッシュラインの前記第１データ領域に前記書き込みデータを格納し、前記ダーティビットに１を設定することを特徴とする請求項１に記載のコンピュータシステム。
前記第１キャッシュコントローラは、前記複数の第１キャッシュラインの各々の前記第１アドレス領域に格納されているアドレスが前記書き込みアドレスに一致しない場合は、前記複数の第１キャッシュラインのいずれか１つのキャッシュラインの前記第１アドレス領域に前記書き込みアドレスを格納し、前記第１データ領域に前記書き込みデータを格納し、前記ダーティビットに１を設定することを特徴とする請求項２に記載のコンピュータシステム。
前記第１キャッシュコントローラは、前記ダーティビットに１が設定されている第１キャッシュラインの前記第１データ領域に格納されているデータと前記第１アドレス領域に格納されているアドレスとを取り出し、前記誤り訂正回路を介してこの取り出したデータを前記メインメモリ上の前記取り出したアドレスに書き戻し、この第１キャッシュラインの前記ダーティビットを０に変更することを特徴とする請求項１に記載のコンピュータシステム。
前記メインメモリはＭＲＡＭであることを特徴とする請求項１に記載のコンピュータシステム。
前記メインメモリは高抵抗状態と低抵抗状態とを可逆的に切り替え可能な抵抗記憶素子を用いた不揮発性半導体記憶装置であることを特徴とする請求項１に記載のコンピュータシステム。