KR102128171B1

KR102128171B1 - Memory device

Info

Publication number: KR102128171B1
Application number: KR1020180124460A
Authority: KR
Inventors: 유지 나카오카
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2018-10-18
Filing date: 2018-10-18
Publication date: 2020-06-30
Also published as: KR20200044250A

Abstract

본 발명은, 메모리 디바이스를 제공한다. 메모리 디바이스는, 데이터 수신기와, 래치 드라이버와, 전압 레벨 시프터를 포함한다. 데이터 수신기는, 제1 전압으로 동작하고, 인에이블 신호, 참조 신호, 입력 데이터 신호를 수신하고, 제1 전압에 근거해 내부 데이터 신호를 출력하는데 이용된다. 래치 드라이버는, 쓰기 선택 신호 및 내부 데이터 신호를 수신하고, 제1 전압에 근거해 내부 데이터 신호를 래치하고, 제2 전압에 근거해 적어도 하나의 래치 데이터 신호를 출력한다. 전압 레벨 시프터는, 제2 전압에 근거해 적어도 하나의 래치 데이터 신호를 수신하고, 적어도 하나의 래치 데이터 신호에 근거해 적어도 하나의 출력 데이터 신호를 생성하고, 전압 레벨 시프터는, 제1 전압에 근거해 적어도 하나의 출력 데이터 신호의 전압값을 설정한다. 여기서, 제1 전압의 전압값은, 제2 전압의 전압값 보다 크다.The present invention provides a memory device. The memory device includes a data receiver, a latch driver, and a voltage level shifter. The data receiver is used to operate with a first voltage, receive an enable signal, a reference signal, and an input data signal, and output an internal data signal based on the first voltage. The latch driver receives the write select signal and the internal data signal, latches the internal data signal based on the first voltage, and outputs at least one latch data signal based on the second voltage. The voltage level shifter receives at least one latch data signal based on the second voltage, generates at least one output data signal based on the at least one latch data signal, and the voltage level shifter is based on the first voltage. The voltage value of at least one output data signal is set. Here, the voltage value of the first voltage is greater than the voltage value of the second voltage.

Description

메모리 디바이스{MEMORY DEVICE}Memory device {MEMORY DEVICE}

본 발명은 반도체 디바이스에 관한 것으로, 특히 동작 속도를 올리면서, 전력 소비를 저감시키는 메모리 디바이스에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a memory device that reduces power consumption while increasing the operating speed.

알려진 저 소비 전력 더블 데이터 레이트 4X(low　power　double　data　rate　4X, LPDDR4X)의 표준적인 반도체 메모리 디바이스에 있어서, 전력 소비를 저감시킬 목적에서, 메모리 디바이스의 데이터 수신기에 비교적 낮은 동작 전압(예를 들면, 0.6 V)을 가지게 하고, 메모리 디바이스의 주변 회로는, 비교적 높은 동작 전압(예를 들면, 1.1 V)을 가지도록 설계한다.For a standard semiconductor memory device of known low power consumption double data rate 4X (low power power double data rate 4X, LPDDR4X), for the purpose of reducing power consumption, a relatively low operating voltage (e.g. 0.6 V), and the peripheral circuit of the memory device is designed to have a relatively high operating voltage (eg, 1.1 V).

그렇지만, 비교적 낮은 동작 전압으로 메모리 디바이스를 구동할 때, 전압이 너무 낮아서 메모리 디바이스의 속도가 떨어지는 문제가 있고, 또한 메모리 디바이스의 그 외의 주변 회로는 모두 비교적 높은 동작 전압으로 구동하고 있으므로, 메모리 디바이스의 소비 전력 저감 효과는 현저하지 않다. 따라서, 메모리 디바이스의 데이터 수신기 및 주변 회로를 어떻게 해서 설계할지는 하나의 중요한 과제가 되고 있다.However, when driving the memory device with a relatively low operating voltage, there is a problem that the speed of the memory device decreases because the voltage is too low, and all other peripheral circuits of the memory device are driven with a relatively high operating voltage. The effect of reducing power consumption is not remarkable. Therefore, how to design the data receiver and the peripheral circuit of the memory device has become an important task.

본 발명은, 상이한 전압값의 동작 전압으로 데이터 수신기 및 그 외의 주변 회로를 각각 구동함으로써, 메모리 디바이스의 동작 속도를 올리면서, 메모리 디바이스의 전력 소비를 저감시키는 목적을 달성 가능한 메모리 디바이스를 제공한다.The present invention provides a memory device capable of achieving the object of reducing the power consumption of a memory device while increasing the operating speed of the memory device by driving the data receiver and other peripheral circuits with operating voltages of different voltage values, respectively.

본 발명의 메모리 디바이스는, 데이터 수신기와, 래치 드라이버와, 전압 레벨 시프터를 포함한다. 데이터 수신기는, 제1 전압으로 동작하고, 인에이블 신호, 참조 신호, 입력 데이터 신호를 수신하고, 제1 전압에 근거해 내부 데이터 신호를 출력하는데 이용된다. 래치 드라이버는, 데이터 수신기에 결합되고, 쓰기 선택 신호 및 내부 데이터 신호를 수신하고, 제1 전압에 근거해 내부 데이터 신호를 래치하고, 제2 전압에 근거해 적어도 하나의 래치 데이터 신호를 출력하는데 이용된다. 전압 레벨 시프터는, 래치 드라이버에 결합되고, 제2 전압에 근거해 적어도 하나의 래치 데이터 신호를 수신하고, 적어도 하나의 래치 데이터 신호에 근거해 적어도 하나의 출력 데이터 신호를 생성하고, 전압 레벨 시프터는, 제1 전압에 근거해 적어도 하나의 출력 데이터 신호의 전압값을 설정한다. 여기서, 제1 전압의 전압값은, 제2 전압의 전압값 보다 크다.The memory device of the present invention includes a data receiver, a latch driver, and a voltage level shifter. The data receiver is used to operate with a first voltage, receive an enable signal, a reference signal, and an input data signal, and output an internal data signal based on the first voltage. The latch driver is coupled to the data receiver, receives a write select signal and an internal data signal, latches the internal data signal based on the first voltage, and is used to output at least one latch data signal based on the second voltage do. The voltage level shifter is coupled to the latch driver, receives at least one latch data signal based on the second voltage, generates at least one output data signal based on the at least one latch data signal, and the voltage level shifter is , Set a voltage value of at least one output data signal based on the first voltage. Here, the voltage value of the first voltage is greater than the voltage value of the second voltage.

상술에 근거해, 본 발명은, 전압값이 비교적 큰 제1 전압으로 데이터 수신기를 구동하고, 래치 드라이버 및 전압 레벨 시프터 단계 구동 방식에 의해, 각각 제1 전압으로 래치 드라이버를 구동해 내부 데이터 신호를 래치하고, 전압값이 비교적 작은 제2 전압으로 래치 드라이버를 더 구동하여 적어도 하나의 래치 데이터 신호를 출력하고, 계속해서, 각각 제2 전압으로 전압 레벨 시프터를 구동해 적어도 하나의 래치 데이터 신호를 수신하고, 그리고, 제1 전압으로 전압 레벨 시프터를 구동해 적어도 하나의 출력 데이터 신호의 전압값을 설정하고, 이에 따라, 메모리 디바이스의 동작 속도를 올리면서, 메모리 디바이스의 전력 소비를 저감시키는 목적을 달성으로 한다.Based on the above, the present invention drives a data receiver with a first voltage having a relatively large voltage value, and drives a latch driver with a first voltage, respectively, by a latch driver and a voltage level shifter step driving method to generate an internal data signal. Latch, and further drive the latch driver with a second voltage having a relatively small voltage value to output at least one latch data signal, and then continuously drive the voltage level shifter with a second voltage to receive at least one latch data signal. Then, the voltage level shifter is driven with the first voltage to set the voltage value of the at least one output data signal, thereby achieving the purpose of reducing the power consumption of the memory device while increasing the operating speed of the memory device. Should be

본 발명의 상술한 특징과 이점을 더욱 명확화 하기 위해, 이하에, 실시예를 들어 도면과 함께 상세한 내용을 설명한다.In order to further clarify the above-described features and advantages of the present invention, detailed description will be given below with reference to the drawings, for example.

[도 1] 본 발명의 실시 형태에서의 메모리 디바이스의 회로 블록 모식도를 도시한다.
[도 2] 본 발명의 다른 실시 형태에서의 메모리 디바이스의 회로 블록 모식도를 도시한다.
[도 3] 본 발명의 도 2의 실시 형태에서의 래치 드라이버 회로의 내부 회로 구조의 모식도를 도시한다.
[도 4] 본 발명의 도 2의 실시 형태에서의 래치 드라이버 회로의 다른 실시 형태에서의 내부 회로 구조의 모식도를 도시한다.
[도 5] 본 발명의 도 2의 실시 형태에서의 전압 시프트 회로의 내부 회로 구조의 모식도를 도시한다.1 is a circuit block schematic diagram of a memory device in an embodiment of the present invention.
2 is a circuit block schematic diagram of a memory device in another embodiment of the present invention.
3 is a schematic diagram of the internal circuit structure of the latch driver circuit in the embodiment of FIG. 2 of the present invention.
4 is a schematic diagram of an internal circuit structure in another embodiment of the latch driver circuit in the embodiment of FIG. 2 of the present invention.
5 is a schematic diagram of the internal circuit structure of the voltage shift circuit in the embodiment of FIG. 2 of the present invention.

도 1을 참조하면, 도 1은, 본 발명의 실시 형태에서의 메모리 디바이스의 회로 블록 모식도를 도시한다. 메모리 디바이스(100)는, 데이터 수신기(110)와, 래치 드라이버(120)와, 전압 레벨 시프터(level　shifter)(130)를 포함한다. 데이터 수신기(110)는, 제1 전압(V1)으로 동작하고, 인에이블 신호(En), 참조 신호(Ref), 입력 데이터 신호(Din)를 수신하고, 또한, 데이터 수신기(110)는, 제1 전압(V1)에 근거해 내부 데이터 신호(IDS)를 래치 드라이버(120)에 출력한다. 래치 드라이버(120)는, 데이터 수신기(110)에 결합되고, 제1 전압(V1) 및 제2 전압(V2)으로 동작하고, 리셋 신호(Reset), 쓰기 선택 신호(WDQS), 데이터 수신기(110)로부터의 내부 데이터 신호(IDS)를 수신한다. 여기서, 래치 드라이버(120)는, 리셋 신호(Reset)에 근거해 리셋 동작을 수행해도 무방하고, 쓰기 선택 신호(WDQS)에 근거해 쓰기 동작을 수행해도 무방하다.Referring to FIG. 1, FIG. 1 shows a circuit block schematic diagram of a memory device in an embodiment of the present invention. The memory device 100 includes a data receiver 110, a latch driver 120, and a voltage level shifter 130. The data receiver 110 operates with a first voltage V1 and receives an enable signal En, a reference signal Ref, and an input data signal Din. The internal data signal IDS is output to the latch driver 120 based on the 1 voltage V1. The latch driver 120 is coupled to the data receiver 110, operates with the first voltage V1 and the second voltage V2, and reset signal (Reset), write select signal (WDQS), and data receiver (110). ) Receives an internal data signal (IDS). Here, the latch driver 120 may perform a reset operation based on the reset signal Reset, or may perform a write operation based on the write select signal WDQS.

계속해서, 래치 드라이버(120)는, 제1 전압(V1)에 근거해 내부 데이터 신호(IDS)를 래치하고, 내부 데이터 신호(IDS)를 래치한 후, 제2 전압(V2)에 근거해 적어도 하나의 래치 데이터 신호(예를 들면, 래치 데이터 신호(LDS))를 전압 레벨 시프터(130)에 출력하고, 주의가 필요한 것으로서, 간단히 설명하기 위해, 본 실시 형태는, 하나의 래치 데이터 신호(LDS) 만을 예시적인 실시 형태로서 나타내지만, 당업자는, 실제로 사용할 때의 요구에 근거해, 래치 데이터 신호의 수를 조정해도 무방하고, 본 발명은 이에 대해 한정하지 않는다.Subsequently, the latch driver 120 latches the internal data signal IDS based on the first voltage V1, latches the internal data signal IDS, and at least based on the second voltage V2. To output one latch data signal (for example, the latch data signal LDS) to the voltage level shifter 130 and need attention, for simplicity, the present embodiment provides one latch data signal LDS. Although only) is shown as an exemplary embodiment, those skilled in the art may adjust the number of latch data signals based on the demand when actually used, and the present invention is not limited to this.

전압 레벨 시프터(130)는, 래치 드라이버(120)에 결합되고, 제1 전압(V1) 및 제2 전압(V2)으로 동작하고, 제2 전압(V2)에 근거해 래치 데이터 신호(LDS)를 수신하고, 또한, 래치 데이터 신호(LDS)에 근거해 적어도 하나의 출력 데이터 신호(예를 들면, 출력 데이터 신호(ODS))를 생성한다. 여기서, 전압 레벨 시프터(130)는, 제1 전압에 근거해 출력 데이터 신호(ODS)의 전압값을 설정한다. 여기서, 간단히 설명하기 위해, 본 실시 형태는, 마찬가지로 하나의 출력 데이터 신호(ODS)를 예시적인 실시 형태로서 나타내지만, 본 발명은, 출력 데이터 신호의 수를 한정하지 않는다.The voltage level shifter 130 is coupled to the latch driver 120, operates with the first voltage V1 and the second voltage V2, and generates a latch data signal LDS based on the second voltage V2. Receive and also generate at least one output data signal (eg, output data signal ODS) based on the latch data signal LDS. Here, the voltage level shifter 130 sets the voltage value of the output data signal ODS based on the first voltage. Here, for the sake of simplicity, this embodiment similarly shows one output data signal ODS as an exemplary embodiment, but the present invention does not limit the number of output data signals.

주의해야 할 것으로서, 본 실시 형태에서, 제1 전압(V1)의 전압값은, 제2 전압(V2)의 전압값 보다 큰, 즉 본 실시 형태는, 상이한 전압값의 제1 전압(V1)과 제2 전압(V2)으로 데이터 수신기(110), 래치 드라이버(120), 전압 레벨 시프터(130)를 각각 구동하여, 복수의 동작을 수행한다. 이와 같이, 전압값이 비교적 큰 제1 전압(V1)을 제공하여, 데이터 수신기(110)를 동작함으로써, 메모리 디바이스(100)의 동작 속도를 올리는 목적을 달성할 수 있다. 또한, 래치 드라이버(120) 및 전압 레벨 시프터(130)의 단계 구동 방식에 의해, 전압값이 비교적 큰 제1 전압(V1)으로 래치 드라이버(120)를 구동하고, 이에 따라, 내부 데이터 신호(IDS)를 수신하여 래치하고, 전압값이 비교적 작은 제2 전압(V2)으로 래치 드라이버(120)를 구동하여 래치 데이터 신호(LDS)를 출력하고, 전압값이 비교적 작은 제2 전압(V2)으로 전압 레벨 시프터(130)를 구동하여, 래치 데이터 신호(LDS)를 수신하고, 전압값이 비교적 큰 제1 전압(V1)으로 전압 레벨 시프터(130)를 구동하여, 출력 데이터 신호(ODS)를 설정하고, 이에 따라, 메모리 디바이스(100)의 전력 소비를 저감시키는 목적을 달성한다.As should be noted, in this embodiment, the voltage value of the first voltage V1 is greater than the voltage value of the second voltage V2, that is, the present embodiment is different from the first voltage V1 of a different voltage value. The data receiver 110, the latch driver 120, and the voltage level shifter 130 are respectively driven by the second voltage V2 to perform a plurality of operations. As described above, by providing the first voltage V1 having a relatively large voltage value, and operating the data receiver 110, it is possible to achieve the purpose of increasing the operation speed of the memory device 100. Further, the latch driver 120 and the voltage level shifter 130 are driven by the step driving method to drive the latch driver 120 with the first voltage V1 having a relatively large voltage value, and accordingly, the internal data signal IDS ) To receive and latch, and drive the latch driver 120 with a second voltage V2 having a relatively small voltage value to output a latch data signal LDS, and a voltage with a second voltage V2 having a relatively small voltage value. The level shifter 130 is driven to receive the latch data signal LDS, and the voltage level shifter 130 is driven to the first voltage V1 having a relatively large voltage value to set the output data signal ODS. , Accordingly, the object of reducing the power consumption of the memory device 100 is achieved.

도 2를 참조하면, 도 2는, 본 발명의 다른 실시 형태에서의 메모리 디바이스의 회로 블록 모식도를 도시한다. 메모리 디바이스(200)는, 데이터 수신기(210)와, 래치 드라이버(220)와, 전압 레벨 시프터(230)를 포함한다. 데이터 수신기(210)는, 제1 전압(V1)으로 동작하고, 인에이블 신호(En), 참조 신호(Ref), 입력 데이터 신호(Din)를 수신하고, 제1 전압(V1)에 근거해 내부 데이터 신호(IDS)를 출력한다. 상세하게 설명하면, 데이터 수신기(210)는, 트랜지스터(T1~T6)와, 인버터 회로(210a)를 포함한다. 트랜지스터(T1)의 제1 단은, 제1 전압(V1)을 수신하고, 트랜지스터(T1)의 제어단은, 인에이블 신호(En)를 수신하고, 트랜지스터(T1)의 제2 단은, 트랜지스터(T2)의 제1 단에 결합된다. 트랜지스터(T2)의 제1 단은, 트랜지스터(T1)의 제2 단에 결합되고, 트랜지스터(T2)의 제어단은, 참조 신호(Ref)를 수신하고, 트랜지스터(T2)의 제2 단은, 트랜지스터(T3)의 제1 단에 결합된다. 트랜지스터(T3)의 제1 단은, 트랜지스터(T2)의 제2 단에 결합되고, 트랜지스터(T3)의 제어단은, 트랜지스터(T3)의 제1 단과 상호 결합하고, 트랜지스터(T3)의 제2 단은, 접지 전압(GND)을 수신한다.2, FIG. 2 is a circuit block schematic diagram of a memory device in another embodiment of the present invention. The memory device 200 includes a data receiver 210, a latch driver 220, and a voltage level shifter 230. The data receiver 210 operates with the first voltage V1, receives the enable signal En, the reference signal Ref, and the input data signal Din, and internally based on the first voltage V1. The data signal IDS is output. In detail, the data receiver 210 includes transistors T1 to T6 and an inverter circuit 210a. The first terminal of the transistor T1 receives the first voltage V1, the control terminal of the transistor T1 receives the enable signal En, and the second terminal of the transistor T1 is the transistor It is coupled to the first stage of (T2). The first terminal of the transistor T2 is coupled to the second terminal of the transistor T1, the control terminal of the transistor T2 receives the reference signal Ref, and the second terminal of the transistor T2 is It is coupled to the first stage of transistor T3. The first terminal of the transistor T3 is coupled to the second terminal of the transistor T2, the control terminal of the transistor T3 is mutually coupled to the first terminal of the transistor T3, and the second terminal of the transistor T3 is However, the ground receives the ground voltage GND.

트랜지스터(T4)의 제1 단은, 트랜지스터(T1)의 제2 단에 결합되고, 트랜지스터(T4)의 제어단은, 입력 데이터 신호(Din)를 수신하고, 트랜지스터(T4)의 제2 단은, 트랜지스터(T5)의 제1 단에 결합된다. 트랜지스터(T5)의 제1 단은, 트랜지스터(T4)의 제2 단에 결합되고, 트랜지스터(T5)의 제어단은, 트랜지스터(T3)의 제어단에 결합되고, 트랜지스터(T5)의 제2 단은, 접지 전압(GND)을 수신한다. 여기서, 트랜지스터(T1)는 전류원(電流源)을 형성해도 무방하고, 트랜지스터(T2, T4)는, 차동 페어를 형성해도 무방하고, 트랜지스터(T3, T5)는, 액티브 로드를 형성해도 무방하고, 즉, 본 실시 형태에서, 트랜지스터(T1~T5)는, 차동 증폭기를 형성해도 무방하다. 트랜지스터(T6)의 제1 단은, 트랜지스터(T5)의 제1 단에 결합되고, 트랜지스터(T6)의 제어단은, 인에이블 신호(En)를 수신하고, 트랜지스터(T6)의 제2 단은, 접지 전압(GND)을 수신한다. 인버터 회로(210a)는, 트랜지스터(T6)의 제1 단에 결합되고, 내부 데이터 신호(IDS)를 출력하는데 이용된다.The first terminal of the transistor T4 is coupled to the second terminal of the transistor T1, the control terminal of the transistor T4 receives the input data signal Din, and the second terminal of the transistor T4 is , Coupled to the first end of transistor T5. The first end of the transistor T5 is coupled to the second end of the transistor T4, the control end of the transistor T5 is coupled to the control end of the transistor T3, and the second end of the transistor T5 is Receives the ground voltage GND. Here, the transistor T1 may form a current source, and the transistors T2 and T4 may form a differential pair, and the transistors T3 and T5 may form an active load, That is, in this embodiment, the transistors T1 to T5 may form a differential amplifier. The first terminal of the transistor T6 is coupled to the first terminal of the transistor T5, the control terminal of the transistor T6 receives the enable signal En, and the second terminal of the transistor T6 is , Ground voltage (GND) is received. The inverter circuit 210a is coupled to the first stage of the transistor T6, and is used to output the internal data signal IDS.

더 설명하면, 인버터 회로(210a)는, 트랜지스터(T7~T8)를 포함한다. 트랜지스터(T7)의 제1 단은, 제1 전압(V1)을 수신하고, 트랜지스터(T7)의 제어단은, 트랜지스터(T6)의 제1 단에 결합되고, 트랜지스터(T7)의 제2 단은, 내부 데이터 신호(IDS)를 출력한다. 트랜지스터(T8)의 제1 단은, 트랜지스터(T7)의 제2 단에 결합되고, 트랜지스터(T8)의 제어단은, 트랜지스터(T7)의 제어단에 결합되고, 트랜지스터(T8)의 제2 단은, 접지 전압(GND)을 수신한다.In more detail, the inverter circuit 210a includes transistors T7 to T8. The first terminal of the transistor T7 receives the first voltage V1, the control terminal of the transistor T7 is coupled to the first terminal of the transistor T6, and the second terminal of the transistor T7 is , Output the internal data signal (IDS). The first end of the transistor T8 is coupled to the second end of the transistor T7, the control end of the transistor T8 is coupled to the control end of the transistor T7, and the second end of the transistor T8 is Receives the ground voltage GND.

언급해야 할 것으로서, 본 실시 형태에서의 인버터 회로(210a)는, 당업자가 숙지한 그 외의 메모리 디바이스 회로의 인버터 회로의 프레임에 의해 실시해도 무방하고, 본 발명은 이에 대해 한정하지 않는다.As should be mentioned, the inverter circuit 210a in the present embodiment may be implemented by a frame of an inverter circuit of other memory device circuits known to those skilled in the art, and the present invention is not limited thereto.

래치 드라이버(220)는, 제1 래치 드라이버 회로(221)와, 제2 래치 드라이버 회로(222)를 포함한다. 제1 래치 드라이버 회로(221)는, 데이터 수신기(210)에 결합되고, 제1 전압(V1)과 제2 전압(V2)으로 동작하고, 리셋 신호(Reset), 쓰기 선택 신호(WDQS), 내부 데이터 신호(IDS)를 수신하고, 제1 전압(V1)에 근거해 데이터 수신기(210)로부터의 내부 데이터 신호(IDS)를 래치하고, 제2 전압(V2)에 근거해 적어도 하나의 래치 데이터 신호 중 하나의 래치 데이터 신호(예를 들면, 제1 래치 데이터 신호(LDS1))를 출력한다. 제2 래치 드라이버 회로(222)는, 마찬가지로, 데이터 수신기(210)에 결합되고, 마찬가지로, 제1 전압(V1)와 제2 전압(V2)으로 동작하고, 리셋 신호(Reset), 쓰기 선택 신호(WDQS), 내부 데이터 신호(IDS)를 수신하고, 제1 전압(V1)에 근거해 데이터 수신기(210)로부터의 내부 데이터 신호(IDS)를 래치하고, 제2 전압(V2)에 근거해 적어도 하나의 래치 데이터 신호 중 하나의 래치 데이터 신호(예를 들면, 제2 래치 데이터 신호(LDS2))를 출력한다. 여기서, 제1 래치 드라이버 회로(221)와 제2 래치 드라이버 회로(222)는, 리셋 신호(Reset)에 근거해 리셋 동작을 수행한다. 또한, 제1 래치 드라이버 회로(221)와 제2 래치 드라이버 회로(222)는, 각각 쓰기 선택 신호(WDQS)에 근거해 쓰기 동작을 수행한다. 여기서, 제1 래치 드라이버 회로(221)가 수신한 쓰기 선택 신호(WDQS)와 제2 래치 드라이버 회로(222)가 수신한 쓰기 선택 신호(WDQS)와는 역방향을 나타낸다.The latch driver 220 includes a first latch driver circuit 221 and a second latch driver circuit 222. The first latch driver circuit 221 is coupled to the data receiver 210, operates with the first voltage V1 and the second voltage V2, and reset signal (Reset), write select signal (WDQS), internal Receives the data signal IDS, latches the internal data signal IDS from the data receiver 210 based on the first voltage V1, and at least one latch data signal based on the second voltage V2 One of the latch data signals (for example, the first latch data signal LDS1) is output. The second latch driver circuit 222 is similarly coupled to the data receiver 210, and likewise operates with the first voltage V1 and the second voltage V2, and reset signal (Reset) and write select signal ( WDQS), receives the internal data signal IDS, latches the internal data signal IDS from the data receiver 210 based on the first voltage V1, and at least one based on the second voltage V2 The latch data signal (for example, the second latch data signal LDS2) of one of the latch data signals is output. Here, the first latch driver circuit 221 and the second latch driver circuit 222 perform a reset operation based on the reset signal Reset. In addition, the first latch driver circuit 221 and the second latch driver circuit 222 respectively perform a write operation based on the write select signal WDQS. Here, a reverse direction is indicated between the write select signal WDQS received by the first latch driver circuit 221 and the write select signal WDQS received by the second latch driver circuit 222.

또한, 본 발명은, 이하를 별도로 언급하고 있다. 본 실시 형태에서의 제1 래치 데이터 신호(LDS1)는, 예를 들면, 홀수 채널 신호이며, 제2 래치 데이터 신호(LDS2)는, 짝수 채널 신호이며, 이와 같이, 메모리 디바이스에, 홀수 채널 신호와 짝수 채널 신호의 두 개의 경로를 준비함으로써, 메모리 디바이스에 클록 신호의 상승 및 하강 시 모두 데이터를 전송하게 할 수 있는, 즉, 하나의 클록 주기 내에 2회 데이터를 전송하고, 메모리 디바이스의 동작 속도를 올릴 수 있다.In addition, this invention mentions the following separately. The first latch data signal LDS1 in the present embodiment is, for example, an odd channel signal, and the second latch data signal LDS2 is an even channel signal, and thus, to the memory device, an odd channel signal and By preparing two paths of the even-channel signal, data can be transmitted to both the rising and falling clock signals to the memory device, that is, the data is transmitted twice within one clock cycle, and the operating speed of the memory device is increased. I can raise it.

한편, 전압 레벨 시프터(230)는, 제1 전압 시프트 회로(231)와, 제2 전압 시프트 회로(232)를 포함한다. 제1 전압 시프트 회로(231)는, 제1 래치 드라이버 회로(221)에 결합되고, 제1 전압(V1)와 제2 전압(V2)으로 동작하고, 제2 전압(V2)에 근거해 제1 래치 데이터 신호(LDS1)를 수신하고, 제1 래치 데이터 신호(LDS1)에 근거해 적어도 하나의 출력 데이터 신호 중 하나의 출력 데이터 신호(예를 들면, 제1 출력 데이터 신호(ODS1))를 생성한다. 여기서, 제1 전압 시프트 회로(231)는, 제1 전압(V1)에 근거해 제1 출력 데이터 신호(ODS1)의 전압값을 설정한다. 반대로, 제2 전압 시프트 회로(232)는, 제2 래치 드라이버 회로(222)에 결합되고, 제2 전압(V2)에 근거해 제2 래치 데이터 신호(LDS2)를 수신하고, 제2 래치 데이터 신호(LDS2)에 근거해 적어도 하나의 출력 데이터 신호 중 하나의 출력 데이터 신호(예를 들면, 제2 출력 데이터 신호(ODS2))를 생성한다. 여기서, 제2 출력 데이터 신호(ODS2)의 전압값은, 제2 전압 시프트 회로(232)에 의해 제1 전압(V1)에 근거해 설정된다.Meanwhile, the voltage level shifter 230 includes a first voltage shift circuit 231 and a second voltage shift circuit 232. The first voltage shift circuit 231 is coupled to the first latch driver circuit 221, operates with the first voltage V1 and the second voltage V2, and is based on the second voltage V2. The latch data signal LDS1 is received and an output data signal (for example, the first output data signal ODS1) of at least one output data signal is generated based on the first latch data signal LDS1. . Here, the first voltage shift circuit 231 sets the voltage value of the first output data signal ODS1 based on the first voltage V1. Conversely, the second voltage shift circuit 232 is coupled to the second latch driver circuit 222, receives the second latch data signal LDS2 based on the second voltage V2, and the second latch data signal. One output data signal (eg, second output data signal ODS2) of at least one output data signal is generated based on (LDS2). Here, the voltage value of the second output data signal ODS2 is set based on the first voltage V1 by the second voltage shift circuit 232.

계속해서, 제1 래치 드라이버 회로(221)와 제2 래치 드라이버 회로(222)의 내부 회로 구조에 대해 상세하게 설명한다. 설명의 편의상, 여기에서는, 제1 래치 드라이버 회로(221)의 내부 회로 구조 만을 도시하고, 제1 래치 드라이버 회로(221)를 예시적인 실시 형태로서 설명한다. 도 2와 도 3을 동시에 참조하면, 도 3은, 본 발명의 도 2의 실시 형태에서의 래치 드라이버 회로의 내부 회로 구조의 모식도를 도시한다. 제1 래치 드라이버 회로(221)는, 래치 드라이버 회로(221a)와, 드라이버 회로(221b)를 포함한다. 래치 드라이버 회로(221a)는, 데이터 수신기(210)에 결합되고, 리셋 신호(Reset), 쓰기 선택 신호(WDQS), 내부 데이터 신호(IDS)를 수신하고, 제1 전압(V1)에 근거해 내부 데이터 신호(IDS)를 래치하는데 이용된다. 드라이버 회로(221b)는, 래치 드라이버 회로(221a)에 결합되고, 제1 래치 데이터 신호(LDS1)를 출력한다.Subsequently, the internal circuit structures of the first latch driver circuit 221 and the second latch driver circuit 222 will be described in detail. For convenience of explanation, only the internal circuit structure of the first latch driver circuit 221 is shown here, and the first latch driver circuit 221 is described as an exemplary embodiment. Referring to Figs. 2 and 3 at the same time, Fig. 3 shows a schematic diagram of the internal circuit structure of the latch driver circuit in the embodiment of Fig. 2 of the present invention. The first latch driver circuit 221 includes a latch driver circuit 221a and a driver circuit 221b. The latch driver circuit 221a is coupled to the data receiver 210 and receives a reset signal (Reset), a write select signal (WDQS), an internal data signal (IDS), and internally based on the first voltage (V1). It is used to latch the data signal IDS. The driver circuit 221b is coupled to the latch driver circuit 221a, and outputs the first latch data signal LDS1.

게다가, 래치 드라이버 회로(221a)는, 인버터(INV1~INV4)와, 전송 게이트(TC1~TC2)와, 래치(IVC1~IVC2)를 포함한다. 인버터(INV1)의 입력단은, 쓰기 선택 신호(WDQS)를 수신하고, 인버터(INV1)의 출력단은, 인버터(INV2)의 입력단에 결합되고, 반전 쓰기 선택 신호를 출력한다. 인버터(INV2)의 입력단은, 인버터(INV1)의 출력단에 결합되고, 인버터(INV2)의 출력단은, 전송 게이트(TC1)의 P채널 제어단에 결합된다. 인버터(INV3)의 입력단은, 내부 데이터 신호(IDS)를 수신하고, 인버터(INV3)의 출력단은, 전송 게이트(TC1)의 입력단에 결합되고, 반전 내부 데이터 신호를 출력한다. 전송 게이트(TC1)의 N채널 제어단은, 인버터(INV1)의 출력단에 결합되고, 전송 게이트(TC1)의 P채널 제어단은, 인버터(INV2)의 출력단에 결합되고, 전송 게이트(TC1)의 입력단은, 인버터(INV3)의 출력단에 결합되고, 전송 게이트(TC1)의 출력단은, 래치(IVC1)의 입력단에 결합된다. 여기서, 전송 게이트(TC1)는 반전 내부 데이터 신호를 수신하고, 반전 쓰기 선택 신호로 제어되어, 온 또는 오프로 된다.Moreover, the latch driver circuit 221a includes inverters INV1 to INV4, transfer gates TC1 to TC2, and latches ICC1 to IVC2. The input terminal of the inverter INV1 receives the write select signal WDQS, the output terminal of the inverter INV1 is coupled to the input terminal of the inverter INV2, and outputs an inverted write select signal. The input terminal of the inverter INV2 is coupled to the output terminal of the inverter INV1, and the output terminal of the inverter INV2 is coupled to the P-channel control terminal of the transfer gate TC1. The input terminal of the inverter INV3 receives the internal data signal IDS, and the output terminal of the inverter INV3 is coupled to the input terminal of the transfer gate TC1, and outputs an inverted internal data signal. The N-channel control terminal of the transmission gate TC1 is coupled to the output terminal of the inverter INV1, the P-channel control terminal of the transmission gate TC1 is coupled to the output terminal of the inverter INV2, and the The input terminal is coupled to the output terminal of the inverter INV3, and the output terminal of the transfer gate TC1 is coupled to the input terminal of the latch IVC1. Here, the transfer gate TC1 receives an inverted internal data signal, is controlled by an inverted write select signal, and turns on or off.

래치(IVC1)의 입력단은, 전송 게이트(TC1)의 출력단에 결합되고, 래치(IVC1)의 출력단은, 전송 게이트(TC2)의 입력단에 결합되고, 반전 내부 데이터 신호를 래치하는데 이용된다. 전송 게이트(TC2)의 P채널 제어단은, 인버터(INV1)의 출력단에 결합되고, 전송 게이트(TC2)의 N채널 제어단은, 인버터(INV2)의 출력단에 결합되고, 전송 게이트(TC2)의 입력단은, 래치(IVC1)의 출력단에 결합되고, 전송 게이트(TC2)의 출력단은, 래치(IVC2)의 입력단에 결합된다. 여기서, 전송 게이트(TC2)는, 래치(IVC1)의 신호를 수신하고, 반전 쓰기 선택 신호로 제어되어, 온 또는 오프로 된다. 인버터(INV4)의 입력단은, 리셋 신호(Reset)를 수신하고, 인버터(INV4)의 출력단은, 래치(IVC2)의 입력단에 결합되고, 반전 리셋 신호를 출력한다. 래치(IVC2)의 입력단은, 전송 게이트(TC2)의 출력단에 결합되고, 래치(IVC2)의 출력단은, 드라이버 회로(221b)에 결합되고, 래치(IVC1)로부터 온 신호 및 반전 리셋 신호를 래치한다.The input terminal of the latch IVC1 is coupled to the output terminal of the transfer gate TC1, the output terminal of the latch IVC1 is coupled to the input terminal of the transfer gate TC2, and is used to latch the inverted internal data signal. The P-channel control terminal of the transmission gate TC2 is coupled to the output terminal of the inverter INV1, the N-channel control terminal of the transmission gate TC2 is coupled to the output terminal of the inverter INV2, and the The input terminal is coupled to the output terminal of the latch IVC1, and the output terminal of the transfer gate TC2 is coupled to the input terminal of the latch IVC2. Here, the transfer gate TC2 receives the signal of the latch IVC1, is controlled by the invert write select signal, and turns on or off. The input terminal of the inverter INV4 receives the reset signal Reset, and the output terminal of the inverter INV4 is coupled to the input terminal of the latch IVC2, and outputs an inverted reset signal. The input terminal of the latch IVC2 is coupled to the output terminal of the transfer gate TC2, the output terminal of the latch IVC2 is coupled to the driver circuit 221b, and latches the signal from the latch IVC1 and the inverted reset signal. .

래치 드라이버 회로(221a)의 각 부재 간의 동작 방식을 상세히 설명한다. 래치 드라이버 회로(221a)에서, 인버터(INV3)는, 내부 데이터 신호(IDS)를 수신하여, 반전 내부 데이터 신호를 생성하고, 인버터(INV4)는, 리셋 신호(Reset)를 수신하여, 반전 리셋 신호를 생성한다. 쓰기 선택 신호(WDQS)가 논리 로우 레벨(예를 들면, 0)일 때, 인버터(INV1)는, 쓰기 선택 신호(WDQS)를 수신하여, 논리 하이 레벨(예를 들면, 1)인 반전 쓰기 선택 신호를 생성하고, 이때, 전송 게이트(TC1)는, 논리 하이 레벨인 반전 쓰기 선택 신호에 의해 제어되어 온으로 되고, 반전 내부 데이터 신호를 수신하여, 래치(IVC1)로 전송해 래치하고, 이때, 전송 게이트(TC2)는, 반전 쓰기 선택 신호에 의해 제어되어 오프로 된다.The operation method between each member of the latch driver circuit 221a will be described in detail. In the latch driver circuit 221a, the inverter INV3 receives the internal data signal IDS, generates an inverted internal data signal, and the inverter INV4 receives the reset signal Reset, thereby inverting the reset signal Produces When the write select signal WDQS is at a logic low level (for example, 0), the inverter INV1 receives the write select signal WDQS, and inverted write select at a logic high level (for example, 1). The signal is generated, and at this time, the transfer gate TC1 is turned on by being controlled by an inverted write select signal that is a logic high level, receives an inverted internal data signal, transmits it to the latch IVC1, and latches, The transfer gate TC2 is controlled by an inverted write selection signal and turned off.

계속해서, 쓰기 선택 신호(WDQS)가 논리 하이 레벨(즉 1)로 천이할 때, 반전 쓰기 선택 신호는, 논리 로우 레벨(즉 0)로 천이하고, 이때, 전송 게이트(TC1)는, 논리 로우 레벨인 반전 쓰기 선택 신호로 제어되어 오프로 되고, 전송 게이트(TC2)는, 논리 로우 레벨인 반전 쓰기 선택 신호로 제어되어 온으로 되고, 래치(IVC1)의 데이터를 수신하여, 래치(IVC2)로 전송하고, 래치(IVC2)에, 래치(IVC1)의 데이터 및 반전 리셋 신호를 래치시켜, 반전 제1 래치 데이터 신호를 드라이버 회로(221b)에 출력한다.Subsequently, when the write select signal WDQS transitions to a logic high level (i.e. 1), the inverted write select signal transitions to a logic low level (i.e. 0), where the transfer gate TC1 is a logic low It is controlled by the inverted write select signal, which is the level, and turned off, and the transfer gate TC2 is turned on, which is controlled by the inverted write select signal, which is the logic low level, receives data of the latch IVC1, and is sent to the latch IVC2. It transfers, latches the data of the latch IVC1 and the inverted reset signal to the latch IVC2, and outputs the inverted first latch data signal to the driver circuit 221b.

또한, 본 발명은, 이하를 별도로 언급하고 있다. 래치(IVC1)에는, 인버터(INV5~INV6)를 포함하고, 인버터(INV5)의 입력단은, 전송 게이트(TC1)의 출력단에 결합되고, 인버터(INV5)의 출력단은, 전송 게이트(TC2)의 입력단에 결합된다. 인버터(INV6)의 입력단은, 인버터(INV5)의 출력단에 결합되고, 인버터(INV6)의 출력단은, 인버터(INV5)의 입력단에 결합된다. 래치(IVC2)는, 인버터(INV7)와, NAND 게이트(NAND1)를 포함한다. NAND 게이트(NAND1)의 제1 단은, 전송 게이트(TC2)의 출력단에 결합되고, NAND 게이트(NAND1)의 제2 단은, 인버터(INV4)의 출력단에 결합되고, NAND 게이트(NAND1)의 출력단은, 인버터(INV7)의 출력단과 상호 결합되고, 또한, 인버터(INV7)의 출력단은, NAND 게이트(NAND1)의 제1 단에 결합된다.In addition, this invention mentions the following separately. The latch IVC1 includes inverters INV5 to INV6, the input terminal of the inverter INV5 is coupled to the output terminal of the transfer gate TC1, and the output terminal of the inverter INV5 is an input terminal of the transfer gate TC2. Is coupled to. The input terminal of the inverter INV6 is coupled to the output terminal of the inverter INV5, and the output terminal of the inverter INV6 is coupled to the input terminal of the inverter INV5. The latch IVC2 includes an inverter INV7 and a NAND gate NAND1. The first terminal of the NAND gate NAND1 is coupled to the output terminal of the transfer gate TC2, the second terminal of the NAND gate NAND1 is coupled to the output terminal of the inverter INV4, and the output terminal of the NAND gate NAND1 is Silver is mutually coupled with the output terminal of the inverter INV7, and the output terminal of the inverter INV7 is coupled to the first terminal of the NAND gate NAND1.

한편, 드라이버 회로(221b)는, 트랜지스터(T9a~T10a)를 포함한다. 트랜지스터(T9a)의 제1 단은, 제2 전압(V2)을 수신하고, 트랜지스터(T9a)의 제어단은, 래치 회로(221a)의 래치(IVC2)의 출력단에 결합되고, 트랜지스터(T9a)의 제2 단은, 제1 래치 데이터 신호(LDS1)를 출력한다. 트랜지스터(T10a)의 제1 단은, 트랜지스터(T9a)의 제2 단에 결합되고, 트랜지스터(T10a)의 제어단은, 마찬가지로, 래치 회로(221a)의 래치(IVC2)의 출력단에 결합되고, 트랜지스터(T10a)의 제2 단은, 접지 전압(GND)을 수신하고, 이와 같이, 드라이버 회로(221b)는, 반전 제1 래치 데이터 신호를 수신한 후, 제2 전압(V2)에 근거해 제1 래치 데이터 신호(LDS1)를 출력한다. 여기서, 본 실시 형태에서의 드라이버 회로(221b)의 트랜지스터(T9a)는, P형 트랜지스터이며, 트랜지스터(T10a)는, N형 트랜지스터이다. 또한, 본 실시 형태에서의 제2 래치 드라이버 회로(222)의 내부 회로 구조 및 부재의 동작 방식은, 제1 래치 드라이버 회로(221)와 서로 유사하므로, 당업자는, 상기 제1 래치 드라이버 회로(221)에 관한 실시 형태의 설명에 근거해 본 실시 형태에서의 제2 래치 드라이버 회로(222)의 내부 회로 구조를 실현할 수 있어, 여기서는 반복해 기술하지 않는다.On the other hand, the driver circuit 221b includes transistors T9a to T10a. The first terminal of the transistor T9a receives the second voltage V2, the control terminal of the transistor T9a is coupled to the output terminal of the latch IVC2 of the latch circuit 221a, and the transistor T9a The second stage outputs the first latch data signal LDS1. The first terminal of the transistor T10a is coupled to the second terminal of the transistor T9a, and the control terminal of the transistor T10a is similarly coupled to the output terminal of the latch IVC2 of the latch circuit 221a, The second stage of (T10a) receives the ground voltage (GND), and thus, the driver circuit (221b) receives the inverted first latch data signal, and then applies the first voltage based on the second voltage (V2). The latch data signal LDS1 is output. Here, the transistor T9a of the driver circuit 221b in the present embodiment is a P-type transistor, and the transistor T10a is an N-type transistor. In addition, since the internal circuit structure and the operation method of the member of the second latch driver circuit 222 in the present embodiment are similar to those of the first latch driver circuit 221, those skilled in the art are familiar with the first latch driver circuit 221. ), the internal circuit structure of the second latch driver circuit 222 in this embodiment can be realized, and will not be repeated here.

언급해야 할 것으로서, 도 2와 도 4를 동시에 참조하면, 도 4는, 본 발명의 도 2의 실시 형태에서의 래치 드라이버 회로의 다른 실시 형태에서의 내부 회로 구조의 모식도를 도시한다. 상기 도 3의 실시 형태와 다른 점은, 본 실시 형태에서의 래치 회로(221a)는, 인버터(INVa)를 더 포함하고, 또한, 본 실시 형태에서의 드라이버 회로(221b)의 트랜지스터(T9b) 및 트랜지스터(T10b)는 모두 N형 트랜지스터인 것이다. 상세히 설명하면, 인버터(INVa)의 입력단은, 래치(IVC2)의 출력단에 결합되고, 인버터(INVa)의 출력단은, 드라이버 회로(221b)의 트랜지스터(T9b)의 제어단에 결합된다. 여기서, 인버터(INVa)는, 래치(IVC2)로부터의 반전 제1 래치 데이터 신호를 수신하여, 제1 래치 데이터 신호(LDS1)를 트랜지스터(T9b)의 제어단으로 전송한다. 이와 같이, 본 실시 형태에서의 드라이버 회로(221b)는, N형 트랜지스터인 트랜지스터(T9b, 10b)를 이용함으로써, 드라이버 회로(221b)의 구동 능력을 증가하고, 동작 속도를 올릴 수 있다. 이 밖에, 드라이버 회로(221b)의 트랜지스터(T9b)는, 기판 효과(Body　effect)에 의해, 드라이버 회로(221b)의 제1 래치 데이터 신호(LDS1)의 전압값을, 가장 높게 해서, 본질적으로 제2 전압(V2)으로부터 트랜지스터(T9b)의 임계 전압을 뺀 전압값과 동일하게 해서, 이에 따라 절전 및 소비 전력을 저감하는 효과를 달성할 수 있다. 반대로, 본 실시 형태에서의 제2 래치 드라이버 회로(222)의 래치 회로는, 마찬가지로, 인버터(INVa)를 포함해도 무방하고, 또한, 드라이버 회로의 트랜지스터는, 마찬가지로, 모두 N형 트랜지스터에 치환해도 무방하고, 당업자는, 상기 래치 회로(221a)와 드라이버 회로(221b)의 실시 형태의 설명에 근거해 본 실시 형태에서의 제2 래치 드라이버 회로(222)의 내부 회로 구조를 실현할 수 있어, 여기서는 반복해 기술하지 않는다.As should be mentioned, referring to Figs. 2 and 4 at the same time, Fig. 4 shows a schematic diagram of the internal circuit structure in another embodiment of the latch driver circuit in the embodiment of Fig. 2 of the present invention. 3, the latch circuit 221a in this embodiment further includes an inverter INVa, and the transistor T9b of the driver circuit 221b in this embodiment and The transistors T10b are all N-type transistors. In detail, the input terminal of the inverter INVa is coupled to the output terminal of the latch IVC2, and the output terminal of the inverter INVa is coupled to the control terminal of the transistor T9b of the driver circuit 221b. Here, the inverter INVa receives the inverted first latch data signal from the latch IVC2, and transmits the first latch data signal LDS1 to the control terminal of the transistor T9b. As described above, the driver circuit 221b in the present embodiment can increase the driving ability of the driver circuit 221b and increase the operation speed by using the transistors T9b and 10b, which are N-type transistors. In addition, the transistor T9b of the driver circuit 221b is essentially made by setting the voltage value of the first latch data signal LDS1 of the driver circuit 221b to the highest due to the board effect. The same effect is achieved by subtracting the threshold voltage of the transistor T9b from the two voltages V2, thereby achieving the effect of reducing power saving and power consumption. Conversely, the latch circuit of the second latch driver circuit 222 in the present embodiment may also include an inverter INVa, and the transistors of the driver circuit may likewise be substituted for all N-type transistors. Then, a person skilled in the art can realize the internal circuit structure of the second latch driver circuit 222 in this embodiment based on the description of the embodiments of the latch circuit 221a and the driver circuit 221b, which is repeated here. It is not described.

또한, 본 실시 형태에서의 래치 회로(221a)와 드라이버 회로(221b)의 그 외의 회로 구조 및 동작 방식은, 도 3의 실시 형태와 유사하여, 여기서는 반복해 기술하지 않는다.Note that other circuit structures and operating methods of the latch circuit 221a and the driver circuit 221b in this embodiment are similar to those of the embodiment in Fig. 3, and are not described repeatedly here.

계속해서, 제1 전압 시프트 회로(231)와 제2 전압 시프트 회로(232)의 내부 회로 구조에 대해 상세하게 설명한다. 설명의 편의상, 여기에서는, 마찬가지로, 제1 전압 시프트 회로(231)의 내부 회로 구조 만을 도시하고, 제1 전압 시프트 회로(231)를 예시적인 실시 형태로서 설명한다. 도 2와 도 5를 동시에 참조하면, 도 5는, 본 발명의 도 2의 실시 형태에서의 전압 시프트 회로의 내부 회로 구조의 모식도를 도시한다. 제1 전압 시프트 회로(231)는, 제1 입력 회로(231a)와, 제1 출력 설정 회로(231b)를 포함하고, 제1 입력 회로(231a)는, 제1 래치 드라이버 회로(221)에 결합되고, 제2 전압(V2)에 근거해 제1 래치 데이터 신호(LDS1)를 수신한다. 제1 출력 설정 회로(231b)는, 제1 입력 회로(231a)에 결합되고, 제1 래치 데이터 신호(LDS1)에 근거해 제1 출력 데이터 신호(ODS1)를 생성한다. 여기서, 제1 출력 설정 회로(231b)는, 제1 전압(V1)에 근거해 제1 출력 데이터 신호(ODS1)의 전압값을 설정한다.Subsequently, the internal circuit structures of the first voltage shift circuit 231 and the second voltage shift circuit 232 will be described in detail. For convenience of explanation, only the internal circuit structure of the first voltage shift circuit 231 is shown here, and the first voltage shift circuit 231 is described as an exemplary embodiment. Referring to Figs. 2 and 5 at the same time, Fig. 5 shows a schematic diagram of the internal circuit structure of the voltage shift circuit in the embodiment of Fig. 2 of the present invention. The first voltage shift circuit 231 includes a first input circuit 231a and a first output setting circuit 231b, and the first input circuit 231a is coupled to the first latch driver circuit 221 The first latch data signal LDS1 is received based on the second voltage V2. The first output setting circuit 231b is coupled to the first input circuit 231a and generates a first output data signal ODS1 based on the first latch data signal LDS1. Here, the first output setting circuit 231b sets the voltage value of the first output data signal ODS1 based on the first voltage V1.

게다가, 본 실시 형태에서의 제1 입력 회로(231a)는, 인버터(INV9, INV10)를 포함한다. 인버터(INV9)의 입력단은, 제1 래치 드라이버 회로(221)에 결합되고, 제1 래치 데이터 신호(LDS1)를 수신하고, 인버터(INV9)의 출력단은, 제1 출력 설정 회로(231b)에 결합된다. 인버터(INV10)의 입력단은, 인버터(INV9)의 출력단에 결합되고, 인버터(INV10)의 출력단은, 제1 출력 설정 회로(231b)에 결합된다.Moreover, the first input circuit 231a in the present embodiment includes inverters INV9 and INV10. The input terminal of the inverter INV9 is coupled to the first latch driver circuit 221, receives the first latch data signal LDS1, and the output terminal of the inverter INV9 is coupled to the first output setting circuit 231b do. The input terminal of the inverter INV10 is coupled to the output terminal of the inverter INV9, and the output terminal of the inverter INV10 is coupled to the first output setting circuit 231b.

한편, 제1 출력 설정 회로(231b)는, 트랜지스터(T11~T16)를 포함한다. 트랜지스터(T11)의 제1 단은, 제1 전압(V1)을 수신하고, 트랜지스터(T11)의 제어단은, 트랜지스터(T14)의 제1 단에 결합되고, 트랜지스터(T11)의 제2 단은, 트랜지스터(T13)의 제어단에 결합된다. 트랜지스터(T12)의 제1 단은, 트랜지스터(T11)의 제2 단에 결합되고, 트랜지스터(T12)의 제어단은, 제1 입력 회로(231a)의 인버터(INV9)의 출력단에 결합되고, 트랜지스터(T12)의 제2 단은, 접지 전압(GND)을 수신한다. 트랜지스터(T13)의 제1 단은, 제1 전압(V1)을 수신하고, 트랜지스터(T13)의 제어단은, 트랜지스터(T11)의 제2 단에 결합되고, 트랜지스터(T13)의 제2 단은, 트랜지스터(T11)의 제어단에 결합된다. 트랜지스터(T14)의 제1 단은, 트랜지스터(T13)의 제2 단에 결합되고, 트랜지스터(T14)의 제어단은, 제1 입력 회로(231a)의 인버터(INV10)의 출력단에 결합되고, 트랜지스터(T14)의 제2 단은, 접지 전압(GND)을 수신한다. 트랜지스터(T15)의 제1 단은, 제1 전압(V1)을 수신하고, 트랜지스터(T15)의 제어단은, 트랜지스터(T13)의 제2 단에 결합되고, 트랜지스터(T15)의 제2 단은, 트랜지스터(T16)의 제1 단에 결합되고, 제1 출력 데이터 신호(ODS1)를 출력한다. 트랜지스터(T16)의 제1 단은, 트랜지스터(T15)의 제2 단에 결합되고, 트랜지스터(T16)의 제어단은, 트랜지스터(T15)의 제어단에 결합되고, 트랜지스터(T16)의 제2 단은, 접지 전압(GND)을 수신한다.Meanwhile, the first output setting circuit 231b includes transistors T11 to T16. The first terminal of the transistor T11 receives the first voltage V1, the control terminal of the transistor T11 is coupled to the first terminal of the transistor T14, and the second terminal of the transistor T11 is , Coupled to the control terminal of transistor T13. The first terminal of the transistor T12 is coupled to the second terminal of the transistor T11, and the control terminal of the transistor T12 is coupled to the output terminal of the inverter INV9 of the first input circuit 231a, The second stage of (T12) receives the ground voltage (GND). The first terminal of the transistor T13 receives the first voltage V1, the control terminal of the transistor T13 is coupled to the second terminal of the transistor T11, and the second terminal of the transistor T13 is , Coupled to the control terminal of transistor T11. The first terminal of the transistor T14 is coupled to the second terminal of the transistor T13, and the control terminal of the transistor T14 is coupled to the output terminal of the inverter INV10 of the first input circuit 231a, The second stage of (T14) receives the ground voltage (GND). The first terminal of the transistor T15 receives the first voltage V1, the control terminal of the transistor T15 is coupled to the second terminal of the transistor T13, and the second terminal of the transistor T15 is , Coupled to the first terminal of the transistor T16, and outputs a first output data signal ODS1. The first end of the transistor T16 is coupled to the second end of the transistor T15, the control end of the transistor T16 is coupled to the control end of the transistor T15, and the second end of the transistor T16 Receives the ground voltage GND.

또한, 주의해야 할 것으로서, 본 실시 형태에서의 제2 전압 시프트 회로(232)의 내부 회로 구조와 제1 전압 시프트 회로(231)의 내부 회로 구조는 유사하므로, 당업자는, 상기 제1 전압 시프트 회로(231)에 관한 실시 형태의 설명에 근거해 본 실시 형태에서의 제2 전압 시프트 회로(232)의 내부 회로 구조를 실현할 수 있어, 여기서는 반복해 기술하지 않는다.Note that, since the internal circuit structure of the second voltage shift circuit 232 and the internal circuit structure of the first voltage shift circuit 231 in this embodiment are similar, those skilled in the art will appreciate the first voltage shift circuit. Based on the description of the embodiment relating to (231), the internal circuit structure of the second voltage shift circuit 232 in this embodiment can be realized, and will not be repeated here.

상술의 설명에 근거하면, 본 실시 형태는, 비교적 큰 전압값의 제1 전압(V1)을 제공하여 데이터 수신기(210)를 동작하는 방식에 의해, 메모리 디바이스(200)의 동작 속도를 올릴 수 있고, 또한, 래치 드라이버(220)에서, 각각 다른 전압값의 제1 전압(V1) 및 제2 전압(V2)을 제1 래치 드라이버 회로(221) 및 제2 래치 드라이버 회로(222)의 래치 회로 및 드라이버 회로에 제공함으로써, 그 회로 동작을 단계 구동하고, 전압 레벨 시프터(230)에서, 각각 다른 전압값의 제1 전압(V1) 및 제2 전압(V2)을 제1 래치 드라이버 회로(221) 및 제2 래치 드라이버 회로(222)의 입력 회로 및 출력 설정 회로에 제공함으로써, 그 회로 동작을 단계 구동하고, 이에 따라, 메모리 디바이스(200)의 소비 전력을 저감하는 목적을 달성한다.Based on the above description, the present embodiment can increase the operating speed of the memory device 200 by providing the first voltage V1 having a relatively large voltage value to operate the data receiver 210. In addition, in the latch driver 220, the first voltage V1 and the second voltage V2 of different voltage values are respectively latch circuits of the first latch driver circuit 221 and the second latch driver circuit 222, and By providing the driver circuit, the circuit operation is step-driven, and the voltage level shifter 230 provides the first latch driver circuit 221 and the first voltage V1 and the second voltage V2 of different voltage values, respectively. By providing the input circuit and the output setting circuit of the second latch driver circuit 222, the circuit operation is step-driven, thereby achieving the object of reducing power consumption of the memory device 200.

이상으로부터, 본 발명은, 비교적 큰 전압값의 제1 전압을 제공하여 데이터 수신기를 구동함으로써, 메모리 디바이스의 동작 속도를 올리고, 제1 전압으로 래치 드라이버를 구동하여 내부 데이터 신호를 래치하고, 비교적 작은 전압값의 제2 전압으로 래치 드라이버를 구동하여 적어도 하나의 래치 데이터 신호를 출력하고, 계속해서, 제2 전압으로 전압 레벨 시프터를 구동하여 적어도 하나의 래치 데이터 신호를 수신하고, 그리고, 제1 전압으로 전압 레벨 시프터를 구동하여 적어도 하나의 출력 데이터 신호 출력하고, 이에 따라 단계 구동 방식에 의해, 메모리 디바이스의 소비 전력을 저감하는 목적을 달성한다.From the above, the present invention provides a first voltage with a relatively large voltage value to drive the data receiver, thereby increasing the operating speed of the memory device, driving a latch driver with the first voltage to latch the internal data signal, and relatively small. The latch driver is driven with the second voltage of the voltage value to output at least one latch data signal, and then the voltage level shifter is driven with the second voltage to receive the at least one latch data signal, and the first voltage By driving the voltage level shifter to output at least one output data signal, thereby achieving the purpose of reducing the power consumption of the memory device by a step driving method.

본문은 이상의 실시예와 같이 나타냈지만, 본 발명을 한정하기 위한 것이 아니라, 당업자가 본 발명의 정신의 범위에서 일탈하지 않는 범위에서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 전리 청구의 범위에서 한정한 것을 기준으로 한다.Although the text has been shown as in the above embodiments, the scope of protection of the present invention is ionized because it is not intended to limit the present invention, but can be changed or modified without departing from the scope of the spirit of the present invention. It is based on what was limited in the claims.

본 발명은, 두 개의 서로 다른 전압값의 제1 전압 및 제2 전압으로 각각 메모리 디바이스의 데이터 수신기, 래치 드라이버, 전압 레벨 시프터를 구동 함으로써, 제1 전압 및 제2 전압에 근거해 다른 동작을 수행하여, 메모리 디바이스의 동작 속도를 올리면서, 메모리 디바이스의 저 소비 전력 성능을 실현할 수 있다.The present invention performs different operations based on the first voltage and the second voltage by driving a data receiver, a latch driver, and a voltage level shifter of a memory device with first and second voltages of two different voltage values, respectively. Thus, it is possible to realize low power consumption performance of the memory device while increasing the operation speed of the memory device.

100, 200: 메모리 디바이스
110, 210: 데이터 수신기
120, 220: 래치 드라이버
130, 230: 전압 레벨 시프터
210a: 인버터 회로
221, 222: 래치 드라이버 회로
221a: 래치 회로
221b: 드라이버 회로
231, 232: 전압 시프트 회로
231a: 제1 입력 회로
231b: 제1 출력 설정 회로
Din: 입력 데이터 신호
En: 인에이블 신호
GND: 접지 전압
IDS: 내부 데이터 신호
INV1~7, INV9~10, INVa: 인버터
IVC1, IVC2: 래치
LDS, LDS1, LDS2: 래치 데이터 신호
NAND1: NAND 게이트
ODS, ODS1, ODS2: 출력 데이터 신호
Ref: 참조 신호
Reset: 리셋 신호
T1~T8, T9a, T9b, T10a, T10b, T11~T16: 트랜지스터
TC1, TC2: 전송 게이트
V1: 제1 전압
V2: 제2 전압
WDQS: 쓰기 선택 신호100, 200: memory device
110, 210: data receiver
120, 220: latch driver
130, 230: voltage level shifter
210a: inverter circuit
221, 222: latch driver circuit
221a: latch circuit
221b: driver circuit
231, 232: voltage shift circuit
231a: first input circuit
231b: first output setting circuit
Din: input data signal
En: Enable signal
GND: Ground voltage
IDS: Internal data signal
INV1~7, INV9~10, INVa: Inverter
IVC1, IVC2: Latch
LDS, LDS1, LDS2: latch data signal
NAND1: NAND gate
ODS, ODS1, ODS2: output data signal
Ref: reference signal
Reset: Reset signal
T1 to T8, T9a, T9b, T10a, T10b, T11 to T16: transistor
TC1, TC2: Transmission gate
V1: first voltage
V2: Second voltage
WDQS: write select signal

Claims

제1 전압으로 동작하고, 인에이블 신호, 참조 신호, 입력 데이터 신호를 수신하고, 상기 제1 전압에 근거해 내부 데이터 신호를 출력하는데 이용되는 데이터 수신기와,
상기 데이터 수신기에 결합되고, 쓰기 선택 신호 및 상기 내부 데이터 신호를 수신하고, 상기 제1 전압에 근거해 상기 내부 데이터 신호를 래치하고, 제2 전압에 근거해 적어도 하나의 래치 데이터 신호를 출력하는데 이용되는 래치 드라이버와,
상기 래치 드라이버에 결합되고, 상기 제2 전압에 근거해 상기 적어도 하나의 래치 데이터 신호를 수신하고, 상기 적어도 하나의 래치 데이터 신호에 근거해 적어도 하나의 출력 데이터 신호를 생성하고, 상기 제1 전압에 근거해 상기 적어도 하나의 출력 데이터 신호의 전압값을 설정하는 전압 레벨 시프터를 포함하고,
상기 제1 전압의 전압값은, 상기 제2 전압의 전압값 보다 큰 것을 특징으로 하는 메모리 디바이스.A data receiver used to operate at a first voltage, receive an enable signal, a reference signal, and an input data signal, and output an internal data signal based on the first voltage;
Used to be coupled to the data receiver, receive a write select signal and the internal data signal, latch the internal data signal based on the first voltage, and output at least one latch data signal based on a second voltage The latch driver,
Coupled to the latch driver, receiving the at least one latch data signal based on the second voltage, generating at least one output data signal based on the at least one latch data signal, and generating the And a voltage level shifter for setting a voltage value of the at least one output data signal based on the
The voltage value of the first voltage is greater than the voltage value of the second voltage.

제1항에 있어서,
상기 래치 드라이버는, 리셋 신호를 더 수신하여, 리셋 동작을 수행하는 메모리 디바이스.According to claim 1,
The latch driver further receives a reset signal to perform a reset operation.

제1항 또는 제2항에 있어서,
상기 데이터 수신기는,
제1 단은, 상기 제1 전압을 수신하고, 제어단은, 상기 인에이블 신호를 수신하는 제1 트랜지스터와,
제1 단은, 상기 제1 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 참조 신호를 수신하는 제2 트랜지스터와,
제1 단은, 상기 제2 트랜지스터의 제2 단에 결합되고, 제어단은, 그 제1 단에 결합하고, 제2 단은, 접지 전압을 수신하는 제3 트랜지스터와,
제1 단은, 상기 제1 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 입력 데이터 신호를 수신하는 제4 트랜지스터와,
제1 단은, 상기 제4 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 제3 트랜지스터의 제어단에 결합되고, 제2 단은, 상기 접지 전압을 수신하는 제5 트랜지스터와,
제1 단은, 제5 트랜지스터의 제1 단에 결합되고, 제어단은, 상기 인에이블 신호를 수신하고, 제2 단은, 상기 접지 전압을 수신하는 제6 트랜지스터와,
상기 제6 트랜지스터의 제1 단에 결합되고, 상기 내부 데이터 신호를 출력하는데 이용되는 인버터 회로를 포함하는 메모리 디바이스.The method according to claim 1 or 2,
The data receiver,
The first stage receives the first voltage, and the control stage includes a first transistor receiving the enable signal,
The first stage is coupled to the second stage of the first transistor, and the control stage includes a second transistor that receives the reference signal,
The first terminal is coupled to the second terminal of the second transistor, the control terminal is coupled to the first terminal, and the second terminal is a third transistor that receives a ground voltage,
The first stage is coupled to the second stage of the first transistor, and the control stage includes a fourth transistor that receives the input data signal,
The first terminal is coupled to the second terminal of the fourth transistor, the control terminal is coupled to the control terminal of the third transistor, and the second terminal is a fifth transistor receiving the ground voltage,
The first terminal is coupled to the first terminal of the fifth transistor, the control terminal is configured to receive the enable signal, the second terminal is a sixth transistor to receive the ground voltage,
And an inverter circuit coupled to the first end of the sixth transistor and used to output the internal data signal.

제3항에 있어서,
상기 인버터 회로는,
제1 단은, 상기 제1 전압을 수신하고, 제어단은, 상기 제6 트랜지스터의 제1 단에 결합되고, 제2 단은, 상기 내부 데이터 신호를 출력하는 제7 트랜지스터와,
제1 단은, 상기 제7 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 제7 트랜지스터의 제어단에 결합되고, 제2 단은, 상기 접지 전압을 수신하는 제8 트랜지스터를 포함하는 메모리 디바이스.According to claim 3,
The inverter circuit,
The first terminal receives the first voltage, the control terminal is coupled to the first terminal of the sixth transistor, and the second terminal comprises a seventh transistor outputting the internal data signal,
The first terminal is coupled to the second terminal of the seventh transistor, the control terminal is coupled to the control terminal of the seventh transistor, and the second terminal is a memory including an eighth transistor receiving the ground voltage. device.

제2항에 있어서,
상기 래치 드라이버는,
상기 데이터 수신기에 결합되고, 상기 리셋 신호, 상기 쓰기 선택 신호, 상기 내부 데이터 신호를 수신하고, 상기 제1 전압에 근거해 상기 내부 데이터 신호를 래치하고, 상기 제2 전압에 근거해 상기 적어도 하나의 래치 데이터 신호 중 제1 래치 데이터 신호를 출력하는 제1 래치 드라이버 회로와,
상기 데이터 수신기에 결합되고, 상기 리셋 신호, 상기 쓰기 선택 신호, 상기 내부 데이터 신호를 수신하고, 상기 제1 전압에 근거해 상기 내부 데이터 신호를 래치하고, 상기 제2 전압에 근거해 상기 적어도 하나의 래치 데이터 신호 중 제2 래치 데이터 신호를 출력하는 제2 래치 드라이버 회로를 포함하는 메모리 디바이스.According to claim 2,
The latch driver,
Coupled to the data receiver, receiving the reset signal, the write select signal, the internal data signal, latching the internal data signal based on the first voltage, and the at least one based on the second voltage A first latch driver circuit for outputting a first latch data signal among the latch data signals;
Coupled to the data receiver, receiving the reset signal, the write select signal, the internal data signal, latching the internal data signal based on the first voltage, and the at least one based on the second voltage And a second latch driver circuit outputting a second latch data signal among the latch data signals.

제5항에 있어서,
상기 제1 래치 데이터 신호는, 홀수 채널 신호이며, 상기 제2 래치 데이터 신호는, 짝수 채널 신호인 메모리 디바이스.The method of claim 5,
The first latch data signal is an odd channel signal, and the second latch data signal is an even channel signal.

제5항에 있어서,
상기 제1 래치 드라이버 회로 및 상기 제2 래치 드라이버 회로의 각각은,
상기 데이터 수신기에 결합되고, 상기 리셋 신호, 상기 쓰기 선택 신호, 상기 내부 데이터 신호를 수신하고, 상기 제1 전압에 근거해 상기 내부 데이터 신호를 래치하는 래치 회로와,
상기 래치 회로에 결합되는 드라이버 회로를 포함하고,
상기 제1 래치 드라이버 회로의 드라이버 회로는, 상기 제2 전압에 근거해 상기 제1 래치 데이터 신호를 출력하고,
상기 제2 래치 드라이버 회로의 드라이버 회로는, 상기 제2 전압에 근거해 상기 제2 래치 데이터 신호를 출력하는 메모리 디바이스.The method of claim 5,
Each of the first latch driver circuit and the second latch driver circuit,
A latch circuit coupled to the data receiver, receiving the reset signal, the write select signal, and the internal data signal, and latching the internal data signal based on the first voltage;
And a driver circuit coupled to the latch circuit,
The driver circuit of the first latch driver circuit outputs the first latch data signal based on the second voltage,
The driver circuit of the second latch driver circuit outputs the second latch data signal based on the second voltage.

제7항에 있어서,
상기 래치 회로는,
반전 내부 데이터 신호를 수신하고, 반전 쓰기 선택 신호로 제어되어, 온 또는 오프로 되는 제1 전송 게이트와,
상기 제1 전송 게이트에 결합되고, 상기 반전 내부 데이터 신호를 래치하는데 이용되는 제1 래치와,
상기 제1 래치에 결합되고, 상기 제1 래치의 신호를 수신하고, 상기 반전 쓰기 선택 신호로 제어되어, 온 또는 오프로 되는데 이용되는 제2 전송 게이트와,
상기 제2 전송 게이트에 결합되고, 상기 제1 래치의 신호 및 반전 리셋 신호를 래치하는데 이용되는 제2 래치를 포함하는 메모리 디바이스.The method of claim 7,
The latch circuit,
A first transfer gate receiving an inverted internal data signal, controlled by an inverted write select signal, and turned on or off;
A first latch coupled to the first transfer gate and used to latch the inverted internal data signal;
A second transfer gate coupled to the first latch, receiving the signal of the first latch, and controlled by the inverted write select signal to be turned on or off;
And a second latch coupled to the second transfer gate and used to latch the signal of the first latch and the inverted reset signal.

제8항에 있어서,
상기 제1 래치는,
입력단은, 상기 제1 전송 게이트의 출력단에 결합되고, 출력단은, 상기 제2 전송 게이트의 입력단에 결합되는 제1 인버터와,
입력단은, 상기 제1 인버터의 출력단에 결합되고, 출력단은, 상기 제1 인버터의 입력단에 결합되는 제2 인버터를 포함하고,
상기 제2 래치는,
제1 단은, 상기 제2 전송 게이트의 출력단에 결합되고, 제2 단은, 상기 반전 리셋 신호를 수신하는 제1 NAND 게이트와,
입력단은, 상기 제1 NAND 게이트의 출력단에 결합되고, 출력단은, 상기 제1 NAND 게이트의 제1 단에 결합되는 제3 인버터를 포함하는 메모리 디바이스.The method of claim 8,
The first latch,
The input terminal is coupled to the output terminal of the first transmission gate, and the output terminal is a first inverter coupled to the input terminal of the second transmission gate,
The input terminal is coupled to the output terminal of the first inverter, and the output terminal includes a second inverter coupled to the input terminal of the first inverter,
The second latch,
The first terminal is coupled to the output terminal of the second transmission gate, the second terminal is a first NAND gate receiving the inverted reset signal,
The input terminal is coupled to the output terminal of the first NAND gate, and the output terminal comprises a third inverter coupled to the first terminal of the first NAND gate.

제9항에 있어서,
상기 래치 회로는,
입력단은, 상기 제2 래치의 출력단에 결합되고, 출력단은, 상기 드라이버 회로에 결합되는 제4 인버터를 더 포함하는 메모리 디바이스.The method of claim 9,
The latch circuit,
The input terminal is coupled to the output terminal of the second latch, and the output terminal further comprises a fourth inverter coupled to the driver circuit.

제7항에 있어서,
상기 드라이버 회로는,
제1 단은, 상기 제2 전압을 수신하고, 제어단은, 상기 래치 회로에 결합되는 제9 트랜지스터와,
제1 단은, 상기 제9 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 래치 회로에 결합되고, 제2 단은, 접지 전압을 수신하는 제10 트랜지스터를 포함하고,
상기 제1 래치 드라이버 회로의 드라이버 회로의 상기 제9 트랜지스터의 제2 단은, 상기 제1 래치 데이터 신호를 출력하고,
상기 제2 래치 드라이버 회로의 드라이버 회로의 상기 제9 트랜지스터의 제2 단은, 상기 제2 래치 데이터 신호를 출력하는 메모리 디바이스.The method of claim 7,
The driver circuit,
The first terminal receives the second voltage, and the control terminal includes a ninth transistor coupled to the latch circuit,
The first stage is coupled to the second stage of the ninth transistor, the control stage is coupled to the latch circuit, and the second stage comprises a tenth transistor to receive a ground voltage,
The second end of the ninth transistor of the driver circuit of the first latch driver circuit outputs the first latch data signal,
The second terminal of the ninth transistor of the driver circuit of the second latch driver circuit outputs the second latch data signal.

제11항에 있어서,
상기 제9 트랜지스터는, P형 또는 N형 트랜지스터이며, 상기 제10 트랜지스터는, N형 트랜지스터인 메모리 디바이스.The method of claim 11,
The ninth transistor is a P-type or N-type transistor, and the tenth transistor is an N-type transistor.

제5항에 있어서,
상기 전압 레벨 시프터는,
상기 제1 래치 드라이버 회로에 결합되고, 상기 제2 전압에 근거해 상기 제1 래치 데이터 신호를 수신하고, 상기 제1 래치 데이터 신호에 근거해 상기 적어도 하나의 출력 데이터 신호 중 제1 출력 데이터 신호를 생성하고, 상기 제1 전압에 근거해 상기 제1 출력 데이터 신호의 전압값을 설정하는 제1 전압 시프트 회로와,
상기 제2 래치 드라이버 회로에 결합되고, 상기 제2 전압에 근거해 상기 제2 래치 데이터 신호를 수신하고, 상기 제2 래치 데이터 신호에 근거해 상기 적어도 하나의 출력 데이터 신호 중 제2 출력 데이터 신호를 생성하고, 상기 제1 전압에 근거해 상기 제2 출력 데이터 신호의 전압값을 설정하는 제2 전압 시프트 회로를 포함하는 메모리 디바이스.The method of claim 5,
The voltage level shifter,
It is coupled to the first latch driver circuit, receives the first latch data signal based on the second voltage, and receives a first output data signal among the at least one output data signal based on the first latch data signal. A first voltage shift circuit for generating and setting a voltage value of the first output data signal based on the first voltage;
It is coupled to the second latch driver circuit, receives the second latch data signal based on the second voltage, and receives a second output data signal among the at least one output data signal based on the second latch data signal. And a second voltage shift circuit for generating and setting a voltage value of the second output data signal based on the first voltage.

제13항에 있어서,
상기 제1 전압 시프트 회로는,
상기 제1 래치 드라이버 회로에 결합되고, 상기 제2 전압에 근거해 상기 제1 래치 데이터 신호를 수신하는 제1 입력 회로와,
상기 제1 입력 회로에 결합되고, 상기 제1 래치 데이터 신호에 근거해 상기 제1 출력 데이터 신호를 생성하고, 상기 제1 전압에 근거해 상기 제1 출력 데이터 신호의 전압값을 설정하는 제1 출력 설정 회로를 포함하고,
상기 제2 전압 시프트 회로는,
상기 제2 래치 드라이버 회로에 결합되고, 상기 제2 전압에 근거해 상기 제2 래치 데이터 신호를 수신하는 제2 입력 회로와,
상기 제2 입력 회로에 결합되고, 상기 제2 래치 데이터 신호에 근거해 상기 제2 출력 데이터 신호를 생성하고, 상기 제1 전압에 근거해 상기 제2 출력 데이터 신호의 전압값을 설정하는 제2 출력 설정 회로를 포함하는 메모리 디바이스.The method of claim 13,
The first voltage shift circuit,
A first input circuit coupled to the first latch driver circuit and receiving the first latch data signal based on the second voltage;
A first output coupled to the first input circuit, generating the first output data signal based on the first latch data signal, and setting a voltage value of the first output data signal based on the first voltage Includes a setting circuit,
The second voltage shift circuit,
A second input circuit coupled to the second latch driver circuit and receiving the second latch data signal based on the second voltage;
A second output coupled to the second input circuit, generating the second output data signal based on the second latch data signal, and setting a voltage value of the second output data signal based on the first voltage A memory device comprising a setting circuit.

제14항에 있어서,
상기 제1 입력 회로 및 상기 제2 입력 회로의 각각은,
제1 인버터 및 제2 인버터를 포함하고,
상기 제2 인버터의 입력단과 상기 제1 인버터의 출력단은 상호 결합되고,
상기 제1 입력 회로의 상기 제1 인버터의 입력단은, 상기 제1 래치 데이터 신호를 수신하고, 상기 제1 입력 회로의 상기 제1 인버터의 출력단 및 상기 제2 인버터의 출력단은, 상기 제1 출력 설정 회로에 결합되고,
상기 제2 입력 회로의 상기 제1 인버터의 입력단은, 상기 제2 래치 데이터 신호를 수신하고, 상기 제2 입력 회로의 상기 제1 인버터의 출력단 및 상기 제2 인버터의 출력단은, 상기 제2 출력 설정 회로에 결합되는 메모리 디바이스.The method of claim 14,
Each of the first input circuit and the second input circuit,
It includes a first inverter and a second inverter,
The input terminal of the second inverter and the output terminal of the first inverter are mutually coupled,
The input terminal of the first inverter of the first input circuit receives the first latch data signal, and the output terminal of the first inverter and the output terminal of the second inverter of the first input circuit are set to the first output. To the circuit,
The input terminal of the first inverter of the second input circuit receives the second latch data signal, and the output terminal of the first inverter and the output terminal of the second inverter of the second input circuit are set to the second output. Memory device coupled to the circuit.

제15항에 있어서,
상기 제1 출력 설정 회로 및 상기 제2 출력 설정 회로의 각각은,
제1 단은, 상기 제1 전압을 수신하는 제9 트랜지스터와,
제1 단은, 상기 제9 트랜지스터의 제2 단에 결합되고, 제2 단은, 접지 전압을 수신하는 제10 트랜지스터와,
제1 단은, 상기 제1 전압을 수신하고, 제어단은, 상기 제9 트랜지스터의 제2 단에 결합되고, 제2 단은, 상기 제9 트랜지스터의 제어단에 결합되는 제11 트랜지스터와,
제1 단은, 상기 제11 트랜지스터의 제2 단에 결합되고, 제2 단은, 접지 전압을 수신하는 제12 트랜지스터와,
제1 단은, 상기 제1 전압을 수신하고, 제어단은, 상기 제11 트랜지스터의 제2 단에 결합되는 제13 트랜지스터와,
제1 단은, 상기 제13 트랜지스터의 제2 단에 결합되고, 제어단은, 상기 제13 트랜지스터의 제어단에 결합되고, 제2 단은, 접지 전압을 수신하는 제14 트랜지스터를 포함하고,
상기 제1 출력 설정 회로의 상기 제10 트랜지스터의 제어단 및 상기 제12 트랜지스터의 제어단은, 상기 제1 입력 회로에 결합되고, 상기 제1 출력 설정 회로의 상기 제13 트랜지스터의 제2 단은, 상기 제1 출력 데이터 신호를 생성하고,
상기 제2 출력 설정 회로의 상기 제10 트랜지스터의 제어단 및 상기 제12 트랜지스터의 제어단은, 상기 제2 입력 회로에 결합되고, 상기 제2 출력 설정 회로의 상기 제13 트랜지스터의 제2 단은, 상기 제2 출력 데이터 신호를 생성하는 메모리 디바이스.The method of claim 15,
Each of the first output setting circuit and the second output setting circuit,
The first stage includes a ninth transistor receiving the first voltage,
The first stage is coupled to the second stage of the ninth transistor, and the second stage includes a tenth transistor that receives a ground voltage,
The first terminal receives the first voltage, the control terminal is coupled to the second terminal of the ninth transistor, and the second terminal is an eleventh transistor coupled to the control terminal of the ninth transistor,
The first terminal is coupled to the second terminal of the eleventh transistor, and the second terminal comprises a twelfth transistor receiving a ground voltage,
The first stage receives the first voltage, and the control stage includes a thirteenth transistor coupled to the second stage of the eleventh transistor,
The first stage is coupled to the second stage of the thirteenth transistor, the control stage is coupled to the control stage of the thirteenth transistor, and the second stage comprises a fourteenth transistor receiving a ground voltage,
The control terminal of the tenth transistor and the control terminal of the twelfth transistor of the first output setting circuit are coupled to the first input circuit, and the second end of the thirteenth transistor of the first output setting circuit is: Generating the first output data signal,
The control terminal of the tenth transistor and the control terminal of the twelfth transistor of the second output setting circuit are coupled to the second input circuit, and the second end of the thirteenth transistor of the second output setting circuit is: A memory device generating the second output data signal.