KR102126535B1 - Organic Light Emitting Display Device - Google Patents

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Abstract

본 발명은 표시패널; 표시패널에 형성된 서브 픽셀들; 및 서브 픽셀들의 영역 내에 위치하는 적어도 하나의 신호라인을 연결하는 콘택부를 포함하되, 콘택부는 하부기판 상에 형성된 반도체층과, 반도체층 상에 형성된 제1절연막과, 제1절연막 상에 형성된 제2절연막과, 제2절연막 상에 형성된 게이트금속과, 게이트금속 상에 형성된 제3절연막과, 제3절연막 상에 형성된 소오스 드레인금속을 포함하고, 반도체층과 게이트금속은 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 소오스 드레인금속에 의해 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치를 제공한다.The present invention is a display panel; Sub-pixels formed on the display panel; And a contact portion connecting at least one signal line positioned in the region of the sub-pixels, wherein the contact portion includes a semiconductor layer formed on the lower substrate, a first insulating film formed on the semiconductor layer, and a second formed on the first insulating film. It includes an insulating film, a gate metal formed on the second insulating film, a third insulating film formed on the gate metal, and a source drain metal formed on the third insulating film, and the semiconductor layer and the gate metal are formed on the first to third insulating films. There is provided an organic light emitting display device which is exposed by a contact hole and is electrically connected by a source drain metal.

Description

유기전계발광표시장치{Organic Light Emitting Display Device}Organic Light Emitting Display Device

본 발명은 유기전계발광표시장치에 관한 것이다.The present invention relates to an organic light emitting display device.

유기전계발광표시장치에 사용되는 유기전계발광소자는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광소자는 전자(electron) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광하는 소자이다.An organic light emitting device used in an organic light emitting display device is a self-emitting device in which a light emitting layer is formed between two electrodes. In the organic electroluminescent device, electrons and holes are injected into the emission layer from electron injection electrodes (cathode) and hole injection electrodes (anode), respectively, and excitons in which the injected electrons and holes are combined are excited. It is a device that emits light when it falls from the ground.

유기전계발광소자를 이용한 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 및 양면발광(Dual-Emission) 등이 있다.The organic light emitting display device using the organic light emitting device includes a top-emission method, a bottom-emission method, and a dual-emission according to the direction in which light is emitted.

유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀로 구성된 표시패널에 스캔신호, 데이터 신호 및 전원 등이 공급되면 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.In the organic light emitting display device, when a scan signal, a data signal, and a power supply are supplied to a display panel composed of a plurality of sub-pixels arranged in a matrix form, the selected sub-pixel emits light to display an image.

통상 서브 픽셀 내에 포함된 구동트랜지스터는 시간이 지남에 따라 문턱전압이 이동하기 때문에 구동전류가 낮아지는 등의 문제로 소자의 수명이 감소한다. 이에 따라, 서브 픽셀 내에는 구동트랜지스터의 문턱전압 이동 특성에 대한 보상을 수행하기 위한 보상회로가 적용된다.In general, a driving transistor included in a sub-pixel decreases the life of the device due to a problem such as a lower driving current because the threshold voltage moves over time. Accordingly, a compensation circuit for compensating for the threshold voltage shift characteristic of the driving transistor is applied in the sub-pixel.

그러나 표시패널이 고 해상도로 구현되어감에 따라 서브 픽셀의 크기가 작아지고 그에 따라 구동에 필요한 회로들이나 보상회로를 서브 픽셀 내에 집적하기가 어려워지는 문제가 대두하고 있다. 이로 인하여, 종래에는 서브 픽셀 영역 내에 위치하는 신호라인의 콘택부를 변경하는 등 다양한 구조를 제안하고 있지만 공정 방법 및 접촉 구조상의 문제로 최상부에 위치하는 게이트금속의 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시키는 문제가 있어 이의 개선이 요구된다.However, as the display panel is implemented at a high resolution, the size of the sub-pixel becomes small, and accordingly, it is difficult to integrate circuits or compensation circuits required for driving into the sub-pixel. For this reason, various structures such as changing the contact portion of the signal line located in the sub-pixel region have been proposed in the related art, but the signal such as the line width decreases due to the thinning of the thickness of the gate metal located at the top due to process method and contact structure problems. There is a problem of increasing the resistance of the line, and improvement thereof is required.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 콘택부 형성시 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 유기전계발광표시장치를 제공하는 것이다.The present invention for solving the above-mentioned problems of the background technology provides an organic light emitting display device capable of preventing an increase in the resistance of a signal line or an electrode when forming a contact portion, thereby easily providing a high-resolution display panel. Is to do.

상술한 과제 해결 수단으로 본 발명은 표시패널; 표시패널에 형성된 서브 픽셀들; 및 서브 픽셀들의 영역 내에 위치하는 적어도 하나의 신호라인을 연결하는 콘택부를 포함하되, 콘택부는 하부기판 상에 형성된 반도체층과, 반도체층 상에 형성된 제1절연막과, 제1절연막 상에 형성된 제2절연막과, 제2절연막 상에 형성된 게이트금속과, 게이트금속 상에 형성된 제3절연막과, 제3절연막 상에 형성된 소오스 드레인금속을 포함하고, 반도체층과 게이트금속은 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 소오스 드레인금속에 의해 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치를 제공한다.The present invention as a means for solving the above problems is a display panel; Sub-pixels formed on the display panel; And a contact portion connecting at least one signal line positioned in the region of the sub-pixels, wherein the contact portion includes a semiconductor layer formed on the lower substrate, a first insulating film formed on the semiconductor layer, and a second formed on the first insulating film. It includes an insulating film, a gate metal formed on the second insulating film, a third insulating film formed on the gate metal, and a source drain metal formed on the third insulating film, and the semiconductor layer and the gate metal are formed on the first to third insulating films. There is provided an organic light emitting display device which is exposed by a contact hole and is electrically connected by a source drain metal.

콘택홀은 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 구조를 가질 수 있다.The contact hole may have a structure in which the upper and lower regions are longer than the left and right regions based on the gate metal.

콘택홀은 게이트금속을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형, 다각형 또는 타원형 구조를 가질 수 있다.The contact hole may have a rectangular, polygonal or elliptical structure in which the upper and lower regions are longer than the left and right regions based on the gate metal.

게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.The gate metal may include a horizontal region patterned in a horizontal direction, a vertical region protruding vertically from a central region of the horizontal region, and a dummy region protruding more than a vertical region from the left side of the vertical region.

게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 우측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.The gate metal may include a horizontal region patterned in a horizontal direction, a vertical region protruding vertically from the central region of the horizontal region, and a dummy region protruding more than the vertical region from the right side of the vertical region.

게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역에서 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 제1더미영역과, 세로영역의 우측에서 세로영역보다 더 돌출된 제2더미영역을 포함하되, 제1더미영역과 제2더미영역은 서로 이격될 수 있다.The gate metal includes a horizontal area patterned in a horizontal direction, a vertical area protruding vertically from a central area of the horizontal area, a first dummy area protruding more than a vertical area from the left side of the vertical area, and a right side of the vertical area A second dummy region protruding more than a vertical region may be included, and the first dummy region and the second dummy region may be spaced apart from each other.

게이트금속은 가로방향으로 길게 패턴된 가로영역과, 가로영역의 중앙영역의 상부와 하부를 포함하는 세로방향으로 돌출된 세로영역과, 세로영역의 좌측에서 세로영역보다 더 돌출된 더미영역을 포함할 수 있다.The gate metal may include a horizontal region patterned in the horizontal direction, a vertical region protruding in the vertical direction including upper and lower portions of the central region of the horizontal region, and a dummy region protruding more than the vertical region from the left side of the vertical region. Can.

본 발명은 콘택부 형성시 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 효과가 있다.The present invention prevents a problem of an increase in resistance of a signal line or an electrode due to a problem such as a decrease in line width due to a thinner metal thickness even when a process of forming a contact hole using a dry etching process is performed during the formation of a contact portion, thereby providing a high resolution display panel. There is an effect that can give an easy advantage in implementation.

도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성 예시도.
도 3은 트랜지스터 어레이의 적층 구조를 나타낸 도면.
도 4는 비교예에 따른 콘택부의 평면도.
도 5는 도 4의 A-B 영역의 단면도.
도 6은 도 5에 도시된 단면을 촬영한 사진.
도 7은 본 발명의 제1실시예에 따른 콘택부의 평면도.
도 8은 도 7의 C-D 영역의 단면도.
도 9는 비교예와 본 발명의 제1실시예의 제2게이트금속을 비교 설명하기 위한 도면.
도 10은 비교예와 본 발명의 제1실시예의 구조적 차이점을 비교 설명하기 위한 도면.
도 11은 본 발명의 제2실시예에 따른 콘택부의 평면도.
도 12는 본 발명의 제3실시예에 따른 콘택부의 평면도.
도 13은 본 발명의 제4실시예에 따른 제2게이트금속의 평면도.1 is a schematic block diagram of an organic light emitting display device according to a first embodiment of the present invention.
2 is a schematic circuit configuration example of a sub-pixel.
3 is a view showing a stacked structure of a transistor array.
4 is a plan view of a contact portion according to a comparative example.
5 is a cross-sectional view of the AB area in FIG. 4.
FIG. 6 is a photograph of the cross section shown in FIG. 5.
7 is a plan view of a contact unit according to a first embodiment of the present invention.
8 is a cross-sectional view of the CD area of FIG. 7;
9 is a view for comparing the comparative example and the second gate metal of the first embodiment of the present invention.
10 is a view for explaining the structural differences between the comparative example and the first embodiment of the present invention.
11 is a plan view of a contact unit according to a second embodiment of the present invention.
12 is a plan view of a contact unit according to a third embodiment of the present invention.
13 is a plan view of a second gate metal according to a fourth embodiment of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, specific details for the practice of the present invention will be described.

<제1실시예><First Example>

도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성 예시도 이며, 도 3은 트랜지스터 어레이의 적층 구조를 나타낸 도면이다.1 is a schematic block diagram of an organic light emitting display device according to a first embodiment of the present invention, FIG. 2 is a schematic circuit configuration example of a sub-pixel, and FIG. 3 is a diagram showing a stacked structure of a transistor array .

도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 유기전계발광표시장치에는 타이밍제어부(110), 데이터구동부(130), 스캔구동부(120) 및 표시패널(160)이 포함된다.As shown in FIG. 1, the organic light emitting display device according to the first embodiment of the present invention includes a timing control unit 110, a data driving unit 130, a scan driving unit 120 and a display panel 160.

타이밍제어부(110)는 외부로부터 공급된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(130)와 스캔구동부(120)의 동작 타이밍을 제어한다. 타이밍제어부(110)는 1 수평 기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍제어부(110)에서 생성되는 제어신호들에는 스캔구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다. 타이밍제어부(110)는 타이밍 제어신호(DDC)와 함께 외부로부터 공급된 데이터신호(DATA)를 데이터구동부(130)에 공급한다.The timing controller 110 uses a timing signal such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (Data Enable, DE), and a clock signal (CLK) supplied from the outside. 130) and the operation timing of the scan driver 120 is controlled. The timing controller 110 may count the data enable signal DE of one horizontal period to determine the frame period, so the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync supplied from the outside may be omitted. The control signals generated by the timing controller 110 include a gate timing control signal GDC for controlling the operation timing of the scan driver 120 and a data timing control signal DDC for controlling the operation timing of the data driver 130. ) Is included. The timing control unit 110 supplies the data signal DATA supplied from the outside with the timing control signal DDC to the data driving unit 130.

스캔구동부(120)는 타이밍제어부(110)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트 구동전압의 레벨을 시프트시키면서 스캔신호를 순차적으로 생성한다. 스캔구동부(120)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 스캔라인들(SL1 ~ SLm)을 통해 스캔신호를 공급한다.The scan driver 120 sequentially generates a scan signal while shifting the level of the gate driving voltage in response to the gate timing control signal GDC supplied from the timing controller 110. The scan driver 120 supplies a scan signal through scan lines SL1 to SLm connected to sub-pixels SP included in the display panel 160.

데이터구동부(130)는 타이밍제어부(110)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(110)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(130)는 데이터신호(DATA)를 감마 기준전압에 대응하여 변환한다. 데이터구동부(130)는 표시패널(160)에 포함된 서브 픽셀들(SP)에 연결된 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 공급한다.The data driving unit 130 samples and latches the data signal DATA supplied from the timing control unit 110 in response to the data timing control signal DDC supplied from the timing control unit 110 to convert it into data of a parallel data system. . The data driving unit 130 converts the data signal DATA in response to the gamma reference voltage. The data driver 130 supplies a data signal DATA through data lines DL1 to DLn connected to sub-pixels SP included in the display panel 160.

표시패널(160)은 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. 서브 픽셀들(SP)에는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀이 포함되고 경우에 따라 백색 서브 픽셀이 포함되기도 한다. 한편, 백색 서브 픽셀이 포함된 표시패널(160)은 각 서브 픽셀들(SP)의 발광층이 적색, 녹색 및 청색을 발광하지 않고 백색을 발광할 수 있다. 이 경우, 백색으로 발광된 광은 RGB 컬러필터에 의해 적색, 녹색 및 청색으로 변환된다.The display panel 160 includes sub-pixels SP arranged in a matrix form. The sub-pixels SP include a red sub-pixel, a green sub-pixel, and a blue sub-pixel, and in some cases, a white sub-pixel. Meanwhile, in the display panel 160 including the white sub-pixel, the emission layer of each sub-pixel SP may emit white light without emitting red, green, and blue. In this case, light emitted in white is converted to red, green, and blue by an RGB color filter.

도 2에 도시된 바와 같이, 표시패널(160)에 포함된 서브 픽셀(SP)에는 유기 발광다이오드(OLED), 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst) 및 제2커패시터(Cdt)가 포함된다.As illustrated in FIG. 2, an organic light emitting diode (OLED), a first transistor (T1), a second transistor (T2), a third transistor (T3) is included in the sub-pixel (SP) included in the display panel 160, A driving transistor T4, a first capacitor Cst, and a second capacitor Cdt are included.

제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst) 및 제2커패시터(Cdt)는 트랜지스터 어레이에 해당하고, 유기발광다이오드(OLED)는 발광소자에 해당한다.The first transistor T1, the second transistor T2, the third transistor T3, the driving transistor T4, the first capacitor Cst, and the second capacitor Cdt correspond to a transistor array, and an organic light emitting diode (OLED) corresponds to a light emitting device.

서브 픽셀(SP)은 제1신호라인(SCAN1[n]), 제2신호라인(SCAN2[n]), 발광신호라인(EM[n]) 및 초기화신호라인(VINIT)을 포함하는 제1스캔라인(SL1), 데이터라인(DL[n]), 제1전원라인(EVDD) 및 제2전원라인(EVSS)을 통해 공급된 신호 및 전원에 의해 동작한다.The sub-pixel SP includes a first scan including a first signal line SCAN1[n], a second signal line SCAN2[n], a light emission signal line EM[n], and an initialization signal line VINIT. It operates by signals and power supplied through the line SL1, the data line DL[n], the first power line EVDD, and the second power line EVSS.

제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 구동트랜지스터(T4), 제1커패시터(Cst), 제2커패시터(Cdt) 및 유기 발광다이오드(OLED)의 회로 구성 및 이들의 역할을 개략적으로 설명하면 하기와 같다.Circuit configuration of the first transistor (T1), the second transistor (T2), the third transistor (T3), the driving transistor (T4), the first capacitor (Cst), the second capacitor (Cdt), and the organic light emitting diode (OLED) And their roles are as follows.

제1트랜지스터(T1)는 제1신호라인(SCAN1[n])에 게이트전극이 연결되고 데이터라인(DL[n])에 제1전극이 연결되며 구동트랜지스터(T4)의 게이트전극에 제2전극이 연결된다. 제1트랜지스터(T1)는 데이터라인(DL[n])을 통해 공급된 데이터신호가 구동트랜지스터(T4)의 게이트전극에 연결된 제1커패시터(Cst)에 공급되도록 제1신호라인(SCAN1[n])을 통해 공급된 제1신호에 응답하여 동작한다. 제1트랜지스터(T1)가 턴온되면 데이터라인(DL[n])을 통해 공급된 데이터신호는 제1커패시터(Cst)에 데이터전압으로 충전된다.In the first transistor T1, a gate electrode is connected to the first signal line SCAN1[n], a first electrode is connected to the data line DL[n], and a second electrode is connected to the gate electrode of the driving transistor T4. It is connected. The first transistor T1 is the first signal line SCAN1[n] so that the data signal supplied through the data line DL[n] is supplied to the first capacitor Cst connected to the gate electrode of the driving transistor T4. ) In response to the first signal supplied. When the first transistor T1 is turned on, the data signal supplied through the data line DL[n] is charged with the data voltage to the first capacitor Cst.

제2트랜지스터(T2)는 제2신호라인(SCAN2[n])에 게이트전극이 연결되고 초기화신호라인(VINIT)에 제1전극이 연결되며 유기발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제2트랜지스터(T2)는 초기화신호라인(VINIT)을 통해 공급된 초기화전압(또는 초기화전류 등)이 유기발광다이오드(OLED)의 애노드전극, 제1커패시터(Cst)의 타단 및 제2커패시터(Cdt)의 타단에 공급되도록 제2신호라인(SCAN2[n])을 통해 공급된 제2신호에 응답하여 동작한다. 제2트랜지스터(T2)가 턴온되면 초기화신호라인(VINIT)을 통해 공급된 초기화전압은 유기발광다이오드(OLED)의 애노드전극, 제1커패시터(Cst)의 타단 및 제2커패시터(Cdt)의 타단을 특정 전압으로 초기화한다. 또한, 제2트랜지스터(T2)는 구동트랜지스터(T4)의 문턱전압을 센싱 및 보상하기 위해 제2신호에 응답하여 동작한다.In the second transistor T2, the gate electrode is connected to the second signal line SCAN2[n], the first electrode is connected to the initialization signal line VINIT, and the second electrode is connected to the anode electrode of the organic light emitting diode (OLED). Connected. In the second transistor T2, the initialization voltage (or initialization current, etc.) supplied through the initialization signal line VINIT is the anode electrode of the organic light emitting diode OLED, the other end of the first capacitor Cst, and the second capacitor Cdt. ) In response to the second signal supplied through the second signal line (SCAN2[n]) to be supplied to the other end. When the second transistor T2 is turned on, the initialization voltage supplied through the initialization signal line VINIT connects the anode electrode of the organic light emitting diode OLED, the other end of the first capacitor Cst, and the other end of the second capacitor Cdt. Initialize to a specific voltage. In addition, the second transistor T2 operates in response to the second signal to sense and compensate the threshold voltage of the driving transistor T4.

제3트랜지스터(T3)는 발광신호라인(EN[n])에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되며 구동트랜지스터(T4)의 제1전극에 제2전극이 연결된다. 제3트랜지스터(T3)는 제1전원라인(EVDD)을 통해 공급된 제1전원이 구동트랜지스터(T4)의 제1전극에 공급되도록 발광신호라인(EN[n])을 통해 공급된 발광신호에 응답하여 동작한다. 제3트랜지스터(T3)가 턴온되면 제1전원은 구동트랜지스터(T4)와 유기발광다이오드(OLED)를 거쳐 제2전원라인 방향으로 흐르게 된다. 이때, 유기발광다이오드(OLED)는 구동트랜지스터(T4)에 의해 생성된 구동전류에 대응하여 빛을 발광하게 된다.In the third transistor T3, a gate electrode is connected to the emission signal line EN[n], a first electrode is connected to the first power line EVDD, and a second electrode is connected to the first electrode of the driving transistor T4. Connected. The third transistor T3 is connected to the light emission signal supplied through the light emission signal line EN[n] so that the first power supplied through the first power line EVDD is supplied to the first electrode of the driving transistor T4. It works in response. When the third transistor T3 is turned on, the first power flows in the direction of the second power line through the driving transistor T4 and the organic light emitting diode OLED. At this time, the organic light emitting diode OLED emits light in response to the driving current generated by the driving transistor T4.

구동트랜지스터(T4)는 제1트랜지스터의 제2전극에 게이트전극이 연결되고 제3트랜지스터(T3)의 제2전극에 제1전극이 연결되며 유기발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 구동트랜지스터(T4)는 제1커패시터(Cst)에 저장된 데이터전압에 대응하여 동작한다. 구동트랜지스터(T4)가 턴온되면 유기발광다이오드(OLED)를 동작시킬 수 있는 구동전류가 발생하게 된다.In the driving transistor T4, the gate electrode is connected to the second electrode of the first transistor, the first electrode is connected to the second electrode of the third transistor T3, and the second electrode is connected to the anode electrode of the organic light emitting diode (OLED). Connected. The driving transistor T4 operates in response to the data voltage stored in the first capacitor Cst. When the driving transistor T4 is turned on, a driving current capable of operating the organic light emitting diode (OLED) is generated.

제1커패시터(Cst)는 구동트랜지스터(T4)의 게이트전극에 일단이 연결되고 유기발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제1커패시터(Cst)는 데이터신호를 데이터전압으로 저장하고 저장된 데이터전압으로 구동트랜지스터(T4)를 동작시킨다.The first capacitor Cst has one end connected to the gate electrode of the driving transistor T4 and the other end connected to the anode electrode of the organic light emitting diode OLED. The first capacitor Cst stores the data signal as a data voltage and operates the driving transistor T4 with the stored data voltage.

제2커패시터(Cdt)는 제1전원라인(EVDD)에 일단이 연결되고 유기발광다이오드(OLED)의 애노드전극에 타단이 연결된다. 제2커패시터(Cdt)는 제1전원과 초기화전압 간의 차이값으로 유기발광다이오드(OLED)의 애노드전극에 연결된 노드를 보상하는 보상전압을 저장한다.The second capacitor Cdt has one end connected to the first power line EVDD and the other end connected to the anode electrode of the organic light emitting diode OLED. The second capacitor Cdt stores a compensation voltage that compensates a node connected to the anode electrode of the organic light emitting diode OLED as a difference between the first power supply and the initialization voltage.

유기 발광다이오드(OLED)는 구동트랜지스터(T4)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 유기 발광다이오드(OLED)는 구동트랜지스터(T4)를 통해 공급된 구동전류에 대응하여 빛을 발광한다.In the organic light emitting diode OLED, the anode electrode is connected to the second electrode of the driving transistor T4, and the cathode electrode is connected to the second power line EVSS. The organic light emitting diode OLED emits light in response to the driving current supplied through the driving transistor T4.

통상 서브 픽셀(SP) 내에 포함된 구동트랜지스터(T4)는 시간이 지남에 따라 문턱전압이 이동하기 때문에 구동전류가 낮아지는 등의 문제로 소자의 수명이 감소한다. 이에 따라, 서브 픽셀(SP) 내에는 구동트랜지스터(T4)의 문턱전압 이동 특성에 대한 보상을 수행하기 위한 보상회로(예: 제2트랜지스터 및 제2트랜지스터에 연결된 배선 등)가 적용된다.Typically, the driving transistor T4 included in the sub-pixel SP decreases the life of the device due to a problem such as a low driving current because the threshold voltage moves over time. Accordingly, a compensation circuit (eg, a second transistor and a wiring connected to the second transistor) for performing compensation for the threshold voltage shift characteristic of the driving transistor T4 is applied in the sub-pixel SP.

그러나 표시패널이 고 해상도로 구현되어감에 따라 서브 픽셀의 크기가 작아지고 그에 따라 구동에 필요한 회로들이나 보상회로를 서브 픽셀 내에 집적하기가 어려워지는 문제가 대두한다.However, as the display panel is implemented with a high resolution, the size of the sub-pixel becomes small, and accordingly, a problem arises that it is difficult to integrate circuits or compensation circuits required for driving in the sub-pixel.

본 발명의 제1실시예에서는 표시패널의 고 해상도 구현이 용이하도록 게이트금속을 두 개의 층으로 형성하여 한정된 서브 픽셀 영역 내에서 신호라인이 차지하는 면적을 줄여 서브 픽셀 설계시 원활한 레이아웃을 할 수 있도록 한다. 그리고 게이트금속과 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부의 구조를 변경하여 신호라인의 저항을 감소시킨다.In the first embodiment of the present invention, the gate metal is formed in two layers to facilitate the high resolution of the display panel, thereby reducing the area occupied by the signal line within a limited sub-pixel area to enable smooth layout in sub-pixel design. . In addition, the resistance of the signal line is reduced by changing the structure of the contact portion for electrical connection with the same or different metal than the gate metal.

도 3에 도시된 바와 같이, 표시패널의 고 해상도 구현이 용이하도록 트랜지스터 어레이에는 두 개의 층으로 구분된 게이트금속(165, 167)이 포함되며 이의 적층 구조를 설명하면 다음과 같다.As shown in FIG. 3, the transistor array includes gate metals 165 and 167 divided into two layers to facilitate high resolution of the display panel, and a stack structure thereof will be described as follows.

하부기판(161) 상에는 버퍼층(162)이 형성된다. 하부기판(161)은 유리나 폴리 이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리에스테르 설폰(PES), 폴리카보네이트(PC), 폴리에틸렌 나프탈레이트(PEN) 및 폴리우레탄(PU) 등과 같은 수지로 선택된다. 하부기판(161)이 수지로 선택된 경우 이는 연성을 갖는다. 버퍼층(162)은 하부기판(161)에서 유출되는 알칼리 이온 등과 같은 불순물 등으로부터 후속 공정에서 형성되는 트랜지스터 어레이를 보호하기 위해 형성된다. 버퍼층(162)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있으며, 이는 생략될 수도 있다.The buffer layer 162 is formed on the lower substrate 161. The lower substrate 161 is made of resin such as glass or polyimide (PI), polyethylene terephthalate (PET), polyester sulfone (PES), polycarbonate (PC), polyethylene naphthalate (PEN), and polyurethane (PU). Is selected. When the lower substrate 161 is selected as a resin, it has ductility. The buffer layer 162 is formed to protect the transistor array formed in a subsequent process from impurities such as alkali ions flowing out of the lower substrate 161. The buffer layer 162 may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or the like, and may be omitted.

버퍼층(162) 상에는 반도체층(163)이 형성된다. 반도체층(163)은 아몰포스실리콘, 폴리실리콘, 저온폴리실리콘, 산화물 및 유기물 중 하나로 선택된다.A semiconductor layer 163 is formed on the buffer layer 162. The semiconductor layer 163 is selected from one of amorphous silicon, polysilicon, low temperature polysilicon, oxide, and organic material.

반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 반도체층(163)은 트랜지스터 어레이에 포함된 트랜지스터들의 액티브층으로 사용된다.The first insulating film 164 is formed on the semiconductor layer 163. The first insulating film 164 may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a double layer thereof. The semiconductor layer 163 is used as an active layer of transistors included in the transistor array.

제1절연막(164) 상에는 제1게이트금속(165)이 형성된다. 제1게이트금속(165)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제1게이트금속(165)은 트랜지스터 어레이에 포함된 트랜지스터들의 게이트전극은 물론 신호라인으로 사용된다.The first gate metal 165 is formed on the first insulating film 164. The first gate metal 165 is one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu), or It may be an alloy of, may be made of a single layer or multiple layers. The first gate metal 165 is used as a signal line as well as the gate electrode of the transistors included in the transistor array.

제1게이트금속(165) 상에는 제2절연막(166)이 형성된다. 제2절연막(166)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.A second insulating film 166 is formed on the first gate metal 165. The second insulating film 166 may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a double layer thereof.

제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제2게이트금속(167)은 트랜지스터 어레이에 포함된 트랜지스터들의 신호라인으로 사용된다.The second gate metal 167 is formed on the second insulating film 166. The second gate metal 167 is selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu), or these It may be an alloy of, may be made of a single layer or multiple layers. The second gate metal 167 is used as a signal line of transistors included in the transistor array.

제2게이트금속(167) 상에는 제3절연막(168)이 형성된다. 제3절연막(168)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.A third insulating film 168 is formed on the second gate metal 167. The third insulating film 168 may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a double layer thereof.

제3절연막(168) 상에는 소오스 드레인금속(169)이 형성된다. 소오스 드레인금속(169)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 소오스 드레인금속(169)은 트랜지스터 어레이에 포함된 트랜지스터들의 소오스전극, 드레인전극은 물론 데이터라인으로 사용된다. 또한, 소오스 드레인금속(169)은 트랜지스터 어레이에 포함된 트랜지스터들의 신호라인을 전기적으로 연결하는 연결전극으로 사용된다.A source drain metal 169 is formed on the third insulating film 168. The source drain metal 169 is one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu), or a combination thereof. It may be an alloy, and may be composed of a single layer or multiple layers. The source drain metal 169 is used as a data line as well as source and drain electrodes of transistors included in the transistor array. In addition, the source drain metal 169 is used as a connection electrode for electrically connecting the signal lines of the transistors included in the transistor array.

소오스 드레인금속(169) 상에는 보호막(170)이 형성된다. 보호막(170)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 보호막(170)은 트랜지스터 어레이에 포함된 트랜지스터들을 보호하는 층으로 사용된다.A protective layer 170 is formed on the source drain metal 169. The protective layer 170 may be made of organic materials such as polyimide, benzocyclobutene series resin, and acrylate. The passivation layer 170 is used as a layer for protecting transistors included in the transistor array.

한편, 앞서 설명된 두 개의 게이트금속(165, 167) 중 적어도 하나는 도 2의 "P1, P2"와 같이 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부에 사용된다. 콘택부는 공정 방법 및 접촉 구조에 따라 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항을 증가시킨다. 그 예를 설명하면 다음과 같다.On the other hand, at least one of the two gate metals 165 and 167 described above is used as a contact portion that promotes electrical connection with the same or different metal, such as "P1 and P2" in FIG. 2. The contact portion increases the resistance of the signal line or the electrode due to a problem such as a decrease in line width due to a thinner metal thickness depending on a process method and a contact structure. The example is as follows.

다만, 이하에서는 설명의 편의를 위해 제2게이트금속(167)의 콘택 구조를 예로 설명하지만 이의 개념은 제1게이트금속(165)도 포함됨은 물론이다. 또한, 이하세어는 설명의 편의를 위해 제2게이트금속(167)과 반도체층(163)이 소오스 드레인금속에 의해 전기적으로 연결되는 것을 예로 설명하지만 이의 개념은 이에 한정되지 않음은 물론이다.However, hereinafter, for convenience of description, the contact structure of the second gate metal 167 will be described as an example, but the concept of the first gate metal 165 is also included. In addition, hereinafter, for convenience of explanation, the second gate metal 167 and the semiconductor layer 163 are described as being electrically connected by a source drain metal, but the concept thereof is not limited thereto.

도 4는 비교예에 따른 콘택부의 평면도이고, 도 5는 도 4의 A-B 영역의 단면도이며, 도 6은 도 5에 도시된 단면을 촬영한 사진이다.4 is a plan view of a contact unit according to a comparative example, FIG. 5 is a cross-sectional view of the area A-B of FIG. 4, and FIG. 6 is a photograph of the cross-section shown in FIG.

도 4에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 단면도 상에서 설명하면 다음과 같다.As shown in FIG. 4, the semiconductor layer 163 and the second gate metal 167 are electrically connected by a source drain metal 169. It will be described in the cross section as follows.

도 5에 도시된 바와 같이, 하부기판(161) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164) 상에는 제2절연막(166)이 형성된다. 제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167) 상에는 제3절연막(168)이 형성된다.5, a semiconductor layer 163 is formed on the lower substrate 161. The first insulating film 164 is formed on the semiconductor layer 163. A second insulating film 166 is formed on the first insulating film 164. The second gate metal 167 is formed on the second insulating film 166. A third insulating film 168 is formed on the second gate metal 167.

제1 내지 제3절연막(164, 166, 168)에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면을 노출하는 콘택홀(CH)이 형성된다. 제3절연막(168) 상에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면과 접촉하는 소오스 드레인금속(169)이 형성된다.The contact holes CH exposing some surfaces of the second gate metal 167, some side surfaces of the semiconductor layer 163, and some surfaces of the lower substrate 161 to the first to third insulating films 164, 166, and 168. It is formed. A source drain metal 169 is formed on the third insulating film 168 in contact with a portion of the second gate metal 167, a portion of the semiconductor layer 163, and a portion of the lower substrate 161.

도 4 및 도 5에 도시된 콘택부는 소오스 드레인금속(169)의 하부에 위치하는 제2게이트금속(167)과 반도체층(163)을 건식 식각(Dry Etch)하는 방식으로 콘택홀(CH)을 형성한 것이다.4 and 5, the contact portion CH is formed by dry etching the second gate metal 167 and the semiconductor layer 163 located under the source drain metal 169. It is formed.

도 4의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형 구조를 갖도록 식각된다. 그런데, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시킨다.As can be seen through the plan view of FIG. 4, the contact hole CH is etched to have a rectangular structure in which the upper and lower regions are longer than the left and right regions based on the second gate metal 167. However, during the etching process, the thickness of the second gate metal 167 positioned at the uppermost portion becomes thin, thereby increasing the resistance of the signal line as the line width decreases.

이와 같이, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하면 최상부에 위치하는 게이트금속(167)이 손상되어 두께가 얇아지게 된다. 이와 관련해서는 도 6에 도시된 화살표 방향의 손상부분을 참조한다.As described above, when the process of forming a batch contact hole using a dry etching process is performed, the gate metal 167 positioned at the uppermost portion is damaged, and the thickness thereof becomes thin. In this regard, the damaged portion in the direction of the arrow shown in FIG. 6 is referred to.

본 발명의 제1실시예에서는 두 개의 게이트금속(165, 167) 중 하나를 동일하거나 다른 금속과의 전기적인 연결을 도모하는 콘택부에서 공정 방법 및 접촉 구조에 따라 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하기 위해 다음과 같은 구조를 제안한다.In the first embodiment of the present invention, the line width is reduced because the thickness of the metal is thinned according to the process method and the contact structure in the contact portion that promotes electrical connection with the same or the other one of the two gate metals 165 and 167. To prevent the problem of increasing the resistance of the signal line or electrode due to the same problem, the following structure is proposed.

도 7은 본 발명의 제1실시예에 따른 콘택부의 평면도이고, 도 8은 도 7의 C-D 영역의 단면도이며, 도 9는 비교예와 본 발명의 제1실시예의 제2게이트금속을 비교 설명하기 위한 도면이고, 도 10은 비교예와 본 발명의 제1실시예의 구조적 차이점을 비교 설명하기 위한 도면이다.7 is a plan view of a contact unit according to the first embodiment of the present invention, FIG. 8 is a cross-sectional view of the CD area of FIG. 7, and FIG. 9 is a comparative example and a second gate metal of the first embodiment of the present invention. 10 is a diagram for comparatively explaining structural differences between the comparative example and the first embodiment of the present invention.

도 7에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 단면도 상에서 설명하면 다음과 같다.As shown in FIG. 7, the semiconductor layer 163 and the second gate metal 167 are electrically connected by a source drain metal 169. It will be described in the cross section as follows.

도 8에 도시된 바와 같이, 하부기판(161) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제1절연막(164)이 형성된다. 제1절연막(164) 상에는 제2절연막(166)이 형성된다. 제2절연막(166) 상에는 제2게이트금속(167)이 형성된다. 제2게이트금속(167) 상에는 제3절연막(168)이 형성된다.As shown in FIG. 8, a semiconductor layer 163 is formed on the lower substrate 161. The first insulating film 164 is formed on the semiconductor layer 163. A second insulating film 166 is formed on the first insulating film 164. The second gate metal 167 is formed on the second insulating film 166. A third insulating film 168 is formed on the second gate metal 167.

제1 내지 제3절연막(164, 166, 168)에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면을 노출하는 콘택홀(CH)이 형성된다. 제3절연막(168) 상에는 제2게이트금속(167)의 일부 표면, 반도체층(163)의 일부 측면 및 하부기판(161)의 일부 표면과 접촉하는 소오스 드레인금속(169)이 형성된다.The contact holes CH exposing some surfaces of the second gate metal 167, some side surfaces of the semiconductor layer 163, and some surfaces of the lower substrate 161 to the first to third insulating films 164, 166, and 168. It is formed. A source drain metal 169 is formed on the third insulating film 168 in contact with a portion of the second gate metal 167, a portion of the semiconductor layer 163, and a portion of the lower substrate 161.

도 7 및 도 8에 도시된 콘택부는 소오스 드레인금속(169)의 하부에 위치하는 제2게이트금속(167)과 반도체층(163)을 건식 식각(Dry Etch)하는 방식으로 콘택홀(CH)을 형성한 것이다.7 and 8, the contact portion CH is formed by dry etching the second gate metal 167 and the semiconductor layer 163 positioned under the source drain metal 169. It is formed.

도 7의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다. 이하에서는 콘택홀(CH)이 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된 것을 예로 설명한다. 그러나 콘택홀(CH)의 경우, 가로 방향으로 긴 구조를 가지면 되므로 직사각형이 아닌 다각형이나 타원형 구조를 취하더라도 무방하다.As can be seen through the plan view of FIG. 7, the contact hole CH is etched to have a rectangular structure in which the left and right regions are longer than the upper and lower regions based on the second gate metal 167. Hereinafter, an example in which the contact hole CH is etched to have a rectangular structure in which the left and right regions are longer than the upper and lower regions based on the second gate metal 167 will be described as an example. However, in the case of the contact hole (CH), it is necessary to have a long structure in the horizontal direction, so it is okay to take a polygonal or elliptical structure instead of a rectangle.

도 9의 (a)에 도시된 바와 같이, 비교예에 따른 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)을 갖는다.As shown in FIG. 9(a), the second gate metal 167 according to the comparative example has a longitudinal pattern in a horizontal region 167a patterned in a horizontal direction (x) and a central region of the horizontal region 167a. It has a vertical region 167b protruding (y).

반면, 도 9의 (b)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 좌측에서 세로영역(167b)보다 더 돌출된 더미영역(167c)을 갖는다.On the other hand, as shown in FIG. 9(b), the second gate metal 167 according to the first embodiment of the present invention has a horizontal pattern 167a and a horizontal pattern 167a long in the horizontal direction (x). ), the vertical region 167b protruding in the vertical direction y from the center region and the dummy region 167c protruding more than the vertical region 167b from the left side of the vertical region 167b.

도 10의 (a)에 도시된 바와 같이, 비교예에 따른 제2게이트금속(167)은 도 9의 (a)와 같은 형상을 갖게 되고, 콘택홀(CH)은 제2게이트금속(167)을 기준으로 좌우 영역보다 상하 영역이 긴 직사각형 구조를 갖도록 형성된다. 이와 같은 구조는, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 손상으로 두께가 얇아져 선폭이 감소하는 것과 같이 신호라인의 저항을 증가시킨다.As shown in FIG. 10(a), the second gate metal 167 according to the comparative example has the same shape as in FIG. 9(a), and the contact hole CH is the second gate metal 167. The upper and lower regions are formed to have a rectangular structure longer than the left and right regions. This structure increases the resistance of the signal line as the thickness of the second gate metal 167 located at the uppermost portion during the etching process is reduced and the line width decreases.

이와 관련하여 설명을 부가하면, 식각 공정이 진행되는 "A1영역"과 식각 공정이 미진행되는 "A3영역"은 동일하거나 유사한 선폭을 갖지만, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하게 됨에 따라 최상부에 위치하는 게이트금속(167)의 노출부분이 손상되어 신호라인의 저항을 증가시키게 된다.If a description is added in this regard, the "A1 area" in which the etching process is performed and the "A3 area" in which the etching process is not performed have the same or similar line width, but the process of forming a contact hole using a dry etching process is performed. Accordingly, the exposed portion of the gate metal 167 positioned at the top is damaged, thereby increasing the resistance of the signal line.

반면, 도 10의 (b)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 제2게이트금속(167)은 도 9의 (b)와 같은 형상을 갖게 되고, 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 형성된다. 이와 같은 구조는, 식각 공정시 최상부에 위치하는 제2게이트금속(167)의 손상으로 두께가 얇아져 선폭이 감소하더라도 잔존하는 부분이 차지하는 폭이 넓으므로 신호라인의 저항을 증가를 방지할 수 있다.On the other hand, as shown in Figure 10 (b), the second gate metal 167 according to the first embodiment of the present invention has the same shape as in Figure 9 (b), the contact hole (CH) is The second gate metal 167 is formed to have a rectangular structure in which the left and right regions are longer than the top and bottom regions. In such a structure, the thickness of the second gate metal 167 located at the uppermost portion during the etching process becomes thinner and the width of the remaining portion is wide even though the line width is reduced, so that the resistance of the signal line can be prevented from increasing.

이와 관련하여 설명을 부가하면, 식각 공정이 진행되는 "A1영역"은 식각 공정이 미진행되는 "A3영역"보다 더 넓은 선폭을 가지므로, 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하게 됨에 따라 최상부에 위치하는 게이트금속(167)의 노출부분이 손상되더라도 신호라인의 저항을 증가를 방지하게 된다.If a description is added in this regard, since the “A1 area” in which the etching process is performed has a wider line width than the “A3 area” in which the etching process is not performed, the process of forming a batch contact hole using the dry etching process is performed. Accordingly, even if the exposed portion of the gate metal 167 positioned at the top is damaged, the resistance of the signal line is prevented from increasing.

도 10의 (a)와 (b)를 비교 설명하면, 비교예에 따른 제2게이트금속(167)의 "A2 및 A3영역"의 선폭과 본 발명의 제1실시예에 따른 제2게이트금속(167)의 "A2 및 A3영역"의 선폭은 동일하다. 그러나, 본 발명의 제1실시예에 따른 제2게이트금속(167)의 "A1영역"의 선폭은 비교예에 따른 제2게이트금속(167)의 "A1영역"의 선폭 대비 넓다. 그 이유는 콘택부를 정의하는 콘택홀(CH)의 형상과 제2게이트금속(167)의 구조가 다르기 때문이다.If (a) and (b) of FIG. 10 are compared, the line width of "A2 and A3 regions" of the second gate metal 167 according to the comparative example and the second gate metal according to the first embodiment of the present invention ( The line width of "A2 and A3 area" of 167) is the same. However, the line width of the "A1 region" of the second gate metal 167 according to the first embodiment of the present invention is wider than the line width of the "A1 region" of the second gate metal 167 according to the comparative example. This is because the shape of the contact hole CH defining the contact portion and the structure of the second gate metal 167 are different.

도 10의 (a)와 (b)의 구조를 비교하면 다음의 표 1과 같다.Tables (a) and (b) of FIG. 10 compare the structures.

서브 픽셀의 저항Sub-pixel resistance 표시패널의 총 저항
(H 해상도 1/2)Total resistance of the display panel
(H resolution 1/2) 개선 비율Improvement rate 비교예Comparative example 6.32Ω6.32Ω 5.06kΩ5.06kΩ 제1실시예Embodiment 1 5.78Ω5.78Ω 4.62kΩ4.62kΩ 비교예 대비 8.64%8.64% compared to the comparative example

그러므로, 본 발명의 제1실시예와 같은 구조로 콘택부를 형성하면 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지할 수 있게 되므로 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있다.Therefore, if the contact portion is formed in the same structure as in the first embodiment of the present invention, the resistance of the signal line or electrode is reduced due to the problem that the thickness of the metal becomes thinner and the line width decreases even if the process of forming the contact hole using the dry etching process is performed. Since it is possible to prevent an increasing problem, it is possible to provide an easy advantage when implementing a high resolution display panel.

이하, 본 발명의 다른 실시예에 따른 콘택부의 구조에 대해 설명하되, 설명의 중복을 방지하기 위해 요지 부분만 설명한다.Hereinafter, the structure of the contact unit according to another embodiment of the present invention will be described, but only the main part will be described to prevent duplication of the description.

<제2실시예><Example 2>

도 11은 본 발명의 제2실시예에 따른 콘택부의 평면도이다.11 is a plan view of a contact unit according to a second embodiment of the present invention.

도 11에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 도 11의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다.As illustrated in FIG. 11, the semiconductor layer 163 and the second gate metal 167 are electrically connected by a source drain metal 169. As can be seen through the plan view of FIG. 11, the contact hole CH is etched to have a rectangular structure in which the left and right regions are longer than the upper and lower regions based on the second gate metal 167.

본 발명의 제2실시예에 따르면, 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 우측에서 세로영역(167b)보다 더 돌출된 더미영역(167c)을 갖는다.According to the second embodiment of the present invention, the second gate metal 167 protrudes in the vertical direction (y) from the horizontal region 167a patterned in the horizontal direction (x) and the central region of the horizontal region 167a. On the right side of the vertical region 167b and the vertical region 167b, there is a dummy region 167c that protrudes more than the vertical region 167b.

즉, 세로영역(167b)보다 더 돌출된 더미영역(167c)은 본 발명의 제1실시예와 같이 세로영역(167b)의 좌측에서 돌출되는 것은 물론 본 발명의 제2실시예와 같이 세로영역(167b)의 우측에서 돌출되도록 변경될 수도 있다.That is, the dummy area 167c protruding more than the vertical area 167b protrudes from the left side of the vertical area 167b as in the first embodiment of the present invention, as well as the vertical area as in the second embodiment of the present invention ( It may be changed to protrude from the right side of 167b).

<제3실시예><Example 3>

도 12는 본 발명의 제3실시예에 따른 콘택부의 평면도이다.12 is a plan view of a contact unit according to a third embodiment of the present invention.

도 12에 도시된 바와 같이, 반도체층(163)과 제2게이트금속(167)은 소오스 드레인금속(169)에 의해 전기적으로 연결된다. 도 12의 평면도를 통해 알 수 있듯이 콘택홀(CH)은 제2게이트금속(167)을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형 구조를 갖도록 식각된다.As illustrated in FIG. 12, the semiconductor layer 163 and the second gate metal 167 are electrically connected by a source drain metal 169. As can be seen through the plan view of FIG. 12, the contact hole CH is etched to have a rectangular structure in which the left and right regions are longer than the upper and lower regions based on the second gate metal 167.

본 발명의 제3실시예에 따르면, 제2게이트금속(167)은 가로방향(x)으로 길게 패턴된 가로영역(167a)과 가로영역(167a)의 중앙영역에서 세로방향(y)으로 돌출된 세로영역(167b)과 세로영역(167b)의 좌측에서 세로영역(167b)보다 더 돌출된 제1더미영역(167c)과 세로영역(167b)의 우측에서 세로영역(167b)보다 더 돌출된 제2더미영역(167d)을 갖는다. 제1더미영역(167c)과 제2더미영역(167d)은 하부에 위치하는 반도체층(163)의 일부를 노출하도록 서로 이격하여 패턴된다.According to the third embodiment of the present invention, the second gate metal 167 protrudes in the vertical direction (y) from the horizontal region 167a patterned in the horizontal direction (x) and the central region of the horizontal region 167a. On the left side of the vertical region 167b and the vertical region 167b, the first dummy region 167c protruding more than the vertical region 167b and the second protruding more than the vertical region 167b on the right side of the vertical region 167b. It has a dummy area 167d. The first dummy region 167c and the second dummy region 167d are spaced apart from each other so as to expose a portion of the semiconductor layer 163 positioned below.

즉, 세로영역(167b)보다 더 돌출된 제1 및 제2더미영역(167c, 167d)은 본 발명의 제1 및 제2실시예와 같이 세로영역(167b)의 좌측이나 우측에서 돌출되는 것은 물론 본 발명의 제3실시예와 같이 세로영역(167b)의 좌측 및 우측에서 돌출되도록 변경될 수도 있다.That is, the first and second dummy regions 167c and 167d that protrude more than the vertical region 167b protrude from the left or right side of the vertical region 167b as in the first and second embodiments of the present invention. As in the third embodiment of the present invention, it may be changed to protrude from the left and right sides of the vertical region 167b.

<제4실시예><Example 4>

도 13은 본 발명의 제4실시예에 따른 제2게이트금속의 평면도이다.13 is a plan view of a second gate metal according to a fourth embodiment of the present invention.

도 13에 도시된 바와 같이, 제2게이트금속(167)은 도 13의 (a)와 같은 제1실시예의 구조는 물론 도 13의 (b)와 같은 제4실시예와 같이 가로영역(167a)의 상부와 하부를 포함하는 세로방향(y)으로 돌출된 세로영역(167b, 167e)을 포함하는 구조를 가질 수도 있다.As shown in FIG. 13, the second gate metal 167 has a structure in the first embodiment as shown in FIG. 13(a), as well as a horizontal area 167a as in the fourth embodiment as shown in FIG. 13(b). It may have a structure including a vertical region (167b, 167e) protruding in the vertical direction (y) including the upper and lower portions of.

이상 본 발명은 콘택부 형성시 건식 식각 공정을 이용한 일괄 콘택홀 형성 공정을 진행하더라도 금속의 두께가 얇아져 선폭이 감소하는 것과 같은 문제로 신호라인이나 전극의 저항이 증가하는 문제를 방지하여 고 해상도 표시패널 구현시 용이한 이점을 줄 수 있는 효과가 있다.As described above, the present invention prevents an increase in the resistance of a signal line or an electrode due to a problem such as a decrease in line width due to a thinner metal thickness even though a process of forming a contact hole using a dry etching process is performed during formation of a contact portion, thereby displaying a high resolution. There is an effect that can easily provide advantages when implementing the panel.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
The embodiments of the present invention have been described above with reference to the accompanying drawings, but the technical configuration of the present invention described above is in other specific forms without changing the technical spirit or essential features of the present invention by those skilled in the art to which the present invention pertains. It will be understood that it can be practiced. Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. In addition, all modifications or variations derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

161: 하부기판 162: 버퍼층
163: 반도체층 164: 제1절연막
165: 제1게이트금속 167: 제2게이트금속
167a:가로영역 167b: 세로영역
167c: 더미영역
168: 제3절연막 169: 소오스 드레인금속
CH: 콘택홀161: lower substrate 162: buffer layer
163: semiconductor layer 164: first insulating film
165: first gate metal 167: second gate metal
167a: horizontal area 167b: vertical area
167c: dummy area
168: third insulating film 169: source drain metal
CH: Contact Hall

Claims (9)

표시패널;
상기 표시패널에 형성된 서브 픽셀들; 및
상기 서브 픽셀들의 영역 내에 위치하고 적어도 하나의 전극을 다른 전극에 연결하는 콘택부를 포함하되,
상기 콘택부는 하부기판 상에 형성된 반도체층과, 상기 반도체층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 제2절연막과, 상기 제2절연막 상에 형성된 게이트금속과, 상기 게이트금속 상에 형성된 제3절연막과, 상기 제3절연막 상에 형성된 소오스 드레인금속을 포함하고,
상기 반도체층과 상기 게이트금속은 상기 제1 내지 제3절연막에 형성된 콘택홀에 의해 노출되고, 상기 소오스 드레인금속에 의해 전기적으로 연결되고,
상기 콘택홀은
상기 게이트금속의 일부 표면, 상기 반도체층의 일부 측면 및 상기 하부기판의 일부 표면을 노출하는 것을 특징으로 하는 유기전계발광표시장치.Display panel;
Sub-pixels formed on the display panel; And
A contact portion positioned in the region of the sub-pixels and connecting at least one electrode to the other electrode,
The contact portion includes a semiconductor layer formed on a lower substrate, a first insulating film formed on the semiconductor layer, a second insulating film formed on the first insulating film, a gate metal formed on the second insulating film, and the gate metal phase It includes a third insulating film formed on, and a source drain metal formed on the third insulating film,
The semiconductor layer and the gate metal are exposed by contact holes formed in the first to third insulating films, and are electrically connected by the source drain metal,
The contact hole
An organic electroluminescence display device characterized by exposing a portion of the gate metal, a portion of the semiconductor layer, and a portion of the lower substrate. 제1항에 있어서,
상기 콘택홀은
상기 게이트금속을 기준으로 상하 영역보다 좌우 영역이 긴 구조를 갖는 것을 특징으로 하는 유기전계발광표시장치.According to claim 1,
The contact hole
An organic light emitting display device having a structure in which the left and right regions are longer than the upper and lower regions based on the gate metal. 제1항에 있어서,
상기 콘택홀은
상기 게이트금속을 기준으로 상하 영역보다 좌우 영역이 긴 직사각형, 다각형 또는 타원형 구조를 갖는 것을 특징으로 하는 유기전계발광표시장치.According to claim 1,
The contact hole
An organic electroluminescent display device having a rectangular, polygonal or elliptical structure in which the left and right regions are longer than the upper and lower regions based on the gate metal. 제1항에 있어서,
상기 게이트금속은
가로방향으로 길게 패턴된 가로영역과,
상기 가로영역에서 세로방향으로 돌출된 세로영역과,
상기 콘택홀의 좌측 영역을 차지하도록 상기 세로영역의 좌측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.According to claim 1,
The gate metal
A horizontal area patterned long in the horizontal direction,
A vertical region protruding vertically from the horizontal region,
And an dummy region protruding from the left side of the vertical region more than the vertical region to occupy the left region of the contact hole. 제1항에 있어서,
상기 게이트금속은
가로방향으로 길게 패턴된 가로영역과,
상기 가로영역에서 세로방향으로 돌출된 세로영역과,
상기 콘택홀의 우측 영역을 차지하도록 상기 세로영역의 우측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.According to claim 1,
The gate metal
A horizontal area patterned long in the horizontal direction,
A vertical region protruding vertically from the horizontal region,
And an dummy region protruding from the right side of the vertical region more than the vertical region to occupy the right region of the contact hole. 제1항에 있어서,
상기 게이트금속은
가로방향으로 길게 패턴된 가로영역과,
상기 가로영역에서 세로방향으로 돌출된 세로영역과,
상기 콘택홀의 좌측 영역을 차지하도록 상기 세로영역의 좌측에서 상기 세로영역보다 더 돌출된 제1더미영역과,
상기 콘택홀의 우측 영역을 차지하도록 상기 세로영역의 우측에서 상기 세로영역보다 더 돌출된 제2더미영역을 포함하되,
상기 제1더미영역과 상기 제2더미영역은 서로 이격된 것을 특징으로 하는 유기전계발광표시장치.According to claim 1,
The gate metal
A horizontal area patterned long in the horizontal direction,
A vertical region protruding vertically from the horizontal region,
A first dummy area protruding more than the vertical area from the left side of the vertical area to occupy the left area of the contact hole,
A second dummy area protruding more than the vertical area from the right side of the vertical area to occupy the right area of the contact hole,
And the first dummy area and the second dummy area are spaced apart from each other. 제1항에 있어서,
상기 게이트금속은
가로방향으로 길게 패턴된 가로영역과,
상기 가로영역의 상부방향과 하부방향을 포함하는 세로방향으로 돌출된 세로영역과,
상기 콘택홀의 일측 영역을 차지하도록 상기 세로영역의 일측에서 상기 세로영역보다 더 돌출된 더미영역을 포함하는 유기전계발광표시장치.According to claim 1,
The gate metal
A horizontal area patterned long in the horizontal direction,
A vertical area protruding in a vertical direction including an upper direction and a lower direction of the horizontal area,
An organic light emitting display device including a dummy area that protrudes more than the vertical area from one side of the vertical area so as to occupy one area of the contact hole. 제1항에 있어서,
상기 게이트금속은
가로방향으로 길게 패턴된 가로영역과, 상기 가로영역에서 세로방향으로 돌출된 세로영역을 포함하고,
상기 콘택홀은 상기 세로영역과 중첩하고 상기 가로영역과 비중첩하는 유기전계발광표시장치.According to claim 1,
The gate metal
A horizontal area patterned in a horizontal direction and a vertical area protruding vertically from the horizontal area,
The contact hole overlaps the vertical area and is non-overlapping with the horizontal area. 제1항에 있어서,
상기 게이트금속은
상기 제1절연막 상에 위치하는 제1게이트금속과,
상기 제2절연막 상에 위치하는 제2게이트금속을 포함하고,
상기 제1게이트금속과 상기 제2게이트금속 중 적어도 하나는 상기 소오스 드레인금속에 의해 상기 반도체층과 전기적으로 연결되는 유기전계발광표시장치.
According to claim 1,
The gate metal
A first gate metal positioned on the first insulating film,
A second gate metal positioned on the second insulating film,
At least one of the first gate metal and the second gate metal is an organic light emitting display device that is electrically connected to the semiconductor layer by the source drain metal.
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