KR102122847B1 - Light emitting diode array on wafer level - Google Patents
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Abstract
발광 다이오드 어레이가 개시된다. 이 발광 다이오드 어레이는, 성장 기판; 상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들; 및 상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들을 포함한다. 또한, 상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하며, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연된다. 이에 따라, 고전압하에서 동작할 수 있으며 제조 공정을 단순화할 수 있는 발광 다이오드 어레이가 제공된다.A light emitting diode array is disclosed. The light emitting diode array includes: a growth substrate; A plurality of light emitting diodes arranged on the substrate, each including a first semiconductor layer, an active layer and a second semiconductor layer; And a plurality of upper electrodes arranged on the plurality of light emitting diodes, formed of the same material as each other, and electrically connected to the first semiconductor layer of each corresponding light emitting diode. Further, at least one of the upper electrodes is electrically connected to the second semiconductor layer of the adjacent light emitting diode, and the other of the upper electrodes is insulated from the second semiconductor layer of the adjacent light emitting diode. Accordingly, a light emitting diode array is provided that can operate under high voltage and can simplify the manufacturing process.
Description
본 발명은 발광 다이오드 어레이에 관한 것으로, 더욱 상세하게는 다수의 발광 다이오드들을 배선을 통해 연결하고, 이를 플립칩 타입으로 형성한 발광 다이오드 어레이 및 이의 제조방법에 관한 것이다.The present invention relates to a light emitting diode array, and more particularly, to a plurality of light emitting diodes connected through a wiring, and relates to a light emitting diode array and a method of manufacturing the same in a flip chip type.
발광 다이오드는 애노드 단자와 캐소드 단자를 통해 턴온 전압 이상의 전압이 인가되는 경우 발광 동작을 수행하는 소자이다. 일반적으로, 발광 다이오드의 발광 동작을 유도하는 턴온 전압은 사용되는 상용 전원에 비해 매우 낮은 값을 가진다. 따라서, 발광 다이오드는 110V 또는 220V의 상용 교류전원하에서 직접 사용하기 곤란한 단점이 있다. 상용 교류전원을 이용하여 발광 다이오드를 동작시키기 위해서는 공급되는 교류전압을 강하하기 위한 전압변환기가 요구된다. 이에 따라, 발광 다이오드의 구동회로가 구비되어야 하며, 발광 다이오드를 포함하는 조명장치의 제조원가가 상승하는 일 요인이 된다. 또한, 별도의 구동회로를 구비하여야 하므로 조명장치의 부피가 증가하고 불필요한 열이 발생되며, 인가되는 전력에 대한 역률개선 등의 과제가 상존한다.The light emitting diode is a device that performs a light emitting operation when a voltage equal to or higher than a turn-on voltage is applied through the anode terminal and the cathode terminal. In general, the turn-on voltage to induce the light-emitting operation of the light emitting diode has a very low value compared to the commercial power supply used. Therefore, the light emitting diode has a disadvantage that it is difficult to directly use it under commercial AC power of 110V or 220V. In order to operate the light emitting diode using commercial AC power, a voltage converter is required to drop the supplied AC voltage. Accordingly, a driving circuit of the light emitting diode should be provided, which is a factor that increases the manufacturing cost of the lighting device including the light emitting diode. In addition, since a separate driving circuit must be provided, the volume of the lighting device increases, unnecessary heat is generated, and there are problems such as power factor improvement for applied power.
상용 교류전원을 별도의 전압변환수단을 배제한 상태로 사용하기 위해서는 복수개의 발광 다이오드 칩들을 서로 직렬로 연결하여 어레이를 구성하는 방법이 제안된다. 발광 다이오드들을 어레이로 구현하기 위해서는 발광 다이오드 칩을 개별 패키지로 형성하여야 한다. 따라서, 기판 분리 공정, 분리된 발광 다이오드 칩에 대한 패키징 공정 등이 요구되며, 각각의 패키지들을 어레이 기판 상에 배치하는 실장공정 및 패키지가 가지는 전극들 사이의 배선 공정이 별도로 요구된다. 따라서, 어레이를 구성하기 위한 공정시간이 증가하며, 제조단가가 상승하는 문제가 있다.In order to use a commercial AC power in a state in which a separate voltage conversion means is excluded, a method is proposed in which a plurality of light emitting diode chips are connected in series to each other to form an array. In order to implement the light emitting diodes in an array, the light emitting diode chips must be formed in individual packages. Therefore, a substrate separation process, a packaging process for a separated LED chip, and the like are required, and a mounting process of disposing each package on an array substrate and a wiring process between electrodes of the package are separately required. Therefore, there is a problem that the process time for constructing the array increases, and the manufacturing cost increases.
또한, 어레이를 구성하는 배선공정에서 와이어 본딩이 이용되며, 어레이 전면에 본딩 와이어를 보호하기 위한 별도의 몰딩층이 형성된다. 따라서, 몰딩층을 형성하기 위한 몰딩형성 공정이 추가로 요구되어 공정의 복잡도가 증가되는 문제가 있다. 특히, 수평(lateral) 구조의 칩 타입을 적용하는 경우, 발광성능의 저하 및 발열에 따른 발광 다이오드의 품질의 저하가 상존한다.In addition, wire bonding is used in a wiring process constituting the array, and a separate molding layer for protecting the bonding wire is formed on the front surface of the array. Accordingly, there is a problem in that a molding forming process for forming a molding layer is additionally required, thereby increasing the complexity of the process. Particularly, when a chip type having a lateral structure is applied, a decrease in light emitting performance and a decrease in quality of a light emitting diode due to heat generation exist.
상술한 문제점을 해결하기 위해 복수개의 발광 다이오드 칩으로 구성된 어레이를 단일의 패키지로 제조하는 발광 다이오드 칩 어레이가 제안된다.In order to solve the above-mentioned problem, a light emitting diode chip array is proposed in which an array composed of a plurality of light emitting diode chips is manufactured in a single package.
대한민국 공개특허 제2007-0035745호에는 단일 기판 상에 복수개의 수평형 발광 다이오드 칩들이 에어브리지 공정으로 형성된 금속 배선을 통해 전기적으로 연결된다. 상기 공개 특허에 따르면, 개별 칩 단위로 별도의 패키징 공정이 요구되지 않으며 웨이퍼 레벨에서 어레이를 형성하는 장점이 있다. 다만, 에어브리지 연결구조를 가지므로 내구성이 취약하며, 수평형 칩 타입으로 인해 발광성능 또는 발열성능의 저하가 문제된다.In Korean Patent Publication No. 2007-0035745, a plurality of horizontal light emitting diode chips on a single substrate are electrically connected through a metal wiring formed by an air bridge process. According to the published patent, a separate packaging process is not required in units of individual chips, and there is an advantage of forming an array at a wafer level. However, since it has an air bridge connection structure, its durability is weak, and its luminous performance or heat generation performance is reduced due to the horizontal chip type.
이외에 미합중국 등록특허 제6,573,537호에서는 단일 기판 상에 복수의 플립칩 타입의 발광 다이오드들이 구비된다. 다만, 각각의 발광 다이오드의 n전극과 p전극은 외부로 분리된 채로 노출된다. 따라서, 단일전원을 사용하기 위해서는 다수개의 전극을 상호간에 연결하는 배선공정이 추가되어야 한다. 이를 위해서 상기 등록특허에서는 서브마운트 기판을 이용하고 있다. 즉, 전극들 사이의 배선을 위한 별도의 서브마운트 기판에 플립칩 타입의 발광 다이오드들을 실장하여야 한다. 서브 마운트 기판의 배면에는 기판과의 전기적 연결을 위한 적어도 2개의 전극들이 형성되어야 한다. 상기 등록특허는 플립칩 타입을 사용하므로 발광성능 및 발열성능이 개선되는 장점을 가진다. 반면, 서브마운트 기판의 사용으로 인해 제조비용이 증가하고, 최종 제품의 두께가 증가하는 문제가 있다. 이외에 서브 마운트 기판에 대한 추가적인 배선공정과 서브 마운트 기판을 새로운 기판에 장착하여야 하는 추가적인 공정이 요구되는 단점이 있다.In addition, in US Patent No. 6,573,537, a plurality of flip-chip type light emitting diodes are provided on a single substrate. However, the n-electrode and the p-electrode of each light emitting diode are exposed while being separated to the outside. Therefore, in order to use a single power source, a wiring process for connecting a plurality of electrodes to each other must be added. To this end, the registered patent uses a submount substrate. That is, flip-chip type light emitting diodes should be mounted on a separate submount substrate for wiring between electrodes. At least two electrodes must be formed on the rear surface of the sub-mount substrate for electrical connection with the substrate. Since the registered patent uses a flip chip type, it has an advantage of improving light emission performance and heat generation performance. On the other hand, there is a problem in that manufacturing cost increases due to the use of the submount substrate, and the thickness of the final product increases. In addition, there is a disadvantage in that an additional wiring process for the sub-mount substrate and an additional process for mounting the sub-mount substrate on a new substrate are required.
또한, 대한민국 공개특허 제2008-0002161호에서는 플립칩 타입의 발광 다이오드를 상호간에 직렬로 연결하는 구성이 나타난다. 상기 공개특허에 따르면, 칩 단위의 패키징 공정이 요구되지 않으며, 플립칩 타입의 사용으로 인해 발광 특성 및 발열성능이 개선되는 효과가 나타난다. 다만, n형 반도체층과 p형 반도체층 사이의 배선 이외에 별도의 반사층이 사용되며, n형 전극 상에 인터커넥션 배선이 사용되고 있다. 따라서, 다수의 패터화된 금속층이 형성되어야 하며, 이를 위해 다양한 종류의 마스크가 사용되어야 하는 문제가 있다. 또한, n전극 및 인터커넥션 전극간의 열팽창계수 등의 차이로 인해 박리 또는 균열이 발생되어 전기적 접촉이 개방되는 문제가 발생된다.In addition, Korean Patent Publication No. 2008-0002161 shows a configuration in which flip-chip type light emitting diodes are connected in series with each other. According to the published patent, a chip-based packaging process is not required, and an effect of improving light emission characteristics and heat generation performance is exhibited due to the use of a flip chip type. However, in addition to the wiring between the n-type semiconductor layer and the p-type semiconductor layer, a separate reflective layer is used, and interconnection wiring is used on the n-type electrode. Therefore, a number of patterned metal layers must be formed, and there is a problem that various types of masks must be used for this. In addition, peeling or cracking occurs due to a difference in the coefficient of thermal expansion between the n-electrode and the interconnection electrode, thereby causing a problem of opening electrical contact.
본 발명이 해결하고자 하는 과제는 개선된 구조를 갖는 플립칩 타입의 발광 다이오드 어레이 및 그 제조방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a flip-chip type light emitting diode array having an improved structure and a method of manufacturing the same.
본 발명이 해결하고자 하는 또 다른 과제는, 서브마운트 없이 사용될 수 있는 발광 다이오드 어레이 및 그 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a light emitting diode array and a method of manufacturing the same that can be used without submount.
본 발명이 해결하고자 하는 또 다른 과제는, 다수개의 발광 다이오드들을 연결하는 배선 이외에 별도의 반사 금속층 없이도 광 손실을 방지할 수 있는 플립칩 타입의 발광 다이오드 어레이 및 그 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a flip-chip type light emitting diode array capable of preventing light loss without a separate reflective metal layer in addition to wiring connecting a plurality of light emitting diodes and a method of manufacturing the same.
본 발명의 다른 특징 및 장점은 이하의 설명을 통해 명확해질 것이며 또한 이하의 설명을 통해 알게 될 것이다.Other features and advantages of the present invention will become apparent through the following description and will also be learned through the following description.
본 발명의 일 태양에 따른 발광 다이오드 어레이는, 성장 기판; 상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들; 및 상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들을 포함한다. 또한, 상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하며, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연된다.An LED array according to an aspect of the present invention includes a growth substrate; A plurality of light emitting diodes arranged on the substrate, each including a first semiconductor layer, an active layer and a second semiconductor layer; And a plurality of upper electrodes arranged on the plurality of light emitting diodes, formed of the same material as each other, and electrically connecting to the first semiconductor layer of the corresponding light emitting diode, respectively. Further, at least one of the upper electrodes is electrically connected to the second semiconductor layer of the adjacent light emitting diode, and the other of the upper electrodes is insulated from the second semiconductor layer of the adjacent light emitting diode.
이에 따라, 서브마운트를 사용할 필요없이, 고전압에서 구동될 수 있으며, 제조 공정을 단순화할 수 있는 플립칩 타입의 발광 다이오드 어레이가 제공될 수 있다. Accordingly, a flip-chip type light emitting diode array that can be driven at a high voltage and can simplify a manufacturing process without using a submount can be provided.
상기 상부 전극들은 제1 반도체층에 오믹 콘택하는 오믹 콘택층을 포함할 수 있다. 상기 상부 전극들이 오믹 콘택층을 포함하므로, 오믹 콘택층과 상부 전극을 별개의 마스크를 사용하여 형성할 필요가 없으며, 따라서, 제조 공정을 더욱 단순화할 수 있다.The upper electrodes may include an ohmic contact layer that ohmic contacts the first semiconductor layer. Since the upper electrodes include an ohmic contact layer, it is not necessary to form the ohmic contact layer and the upper electrode using separate masks, and thus, the manufacturing process can be further simplified.
상기 오믹 콘택층은 Cr, Ni, Ti, Rh 또는 Al의 금속 물질 또는 ITO를 포함할 수 있다. 또한, 상기 상부 전극들은 상기 오믹 콘택층 상에 위치하는 반사층을 더 포함할 수 있다. 반사층은 Al, Ag, Rh 또는 Pt를 포함할 수 있다. 나아가, 상기 상부 전극들은 상기 반사층을 보호하기 위한 장벽층을 더 포함할 수 있다. 장벽층은 단일층 또는 다중층으로 형성할 수 있으며, 300nm 내지 5000nm의 두께를 가질 수 있다.The ohmic contact layer may include metal material of Cr, Ni, Ti, Rh or Al or ITO. In addition, the upper electrodes may further include a reflective layer positioned on the ohmic contact layer. The reflective layer may include Al, Ag, Rh or Pt. Furthermore, the upper electrodes may further include a barrier layer for protecting the reflective layer. The barrier layer may be formed of a single layer or multiple layers, and may have a thickness of 300 nm to 5000 nm.
상기 발광 다이오드 어레이는, 상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함할 수 있다. 상기 상부 전극들을 상기 제1 층간 절연막에 의해 상기 발광 다이오드들의 측면으로부터 절연된다. 제1 층간 절연막은 상기 발광 다이오드들의 측면뿐만 아니라 발광 다이오드들 사이의 영역을 덮을 수 있다. 또한, 상기 상부 전극들은 상기 제1 층간 절연막 상에 위치하며, 발광 다이오드들 사이의 영역을 대부분 덮을 수 있다. 종래, 선형의 배선을 이용하는 경우, 배선은 발광 다이오드들 사이의 영역을 거의 덮지 않는다. 이에 반해, 상기 상부 전극들은 발광 다이오드들 사이의 영역의 30% 이상을 덮으며, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들이 서로 이격되므로, 상기 상부 전극들은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.The light emitting diode array may further include a first interlayer insulating layer arranged between the light emitting diodes and the upper electrodes. The upper electrodes are insulated from the side surfaces of the light emitting diodes by the first interlayer insulating film. The first interlayer insulating layer may cover the region between the light emitting diodes as well as the side surfaces of the light emitting diodes. In addition, the upper electrodes are positioned on the first interlayer insulating layer and may cover most of the regions between the light emitting diodes. Conventionally, when using linear wiring, the wiring hardly covers the area between the light emitting diodes. On the other hand, the upper electrodes may cover 30% or more of the region between the light emitting diodes, and further 50% or more, or 90% or more. However, since the upper electrodes are spaced from each other, the upper electrodes cover less than 100% of the area between the light emitting diodes.
상부 전극을 상대적으로 넓은 면적을 갖도록 형성함으로써 상부 전극에 의한 저항을 줄일 수 있으며, 따라서 전류 분산을 쉽게 함과 아울러, 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.By forming the upper electrode to have a relatively large area, resistance by the upper electrode can be reduced, and thus, current distribution can be easily performed and the forward voltage of the light emitting diode array can be lowered.
상기 발광 다이오드 어레이는 각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함할 수 있다. 상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시킨다. 또한, 상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속한다. 나아가, 상기 하부 전극들은 각각 반사층을 포함할 수 있다.The light emitting diode array may further include lower electrodes arranged on the second semiconductor layer of each light emitting diode. The first interlayer insulating layer exposes a portion of the lower electrode on each light emitting diode. In addition, the upper electrode(s) electrically connecting to the second semiconductor layer of the adjacent light emitting diode is connected to the exposed lower electrode through the first interlayer insulating film. Furthermore, each of the lower electrodes may include a reflective layer.
상기 발광 다이오드 어레이는, 상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함할 수 있다. 상기 제2 층간 절연막은 상기 하부 전극들 중 하나와 상기 인접한 발광 다이오드의 제2 반도체층으로부터 절연된 상부 전극을 노출시킨다.The light emitting diode array may further include a second interlayer insulating layer covering the upper electrodes. The second interlayer insulating layer exposes one of the lower electrodes and an upper electrode insulated from the second semiconductor layer of the adjacent light emitting diode.
나아가, 상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결될 수 있다. 이때, 상기 제2 층간 절연막은 상기 직렬 연결된 발광 다이오드들 중 양측 단부의 발광 다이오드들에 대응하는 하부 전극 및 상부 전극을 노출시킨다.Furthermore, the light emitting diodes may be connected in series by the upper electrodes. At this time, the second interlayer insulating layer exposes the lower electrode and the upper electrode corresponding to the light emitting diodes at both ends of the series connected light emitting diodes.
상기 발광 다이오드 어레이는, 상기 제2 층간 절연막 상에 위치하는 제1 패드 및 제2 패드를 더 포함할 수 있다. 상기 제1 패드는 상기 제2 층간 절연막을 통해 노출된 하부 전극에 접속되고, 상기 제2 패드는 상기 제2 층간 절연막을 통해 노출된 상부 전극에 접속한다. 이에 따라, 상기 제1 패드 및 제2 패드를 이용하여 인쇄회로보드 등에 실장할 수 있는 플립형 발광 다이오드 어레이가 제공된다.The light emitting diode array may further include a first pad and a second pad positioned on the second interlayer insulating film. The first pad is connected to the lower electrode exposed through the second interlayer insulating film, and the second pad is connected to the upper electrode exposed through the second interlayer insulating film. Accordingly, a flip-type light emitting diode array is provided that can be mounted on a printed circuit board or the like using the first pad and the second pad.
몇몇 실시예들에 있어서, 상기 발광 다이오드들은 각각 제2 반도체층 및 활성층을 통해 상기 제1 반도체층을 노출하는 비아홀을 가질 수 있다. 상기 상부 전극들은 각각 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속할 수 있다.In some embodiments, the light emitting diodes may have via holes exposing the first semiconductor layer through the second semiconductor layer and the active layer, respectively. Each of the upper electrodes may be connected to the first semiconductor layer of the corresponding light emitting diode through the via hole.
한편, 상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유할 수 있다. Meanwhile, the upper electrode may occupy 30% or more and less than 100% of the total area of the LED array.
또한, 상기 상부 전극은 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 가질 수 있다. 상부 전극을 종래의 선형 배선과 달리 플레이트 또는 시트 형상으로 함으로써 전류 분산을 돕고 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.In addition, the upper electrode may have a plate or sheet shape in which a ratio of width to width is in a range of 1:3 to 3:1. By forming the upper electrode in a plate or sheet shape unlike the conventional linear wiring, it is possible to help current distribution and lower the forward voltage of the light emitting diode array.
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는다. 따라서, 상기 상부 전극은 발광 다이오드들 사이의 영역을 덮으며, 활성층에서 생성된 광을 기판 측으로 반사시킬 수 있다.At least one of the upper electrodes has a larger width or width compared to the width or width of the corresponding light emitting diode. Therefore, the upper electrode covers the region between the light emitting diodes and can reflect light generated in the active layer toward the substrate.
본 발명의 다른 태양에 따른 발광 다이오드 어레이 제조 방법은, 성장 기판 상에 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수의 발광 다이오드들을 형성하는 것을 포함한다. 상기 발광 다이오드들은 각각 상기 제2 반도체층 및 활성층이 제거되어 노출된 제1 반도체층을 갖는다. 그 후, 상기 발광 다이오드들을 덮는 제1 층간 절연막이 형성된다. 상기 제1 층간 절연막은 상기 노출된 제1 반도체층들을 노출함과 아울러 각 발광 다이오드의 제2 반도체층 상부에 위치하는 개구부들을 갖는다. 한편, 상기 제1 층간 절연막 상에 동일 재료로 복수의 상부 전극들이 형성된다. 상기 상부 전극들은 각각 대응하는 발광 다이오드의 제1 반도체층에 접속한다. 나아가, 상기 상부 전극들 중 하나 이상은 상기 제1 층간 절연막의 개구부를 통해 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하며, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연된다.A method of manufacturing a light emitting diode array according to another aspect of the present invention includes forming a plurality of light emitting diodes each including a first semiconductor layer, an active layer, and a second semiconductor layer on a growth substrate. Each of the light emitting diodes has a first semiconductor layer exposed by removing the second semiconductor layer and the active layer. Thereafter, a first interlayer insulating film covering the light emitting diodes is formed. The first interlayer insulating layer exposes the exposed first semiconductor layers and has openings positioned on the second semiconductor layer of each light emitting diode. Meanwhile, a plurality of upper electrodes are formed of the same material on the first interlayer insulating film. Each of the upper electrodes is connected to a first semiconductor layer of a corresponding light emitting diode. Further, at least one of the upper electrodes is electrically connected to the second semiconductor layer of the adjacent light emitting diode through the opening of the first interlayer insulating film, and the other of the upper electrodes is from the second semiconductor layer of the adjacent light emitting diode. Is insulated.
이에 따르면, 상부 전극들을 이용하여 발광 다이오드들을 전기적으로 연결할 수 있는 플립칩형 발광 다이오드 어레이가 제조될 수 있으며, 따라서 서브마운트를 사용할 필요가 없다. 또한, 상기 상부 전극은 오믹 콘택층을 포함할 수 있으며, 따라서, 각 발광 다이오드의 제1 반도체층 상에 오믹 콘택을 별도로 형성할 필요가 없다.According to this, a flip-chip type light emitting diode array capable of electrically connecting light emitting diodes using the upper electrodes can be manufactured, and therefore, there is no need to use a submount. In addition, the upper electrode may include an ohmic contact layer, and thus, it is not necessary to separately form an ohmic contact on the first semiconductor layer of each light emitting diode.
한편, 상기 제1 층간 절연막을 형성하기 전에 각 발광 다이오드의 제2 반도체층 상에 하부 전극들을 형성하는 것을 더 포함할 수 있다. 하부 전극들은 제1 반도체층, 활성층 및 제2 반도체층을 패터닝하여 서로 이격된 발광 다이오드들을 형성한 후에 형성될 수도 있으나, 발광 다이오드들을 형성하기 전에 형성될 수도 있다.Meanwhile, before forming the first interlayer insulating layer, it may further include forming lower electrodes on the second semiconductor layer of each light emitting diode. The lower electrodes may be formed after patterning the first semiconductor layer, the active layer, and the second semiconductor layer to form light-emitting diodes spaced apart from each other, but may also be formed before forming the light-emitting diodes.
상기 방법은, 상기 상부 전극 상에 제2 층간 절연막을 형성하는 것을 더 포함할 수 있다. 상기 제2 층간 절연막은 상기 하부 전극들 중 하나와 상기 인접한 발광 다이오드의 제2 반도체층으로부터 절연된 다른 하나의 상부 전극을 노출한다.The method may further include forming a second interlayer insulating film on the upper electrode. The second interlayer insulating layer exposes one of the lower electrodes and another upper electrode insulated from the second semiconductor layer of the adjacent light emitting diode.
상기 방법은 또한, 상기 제2 층간 절연막 상에 제1 패드 및 제2 패드를 형성하는 것을 더 포함할 수 있다. 상기 제1 패드는 상기 하부 전극에 접속하고, 상기 제2 패드는 상기 상부 전극에 접속한다.The method may further include forming a first pad and a second pad on the second interlayer insulating film. The first pad is connected to the lower electrode, and the second pad is connected to the upper electrode.
한편, 상기 방법은, 상기 성장 기판을 개별 단위로 절단하는 것을 더 포함할 수 있으며, 상기 상부 전극은 절단된 개별 단위의 발광 다이오드 어레이 면적의 30% 이상 100% 미만의 면적을 점유할 수 있다.Meanwhile, the method may further include cutting the growth substrate into individual units, and the upper electrode may occupy an area of 30% or more and less than 100% of the area of the light-emitting diode array of the cut individual units.
본 발명의 실시예들에 따르면, 고전압 구동이 가능한 웨이퍼 레벨의 발광 다이오드 어레이가 제공될 수 있다. 상기 발광 다이오드 어레이는 서브마운트를 필요로 하지 않으며, 상부 전극이 오믹 콘택층을 포함할 수 있어, 오믹 콘택층을 별도로 형성할 필요가 없다.According to embodiments of the present invention, a wafer-level light emitting diode array capable of high voltage driving may be provided. The light emitting diode array does not require a submount, and an upper electrode may include an ohmic contact layer, so that an ohmic contact layer need not be formed separately.
나아가, 제1 패드 및 제2 패드가 상대적으로 넓은 면적을 점유하므로 발광 다이오드 어레이를 인쇄회로보드 등에 쉽고 견고하게 실장할 수 있다.Furthermore, since the first pad and the second pad occupy a relatively large area, the light emitting diode array can be easily and robustly mounted on a printed circuit board or the like.
또한, 상부 전극이 발광 다이오드들의 측면 및 발광 다이오드들 사이의 영역의 대부분을 덮을 수 있어, 상부 전극을 이용하여 광을 반사시킬 수 있으며, 따라서 발광 다이오드들 사이의 영역에서 발생되는 광 손실을 줄일 수 있다. 따라서, 상부 전극 이외에 광을 반사시키기 위한 별도의 반사 금속층을 추가로 형성할 수 필요가 없다.In addition, since the upper electrode can cover most of the sides of the light emitting diodes and the area between the light emitting diodes, light can be reflected using the upper electrode, thus reducing light loss generated in the area between the light emitting diodes. have. Therefore, there is no need to additionally form a separate reflective metal layer for reflecting light in addition to the upper electrode.
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이다.
도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이다.
도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 7은 도 5의 평면도의 사시도이다.
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.
도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다.
도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 18은 도 13의 평면도를 도시한 사시도이다.
도 19는 본 발명의 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 노출한 평면도이다.
도 21 내지 도 24는 도 20의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.
도 26 내지 도 29는 도 25의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.1 and 2 are plan and cross-sectional views showing via holes formed in a plurality of stacked structures according to an embodiment of the present invention.
3 and 4 are plan and cross-sectional views illustrating that lower electrodes are formed on the second semiconductor layer of FIG. 1.
FIG. 5 is a plan view illustrating a state in which cell regions are separated with respect to the structure of FIG. 3.
6 is a cross-sectional view of the plan view of FIG. 5 taken along line A1-A2.
7 is a perspective view of the top view of FIG. 5.
8 is a plan view of the first interlayer insulating layer formed on the front surface of FIGS. 5 to 7 and exposing a portion of the first semiconductor layer and the lower electrode in each cell region.
9 to 12 are cross-sectional views of the top view of FIG. 8 taken along a specific line.
13 is a plan view of upper electrodes formed on the structures disclosed in FIGS. 8 to 12.
14 to 17 are cross-sectional views of the top view of FIG. 13 taken along a specific line.
18 is a perspective view showing a plan view of FIG. 13.
19 is an equivalent circuit diagram modeling the structures of FIGS. 13 to 18 according to an embodiment of the present invention.
20 is a plan view of a second interlayer insulating film applied to the front surface of the structure in FIG. 13, exposing a portion of the first lower electrode in the first cell region, and exposing a portion of the fourth lower electrode in the fourth cell region to be.
21 to 24 are cross-sectional views of the plan view of FIG. 20 taken along a specific line.
25 is a plan view of the first pad and the second pad formed on the structure of FIG. 20.
26 to 29 are cross-sectional views of the top view of FIG. 25 taken along a specific line.
30 is a perspective view of the plan view of FIG. 25 taken along line C2-C3.
31 is a circuit diagram modeled to connect 10 light emitting diodes in series according to an embodiment of the present invention.
32 is a circuit diagram modeling that light-emitting diodes are configured in an array in a series/parallel form, according to an embodiment of the present invention.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 전형적인(exemplary) 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.Hereinafter, exemplary embodiments according to the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms.
본 실시예들에서 "제1", "제2", 또는 "제3"은 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.In this embodiment, "first", "second", or "third" is not intended to impose any limitation on the components, but should be understood as terms to distinguish the components.
[실시예][Example]
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.1 and 2 are plan and cross-sectional views showing via holes formed in a plurality of stacked structures according to an embodiment of the present invention.
특히, 도 2는 도 1의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.In particular, FIG. 2 is a cross-sectional view of the top view of FIG. 1 taken along line A1-A2.
도 1 및 도 2를 참조하면 기판(100) 상에 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)이 형성되고, 제1 반도체층(110)의 표면을 노출하는 비아홀들(140)이 형성된다.1 and 2, the
상기 기판(100)은 사파이어, 실리콘 카바이드 또는 GaN의 재질을 가질 수 있으며, 형성되는 박막의 성장을 유도할 수 있는 재질이라면 어느 것이나 사용가능할 것이다. 제1 반도체층(110)은 n형의 도전형을 가질 수 있다. 또한, 활성층(120)은 다중 양자 우물 구조를 가질 수 있으며, 활성층(120) 상에는 제2 반도체층(130)이 형성된다. 제1 반도체층(110)이 n형의 도전형을 가지는 경우, 제2 반도체층(130)은 p형의 도전형을 갖는다. 또한, 기판(100)과 제1 반도체층(110) 사이에는 제1 반도체층(110)의 단결정 성장을 용이하게 하도록 버퍼층(미도시)이 추가로 형성될 수 있다.The
이어서, 제2 반도체층(130)까지 형성된 구조물에 대한 선택적 식각이 수행되고, 다수의 비아홀들(140)이 형성된다. 비아홀(140)을 통해 하부의 제1 반도체층(110)의 일부는 노출된다. 상기 비아홀(140)은 통상의 식각공정에 따라 형성될 수 있다. 예컨대, 포토레지스트를 도포한 후, 통상의 패터닝 공정을 통해 형성하고자 하는 영역의 포토레지스트가 제거된 포토레지스트 패턴을 형성한다. 이후에는 포토레지스트 패턴을 식각 마스크로 하여 식각공정을 수행한다. 식각공정은 제1 반도체층(110)의 일부가 노출될 때까지 진행된다. 이후에 잔류하는 포토레지스트 패턴은 제거된다.Subsequently, selective etching is performed on the structure formed up to the
상기 비아홀(140)의 형상 및 개수는 다양하게 변경가능하다 할 것이다.The shape and number of the via holes 140 may be variously changed.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이며, 특히, 도 4는 도 3의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.3 and 4 are plan and cross-sectional views showing lower electrodes formed on the second semiconductor layer of FIG. 1, and in particular, FIG. 4 is a cross-sectional view of FIG. 3 taken along line A1-A2.
도 3 및 도 4를 참조하면, 상기 하부 전극들(151, 152, 153, 154)은 비아홀(140)을 제외한 영역에 형성되며, 하부 전극들(151, 152, 153, 154)의 형성을 통해 다수개의 셀 영역들(161, 162, 163, 164)이 정의될 수 있다. 또한, 하부 전극(151, 152, 153, 154)은 금속 전극의 형성시 사용되는 리프트 오프 공정을 이용하여 형성될 수 있다. 예컨대, 가상의 셀 영역(161, 162, 163, 164)을 제외한 분리 영역 및 비아홀(140)이 형성된 영역에 포토레지스트를 형성하고, 통상의 열증착 등을 통해 금속층을 형성한다. 이후에는 포토레지스트를 제거하여 제2 반도체층(130) 상부에 하부 전극(151, 152, 153, 154)을 형성한다. 상기 하부 전극(151, 152, 153, 154)은 제2 반도체층(130)과 오믹 컨택을 수행하는 금속물이라면 어느 것이나 적용가능할 것이다. 상기 하부 전극(151, 152, 153, 154)은 Ni, Cr, 또는 Ti를 포함할 수 있으며, 예컨대, Ti/Al/Ni/Au의 복합 금속층으로 구성될 수 있다.3 and 4, the
도 3 및 도 4에서, 4개의 하부 전극(151, 152, 153, 154)이 형성된 영역은 4개의 셀 영역들(161, 162, 163, 164)을 정의한다. 셀 영역들(161, 162, 163, 164) 사이의 이격공간에는 제2 반도체층(130)이 노출된다. 상기 셀 영역(161, 162, 163, 164)의 개수는 형성하고자 하는 어레이에 포함되는 발광 다이오드의 개수에 상응하여 형성할 수 있다. 따라서, 셀 영역(161, 162, 163, 164)의 개수는 다양하게 변경가능하다.3 and 4, a region in which four
또한, 도 4에서 동일한 셀 영역(161, 162, 163, 164) 내에서 하부 전극(151, 152, 153, 154)은 분리된 것으로 묘사되나, 이는 절개선 A1-A2가 비아홀(140)을 가로지르는데 따라 나타나는 현상이다. 도 3에서 알 수 있듯이, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 물리적으로 연결된 상태이다. 따라서, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 비아홀(140)의 형성에도 불구하고, 전기적으로 단락된 상태이다.In addition, in FIG. 4, the
도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이며, 도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이고, 도 7은 도 5의 평면도의 사시도이다.FIG. 5 is a plan view showing a state in which cell regions are separated with respect to the structure of FIG. 3, FIG. 6 is a cross-sectional view taken along line A1-A2 of FIG. 5, and FIG. 7 is a perspective view of the plan view of FIG. .
도 5, 도 6 및 도 7을 참조하면, 4개의 셀 영역들(161, 162, 163, 164) 사이의 이격공간에 대한 메사 식각을 통해 메사 식각 영역이 형성된다. 메사 식각을 통해 메사 식각 영역에는 기판(100)이 노출된다. 따라서, 4개의 셀 영역(161, 162, 163, 164)은 각각 전기적으로 완전히 분리된다. 만일, 도 1 내지 도 4에서 기판(100)과 제1 반도체층(110) 사이에 버퍼층이 개입되는 경우, 상기 버퍼층은 셀 영역(161, 162, 163, 164)의 분리공정에도 잔류할 수 있다. 다만, 셀 영역(161, 162, 163, 164)의 완전한 분리를 위해서는 메사 식각을 통해 셀 영역(161, 162, 163, 164) 사이의 버퍼층은 제거될 수도 있다.Referring to FIGS. 5, 6, and 7, a mesa etch region is formed through mesa etching of a space between four
각각의 셀 영역들(161, 162, 163, 164) 사이의 분리 공정을 통해 셀 영역들(161, 162, 163, 164)마다 독립된 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124), 제2 반도체층(131, 132, 133, 134) 및 하부 전극(151, 152, 153, 154)이 형성된다. 따라서, 제1 셀 영역(161) 상에는 제1 하부전극(151)이 노출되고, 비아홀(140)을 통해 제1 반도체층(111)이 노출된다. 또한, 제2 셀 영역(162) 상에는 제2 하부전극(152)이 노출되고, 비아홀(140)을 통해 제1 반도체층(112)이 노출된다. 마찬가지로 제3 셀 영역(163) 상에는 제3 하부전극(153) 및 제1 반도체층(113)이 노출되고, 제4 셀 영역(164) 상에는 제4 하부 전극(154) 및 제1 반도체층(114)이 노출된다.An independent
또한, 본 발명에서는 발광 다이오드는 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124) 및 제2 반도체층(131, 132, 133, 134)이 적층된 구조를 지칭한다. 따라서, 하나의 셀 영역에는 하나의 발광 다이오드가 형성된다. 또한, 제1 반도체층(111, 112, 113, 114)이 n형의 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 것으로 모델링되는 경우, 제2 반도체층(131, 132, 133, 134) 상에 형성된 하부 전극(151, 152, 153, 154)은 발광 다이오드의 애노드 전극으로 지칭될 수 있다.In addition, in the present invention, the light emitting diode has a structure in which the first semiconductor layers 111, 112, 113, and 114, the
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.8 is a plan view of the first interlayer insulating layer formed on the front surface of FIGS. 5 to 7 and exposing a portion of the first semiconductor layer and the lower electrode in each cell region.
또한, 도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 9는 도 8의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 10은 도 8의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 11은 도 8의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 12는 도 8의 평면도를 E1-E2를 따라 절개한 단면도이다.9 to 12 are cross-sectional views of the top view of FIG. 8 taken along a specific line. In particular, FIG. 9 is a cross-sectional view of the top view of FIG. 8 taken along B1-B2, FIG. 10 is a cross-sectional view of the top view of FIG. 8 taken along C1-C2, and FIG. 11 is a view of D1-D2 of the top view of FIG. 8. Fig. 12 is a cross-sectional view taken along line E1-E2.
먼저, 도 5 내지 도 7의 구조물에 대해 제1 층간 절연막(170)을 형성한다. 또한, 패터닝을 통해 비아홀 하부의 제1 반도체층(111, 112, 113, 114) 및 하부 전극들(151, 152, 153, 154)의 일부를 노출한다.First, the first
예컨대, 제1 셀 영역(161)에서는 기형성된 2개의 비아홀이 개방되어 제1 반도체층(111)이 노출되고, 기형성된 제2 반도체층(131) 상부에 형성된 제1 하부전극(151)의 일부가 노출된다. 또한, 제2 셀 영역(162)에서는 기형성된 비아홀을 통해 노출된 제1 반도체층(112)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제2 하부 전극(152)의 일부가 노출된다. 또한, 제3 셀 영역(163)에서도 비아홀을 통해 제1 반도체층(113)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제3 하부 전극(153)의 일부가 노출된다. 제4 셀 영역(164)에서는 비아홀을 통해 제1 반도체층(114)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제4 하부 전극(154)의 일부가 노출된다.For example, in the
결국, 도 8 내지 도 12에서 기판의 전면에 제1 층간 절연막(170)이 형성되고, 선택적 식각을 통해 각각의 셀 영역(161, 162, 163, 164)마다, 비아홀 내의 제1 반도체층(111, 112, 113, 114) 및 제2 반도체층(131, 132, 133, 134) 상의 하부 전극들(151, 152, 153, 154)의 일부가 노출된다. 즉, 각각의 셀 영역(161, 162, 163, 164)에서 이전 단계에서 기형성된 비아홀을 통해 노출된 제1 반도체층(111, 112, 113, 114)은 노출되며, 하부 전극들(151, 152, 153, 154)의 일부도 노출된다. 나머지 영역은 제1 층간 절연막(170)에 의해 차폐된다. 상기 제1 층간 절연막(170)은 소정의 광 투과성을 가지는 절연물로 구성된다. 예컨대, 상기 제1 층간 절연막(170)은 SiO2를 포함할 수 있다.As a result, the first
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다. 또한, 도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 14는 도 13의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 15는 도 13의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 16은 도 13의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 17은 도 13의 평면도를 E1-E2를 따라 절개한 단면도이다.13 is a plan view of upper electrodes formed on the structures disclosed in FIGS. 8 to 12. 14 to 17 are cross-sectional views of the plan view of FIG. 13 taken along a specific line. In particular, FIG. 14 is a cross-sectional view of FIG. 13 taken along B1-B2, FIG. 15 is a cross-sectional view of FIG. 13 taken along C1-C2, and FIG. 16 is a view of D1-D2 of FIG. 13 17 is a cross-sectional view taken along line E1-E2 of FIG. 13.
도 13을 참조하면, 상부 전극들(181, 182, 183, 184)이 형성된다. 상부 전극들(181, 182, 183, 184)은 4개의 영역으로 분할되어 형성된다. 예컨대, 제1 상부 전극(181)은 제1 셀 영역(161) 및 제2 셀 영역(162)의 일부에 걸쳐서 형성된다. 또한, 제2 상부 전극(182)은 제2 셀 영역(162)의 일부 및 제3 셀 영역(163)의 일부에 걸쳐서 형성된다. 제3 상부 전극(183)은 제3 셀 영역(163)의 일부 및 제4 셀 영역(164)의 일부에 걸쳐 형성되고, 제4 상부 전극(184)은 제4 셀 영역(164)의 일부에 형성된다. 따라서, 각각의 상부 전극(181, 182, 183, 184)은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다. 상부 전극들(181, 182, 183, 184)은 셀 영역 사이의 이격공간의 30% 이상, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들들(181, 182, 183, 184)이 서로 이격되므로, 상기 상부 전극들들(181, 182, 183, 184)은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.Referring to FIG. 13,
상기 상부 전극들(181, 182, 183, 184) 전체는 상기 발광 다이오드 어레이의 전체 면적의 30% 이상, 나아가, 50% 이상, 또는 90% 이상을 점유할 수 있다. 상기 상부 전극들(181, 182, 183, 184)은, 서로 이격되므로, 상기 발광 다이오드 어레이의 전체 면적의 100% 미만의 면적을 점유한다. 또한, 상기 상부 전극들(181, 182, 183, 184) 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 갖는다. 나아가, 상기 상부 전극들(181, 182, 183, 184) 중 적어도 하나는 대응하는 발광 다이오드(셀 영역)의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 가진다.The
도 14를 참조하면, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 층간 절연막(170) 상에 형성되고, 비아홀을 통해 개방된 제1 반도체층(111) 상에 형성된다. 또한, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 개방하며, 제2 셀 영역(162)의 노출된 제2 하부 전극(152) 상에 형성된다.Referring to FIG. 14, the first
또한, 제2 상부 전극(182)은 제1 상부 전극(181)과 물리적으로 분리된 상태로 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되며, 나머지 영역에서는 제1 층간 절연막(170) 상에 형성된다.In addition, the second
상술한 도 14에서 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)을 전기적으로 연결한다. 제2 셀 영역(162) 상의 제2 하부 전극(152)은 비아홀의 존재에도 불구하고, 하나의 셀 영역에서 전체적으로 전기적으로 단락된 상태이다. 따라서, 제1 셀 영역(161)의 제1 반도체층(111)은 제2 하부 전극(152)을 통해 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다.In FIG. 14, the first
또한, 도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되고, 제3 셀 영역(163)의 제3 하부 전극(153)까지 신장되어 형성된다. 또한, 제2 상부 전극(182)과 물리적으로 분리된 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성된다.In addition, in FIG. 15, the second
도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112)과 전기적으로 연결되고, 제3 셀 영역(163)의 제3 하부 전극(153)과 전기적으로 연결된다. 따라서, 제2 셀 영역(162)의 제1 반도체층(112)은 제3 셀 영역(163)의 제2 반도체층(133)과 등전위를 유지할 수 있다.In FIG. 15, the second
도 16을 참조하면, 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성되고, 제4 셀 영역(164)의 제4 하부 전극(154)까지 신장되어 형성된다. 따라서, 제3 셀 영역(163)의 제1 반도체층(113)과 제4 셀 영역(164)의 제2 반도체층(134)은 전기적으로 연결된다. 또한, 제3 상부 전극(183)과 물리적으로 분리된 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114)과 전기적으로 연결된다.Referring to FIG. 16, the third
도 17을 참조하면, 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114) 상에 형성된다. 또한, 제4 상부 전극(184)과 물리적으로 분리된 제1 상부 전극(181)은 제1 셀 영역(161) 상의 비아홀을 통해 노출된 제1 반도체층(111) 상에 형성되고, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시킨다.Referring to FIG. 17, the fourth
도 13 내지 도 17에 개시된 내용을 정리하면, 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)은 제1 상부 전극(181)을 통해 등전위를 형성한다. 또한, 제2 셀 영역(162)의 제1 반도체층(112)과 제3 셀 영역(163)의 제2 반도체층(133)은 제2 상부 전극(182)을 통해 등전위를 형성한다. 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)을 통해 제4 셀 영역(164)의 제2 반도체층(134)과 등전위를 형성한다. 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부 전극(151)은 노출된다.13 to 17, the
물론, 등전위의 형성은 상부 전극들(181, 182, 183, 184)의 저항 및 상부 전극들(181, 182, 183, 184)과 하부 전극들(151, 152, 153, 154)의 접촉 저항들을 무시한 상태에서 이상적인 전기적 연결을 가정한 것이다. 따라서, 실제 소자의 동작에서는 금속 배선의 일종인 상부 전극(181, 182, 183, 184) 및 하부 전극(151, 152, 153, 154)의 저항 성분에 의한 전압의 강하는 일부 발생할 수 있다.Of course, the formation of the equipotential is the resistance of the
또한, 상기 상부 전극들(181, 182, 183, 184)은 제1 반도체층(111, 112, 113, 114)과 오믹 접촉을 형성할 수 있는 물질이라면 어느 것이나 가능할 것이다. 이외에 금속재질의 하부 전극(151, 152, 153, 154)과도 오믹 접촉을 형성할 수 있는 물질이라면 상부 전극(181, 182, 183, 184)으로 사용될 수 있다. 예를 들어, 상기 상부 전극(181, 182, 183, 184)은 Ni, Cr, Ti, Rh 또는 Al을 포함하는 금속층 또는 ITO와 같은 도전성 산화물층을 오믹 콘택층으로 포함할 수 있다. 또한, 각각의 셀 영역(161, 162, 163, 164)의 활성층들(121, 122, 123, 124)로부터 발생되는 광을 기판(100) 방향으로 반사하기 위해 상기 상부 전극(181, 182, 183, 184)은 Al, Ag, Rh 또는 Pt와 같은 반사층을 포함할 수 있다. 특히, 각각의 셀 영역(161, 162, 163, 164)의 활성층(121, 122, 123, 124)에서 발생되는 광은 하부 전극(151, 152, 153, 154)에서 기판(100)을 향하여 반사된다. 이외에 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 통해 전송되는 광은 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 차폐하는 상부 전극들(181, 182, 183, 184)에 의해 반사된다.Further, the
또한, 제1 반도체층(111, 112, 113, 114)이 n형 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 경우, 각각의 상부전극은 발광 다이오드의 캐소드 전극으로 모델링될 수 있으며, 캐소드 전극이 인접한 셀 영역에 형성된 발광 다이오드의 애노드 전극인 하부 전극과 연결되는 배선으로 동시에 모델링될 수 있다. 즉, 셀 영역 상에 형성된 발광 다이오드에서 상부 전극은 캐소드 전극을 형성함과 동시에 인접한 셀 영역의 발광 다이오드의 애노드 전극과 전기적으로 연결되는 배선으로 모델링될 수 있다.In addition, when the first semiconductor layers 111, 112, 113, and 114 have an n-type conductivity type, and the second semiconductor layers 131, 132, 133, and 134 have a p-type conductivity type, each upper electrode Silver may be modeled as the cathode electrode of the light emitting diode, and the cathode electrode may be simultaneously modeled as a wiring connected to the lower electrode which is the anode electrode of the light emitting diode formed in the adjacent cell region. That is, in the light emitting diode formed on the cell region, the upper electrode may be modeled as a wire that forms a cathode electrode and is electrically connected to the anode electrode of the light emitting diode in the adjacent cell region.
도 18은 도 13의 평면도를 도시한 사시도이다.18 is a perspective view showing a plan view of FIG. 13.
도 18을 참조하면, 제1 상부 전극(181) 내지 제3 상부 전극(183)은 적어도 2개의 셀 영역들에 걸쳐 형성된다. 따라서, 인접한 셀 영역 사이의 이격공간은 차폐된다. 상부 전극들의 경우, 인접한 셀 영역 사이에서 누설될 수 있는 광을 기판을 통해 반사하며, 각각의 셀 영역의 제1 반도체층과 전기적으로 연결된다. 또한, 인접한 셀 영역의 제2 반도체층과 전기적으로 연결된다.Referring to FIG. 18, the first
도 19는 본 발명의 일 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.19 is an equivalent circuit diagram modeling the structures of FIGS. 13 to 18 according to an embodiment of the present invention.
도 19를 참조하면, 4개의 발광 다이오드 D1, D2, D3, D4와 이들 사이의 배선 관계가 개시된다.Referring to FIG. 19, four light emitting diodes D1, D2, D3, and D4 and wiring relationships therebetween are disclosed.
제1 발광 다이오드 D1는 제1 셀 영역(161)에 형성되고, 제2 발광 다이오드 D2는 제2 셀 영역(162)에, 제3 발광 다이오드 D3은 제3 셀 영역(163)에, 제4 발광 다이오드 D4는 제4 셀 영역(164)에 형성된다. 또한, 각각의 셀 영역(161, 162, 163, 164)의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링하고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링한다.The first light emitting diode D1 is formed in the
제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층과 전기적으로 연결되며, 제2 셀 영역(162)까지 신장되고, 제2 셀 영역(162)의 제2 반도체층과 전기적으로 연결된다. 따라서, 제1 상부 전극(181)은 제1 발광 다이오드 D1의 캐소드 단자 및 제2 발광 다이오드 D2의 애노드 단자 사이를 연결하는 배선으로 모델링된다.The first
또한, 제2 상부 전극(182)은 제2 발광 다이오드 D2의 캐소드 단자 및 제3 발광 다이오드 D3의 애노드 단자 사이를 연결하는 배선으로 모델링되며, 제3 상부 전극(183)은 제3 발광 다이오드 D3의 캐소드 단자 및 제4 발광 다이오드 D4의 애노드 단자를 연결하는 배선으로 모델링된다. 또한, 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 단자를 형성하는 배선으로 모델링된다.Further, the second
따라서, 제1 발광 다이오드 D1의 애노드 단자 및 제4 발광 다이오드 D4의 캐소드 단자는 외부 전원에 대해 전기적으로 개방된 상태이며, 나머지 발광 다이오드들 D2, D3은 직렬 연결된 구조를 형성한다.Therefore, the anode terminal of the first light emitting diode D1 and the cathode terminal of the fourth light emitting diode D4 are electrically open to the external power supply, and the remaining light emitting diodes D2 and D3 form a series-connected structure.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 노출한 평면도이다.20 is a plan view of a second interlayer insulating film applied to the front surface of the structure in FIG. 13, exposing a portion of the first lower electrode in the first cell region, and exposing a portion of the fourth lower electrode in the fourth cell region to be.
또한, 도 21은 도 20의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 22는 도 20의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 23은 도 20의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 24는 도 20의 평면도를 E1-E2를 따라 절개한 단면도이다.In addition, FIG. 21 is a cross-sectional view of the top view of FIG. 20 taken along B1-B2, FIG. 22 is a cross-sectional view of the top view of FIG. 20 taken along C1-C2, and FIG. 23 is a view of D1-D2 of the top view of FIG. 20. Fig. 24 is a sectional view taken along line E1-E2.
도 21을 참조하면, 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부전극(151)은 개방된다. 나머지 영역은 제2 셀 영역(162)에 걸쳐 제2 층간 절연막(190)으로 덮인다.Referring to FIG. 21, the first
도 22를 참조하면, 제2 셀 영역(162) 및 제3 셀 영역(163)은 제2 층간 절연막(190)으로 완전히 덮인다.Referring to FIG. 22, the
또한, 도 23 및 도 24를 참조하면, 제4 셀 영역(164)의 제4 상부 전극(184)은 노출되며, 제1 셀 영역(161)의 제1 하부 전극(151)은 노출된다.In addition, referring to FIGS. 23 and 24, the fourth
상기 제2 층간 절연막(190)은 외부 환경으로부터 하부의 막을 보호할 수 있는 절연물에서 선택된다. 특히, 절연 특성을 가지며 온도나 습도의 변화를 차단할 수 있는 SiN 등이 사용될 수 있다.The second
도 20 내지 도 24에서 제2 층간 절연막(190)은 기판 상의 구조물 전체에 도포된다. 또한, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시키고, 제4 셀 영역(164)의 제4 상부 전극(184)을 노출시킨다.20 to 24, the second
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.25 is a plan view of the first pad and the second pad formed on the structure of FIG. 20.
도 25를 참조하면, 상기 제1 패드(210)는 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 형성된다. 이를 통해 제1 패드(210)는 도 20에서 노출된 제1 셀 영역(161)의 제1 하부 전극(151)과 전기적 접촉을 달성한다.Referring to FIG. 25, the
또한, 제2 패드(220)는 상기 제1 패드(210)와 일정 거리 이격되어 형성되며, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 형성될 수 있다. 제2 패드(220)는 상기 도 20에서 노출된 제4 셀 영역(164)의 제4 상부 전극(184)과 전기적으로 연결된다.Also, the
도 26은 도 25의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 27은 도 25의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 28은 도 25의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 29는 도 25의 평면도를 E1-E2를 따라 절개한 단면도이다.26 is a cross-sectional view of the top view of FIG. 25 taken along B1-B2, FIG. 27 is a cross-sectional view of the top view of FIG. 25 taken along C1-C2, and FIG. 28 is cut along the top view of FIG. 25 along D1-D2 It is one sectional view, and FIG. 29 is a sectional view taken along line E1-E2 of FIG. 25.
도 26을 참조하면, 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)에서 노출된 제1 하부 전극(151) 상에 형성된다. 나머지 영역에서는 제2 층간 절연막(190) 상에 형성된다. 따라서, 제1 패드(210)는 제1 하부 전극(151)을 통해 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결된다.Referring to FIG. 26, the
도 27을 참조하면, 제2 셀 영역(162) 상에는 제1 패드(210)가 형성되고, 제3 셀 영역(163) 상에는 제1 패드(210)와 이격되어 제2 패드(220)가 형성된다. 상기 제2 셀 영역(162) 및 제3 셀 영역(163)에서 제1 패드(210) 또는 제2 패드(220)는 하부 전극 또는 상부 전극과의 전기적 접촉은 차단된다.Referring to FIG. 27, a
도 28을 참조하면, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 제2 패드(220)가 형성된다. 특히, 제4 셀 영역(164)에서 개방된 제4 상부 전극(184)과 제2 패드(220)는 전기적으로 연결된다. 따라서, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.Referring to FIG. 28, the
도 29를 참조하면, 제4 셀 영역(164) 상에는 제2 패드(220)가 형성되고, 제1 셀 영역(161) 상에는 제2 패드(220)와 이격되어 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)의 제1 하부 전극(151) 상에 형성되어, 제2 반도체층(131)과 전기적으로 연결된다.Referring to FIG. 29, the
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.30 is a perspective view of the plan view of FIG. 25 taken along line C2-C3.
도 30을 참조하면, 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)과 전기적으로 연결된다. 상기 제3 상부 전극(183)은 제3 셀 영역(163) 및 제4 셀 영역(164)의 이격 공간을 차폐하며, 제4 셀 영역(164)의 제4 하부 전극(154)과 전기적으로 연결된다. 또한, 제1 패드(210) 및 제2 패드(220)는 상호 간에 이격되며, 제2 층간 절연막(190) 상에 형성된다. 물론, 전술한 바대로 제1 패드(210)는 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결되며, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.Referring to FIG. 30, the
도 19의 모델링을 참조할 경우, 각각의 셀 영역의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링되고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링된다. 제1 셀 영역(161)의 제2 반도체층(131) 상에 형성된 제1 하부 전극(151)은 제1 발광 다이오드 D1의 애노드 전극으로 모델링 된다. 따라서, 제1 패드(210)는 제1 발광 다이오드 D1의 애노드 전극에 연결된 배선으로 모델링될 수 있다. 또한, 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 전극으로 모델링된다. 따라서, 제2 패드(220)는 제4 발광 다이오드 D4의 캐소드 전극에 연결된 배선으로 이해될 수 있다.Referring to the modeling of FIG. 19, the first semiconductor layers 111, 112, 113, and 114 of each cell region are modeled as n-type semiconductors, and the second semiconductor layers 131, 132, 133, 134 are p Modeled as a type semiconductor. The first
이를 통해 4개의 발광 다이오드들 D1 내지 D4가 직렬 연결된 어레이 구조가 형성되며, 외부와의 전기적 연결은 하나의 기판(100) 상에 형성된 2개의 패드들(210, 220)를 통해 달성된다.Through this, an array structure in which four light emitting diodes D1 to D4 are connected in series is formed, and electrical connection to the outside is achieved through two
본 발명에서는 4개의 발광 다이오드들이 상호간에 분리된 형태로 형성되고, 하부 전극 및 상부 전극을 통해 하나의 발광 다이오드의 애노드 단자가 다른 발광 다이오드의 캐소드 단자와 전기적으로 연결되는 것을 도시한다. 다만, 본 실시예에 따르면, 4개의 발광 다이오드는 일 실시예에 불과하며, 본 발명에 따라 다양한 개수의 발광 다이오드를 형성할 수 있다.In the present invention, it is shown that the four light emitting diodes are formed in a form separated from each other, and the anode terminal of one light emitting diode is electrically connected to the cathode terminal of the other light emitting diode through the lower electrode and the upper electrode. However, according to this embodiment, the four light emitting diodes are only one embodiment, and various numbers of light emitting diodes may be formed according to the present invention.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.31 is a circuit diagram modeled to connect 10 light emitting diodes in series according to an embodiment of the present invention.
도 31을 참조하면, 도 5에 개시된 공정을 이용하여 10개의 셀 영역들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310)을 정의한다. 각각의 셀 영역(301, 302, 303, 304, 305, 306, 307, 308, 309, 310) 내의 제1 반도체층, 활성층, 제2 반도체층 및 하부 전극은 다른 셀 영역들과 분리된다. 각각의 하부전극들은 제2 반도체층 상에 형성되어 발광 다이오드 D1 내지 D10의 애노드 전극을 형성한다.Referring to FIG. 31, ten
이어서, 도 6 내지 도 17에 도시된 공정을 이용하여 제1 층간 절연막과 상부 전극들을 형성한다. 다만, 형성되는 상부 전극들은 인접한 셀 영역들 사이의 이격공간을 차폐하며, 인접한 발광 다이오드의 애노드 전극 사이의 전기적 연결을 달성하는 배선으로 작용한다.Subsequently, the first interlayer insulating film and the upper electrodes are formed using the processes illustrated in FIGS. 6 to 17. However, the formed upper electrodes shield the space between adjacent cell regions, and serve as wiring to achieve electrical connection between anode electrodes of adjacent light emitting diodes.
또한, 도 20 내지 도 29에 소개된 공정을 바탕으로 제2 층간 절연막을 형성하고, 전류 경로상 양의 전원 전압 V+에 연결되는 제1 발광 다이오드 D1의 하부 전극을 노출시키고, 음의 전원 전압 V-에 연결되는 제10 발광 다이오드 D10의 상부 전극을 오픈한다. 이어서, 제1 패드(320)를 형성하여 제1 발광 다이오드 D1의 애노드 단자를 연결한다. 또한, 제2 패드(330)를 형성하여 제10 발광 다이오드 D10의 캐소드 단자를 연결한다.In addition, based on the process introduced in FIGS. 20 to 29, a second interlayer insulating film is formed, the lower electrode of the first light emitting diode D1 connected to the positive power supply voltage V+ in the current path is exposed, and the negative power supply voltage V -The upper electrode of the tenth light emitting diode D10 connected to is opened. Subsequently, a
이외에 발광 다이오드들의 연결은 직/병렬 형태의 어레이로 구성될 수 있다.In addition, the connection of the light emitting diodes may be configured as a series array in parallel.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.32 is a circuit diagram modeling that light-emitting diodes are configured in an array in a series/parallel form, according to an embodiment of the present invention.
도 32를 참조하면, 다수의 발광 다이오드들 D1 내지 D8은 직렬 연결을 가지면서, 인접한 발광 다이오드들과 병렬 연결된 구조를 가진다. 각각의 발광 다이오드들 D1 내지 D8은 셀 영역(401, 402, 403, 404, 405, 406, 407, 408)의 정의를 통해 서로 독립적으로 형성된다. 전술한 바대로, 발광 다이오드 D1 내지 D8의 애노드 전극은 하부 전극을 통해 형성된다. 또한, 발광 다이오드 D1 내지 D8의 캐소드 전극 및 인접한 발광 다이오드의 애노드 전극과의 배선은 상부 전극의 형성 및 적절한 배선을 통해 형성된다. 다만, 하부 전극은 제2 반도체층 상부에 형성되고, 상부 전극은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다.Referring to FIG. 32, a plurality of light emitting diodes D1 to D8 have a series connection, and have a structure connected in parallel with adjacent light emitting diodes. Each of the light emitting diodes D1 to D8 is formed independently of each other through the definition of the
최종적으로 양의 전원 전압 V+가 공급되는 제1 패드(410)는 제1 발광 다이오드 D1 또는 제3 발광 다이오드 D3의 제2 반도체층 상에 형성된 하부 전극과 전기적으로 연결되며, 음의 전원 전압 V-가 공급되는 제2 패드(420)는 제6 발광 다이오드 D6 또는 제8 발광 다이오드 D8의 캐소드 단자인 상부 전극과 전기적으로 연결된다.The
상술한 본 발명에 따르면, 각각의 발광 다이오드의 활성층에서 발생된 광은 하부 전극 및 상부 전극에서 기판을 향해 반사되고, 플립칩 타입의 발광 다이오드들은 하나의 기판 상에 상부 전극의 배선을 통해 전기적으로 연결된다. 상부 전극은 제2 층간 절연막을 통해 외부와 차폐된다. 양의 전원 전압이 공급되는 제1 패드는 상기 양의 전원 전압에 가장 가깝게 연결되는 발광 다이오드의 하부 전극과 전기적으로 연결된다. 또한, 음의 전원 전압이 공급되는 제2 패드는 상기 음의 전원 전압에 가장 근접하여 연결되는 발광 다이오드의 상부 전극과 전기적으로 연결된다.According to the present invention described above, light generated in the active layer of each light-emitting diode is reflected from the lower electrode and the upper electrode toward the substrate, and flip-chip type light-emitting diodes are electrically on one substrate through wiring of the upper electrode. Connected. The upper electrode is shielded from the outside through a second interlayer insulating film. The first pad to which the positive power voltage is supplied is electrically connected to the lower electrode of the light emitting diode that is connected to the positive power voltage closest. In addition, the second pad to which the negative power voltage is supplied is electrically connected to the upper electrode of the light emitting diode that is connected to the negative power voltage most closely.
따라서, 플립칩 타입에서 다수의 칩들을 서브 마운트 기판 상에 실장하고, 서브 마운트 기판에 배열된 배선을 통해 외부의 전원에 대해 2단자를 구현하는 공정상의 번거로움은 해결된다. 이외에, 셀 영역들 사이의 이격공간은 상부 전극을 통해 차폐되어 기판을 향하는 광의 반사는 최대화될 수 있다.Therefore, the process of mounting a plurality of chips on a sub-mount substrate in a flip-chip type and implementing two terminals for an external power source through wiring arranged on the sub-mount substrate is solved. In addition, the space between the cell regions is shielded through the upper electrode so that reflection of light toward the substrate can be maximized.
또한, 제2 층간 절연막은 기판과 상기 제2 층간 절연막 사이에 배치된 다수의 적층구조를 외부의 온도 및 습도 등으로부터 보호한다. 따라서, 별도의 패키징 수단의 개입 없이 기판에 직접 실장할 수 있는 구조가 실현된다.In addition, the second interlayer insulating film protects a plurality of stacked structures disposed between the substrate and the second interlayer insulating film from external temperature and humidity. Thus, a structure capable of directly mounting on the substrate without the intervention of a separate packaging means is realized.
특히, 하나의 기판 상에 플립칩 타입으로 다수의 발광 다이오드가 구현되므로, 공급되는 상용화 전원에 대한 전압의 강하, 레벨의 변환 또는 파형의 변환을 배제한 상태에서 상용화 전원을 직접 사용할 수 있는 이점이 있다.In particular, since a plurality of light emitting diodes are implemented in a flip-chip type on a single substrate, there is an advantage in that a commercialized power source can be directly used in a state in which voltage drop, level conversion, or waveform conversion to a commercialized power supply is excluded. .
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.As described above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes are made by those skilled in the art within the technical spirit and scope of the present invention. This is possible.
100 : 기판
111, 112, 113, 114 : 제1 반도체층
121, 122, 123, 124 : 활성층
131, 132, 133, 134 : 제2 반도체층
140 : 비아홀
151 : 제1 하부 전극
152 : 제2 하부 전극
153 : 제3 하부 전극
154 : 제4 하부 전극
161 : 제1 셀 영역
162 : 제2 셀 영역
163 : 제3 셀 영역
164 : 제4 셀 영역
170 : 제1 층간 절연막
181 : 제1 상부 전극
182 : 제2 상부 전극
183 : 제3 상부 전극
184 : 제4 상부 전극
190 : 제2 층간 절연막
210 : 제1 패드
220 : 제2 패드100: substrate
111, 112, 113, 114: 1st semiconductor layer
121, 122, 123, 124: active layer
131, 132, 133, 134: second semiconductor layer
140: Via Hall
151: first lower electrode
152: second lower electrode
153: third lower electrode
154: fourth lower electrode
161: first cell region
162: second cell area
163: third cell area
164: fourth cell area
170: first interlayer insulating film
181: first upper electrode
182: second upper electrode
183: third upper electrode
184: fourth upper electrode
190: second interlayer insulating film
210: first pad
220: second pad
Claims (20)
상기 기판 상에 서로 이격되어 정렬하며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 활성층 및 상기 제2 반도체층을 식각하여 상기 제1 반도체층을 노출하는 비아홀이 형성된 복수의 발광 다이오드;
각 발광 다이오드의 제2 반도체층 상에 위치하는 하부 전극들;
상기 하부 전극들을 덮고 상기 발광 다이오드들의 측면들 및 상기 발광 다이오드들 사이의 영역을 덮되, 상기 하부 전극의 일부 및 상기 비아홀 내부의 상기 제1 반도체층을 노출하는 제1 층간 절연막;
상기 제1 층간 절연막 상에 위치하여, 상기 제1 층간 절연막에 의해 노출된 상기 하부 전극 및 상기 제1 반도체층 중 적어도 하나와 연결되도록 형성된 반사층들;
상기 반사층들을 덮는 제2 층간 절연막; 및
상기 제2 층간 절연막 상에 위치하는 제1 패드 및 제2 패드;를 포함하되,
상기 복수의 발광 다이오드는 하나의 발광 다이오드에 대해 일 방향으로 인접하는 발광 다이오드 및 상기 일 방향에 직교하는 방향으로 인접하는 발광 다이오드를 포함하도록 정렬되고,
상기 발광 다이오드들 사이의 영역의 50% 이상 및 100% 미만의 영역이 상기 반사층들로 덮이며,
상기 반사층들은 4개의 발광 다이오드의 서로 인접한 모서리들 및 상기 모서리들로 둘러싸인 발광 다이오드들 사이의 영역을 덮는 반사층을 포함하고,
하나의 반사층을 제외한 다른 반사층들은 일 발광 다이오드의 제1 반도체층과 이웃하는 발광 다이오드의 하부 전극을 연결하도록 형성되되,
상기 반사층들은 각각 일부가 서로 다른 발광 다이오드의 제1 반도체층과 연결되며, 하나의 반사층을 제외한 다른 반사층들은 각각 다른 일부가 서로 다른 발광 다이오드의 하부 전극과 연결되어, 상기 제1 패드 및 상기 제2 패드 사이에서 상기 복수의 발광 다이오드가 직렬 연결된 발광 다이오드 어레이.
Board;
A plurality of via holes formed to be spaced apart from each other on the substrate, each including a first semiconductor layer, an active layer and a second semiconductor layer, and etching the active layer and the second semiconductor layer to expose the first semiconductor layer Light emitting diodes;
Lower electrodes positioned on the second semiconductor layer of each light emitting diode;
A first interlayer insulating layer covering the lower electrodes and covering sides of the light emitting diodes and an area between the light emitting diodes, exposing a portion of the lower electrode and the first semiconductor layer inside the via hole;
Reflective layers formed on the first interlayer insulating layer and connected to at least one of the lower electrode and the first semiconductor layer exposed by the first interlayer insulating layer;
A second interlayer insulating film covering the reflective layers; And
It includes; a first pad and a second pad located on the second interlayer insulating film;
The plurality of light emitting diodes are arranged to include a light emitting diode adjacent to one light emitting diode in one direction and a light emitting diode adjacent to the direction perpendicular to the one light emitting diode,
Over 50% and less than 100% of the area between the light emitting diodes is covered with the reflective layers,
The reflective layers include reflective layers covering adjacent edges of four light emitting diodes and light emitting diodes surrounded by the edges,
Reflective layers other than one reflective layer are formed to connect the first semiconductor layer of one light emitting diode and the lower electrode of the neighboring light emitting diode,
Each of the reflective layers is connected to a first semiconductor layer of a different light emitting diode, and other reflective layers except one reflective layer are connected to a lower electrode of a different light emitting diode, respectively, so that the first pad and the second An array of light emitting diodes in which the plurality of light emitting diodes are connected in series between pads.
상기 4개의 발광 다이오드의 서로 인접한 모서리들을 덮는 반사층은 상기 모서리들로 둘러싸인 발광 다이오드들 사이의 영역으로부터 제1 방향으로 연장되어 2개의 발광 다이오드들 사이의 영역 전체를 덮는 발광 다이오드 어레이.
The method according to claim 1,
A reflective layer covering the edges adjacent to each other of the four light emitting diodes extends in a first direction from a region between the light emitting diodes surrounded by the edges to cover the entire region between the two light emitting diodes.
상기 4개의 발광 다이오드의 서로 인접한 모서리들을 덮는 반사층은 상기 모서리들로 둘러싸인 발광 다이오드들 사이의 영역으로부터 상기 제1 방향의 반대 방향으로 연장되어 2개의 발광 다이오드들 사이의 영역의 일부를 덮는 발광 다이오드 어레이.
The method according to claim 2,
The reflective layer covering the adjacent edges of the four light emitting diodes extends in a direction opposite to the first direction from the region between the light emitting diodes surrounded by the edges to cover a portion of the region between the two light emitting diodes. .
상기 반사층들은 2개 이상의 발광 다이오드에 걸쳐 배치된 반사층들과 하나의 발광 다이오드에만 걸쳐 배치된 반사층을 포함하는 발광 다이오드 어레이.
The method according to claim 1,
The reflective layers include a reflective layer disposed over two or more light emitting diodes and a reflective layer disposed over only one light emitting diode.
상기 반사층들은 Al, Ag, Rh 또는 Pt를 포함하는 발광 다이오드 어레이.
The method according to claim 1,
The reflective layers include Al, Ag, Rh or Pt.
상기 제1 층간 절연막과 각 반사층 사이에 배치된 금속층을 더 포함하되,
상기 금속층은 Cr, Ni, Ti, Rh 또는 Al을 포함하는 발광 다이오드 어레이.
The method according to claim 5,
Further comprising a metal layer disposed between the first interlayer insulating film and each reflective layer,
The metal layer is a light emitting diode array including Cr, Ni, Ti, Rh or Al.
상기 반사층들과 상기 제2 층간 절연막 사이에 위치하며, 상기 반사층들 상에 각각 배치된 장벽층들을 더 포함하는 발광 다이오드 어레이.
The method according to claim 5,
An LED array disposed between the reflective layers and the second interlayer insulating layer, and further comprising barrier layers respectively disposed on the reflective layers.
상기 반사층들은 상기 발광 다이오드들 사이의 영역을 90% 이상 덮는 발광 다이오드 어레이.
The method according to claim 5,
The reflective layer is a light emitting diode array that covers at least 90% of the area between the light emitting diodes.
상기 반사층들은 상기 제1 층간 절연막에 의해 상기 발광 다이오드들의 측면으로부터 절연된 발광 다이오드 어레이.
The method according to claim 1,
The reflective layers are light-emitting diode arrays insulated from the side surfaces of the light-emitting diodes by the first interlayer insulating film.
상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시키는 발광 다이오드 어레이.
The method according to claim 9,
The first interlayer insulating layer is a light emitting diode array exposing a portion of the lower electrode on each light emitting diode.
상기 제1 패드 및 상기 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 반사층들 중 하나에 전기적으로 접속하는 발광 다이오드 어레이.
The method according to claim 1,
The first pad and the second pad are light-emitting diode arrays each electrically connected to one of the reflective layers through the second interlayer insulating layer.
상기 발광 다이오드들은 각각 제1 반도체층을 노출하는 비아홀들을 갖는 발광 다이오드 어레이.
The method according to claim 1,
The light emitting diodes each have a light emitting diode array having via holes exposing the first semiconductor layer.
상기 비아홀들에 노출된 제1 반도체층들은 각각 상기 반사층들 중 하나의 반사층에 전기적으로 연결되는 발광 다이오드 어레이.
The method according to claim 12,
The first semiconductor layers exposed to the via holes are light-emitting diode arrays that are electrically connected to one of the reflective layers, respectively.
상기 제1 패드 및 상기 제2 패드는 각각 복수의 발광 다이오드들에 걸쳐 배치된 발광 다이오드 어레이.
The method according to claim 1,
The first pad and the second pad are light emitting diode arrays disposed over a plurality of light emitting diodes, respectively.
상기 사파이어 기판 상에 서로 이격되어 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 활성층 및 상기 제2 반도체층을 식각하여 상기 제1 반도체층을 노출하는 비아홀이 형성된 복수의 발광 다이오드;
각 발광 다이오드의 제2 반도체층 상에 위치하는 하부 전극들;
상기 하부 전극들을 덮고 상기 발광 다이오드들의 측면들 및 상기 발광 다이오드들 사이의 영역을 덮되, 상기 하부 전극의 일부 및 상기 비아홀 내부의 상기 제1 반도체층을 노출하는 제1 층간 절연막;
상기 제1 층간 절연막 상에 위치하여, 상기 제1 층간 절연막에 의해 노출된 상기 하부 전극 및 상기 제1 반도체층 중 적어도 하나와 연결되도록 형성된 금속 반사층들;
상기 금속 반사층들을 덮는 제2 층간 절연막; 및
상기 제2 층간 절연막 상에 위치하는 제1 패드 및 제2 패드;를 포함하되,상기 복수의 발광 다이오드는 하나의 발광 다이오드에 대해 일 방향으로 인접하는 발광 다이오드 및 상기 일 방향에 직교하는 방향으로 인접하는 발광 다이오드를 포함하도록 정렬되고,
하나의 반사층을 제외한 다른 반사층들은 일 발광 다이오드의 제1 반도체층과 이웃하는 발광 다이오드의 하부 전극을 연결하도록 형성되되,
상기 반사층들은 각각 일부가 서로 다른 발광 다이오드의 제1 반도체층과 연결되며, 하나의 반사층을 제외한 다른 반사층들은 각각 다른 일부가 서로 다른 발광 다이오드의 하부 전극과 연결되어, 상기 제1 패드 및 상기 제2 패드 사이에서 상기 복수의 발광 다이오드가 서로 직렬 연결되며,
상기 금속 반사층들은,
4개의 발광 다이오드의 서로 인접한 4개의 모서리 및 상기 4개의 모서리로 둘러싸인 발광 다이오드들 사이의 영역을 덮는 반사층;
단지 2개의 발광 다이오드를 덮는 반사층; 및
단지 하나의 발광 다이오드를 덮는 반사층;을 포함하는 발광 다이오드 어레이.
Sapphire substrate;
A plurality of via holes are formed on the sapphire substrate, which are arranged to be spaced apart from each other, each including a first semiconductor layer, an active layer, and a second semiconductor layer, and etching the active layer and the second semiconductor layer to expose the first semiconductor layer. Light emitting diodes;
Lower electrodes positioned on the second semiconductor layer of each light emitting diode;
A first interlayer insulating layer covering the lower electrodes and covering sides of the light emitting diodes and an area between the light emitting diodes, exposing a portion of the lower electrode and the first semiconductor layer inside the via hole;
Metal reflective layers positioned on the first interlayer insulating layer and connected to at least one of the lower electrode and the first semiconductor layer exposed by the first interlayer insulating layer;
A second interlayer insulating film covering the metal reflective layers; And
A first pad and a second pad positioned on the second interlayer insulating layer; including, wherein the plurality of light emitting diodes are adjacent to one light emitting diode in one direction adjacent to the light emitting diode and the direction perpendicular to the one direction Is arranged to include a light emitting diode,
Reflective layers other than one reflective layer are formed to connect the first semiconductor layer of one light emitting diode and the lower electrode of the neighboring light emitting diode,
Each of the reflective layers is connected to a first semiconductor layer of a different light emitting diode, and other reflective layers except one reflective layer are connected to a lower electrode of a different light emitting diode, respectively, so that the first pad and the second The plurality of light emitting diodes are connected in series with each other between pads,
The metal reflective layers,
A reflective layer covering four edges adjacent to each other of the four light emitting diodes and an area between the light emitting diodes surrounded by the four edges;
A reflective layer covering only two light emitting diodes; And
A light emitting diode array comprising a; reflective layer covering only one light emitting diode.
상기 4개의 발광 다이오드의 서로 인접한 4 개의 모서리를 덮는 반사층은 상기 모서리들로 둘러싸인 발광 다이오드들 사이의 영역으로부터 제1 방향으로 연장되어 2개의 발광 다이오드들 사이의 영역 전체를 덮는 발광 다이오드 어레이.
The method according to claim 15,
The reflective layer covering four corners adjacent to each other of the four light emitting diodes extends in a first direction from an area between the light emitting diodes surrounded by the corners to cover the entire area between the two light emitting diodes.
상기 4개의 발광 다이오드의 서로 인접한 4개의 모서리를 덮는 반사층은 상기 모서리들로 둘러싸인 발광 다이오드들 사이의 영역으로부터 상기 제1 방향의 반대 방향으로 연장되어 2개의 발광 다이오드들 사이의 영역의 일부를 덮는 발광 다이오드 어레이.
The method according to claim 16,
The reflective layers covering the four corners adjacent to each other of the four light emitting diodes extend from the area between the light emitting diodes surrounded by the corners in the opposite direction in the first direction to cover a part of the area between the two light emitting diodes. Diode array.
상기 발광 다이오드들은 각각 상기 제1 반도체층을 노출시키는 비아홀들을 갖고,
상기 비아홀들에 노출된 제1 반도체층들은 각각 상기 반사층들 중 하나에 접속된 발광 다이오드 어레이.
The method according to claim 15,
Each of the light emitting diodes has via holes exposing the first semiconductor layer,
The first semiconductor layers exposed to the via holes are light emitting diode arrays connected to one of the reflective layers, respectively.
상기 제1 층간 절연막과 각 반사층 사이에 배치된 금속층을 더 포함하며,
상기 금속층은 Cr, Ni, Ti, Rh 또는 Al을 포함하고,
상기 반사층들은 Al, Ag, Rh 또는 Pt를 포함하는 발광 다이오드 어레이.The method according to claim 15,
Further comprising a metal layer disposed between the first interlayer insulating film and each reflective layer,
The metal layer includes Cr, Ni, Ti, Rh or Al,
The reflective layers include Al, Ag, Rh or Pt.
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|---|---|---|---|
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