KR101893579B1 - Light emitting diode array on wafer level - Google Patents
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Abstract
플립칩 타입의 발광 다이오드들로 구성된 어레이가 개시된다. 동일한 기판 상에 복수개의 발광 다이오드들은 형성된다. 발광 다이오드의 제2 반도체층 상에는 애노드 전극의 역할을 수행할 수 있는 하부 전극들이 분리된 상태로 형성된다. 하부 전극 상에는 제1 층간 절연막이 형성되며, 제1 층간 절연막 상에는 상부 전극들이 형성된다. 각각의 상부 전극은 발광 다이오드들이 형성되는 셀 영역들 사이의 이격공간을 가로질러 형성되며, 셀 영역 내의 비아홀에 의해 개방된 제1 반도체층과 전기적으로 연결된다. 따라서, 캐소드 전극을 구성하며, 인접한 발광 다이오드의 애노드 전극과 전기적으로 연결된다. 이를 통해 복수개의 발광 다이오드들은 순차적으로 연결되며, 제1 패드는 양의 전원 전압이 인가되는 입력 발광 다이오드의 애노드 단자에 연결되고, 제2 패드는 음의 전원 전압이 인가되는 출력 발광 다이오드의 캐소드 단자에 연결된다.An array of flip chip type light emitting diodes is disclosed. A plurality of light emitting diodes are formed on the same substrate. On the second semiconductor layer of the light emitting diode, lower electrodes capable of serving as an anode electrode are formed in a separated state. A first interlayer insulating film is formed on the lower electrode, and upper electrodes are formed on the first interlayer insulating film. Each upper electrode is formed across a spacing space between the cell regions in which the light emitting diodes are formed and is electrically connected to the first semiconductor layer opened by a via hole in the cell region. Therefore, it constitutes a cathode electrode, and is electrically connected to the anode electrode of the adjacent light emitting diode. The first pad is connected to the anode terminal of the input light emitting diode to which the positive power voltage is applied and the second pad is connected to the cathode terminal of the output light emitting diode to which the negative power voltage is applied, Lt; / RTI >
Description
본 발명은 발광 다이오드 어레이에 관한 것으로, 더욱 상세하게는 다수의 발광 다이오드들을 배선을 통해 연결하고, 이를 플립칩 타입으로 형성한 발광 다이오드 어레이에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting diode array, and more particularly, to a light emitting diode array in which a plurality of light emitting diodes are connected to each other through a wiring and formed into a flip chip type.
발광 다이오드는 애노드 단자와 캐소드 단자를 통해 턴온 전압 이상의 전압이 인가되는 경우 발광 동작을 수행하는 소자이다. 일반적으로, 발광 다이오드의 발광 동작을 유도하는 턴온 전압은 사용되는 상용 전원에 비해 매우 낮은 값을 가진다. 따라서, 발광 다이오드는 110V 또는 220V의 상용 교류전원하에서 직접 사용하기 곤란한 단점이 있다. 상용 교류전원을 이용하여 발광 다이오드를 동작시키기 위해서는 공급되는 교류전압을 강하하기 위한 전압변환기가 요구된다. 이에 따라, 발광 다이오드의 구동회로가 구비되어야 하며, 발광 다이오드를 포함하는 조명장치의 제조원가가 상승하는 일 요인이 된다. 또한, 별도의 구동회로를 구비하여야 하므로 조명장치의 부피가 증가하고 불필요한 열이 발생되며, 인가되는 전력에 대한 역률개선 등의 과제가 상존한다.The light emitting diode is an element that performs a light emitting operation when a voltage higher than a turn-on voltage is applied through the anode terminal and the cathode terminal. Generally, the turn-on voltage that induces the light emitting operation of the light emitting diode has a very low value compared to the commercial power supply used. Therefore, the light emitting diode is disadvantageous in that it is difficult to directly use it under a commercial AC power source of 110V or 220V. In order to operate a light emitting diode using a commercial AC power source, a voltage converter is required to drop the supplied AC voltage. Accordingly, the driving circuit of the light emitting diode must be provided, and the manufacturing cost of the lighting device including the light emitting diode is increased. In addition, since a separate driving circuit must be provided, the volume of the lighting apparatus is increased, unnecessary heat is generated, and the power factor against the applied electric power remains.
상용 교류전원을 별도의 전압변환수단을 배제한 상태로 사용하기 위해서는 복수개의 발광 다이오드 칩들을 서로 직렬로 연결하여 어레이를 구성하는 방법이 제안된다. 발광 다이오드들을 어레이로 구현하기 위해서는 발광 다이오드 칩을 개별 패키지로 형성하여야 한다. 따라서, 기판 분리 공정, 분리된 발광 다이오드 칩에 대한 패키징 공정 등이 요구되며, 각각의 패키지들을 어레이 기판 상에 배치하는 실장공정 및 패키지가 가지는 전극들 사이의 배선 공정이 별도로 요구된다. 따라서, 어레이를 구성하기 위한 공정시간이 증가하며, 제조단가가 상승하는 문제가 있다.In order to use commercial AC power without excluding a separate voltage converting means, a method of constructing an array by connecting a plurality of light emitting diode chips in series is proposed. In order to implement light emitting diodes as an array, the light emitting diode chips must be formed in individual packages. Accordingly, a substrate separation process, a packaging process for the separated light emitting diode chip, and the like are required. A mounting process for disposing the individual packages on the array substrate and a wiring process for the electrodes between the packages are separately required. Therefore, there is a problem that the process time for constructing the array increases and the manufacturing cost increases.
또한, 어레이를 구성하는 배선공정에서 와이어 본딩이 이용되며, 어레이 전면에 본딩 와이어를 보호하기 위한 별도의 몰딩층이 형성된다. 따라서, 몰딩층을 형성하기 위한 몰딩형성 공정이 추가로 요구되어 공정의 복잡도가 증가되는 문제가 있다. 특히, 수평(lateral) 구조의 칩 타입을 적용하는 경우, 발광성능의 저하 및 발열에 따른 발광 다이오드의 품질의 저하가 상존한다.Further, wire bonding is used in the wiring step constituting the array, and a separate molding layer for protecting the bonding wire is formed on the entire surface of the array. Therefore, there is a problem that a molding forming process for forming a molding layer is further required, thereby increasing the complexity of the process. Particularly, when a chip type of a lateral structure is applied, deterioration of the light emitting performance and deterioration of the quality of the light emitting diode due to heat generation remain.
상술한 문제점을 해결하기 위해 복수개의 발광 다이오드 칩으로 구성된 어레이를 단일의 패키지로 제조하는 발광 다이오드 칩 어레이가 제안된다.In order to solve the above-described problems, there is proposed a light emitting diode chip array in which an array of a plurality of light emitting diode chips is formed into a single package.
대한민국 공개특허 제2007-0035745호에는 단일 기판 상에 복수개의 수평형 발광 다이오드 칩들이 에어브리지 공정으로 형성된 금속 배선을 통해 전기적으로 연결된다. 상기 공개 특허에 따르면, 개별 칩 단위로 별도의 패키징 공정이 요구되지 않으며 웨이퍼 레벨에서 어레이를 형성하는 장점이 있다. 다만, 에어브리지 연결구조를 가지므로 내구성이 취약하며, 수평형 칩 타입으로 인해 발광성능 또는 발열성능의 저하가 문제된다.Korean Patent Publication No. 2007-0035745 discloses that a plurality of horizontal type light emitting diode chips are electrically connected to each other through a metal wiring formed by an air bridge process on a single substrate. According to the above-described patent, there is no need for a separate packaging process in individual chip units, and there is an advantage of forming an array at a wafer level. However, since it has an air bridge connection structure, its durability is poor, and the light emitting performance or heat generation performance is deteriorated due to the horizontal chip type.
이외에 미합중국 등록특허 제6,573,537호에서는 단일 기판 상에 복수의 플립칩 타입의 발광 다이오드들이 구비된다. 다만, 각각의 발광 다이오드의 n전극과 p전극은 외부로 분리된 채로 노출된다. 따라서, 단일전원을 사용하기 위해서는 다수개의 전극을 상호간에 연결하는 배선공정이 추가되어야 한다. 이를 위해서 상기 등록특허에서는 서브마운트 기판을 이용하고 있다. 즉, 전극들 사이의 배선을 위한 별도의 서브마운트 기판에 플립칩 타입의 발광 다이오드들을 실장하여야 한다. 서브 마운트 기판의 배면에는 기판과의 전기적 연결을 위한 적어도 2개의 전극들이 형성되어야 한다. 상기 등록특허는 플립칩 타입을 사용하므로 발광성능 및 발열성능이 개선되는 장점을 가진다. 반면, 서브마운트 기판의 사용으로 인해 제조비용이 증가하고, 최종 제품의 두께가 증가하는 문제가 있다. 이외에 서브 마운트 기판에 대한 추가적인 배선공정과 서브 마운트 기판을 새로운 기판에 장착하여야 하는 추가적인 공정이 요구되는 단점이 있다.In addition, U.S. Patent No. 6,573,537 discloses a plurality of flip chip type light emitting diodes on a single substrate. However, the n-electrode and the p-electrode of each light emitting diode are exposed while being separated from each other. Therefore, in order to use a single power source, a wiring process for connecting a plurality of electrodes to each other must be added. To this end, the submount substrate is used in the above patent. That is, flip chip type light emitting diodes should be mounted on a separate submount substrate for wiring between the electrodes. At least two electrodes for electrical connection with the substrate must be formed on the back surface of the submount substrate. Since the flip chip type is used, the light emitting performance and the heat generating performance are improved. On the other hand, the use of the submount substrate increases the manufacturing cost and increases the thickness of the final product. In addition, there is a disadvantage that an additional wiring process for the submount substrate and an additional process for mounting the submount substrate to the new substrate are required.
또한, 대한민국 공개특허 제2008-0002161호에서는 플립칩 타입의 발광 다이오드를 상호간에 직렬로 연결하는 구성이 나타난다. 상기 공개특허에 따르면, 칩 단위의 패키징 공정이 요구되지 않으며, 플립칩 타입의 사용으로 인해 발광 특성 및 발열성능이 개선되는 효과가 나타난다. 다만, n형 반도체층과 p형 반도체층 사이의 배선 이외에 별도의 반사층이 사용되며, n형 전극 상에 인터커넥션 배선이 사용되고 있다. 따라서, 다수의 패터화된 금속층이 형성되어야 하며, 이를 위해 다양한 종류의 마스크가 사용되어야 하는 문제가 있다. 또한, n전극 및 인터커넥션 전극간의 열팽창계수 등의 차이로 인해 박리 또는 균열이 발생되어 전기적 접촉이 개방되는 문제가 발생된다.Korean Patent Publication No. 2008-0002161 discloses a configuration in which flip chip type light emitting diodes are connected in series to each other. According to the above-described patent, a chip-based packaging process is not required, and the use of the flip-chip type improves the light emitting characteristic and the heat generating performance. However, a separate reflective layer is used in addition to the wiring between the n-type semiconductor layer and the p-type semiconductor layer, and interconnection wiring is used on the n-type electrode. Therefore, a plurality of metalized metal layers must be formed, and various types of masks must be used for this purpose. Also, due to the difference in thermal expansion coefficient between the n electrode and the interconnection electrode, peeling or cracking is generated and electrical contact is opened.
본 발명이 해결하고자 하는 과제는, 고전압 구동이 가능한 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a flip chip type light emitting diode array capable of high voltage driving.
본 발명이 해결하고자 하는 또 다른 과제는, 서브마운트 없이 직접 인쇄회로보드 등에 실장될 수 있는 발광 다이오드 어레이를 제공하는 것이다.Another object of the present invention is to provide a light emitting diode array which can be directly mounted on a printed circuit board or the like without a submount.
본 발명이 해결하고자 하는 또 다른 과제는, 다수개의 발광 다이오드들을 연결하는 배선 이외에 별도의 반사 금속층 없이도 광 손실을 방지할 수 있는 플립칩 타입의 발광 다이오드 어레이를 제공하는 것이다.Another object of the present invention is to provide a flip chip type light emitting diode array capable of preventing light loss in addition to a wiring for connecting a plurality of light emitting diodes without a separate reflective metal layer.
본 발명의 다른 특징 및 장점은 이하의 설명을 통해 명확해질 것이며 또한 이하의 설명을 통해 알게 될 것이다.Other features and advantages of the present invention will become apparent from the following description and from the description that follows.
본 발명의 실시예에 따른 발광 다이오드 어레이는, 성장 기판; 상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들; 상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들; 및 상기 상부 전극들 상에 정렬된 제1 패드 및 제2 패드를 포함한다. 상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연된다. 또한, 상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결된다. 더욱이, 상기 제1 패드는 상기 직렬 연결된 발광 다이오드들 중 입력 발광 다이오드에 전기적으로 접속하고, 상기 제2 패드는 상기 직렬 연결된 발광 다이오들 중 출력 발광 다이오드에 전기적으로 접속한다.A light emitting diode array according to an embodiment of the present invention includes a growth substrate; A plurality of light emitting diodes arranged on the substrate, the plurality of light emitting diodes including a first semiconductor layer, an active layer and a second semiconductor layer, respectively; A plurality of upper electrodes arranged on the plurality of light emitting diodes and formed of the same material as each other and electrically connected to the first semiconductor layers of the corresponding light emitting diodes; And a first pad and a second pad arranged on the upper electrodes. Wherein at least one of the upper electrodes is electrically connected to a second semiconductor layer of an adjacent light emitting diode and the other of the upper electrodes is insulated from a second semiconductor layer of an adjacent light emitting diode. In addition, the light emitting diodes are connected in series by the upper electrodes. Further, the first pad is electrically connected to the input light emitting diode among the series-connected light emitting diodes, and the second pad is electrically connected to the output light emitting diode among the series connected light emitting diodes.
이에 따라 고전압 구동이 가능한 플립칩 타입의 발광 다이오드 어레이가 제공된다. 또한, 상기 상부 전극들에 의해 발광 다이오드들이 직렬 연결되므로 발광 다이오드들을 전기적으로 연결하기 위한 서브마운트를 사용할 필요가 없다.Thereby, a flip chip type light emitting diode array capable of high voltage driving is provided. Further, since the light emitting diodes are connected in series by the upper electrodes, it is not necessary to use a submount for electrically connecting the light emitting diodes.
상기 제1 패드 및 제2 패드는 각각 적어도 2개의 발광 다이오드들에 걸쳐서 위치할 수 있다. 상기 제1 패드 또는 제2 패드는 발광 다이오드 어레이 전체 면적의 1/3 이상 1/2 미만의 면적을 점유하도록 형성될 수 있다. 제1 패드 및 제2 패드를 상대적으로 크게 형성함으로써, 상기 발광 다이오드 어레이를 인쇄회로보드 등에 솔더링 등을 통해 쉽게 실장할 수 있으며, 발광 다이오드 어레이를 견고하게 실장할 수 있다.The first pad and the second pad may each be positioned over at least two light emitting diodes. The first pad or the second pad may be formed to occupy an area of 1/3 or more and less than 1/2 of the total area of the LED array. By forming the first pad and the second pad relatively large, the light emitting diode array can be easily mounted on a printed circuit board through soldering or the like, and the light emitting diode array can be firmly mounted.
상기 제1 패드 및 제2 패드는 동일 재료로 동일 공정에 형성될 수 있으며, 따라서, 상기 발광 다이오들 상의 동일 레벨에 위치할 수 있다.The first pad and the second pad may be formed of the same material in the same process, and therefore may be located at the same level on the light emitting diodes.
상기 제1 패드 및 제2 패드는, Ti, Cr 또는 Ni을 포함하는 제1 층; 및 상기 제1 층 상에 형성되고, Al, Cu, Ag 또는 Au를 포함하는 제2 층을 가질 수 있다. 나아가, 상기 제1 패드 또는 제2 패드는 도전성 재질의 패드 장벽층을 더 포함할 수 있다. 이에 따라, 솔더 등으로부터 Sn 등의 금속 물질의 확산을 방지할 수 있으며, 따라서, 상기 솔더링에 의해 안전하게 실장될 수 있는 발광 다이오드 어레이를 제공할 수 있다. 상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층을 포함할 수 있다.Wherein the first pad and the second pad comprise a first layer comprising Ti, Cr or Ni; And a second layer formed on the first layer and comprising Al, Cu, Ag or Au. Further, the first pad or the second pad may further include a pad barrier layer of a conductive material. Accordingly, it is possible to provide a light emitting diode array which can prevent diffusion of a metallic material such as Sn from a solder or the like, and can be safely mounted by the soldering. The pad barrier layer may include Cr, Ni, TiW, TiW, Mo, Pt, or a composite layer thereof.
상기 발광 다이오드 어레이는, 상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬된 제1 층간 절연막을 더 포함할 수 있다. 상기 상부 전극들을 상기 제1 층간 절연막에 의해 상기 발광 다이오드들의 측면으로부터 절연된다. 제1 층간 절연막은 상기 발광 다이오드들의 측면뿐만 아니라 발광 다이오드들 사이의 영역을 덮을 수 있다. 또한, 상기 상부 전극들은 상기 제1 층간 절연막 상에 위치하며, 발광 다이오드들 사이의 영역을 대부분 덮을 수 있다. 종래, 선형의 배선을 이용하는 경우, 배선은 발광 다이오드들 사이의 영역을 거의 덮지 않는다. 이에 반해, 상기 상부 전극들은 발광 다이오드들 사이의 영역의 30% 이상을 덮으며, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들이 서로 이격되므로, 상기 상부 전극들은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.The light emitting diode array may further include a first interlayer insulating film disposed between the light emitting diodes and the upper electrodes. The upper electrodes are insulated from the side surfaces of the light emitting diodes by the first interlayer insulating film. The first interlayer insulating layer may cover a side surface of the light emitting diodes as well as a region between the light emitting diodes. In addition, the upper electrodes are located on the first interlayer insulating film and may cover most of the region between the light emitting diodes. Conventionally, when a linear wiring is used, the wiring hardly covers the region between the light emitting diodes. In contrast, the upper electrodes may cover more than 30% of the area between the LEDs, and may cover more than 50% or even 90% of the area between the LEDs. However, since the upper electrodes are spaced apart from each other, the upper electrodes cover less than 100% of the area between the light emitting diodes.
상부 전극을 상대적으로 넓은 면적을 갖도록 형성함으로써 상부 전극에 의한 저항을 줄일 수 있으며, 따라서 전류 분산을 쉽게 함과 아울러, 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.By forming the upper electrode to have a relatively large area, the resistance due to the upper electrode can be reduced, so that the current dispersion can be facilitated and the forward voltage of the LED array can be lowered.
상기 발광 다이오드 어레이는 각 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극들을 더 포함할 수 있다. 상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시킨다. 또한, 상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속한다. 나아가, 상기 하부 전극들은 각각 반사층을 포함할 수 있다.The light emitting diode array may further include lower electrodes aligned on a second semiconductor layer of each light emitting diode. The first interlayer insulating film exposes a part of the lower electrode on each light emitting diode. In addition, the upper electrode (s) electrically connected to the second semiconductor layer of the adjacent light emitting diode is connected to the exposed lower electrode through the first interlayer insulating film. Furthermore, the lower electrodes may each include a reflective layer.
상기 발광 다이오드 어레이는, 상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함할 수 있다. 상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시킨다. 한편, 상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속한다.The light emitting diode array may further include a second interlayer insulating film covering the upper electrodes. The second interlayer insulating layer exposes a lower electrode aligned on the second semiconductor layer of the input light emitting diode and an upper electrode connected to the first semiconductor layer of the output light emitting diode. The first pad and the second pad are connected to the lower electrode and the upper electrode through the second interlayer insulating film, respectively.
몇몇 실시예들에 있어서, 상기 발광 다이오드들은 각각 제2 반도체층 및 활성층을 통해 상기 제1 반도체층을 노출하는 비아홀을 가질 수 있다. 상기 상부 전극들은 각각 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속할 수 있다.In some embodiments, the light emitting diodes may each have a via hole exposing the first semiconductor layer through a second semiconductor layer and an active layer. Each of the upper electrodes may be connected to the first semiconductor layer of the corresponding light emitting diode through the via hole.
한편, 상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유할 수 있다. On the other hand, the upper electrode may occupy an area of 30% or more and less than 100% of the total area of the LED array.
또한, 상기 상부 전극은 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 가질 수 있다. 상부 전극을 종래의 선형 배선과 달리 플레이트 또는 시트 형상으로 함으로써 전류 분산을 돕고 발광 다이오드 어레이의 순방향 전압을 낮출 수 있다.In addition, the upper electrode may have a plate or sheet shape with a ratio of width to width being in the range of 1: 3 to 3: 1. Unlike the conventional linear wiring, the upper electrode may be formed in a plate or sheet shape to facilitate current dispersion and reduce the forward voltage of the light emitting diode array.
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는다. 따라서, 상기 상부 전극은 발광 다이오드들 사이의 영역을 덮으며, 활성층에서 생성된 광을 기판 측으로 반사시킬 수 있다.At least one of the upper electrodes has a greater width or width than the width or width of the corresponding light emitting diode. Therefore, the upper electrode covers the region between the light emitting diodes and can reflect the light generated in the active layer to the substrate side.
본 발명의 실시예들에 따르면, 고전압 구동이 가능하며 인쇄회로보드 등에 직접 실장할 수 있는 웨이퍼 레벨의 발광 다이오드 어레이가 제공될 수 있다. 특히, 상기 발광 다이오드 어레이는 상부 전극들에 의해 직렬 연결되므로, 서브마운트를 필요로 하지 않으며, 상부 전극이 오믹 콘택층을 포함할 수 있어, 오믹 콘택층을 별도로 형성할 필요가 없다.According to the embodiments of the present invention, it is possible to provide a wafer level light emitting diode array capable of being driven at a high voltage and being directly mounted on a printed circuit board or the like. In particular, since the LED array is connected in series by the upper electrodes, a submount is not required, and the upper electrode may include an ohmic contact layer, so that it is not necessary to separately form the ohmic contact layer.
나아가, 상기 상부 전극이 상대적으로 넓은 면적을 점유하며 또한 발광 다이오드들의 측면 및 발광 다이오드들 사이의 영역의 대부분을 덮기 때문에 상부 전극을 이용하여 광을 반사시킬 수 있으며, 따라서 발광 다이오드들 사이의 영역에서 발생되는 광 손실을 줄일 수 있다. 따라서, 상부 전극 이외에 광을 반사시키기 위한 별도의 반사 금속층을 추가로 형성할 수 필요가 없다.Furthermore, since the upper electrode occupies a relatively large area and also covers most of the area between the side surfaces of the light emitting diodes and the light emitting diodes, it is possible to reflect the light using the upper electrode, So that the generated light loss can be reduced. Therefore, it is not necessary to additionally form a separate reflective metal layer for reflecting light in addition to the upper electrode.
또한, 상부 전극을 플레이트 또는 시트 형상으로 넓은 면적을 갖도록 형성함으로써 전류 분산 성능을 향상시킬 수 있으며, 동일한 개수의 발광 다이오드를 사용하면서 동일한 동작 전류에서의 순방향 전압을 낮출 수 있다.In addition, the upper electrode may be formed in a plate or sheet shape to have a large area to improve the current dispersion performance, and the forward voltage at the same operating current can be lowered while using the same number of light emitting diodes.
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이다.
도 5는 도 3의 구조물에 대해 셀 영역들 분리된 상태를 도시한 평면도이다.
도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.
도 7은 도 5의 평면도의 사시도이다.
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.
도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다.
도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다.
도 18은 도 13의 평면도를 도시한 사시도이다.
도 19는 본 발명의 바람직한 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 하부 전극의 일부를 노출한 평면도이다.
도 21 내지 도 24는 도 20의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 25는 상기 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.
도 26 내지 도 29는 도 25의 평면도를 특정 라인을 따라 절개한 단면도들이다.
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성된 것을 모델링한 회로도이다.1 and 2 are a plan view and a cross-sectional view, respectively, illustrating formation of via holes in a plurality of stacked structures, according to an embodiment of the present invention.
FIGS. 3 and 4 are a plan view and a cross-sectional view illustrating that lower electrodes are formed on the second semiconductor layer of FIG.
5 is a plan view showing a state in which cell regions are separated from the structure of FIG.
6 is a cross-sectional view taken along the line A 1 -A 2 in the plan view of FIG. 5;
7 is a perspective view of the plan view of Fig.
8 is a plan view showing a first interlayer insulating film formed on the entire surface of the structures of FIGS. 5 to 7 and partially exposing the first semiconductor layer and the lower electrode in each cell region.
9 to 12 are cross-sectional views taken along a specific line in the plan view of FIG.
13 is a plan view showing top electrodes formed on the structure shown in Figs. 8 to 12. Fig.
Figs. 14 to 17 are cross-sectional views taken along a specific line in the plan view of Fig.
Fig. 18 is a perspective view showing the plan view of Fig. 13. Fig.
19 is an equivalent circuit diagram modeling the structures of FIGS. 13 to 18 according to a preferred embodiment of the present invention.
FIG. 20 is a plan view of the structure of FIG. 13 in which a second interlayer insulating film is applied to the entire surface of the structure, a part of the first lower electrode of the first cell region is exposed, to be.
FIGS. 21 to 24 are cross-sectional views of the plan view of FIG. 20 taken along a specific line.
FIG. 25 is a plan view showing the first pad and the second pad formed on the structure of FIG. 20; FIG.
26 to 29 are cross-sectional views taken along a specific line in the plan view of Fig.
Fig. 30 is a perspective view of the plan view of Fig. 25 taken along line C2-C3.
31 is a circuit diagram modeling 10 LEDs connected in series according to an embodiment of the present invention.
32 is a circuit diagram modeling an array of light emitting diodes in a serial / parallel form according to an embodiment of the present invention.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms.
본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.In the present embodiments, "first "," second ", or "third" is not intended to impose any limitation on the elements, but merely as terms for distinguishing the elements.
도 1 및 도 2는 본 발명의 일 실시예에 따라, 다수의 적층 구조에 비아홀들을 형성한 것을 도시한 평면도 및 단면도이다.1 and 2 are a plan view and a cross-sectional view, respectively, illustrating formation of via holes in a plurality of stacked structures, according to an embodiment of the present invention.
특히, 도 2는 도 1의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.Particularly, Fig. 2 is a sectional view taken along line A1-A2 of the plan view of Fig.
도 1 및 도 2를 참조하면 기판(100) 상에 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)이 형성되고, 제1 반도체층(110)의 표면을 노출하는 비아홀들(140)이 형성된다.1 and 2, a
상기 기판(100)은 사파이어, 실리콘 카바이드 또는 GaN의 재질을 가질 수 있으며, 형성되는 박막의 성장을 유도할 수 있는 재질이라면 어느 것이나 사용가능할 것이다. 제1 반도체층(110)은 n형의 도전형을 가질 수 있다. 또한, 활성층(120)은 다중 양자 우물 구조를 가질 수 있으며, 활성층(120) 상에는 제2 반도체층(130)이 형성된다. 제1 반도체층(110)이 n형의 도전형을 가지는 경우, 제2 반도체층(130)은 p형의 도전형을 갖는다. 또한, 기판(100)과 제1 반도체층(110) 사이에는 제1 반도체층(110)의 단결정 성장을 용이하게 하도록 버퍼층(미도시)이 추가로 형성될 수 있다.The
이어서, 제2 반도체층(130)까지 형성된 구조물에 대한 선택적 식각이 수행되고, 다수의 비아홀들(140)이 형성된다. 비아홀(140)을 통해 하부의 제1 반도체층(110)의 일부는 노출된다. 상기 비아홀(140)은 통상의 식각공정에 따라 형성될 수 있다. 예컨대, 포토레지스트를 도포한 후, 통상의 패터닝 공정을 통해 형성하고자 하는 영역의 포토레지스트가 제거된 포토레지스트 패턴을 형성한다. 이후에는 포토레지스트 패턴을 식각 마스크로 하여 식각공정을 수행한다. 식각공정은 제1 반도체층(110)의 일부가 노출될 때까지 진행된다. 이후에 잔류하는 포토레지스트 패턴은 제거된다.Then, selective etching is performed on the structure formed up to the
한편, 상기 비아홀(140)의 형상 및 개수는 다양하게 변경가능하다.The shape and the number of the via holes 140 may be variously changed.
도 3 및 도 4는 도 1의 제2 반도체층 상에 하부 전극들이 형성된 것을 도시한 평면도 및 단면도이며, 특히, 도 4는 도 3의 평면도를 A1-A2 라인을 따라 절단한 단면도이다.FIGS. 3 and 4 are a plan view and a cross-sectional view, respectively, illustrating the formation of lower electrodes on the second semiconductor layer of FIG. 1. Particularly, FIG. 4 is a cross-sectional view taken along the line A1-A2 of FIG.
도 3 및 도 4를 참조하면, 상기 하부 전극들(151, 152, 153, 154)은 비아홀(140)을 제외한 영역에 형성되며, 하부 전극들(151, 152, 153, 154)의 형성을 통해 다수개의 셀 영역들(161, 162, 163, 164)이 정의될 수 있다. 또한, 하부 전극(151, 152, 153, 154)은 금속 전극의 형성시 사용되는 리프트 오프 공정을 이용하여 형성될 수 있다. 예컨대, 가상의 셀 영역(161, 162, 163, 164)을 제외한 분리 영역 및 비아홀(140)이 형성된 영역에 포토레지스트를 형성하고, 통상의 열증착 등을 통해 금속층을 형성한다. 이후에는 포토레지스트를 제거하여 제2 반도체층(130) 상부에 하부 전극들(151, 152, 153, 154)을 형성한다. 상기 하부 전극(151, 152, 153, 154)은 제2 반도체층(130)과 오믹 컨택을 수행하는 금속물이라면 어느 것이나 적용가능할 것이다. 상기 하부 전극(151, 152, 153, 154)은 Ni, Cr 또는 Ti를 포함할 수 있으며, Ti/Al/Ni/Au의 복합 금속층으로 구성될 수 있다.3 and 4, the
도 3 및 도 4에서 4개의 하부 전극들(151, 152, 153, 154)이 형성된 영역은 4개의 셀 영역들(161, 162, 163, 164)을 정의한다. 셀 영역들(161, 162, 163, 164) 사이의 이격공간에는 제2 반도체층(130)이 노출된다. 상기 셀 영역(161, 162, 163, 164)의 개수는 형성하고자 하는 어레이에 포함되는 발광 다이오드의 개수에 상응하여 형성할 수 있다. 따라서, 셀 영역의 개수는 다양하게 변경가능하다.The region where four
또한, 도 4에서 동일한 셀 영역(161, 162, 163, 164) 내에서 하부 전극(151, 152, 153, 154)은 분리된 것으로 묘사되나, 이는 절개선 A1-A2가 비아홀(140)을 가로지르는데 따라 나타나는 현상이다. 도 3에서 알 수 있듯이, 동일한 셀 영역(161, 162, 163, 164) 상에 형성된 하부 전극(151, 152, 153, 154)은 물리적으로 연결된 상태이다. 따라서, 동일한 셀 영역 상에 형성된 하부 전극(151, 152, 153, 154)은 비아홀(140)의 형성에도 불구하고, 전기적으로 단락된 상태이다.4, the
도 5는 도 3의 구조물에 대해 셀 영역들이 분리된 상태를 도시한 평면도이며, 도 6은 도 5의 평면도를 A1-A2 라인을 따라 절단한 단면도이고, 도 7은 도 5의 평면도의 사시도이다.FIG. 5 is a plan view showing a state in which cell regions are separated from the structure of FIG. 3, FIG. 6 is a cross-sectional view taken along line A 1 -A 2 of FIG. 5, and FIG. 7 is a perspective view of a plan view of FIG. .
도 5, 도 6 및 도 7을 참조하면, 4개의 셀 영역들(161, 162, 163, 164) 사이의 이격공간에 대한 메사 식각을 통해 메사 식각 영역이 형성된다. 메사 식각을 통해 메사 식각 영역에는 기판(100)이 노출된다. 따라서, 4개의 셀 영역(161, 162, 163, 164)은 각각 전기적으로 완전히 분리된다. 만일, 도 1 내지 도 4에서 기판(100)과 제1 반도체층(110) 사이에 버퍼층이 개입되는 경우, 상기 버퍼층은 셀 영역(161, 162, 163, 164)의 분리공정에도 잔류할 수 있다. 다만, 셀 영역(161, 162, 163, 164)의 완전한 분리를 위해서는 메사 식각을 통해 셀 영역(161, 162, 163, 164) 사이의 버퍼층은 제거될 수도 있다.Referring to FIGS. 5, 6 and 7, a mesa etch region is formed through a mesa etch for a spacing space between four
각각의 셀 영역들(161, 162, 163, 164) 사이의 분리 공정을 통해 셀 영역들(161, 162, 163, 164)마다 독립된 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124), 제2 반도체층(131, 132, 133, 134) 및 하부 전극(151, 152, 153, 154)이 형성된다. 따라서, 제1 셀 영역(161) 상에는 제1 하부전극(151)이 노출되고, 비아홀(140)을 통해 제1 반도체층(111)이 노출된다. 또한, 제2 셀 영역(162) 상에는 제2 하부전극(152)이 노출되고, 비아홀(140)을 통해 제1 반도체층(112)이 노출된다. 마찬가지로 제3 셀 영역(163) 상에는 제3 하부전극(153) 및 제1 반도체층(113)이 노출되고, 제4 셀 영역(164) 상에는 제4 하부 전극(154) 및 제1 반도체층(114)이 노출된다.The first semiconductor layers 111, 112, 113, 114 and the active layer (not shown) are formed for each of the
또한, 본 발명에서는 발광 다이오드는 제1 반도체층(111, 112, 113, 114), 활성층(121, 122, 123, 124) 및 제2 반도체층(131, 132, 133, 134)이 적층된 구조를 지칭한다. 따라서, 하나의 셀 영역에는 하나의 발광 다이오드가 형성된다. 또한, 제1 반도체층(111, 112, 113, 114)이 n형의 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 것으로 모델링되는 경우, 제2 반도체층(131, 132, 133, 134) 상에 형성된 하부 전극(151, 152, 153, 154)은 발광 다이오드의 애노드 전극으로 지칭될 수 있다.In the present invention, the light emitting diode includes a structure in which the first semiconductor layers 111, 112, 113 and 114, the
도 8은 도 5 내지 도 7의 구조물 전면에 제1 층간 절연막을 형성하고, 각각의 셀 영역에서 제1 반도체층 및 하부전극의 일부를 노출한 평면도이다.8 is a plan view showing a first interlayer insulating film formed on the entire surface of the structures of FIGS. 5 to 7 and partially exposing the first semiconductor layer and the lower electrode in each cell region.
또한, 도 9 내지 도 12는 도 8의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 9는 도 8의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 10은 도 8의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 11은 도 8의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 12는 도 8의 평면도를 E1-E2를 따라 절개한 단면도이다.9 to 12 are cross-sectional views of the plan view of FIG. 8 taken along a specific line. 8 is a cross-sectional view taken along line C1-C2 in FIG. 8, and FIG. 11 is a cross-sectional view taken along line D1-D2 in FIG. 12 is a cross-sectional view taken along line E1-E2 of the plan view of FIG. 8. FIG.
먼저, 도 5 내지 도 7의 구조물에 대해 제1 층간 절연막(170)을 형성한다. 또한, 패터닝을 통해 비아홀 하부의 제1 반도체층(111, 112, 113, 114) 및 하부 전극들(151, 152, 153, 154)의 일부를 노출한다.First, a first
예컨대, 제1 셀 영역(161)에서는 기형성된 2개의 비아홀이 개방되어 제1 반도체층(111)이 노출되고, 기형성된 제2 반도체층(131) 상부에 형성된 제1 하부전극(151)의 일부가 노출된다. 또한, 제2 셀 영역(162)에서는 기형성된 비아홀을 통해 노출된 제1 반도체층(112)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제2 하부 전극(152)의 일부가 노출된다. 또한, 제3 셀 영역(163)에서도 비아홀을 통해 제1 반도체층(113)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제3 하부 전극(153)의 일부가 노출된다. 제4 셀 영역(164)에서는 비아홀을 통해 제1 반도체층(114)이 노출되며, 제1 층간 절연막(170)의 일부에 대한 식각을 통해 제4 하부 전극(154)의 일부가 노출된다.For example, in the
결국, 도 8 내지 도 12에서 기판의 전면에 제1 층간 절연막(170)이 형성되고, 선택적 식각을 통해 각각의 셀 영역(161, 162, 163, 164)마다, 비아홀 내의 제1 반도체층(111, 112, 113, 114) 및 제2 반도체층(131, 132, 133, 134) 상의 하부 전극들(151, 152, 153, 154)의 일부가 노출된다. 나머지 영역은 제1 층간 절연막(170)에 의해 차폐된다. 8 to 12, a first
상기 제1 층간 절연막(170)은 소정의 투광성을 가지는 절연물로 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(170)은 SiO2를 포함할 수 있다.The first
도 13은 도 8 내지 도 12에 개시된 구조물 상에 상부 전극들을 형성한 평면도이다. 또한, 도 14 내지 도 17은 도 13의 평면도를 특정의 라인을 따라 절개한 단면도들이다. 특히, 도 14는 도 13의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 15는 도 13의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 16은 도 13의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 17은 도 13의 평면도를 E1-E2를 따라 절개한 단면도이다.13 is a plan view showing top electrodes formed on the structure shown in Figs. 8 to 12. Fig. 14 to 17 are cross-sectional views of the plan view of FIG. 13 taken along a specific line. 13 is a cross-sectional view taken along the line C1-C2 in FIG. 13, and FIG. 16 is a cross-sectional view taken along line D1-D2 in FIG. 17 is a cross-sectional view of the plan view of FIG. 13 taken along line E1-E2.
도 13을 참조하면, 상부 전극들(181, 182, 183, 184)이 형성된다. 상부 전극들(181, 182, 183, 184)은 4개의 영역으로 분할되어 형성된다. 예컨대, 제1 상부 전극(181)은 제1 셀 영역(161) 및 제2 셀 영역(162)의 일부에 걸쳐서 형성된다. 또한, 제2 상부 전극(182)은 제2 셀 영역(162)의 일부 및 제3 셀 영역(163)의 일부에 걸쳐서 형성된다. 제3 상부 전극(183)은 제3 셀 영역(163)의 일부 및 제4 셀 영역(164)의 일부에 걸쳐 형성되고, 제4 상부 전극(184)은 제4 셀 영역(164)의 일부에 형성된다. 따라서, 각각의 상부 전극(181, 182, 183, 184)은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다. 상부 전극들(181, 182, 183, 184)은 셀 영역 사이의 이격공간의 30% 이상, 나아가 50% 이상, 또는 90% 이상을 덮을 수 있다. 다만, 상기 상부 전극들들(181, 182, 183, 184)이 서로 이격되므로, 상기 상부 전극들들(181, 182, 183, 184)은 발광 다이오들 사이의 영역의 100% 미만을 덮는다.Referring to FIG. 13,
상기 상부 전극들(181, 182, 183, 184) 전체는 상기 발광 다이오드 어레이의 전체 면적의 30% 이상, 나아가, 50% 이상, 또는 90% 이상을 점유할 수 있다. 상기 상부 전극들(181, 182, 183, 184)은, 서로 이격되므로, 상기 발광 다이오드 어레이의 전체 면적의 100% 미만의 면적을 점유한다. 또한, 상기 상부 전극들(181, 182, 183, 184) 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 갖는다. 나아가, 상기 상부 전극들(181, 182, 183, 184) 중 적어도 하나는 대응하는 발광 다이오드(셀 영역)의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 가진다.The entire
도 14를 참조하면, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 층간 절연막(170) 상에 형성되고, 비아홀을 통해 개방된 제1 반도체층(111) 상에 형성된다. 또한, 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시키며, 제2 셀 영역(162)의 노출된 제2 하부 전극(152) 상에 형성된다. 14, a first
또한, 제2 상부 전극(182)은 제1 상부 전극(181)과 물리적으로 분리된 상태로 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되며, 나머지 영역에서는 제1 층간 절연막(170) 상에 형성된다.The second
상술한 도 14에서 제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)을 전기적으로 연결시킨다. 제2 셀 영역(162) 상의 제2 하부 전극(152)은 비아홀의 존재에도 불구하고, 하나의 셀 영역에서 전체적으로 전기적으로 단락된 상태이다. 따라서, 제1 셀 영역(161)의 제1 반도체층(111)은 제2 하부 전극(152)을 통해 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다.14, the first
또한, 도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112) 상에 형성되고, 제3 셀 영역(163)의 제3 하부 전극(153)까지 신장되어 형성된다. 15, the second
또한, 제2 상부 전극(182)과 물리적으로 분리된 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성된다.The third
도 15에서 제2 상부 전극(182)은 제2 셀 영역(162)의 비아홀을 통해 노출된 제1 반도체층(112)과 전기적으로 연결되고, 제3 셀 영역(163)의 제3 하부 전극(153)과 전기적으로 연결된다. 따라서, 제2 셀 영역(162)의 제1 반도체층(112)은 제3 셀 영역(163)의 제2 반도체층(133)과 등전위를 유지할 수 있다.The second
도 16을 참조하면, 제3 상부 전극(183)은 제3 셀 영역(163)의 비아홀을 통해 노출된 제1 반도체층(113) 상에 형성되고, 제4 셀 영역(164)의 제4 하부 전극(154)까지 신장되어 형성된다. 따라서, 제3 셀 영역(163)의 제1 반도체층(113)과 제4 셀 영역(164)의 제2 반도체층(134)은 전기적으로 연결된다. 16, the third
또한, 제3 상부 전극(183)과 물리적으로 분리된 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114)과 전기적으로 연결된다.The fourth
도 17을 참조하면, 제4 상부 전극(184)은 제4 셀 영역(164)의 비아홀을 통해 노출된 제1 반도체층(114) 상에 형성된다. 또한, 제4 상부 전극(184)과 물리적으로 분리된 제1 상부 전극(181)은 제1 셀 영역(161) 상의 비아홀을 통해 노출된 제1 반도체층(111) 상에 형성되고, 제1 셀 영역(161)의 제1 하부 전극(151)의 일부를 노출시킨다.Referring to FIG. 17, a fourth
도 13 내지 도 17에 개시된 내용을 정리하면, 제1 셀 영역(161)의 제1 반도체층(111)과 제2 셀 영역(162)의 제2 반도체층(132)은 제1 상부 전극(181)을 통해 등전위를 형성한다. 또한, 제2 셀 영역(162)의 제1 반도체층(112)과 제3 셀 영역(163)의 제2 반도체층(133)은 제2 상부 전극(182)을 통해 등전위를 형성한다. 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)을 통해 제4 셀 영역(164)의 제2 반도체층(134)과 등전위를 형성한다. 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부 전극(151)은 노출된다. 물론, 등전위의 형성은 상부 전극들(181, 182, 183, 184)의 저항 및 상부 전극들(181, 182, 183, 184)과 하부 전극들(151, 152, 153, 154)의 접촉 저항들을 무시한 상태에서 이상적인 전기적 연결을 가정한 것이다. 따라서, 실제 소자의 동작에서는 금속 배선의 일종인 상부 전극(181, 182, 183, 184) 및 하부 전극(151, 152, 153, 154)의 저항 성분에 의한 전압의 강하는 일부 발생할 수 있다.13 to 17, the
또한, 상기 상부 전극들(181, 182, 183, 184)은 제1 반도체층(111, 112, 113, 114)과 오믹 접촉을 형성할 수 있는 물질이라면 어느 것이나 가능할 것이다. 이외에 금속재질의 하부 전극(151, 152, 153, 154)과도 오믹 접촉을 형성할 수 있는 물질이라면 상부 전극(181, 182, 183, 184)으로 사용될 수 있다. 따라서, 상기 상부 전극(181, 182, 183, 184)은 Ni, Cr, Ti, Rh 또는 Al을 포함하는 금속층 또는 ITO와 같은 도전성 산화물층을 오믹 콘택층으로 포함할 수 있다. The
또한, 각각의 셀 영역(161, 162, 163, 164)의 활성층들(121, 122, 123, 124)로부터 발생되는 광을 기판(100) 방향으로 반사하기 위해 상기 상부 전극(181, 182, 183, 184)은 Al, Ag, Rh 또는 Pt와 같은 반사층을 포함할 수 있다. 특히, 각각의 활성층(121, 122, 123, 124)에서 발생되는 광은 하부 전극(151, 152, 153, 154)에서 기판(100)을 향하여 반사된다. 이외에 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 통해 전송되는 광은 셀 영역들(161, 162, 163, 164) 사이의 이격공간을 차폐하는 상부 전극들(181, 182, 183, 184)에 의해 반사된다.In order to reflect light generated from the
또한, 제1 반도체층(111, 112, 113, 114)이 n형 도전형을 가지고, 제2 반도체층(131, 132, 133, 134)이 p형의 도전형을 가지는 경우, 각각의 상부전극은 발광 다이오드의 캐소드 전극으로 모델링 될 수 있으며, 캐소드 전극이 인접한 셀 영역에 형성된 발광 다이오드의 애노드 전극인 하부 전극과 연결되는 배선으로 동시에 모델링 될 수 있다. 즉, 셀 영역 상에 형성된 발광 다이오드에서 상부 전극은 캐소드 전극을 형성함과 동시에 인접한 셀 영역의 발광 다이오드의 애노드 전극과 전기적으로 연결되는 배선으로 모델링될 수 있다.When the first semiconductor layers 111, 112, 113 and 114 have an n-type conductivity and the second semiconductor layers 131, 132, 133 and 134 have a p-type conductivity, May be modeled as a cathode electrode of a light emitting diode and the cathode electrode may be simultaneously modeled as a wiring connected to a lower electrode which is an anode electrode of a light emitting diode formed in an adjacent cell region. That is, in the light emitting diode formed on the cell region, the upper electrode may be modeled as a wiring which is electrically connected to the anode electrode of the light emitting diode of the adjacent cell region while forming the cathode electrode.
도 18은 도 13의 평면도를 도시한 사시도이다.Fig. 18 is a perspective view showing the plan view of Fig. 13. Fig.
도 18을 참조하면, 제1 상부 전극(181) 내지 제3 상부 전극(183)은 적어도 2개의 셀 영역들에 걸쳐 형성된다. 따라서, 인접한 셀 영역 사이의 이격공간은 차폐된다. 상부 전극들의 경우, 인접한 셀 영역 사이에서 누설될 수 있는 광을 기판을 통해 반사하며, 각각의 셀 영역의 제1 반도체층과 전기적으로 연결된다. 또한, 인접한 셀 영역의 제2 반도체층과 전기적으로 연결된다.Referring to FIG. 18, the first to third
도 19는 본 발명의 일 실시예에 따라 도 13 내지 도 18의 구조물을 모델링한 등가 회로도이다.19 is an equivalent circuit diagram modeling the structures of FIGS. 13 to 18 according to an embodiment of the present invention.
도 19를 참조하면, 4개의 발광 다이오드 D1, D2, D3, D4와 이들 사이의 배선 관계가 개시된다.Referring to Fig. 19, four light emitting diodes D1, D2, D3, and D4 and a wiring relationship therebetween are disclosed.
제1 발광 다이오드 D1는 제1 셀 영역(161)에 형성되고, 제2 발광 다이오드 D2는 제2 셀 영역(162)에, 제3 발광 다이오드 D3은 제3 셀 영역(163)에, 제4 발광 다이오드 D4는 제4 셀 영역(164)에 형성된다. 또한, 각각의 셀 영역(161, 162, 163, 164)의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링하고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링한다.The first light emitting diode D1 is formed in the
제1 상부 전극(181)은 제1 셀 영역(161)의 제1 반도체층(111)과 전기적으로 연결되며, 제2 셀 영역(162)까지 신장되고, 제2 셀 영역(162)의 제2 반도체층(132)과 전기적으로 연결된다. 따라서, 제1 상부 전극(181)은 제1 발광 다이오드 D1의 캐소드 단자 및 제2 발광 다이오드 D2의 애노드 단자 사이를 연결하는 배선으로 모델링된다.The first
또한, 제2 상부 전극(182)은 제2 발광 다이오드 D2의 캐소드 단자 및 제3 발광 다이오드 D3의 애노드 단자 사이를 연결하는 배선으로 모델링되며, 제3 상부 전극(183)은 제3 발광 다이오드 D3의 캐소드 단자 및 제4 발광 다이오드 D4의 애노드 단자를 연결하는 배선으로 모델링된다. 또한, 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 단자를 형성하는 배선으로 모델링된다.The second
따라서, 제1 발광 다이오드 D1의 애노드 단자 및 제4 발광 다이오드 D4의 캐소드 단자는 외부 전원에 대해 전기적으로 개방된 상태이며, 나머지 발광 다이오드들 D2, D3은 직렬 연결된 구조를 형성한다. 만일, 발광 동작이 수행되기 위해서는 제1 발광 다이오드 D1의 애노드 단자는 양의 전원 전압 V+에 연결되고, 제4 발광 다이오드 D4의 캐소드 단자는 음의 전원 전압 V-에 연결되어야 한다. 따라서, 양의 전원 전압 V+에 연결된 발광 다이오드를 입력 발광 다이오드라 지칭하고, 음의 전원 전압 V-에 연결된 발광 다이오드를 출력 발광 다이오드라 지칭할 수 있다.Accordingly, the anode terminal of the first light emitting diode D1 and the cathode terminal of the fourth light emitting diode D4 are electrically opened to the external power source, and the remaining light emitting diodes D2 and D3 form a series connection structure. In order to perform the light emitting operation, the anode terminal of the first light emitting diode D1 is connected to the positive power supply voltage V + and the cathode terminal of the fourth light emitting diode D4 is connected to the negative power supply voltage V-. Therefore, the light emitting diode connected to the positive power supply voltage V + may be referred to as an input light emitting diode, and the light emitting diode connected to the negative power supply voltage V- may be referred to as an output light emitting diode.
상술한 구조에서 다수의 발광 다이오드들의 연결관계에서 음의 전원 전압 V-에 연결되는 캐소드 단자가 형성된 셀 영역에서는 해당 셀 영역의 일부만을 차폐하는 상부 전극이 형성된다. 이외의 연결관계를 형성하는 셀 영역에는 전기적으로 연결되는 셀 영역들 사이를 차폐하는 상부 전극이 형성된다.In the above-described structure, in the cell region where the cathode terminal connected to the negative power supply voltage V- is formed in the connection relation of the plurality of light emitting diodes, the upper electrode that shields only a part of the cell region is formed. An upper electrode for shielding between cell regions electrically connected to each other is formed in the cell region forming the other connection relationship.
도 20은 도 13의 평면도에서 구조물의 전면에 제2 층간 절연막을 도포하고, 제1 셀 영역의 제1 하부 전극의 일부를 노출하고, 제4 셀 영역의 제4 상부 전극의 일부를 노출한 평면도이다.FIG. 20 is a plan view showing a plan view of FIG. 13 in which a second interlayer insulating film is applied to a front surface of a structure, a part of a first lower electrode of a first cell region is exposed and a part of a fourth upper electrode of a fourth cell region is exposed to be.
도 20을 참조하면, 제2 층간 절연막(190)을 통해 상부 전극들은 차폐되고, 제1 하부 전극(151)의 일부 및 제4 상부 전극(184)의 일부가 노출된다. 이는 상기 도 19에서 제1 발광 다이오드 D1의 애노드 단자만이 노출되고, 제4 발광 다이오드의 캐소드 단자만이 노출됨을 의미한다.Referring to FIG. 20, the upper electrodes are shielded through the second
또한, 도 21은 도 20의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 22은 도 20의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 23은 도 20의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 24는 도 20의 평면도를 E1-E2를 따라 절개한 단면도이다.20 is a cross-sectional view taken along the line B 1 -B 2 in FIG. 20, FIG. 22 is a cross-sectional view taken along line C 1 -C 2 of FIG. 20, FIG. 24 is a cross-sectional view of the plan view of FIG. 20 taken along line E1-E2.
도 21을 참조하면, 제1 셀 영역(161)에서 제2 반도체층(131)과 전기적으로 연결된 제1 하부전극(151)은 개방된다. 나머지 영역은 제2 셀 영역(162)에 걸쳐 제2 층간 절연막(190)으로 덮인다.Referring to FIG. 21, the first
도 22를 참조하면, 제2 셀 영역(162) 및 제3 셀 영역(163)은 제2 층간 절연막(190)으로 완전히 덮인다.Referring to FIG. 22, the
또한, 도 23 및 도 24를 참조하면, 제4 셀 영역(164)의 제4 상부 전극(184)은 노출되며, 제1 셀 영역(161)의 제1 하부 전극(151)은 노출된다.23 and 24, the fourth
상기 제2 층간 절연막(190)은 외부 환경으로부터 하부의 막을 보호할 수 있는 절연물에서 선택된다. 특히, 절연 특성을 가지며 온도나 습도의 변화를 차단할 수 있는 SiN 등이 사용될 수 있다.The second
도 25는 도 20의 구조물에 제1 패드 및 제2 패드를 형성한 평면도이다.FIG. 25 is a plan view showing a first pad and a second pad formed on the structure of FIG. 20. FIG.
도 25를 참조하면, 상기 제1 패드(210)는 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 형성된다. 이를 통해 제1 패드(210)는 도 20에서 노출된 제1 셀 영역(161)의 제1 하부 전극(151)과 전기적 접촉을 달성한다.Referring to FIG. 25, the
또한, 제2 패드(220)는 상기 제1 패드(210)와 일정 거리 이격되어 형성되며, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 형성될 수 있다. 제2 패드(220)는 상기 도 20에서 노출된 제4 셀 영역(164)의 제4 상부 전극(184)과 전기적으로 연결된다.The
도 26은 도 25의 평면도를 B1-B2를 따라 절개한 단면도이고, 도 27은 도 25의 평면도를 C1-C2를 따라 절개한 단면도이며, 도 28은 도 25의 평면도를 D1-D2를 따라 절개한 단면도이고, 도 29는 도 25의 평면도를 E1-E2를 따라 절개한 단면도이다.25 is a cross-sectional view taken along the line C1-C2 in FIG. 25, and FIG. 28 is a cross-sectional view taken along the line D1-D2 in the plan view of FIG. And Fig. 29 is a cross-sectional view of the plan view of Fig. 25 taken along line E1-E2.
도 26을 참조하면, 제1 셀 영역(161) 및 제2 셀 영역(162)에 걸쳐 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)에서 노출된 제1 하부 전극(151) 상에 형성된다. 나머지 영역에서는 제2 층간 절연막(190) 상에 형성된다. 따라서, 제1 패드(210)는 제1 하부 전극(151)을 통해 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결된다.Referring to FIG. 26, a
도 27을 참조하면, 제2 셀 영역(162) 상에는 제1 패드(210)가 형성되고, 제3 셀 영역(163) 상에는 제1 패드(210)와 이격되어 제2 패드(220)가 형성된다. 상기 제2 셀 영역(162) 및 제3 셀 영역(163)에서 제1 패드(210) 또는 제2 패드(220)는 하부 전극 또는 상부 전극과의 전기적 접촉은 차단된다.Referring to FIG. 27, a
도 28을 참조하면, 제3 셀 영역(163) 및 제4 셀 영역(164)에 걸쳐 제2 패드(220)가 형성된다. 특히, 제4 셀 영역(164)에서 개방된 제4 상부 전극(184)과 제2 패드(220)는 전기적으로 연결된다. 따라서, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된다.Referring to FIG. 28, a
도 29를 참조하면, 제4 셀 영역(164) 상에는 제2 패드(220)가 형성되고, 제1 셀 영역(161) 상에는 제2 패드(220)와 이격되어 제1 패드(210)가 형성된다. 상기 제1 패드(210)는 제1 셀 영역(161)의 제1 하부 전극(151) 상에 형성되어, 제2 반도체층(131)과 전기적으로 연결된다.29, a
도 30은 도 25의 평면도를 C2-C3 라인을 따라 절개한 사시도이다.Fig. 30 is a perspective view of the plan view of Fig. 25 taken along line C2-C3.
도 30을 참조하면, 제3 셀 영역(163)의 제1 반도체층(113)은 제3 상부 전극(183)과 전기적으로 연결된다. 상기 제3 상부 전극(183)은 제3 셀 영역(163) 및 제4 셀 영역(164)의 이격 공간을 차폐하며, 제4 셀 영역(164)의 제4 하부 전극(154)과 전기적으로 연결된다. 또한, 제1 패드(210) 및 제2 패드(220)는 상호 간에 이격되며, 제2 층간 절연막(190) 상에 형성된다. 물론, 전술한 바대로 제1 패드(210)는 제1 셀 영역(161)의 제2 반도체층(131)과 전기적으로 연결되며, 제2 패드(220)는 제4 셀 영역(164)의 제1 반도체층(111)과 전기적으로 연결된다.Referring to FIG. 30, the
상기 제1 패드(210) 및 제2 패드(220)는 Ti, Cr 또는 Ni을 포함하는 제1 층과 그 상부에 Al, Cu, Ag 또는 Au를 포함하는 제2층을 가질 수 있다. 또한, 제1 패드(210) 및 제2 패드(220)는 리프트-오프 공정을 이용하여 형성될 수 있다. 또한, 이중층 또는 단일층의 금속막을 형성한 다음, 통상의 포토리소그래피 공정을 통한 패턴을 형성하고, 이를 식각 마스크로 이용한 건식 식각 또는 습식 식각을 통해 형성될 수 있다. 다만, 건식 식각 및 습식 식각 시의 에천트는 식각되는 금속물의 재질에 따라 달리 설정될 수 있다.The
이를 통하여 상기 제1 패드(210) 및 제2 패드(220)는 하나의 공정을 통해 동시에 형성될 수 있다.The
또한, 상기 제1 패드(210) 또는 제2 패드(220) 상부에는 도전성 재질의 패드 장벽층(미도시)이 형성될 수 있다. 패드 장벽층은 패드들(210, 220)에 대한 본딩 또는 솔더링 작업시 발생할 수 있는 금속의 확산을 방지하기 위해 구비된다. 예컨대, 본딩 또는 솔더링 작업시, 본딩 금속 또는 솔더링 재질에 포함된 주석 원자 등이 패드(210, 220)로 확산하여 패드의 저항률을 증가시키는 현상은 방지된다. 이를 위해 상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층으로 구성될 수 있다.A pad barrier layer (not shown) of conductive material may be formed on the
도 19의 모델링을 참조할 경우, 각각의 셀 영역의 제1 반도체층(111, 112, 113, 114)은 n형 반도체로 모델링되고, 제2 반도체층(131, 132, 133, 134)은 p형 반도체로 모델링된다. 제1 셀 영역(161)의 제2 반도체층(131) 상에 형성된 제1 하부 전극(151)은 제1 발광 다이오드 D1의 애노드 전극으로 모델링 된다. 따라서, 제1 패드(210)는 제1 발광 다이오드 D1의 애노드 전극에 연결된 배선으로 모델링될 수 있다. 또한, 제4 셀 영역(164)의 제1 반도체층(114)과 전기적으로 연결된 제4 상부 전극(184)은 제4 발광 다이오드 D4의 캐소드 전극으로 모델링된다. 따라서, 제2 패드(220)는 제4 발광 다이오드 D4의 캐소드 전극에 연결된 배선으로 이해될 수 있다.Referring to the modeling of FIG. 19, the first semiconductor layers 111, 112, 113, and 114 of each cell region are modeled as n-type semiconductors, and the second semiconductor layers 131, 132, 133, Type semiconductor. The first
이를 통해 4개의 발광 다이오드들 D1 내지 D4가 직렬 연결된 어레이 구조가 형성되며, 외부와의 전기적 연결은 하나의 기판(100) 상에 형성된 2개의 패드들(210, 220)를 통해 달성된다.Through this, an array structure in which four light emitting diodes D1 to D4 are connected in series is formed, and electrical connection to the outside is achieved through two
특히, 도 19를 참조하면, 양의 전원 전압 V+에 연결된 제1 발광 다이오드 D1의 제1 하부 전극(152)은 제1 패드(210)와 전기적으로 연결되고, 음이 전원 전압 V-에 연결된 제4 발광 다이오드 D4의 제4 상부 전극(184)은 제2 패드(220)와 전기적으로 연결된다.19, the first
본 발명에서는 4개의 발광 다이오드들이 상호간에 분리된 형태로 형성되고, 하부 전극 및 상부 전극을 통해 하나의 발광 다이오드의 애노드 단자가 다른 발광 다이오드의 캐소드 단자와 전기적으로 연결되는 것을 도시한다. 다만, 본 실시예에 따르면, 4개의 발광 다이오드는 일 실시예에 불과하며, 본 발명에 따라 다양한 개수의 발광 다이오드를 형성할 수 있다.In the present invention, four light emitting diodes are formed in a mutually separated form, and an anode terminal of one light emitting diode is electrically connected to a cathode terminal of another light emitting diode through a lower electrode and an upper electrode. However, according to the present embodiment, four light emitting diodes are only one embodiment, and various numbers of light emitting diodes can be formed according to the present invention.
도 31은 본 발명의 일 실시예에 따라, 10개의 발광 다이오드들을 직렬로 연결하도록 모델링한 회로도이다.31 is a circuit diagram modeling 10 LEDs connected in series according to an embodiment of the present invention.
도 31을 참조하면, 도 5에 개시된 공정을 이용하여 10개의 셀 영역들(301 내지 310)을 정의한다. 각각의 셀 영역(301 내지 310) 내의 제1 반도체층, 활성층, 제2 반도체층 및 하부 전극은 다른 셀 영역들과 분리된다. 각각의 하부전극들은 제2 반도체층 상에 형성되어 발광 다이오드 D1 내지 D10의 애노드 전극을 형성한다.Referring to FIG. 31, ten
이어서, 도 6 내지 도 17에 도시된 공정을 이용하여 제1 층간 절연막과 상부 전극들을 형성한다. 다만, 형성되는 상부 전극들은 인접한 셀 영역들 사이의 이격공간을 차폐하며, 인접한 발광 다이오드의 애노드 전극 사이의 전기적 연결을 달성하는 배선으로 작용한다.Subsequently, the first interlayer insulating film and the upper electrodes are formed using the processes shown in FIGS. However, the formed upper electrodes shield the spacing space between adjacent cell regions and function as wiring to achieve an electrical connection between the anode electrodes of the adjacent light emitting diodes.
또한, 도 20 내지 도 29에 소개된 공정을 바탕으로 제2 층간 절연막을 형성하고, 전류 경로상 양의 전원 전압 V+에 연결되는 입력 발광 다이오드인 제1 발광 다이오드 D1의 하부 전극을 노출시키고, 음의 전원 전압 V-에 연결되는 출력 발광 다이오드인 제10 발광 다이오드 D10의 상부 전극을 오픈한다. 이어서, 제1 패드(320)를 형성하여 제1 발광 다이오드 D1의 애노드 단자를 연결한다. 또한, 제2 패드(330)를 형성하여 제10 발광 다이오드 D10의 캐소드 단자를 연결한다.20 to 29, a lower electrode of the first light emitting diode D1, which is an input light emitting diode connected to the positive power supply voltage V + in the current path, is exposed, The upper electrode of the tenth light emitting diode D10, which is an output light emitting diode connected to the power supply voltage V- of the light emitting diode D10. Then, the
이외에 발광 다이오드들의 연결은 직/병렬 형태의 어레이로 구성될 수 있다.In addition, the connection of the light emitting diodes may be composed of an array of a serial / parallel type.
도 32는 본 발명의 일 실시예에 따라, 직/병렬 형태로 발광 다이오드들이 어레이를 구성한 것을 모델링한 회로도이다.32 is a circuit diagram modeling that light emitting diodes constitute an array in a linear / parallel form according to an embodiment of the present invention.
도 32를 참조하면, 다수의 발광 다이오드들 D1 내지 D8은 직렬 연결을 가지면서, 인접한 발광 다이오드들과 병렬 연결된 구조를 가진다. 각각의 발광 다이오드들 D1 내지 D8은 셀 영역(401 내지 408)의 정의를 통해 서로 독립적으로 형성된다. 전술한 바대로, 발광 다이오드 D1 내지 D8의 애노드 전극은 하부 전극을 통해 형성된다. 또한, 발광 다이오드 D1 내지 D8의 캐소드 전극 및 인접한 발광 다이오드의 애노드 전극과의 배선은 상부 전극의 형성 및 적절한 배선을 통해 형성된다. 다만, 하부 전극은 제2 반도체층 상부에 형성되고, 상부 전극은 인접한 셀 영역 사이의 이격공간을 차폐하며 형성된다.Referring to FIG. 32, the plurality of light emitting diodes D1 to D8 have a series connection and are connected in parallel with adjacent light emitting diodes. Each of the light emitting diodes D1 to D8 is formed independently of each other through the definition of the
최종적으로 양의 전원 전압 V+가 공급되는 제1 패드(410)는 제1 발광 다이오드 D1 또는 제3 발광 다이오드 D3의 제2 반도체층 상에 형성된 하부 전극과 전기적으로 연결되며, 음의 전원 전압 V-가 공급되는 제2 패드(420)는 제6 발광 다이오드 D6 또는 제8 발광 다이오드 D8의 캐소드 단자인 상부 전극과 전기적으로 연결된다.Finally, the
따라서, 도 32에서 입력 발광 다이오드는 제1 발광 다이오드 D1 및 제3 발광 다이오드 D3에 해당하고, 출력 발광 다이오드는 제6 발광 다이오드 D6 및 제8 발광 다이오드 D8에 해당한다.Accordingly, in FIG. 32, the input light emitting diodes correspond to the first light emitting diode D1 and the third light emitting diode D3, and the output light emitting diodes correspond to the sixth light emitting diode D6 and the eighth light emitting diode D8.
상술한 본 발명에 따르면, 각각의 발광 다이오드의 활성층에서 발생된 광은 하부 전극 및 상부 전극에서 기판을 향해 반사되고, 플립칩 타입의 발광 다이오드들은 하나의 기판 상에 상부 전극의 배선을 통해 전기적으로 연결된다. 상부 전극은 제2 층간 절연막을 통해 외부와 차폐된다. 양의 전원 전압이 공급되는 제1 패드는 상기 양의 전원 전압에 가장 가깝게 연결되는 발광 다이오드의 하부 전극과 전기적으로 연결된다. 또한, 음의 전원 전압이 공급되는 제2 패드는 상기 음의 전원 전압에 가장 근접하여 연결되는 발광 다이오드의 상부 전극과 전기적으로 연결된다.According to the present invention, the light generated in the active layer of each light emitting diode is reflected toward the substrate from the lower electrode and the upper electrode, and the flip chip type light emitting diodes are electrically connected to one substrate through the wiring of the upper electrode . The upper electrode is shielded from the outside through the second interlayer insulating film. The first pad to which the positive power supply voltage is supplied is electrically connected to the lower electrode of the light emitting diode which is connected closest to the positive power supply voltage. Also, a second pad to which a negative power supply voltage is supplied is electrically connected to an upper electrode of the light emitting diode connected closest to the negative power supply voltage.
따라서, 플립칩 타입에서 다수의 칩들을 서브 마운트 기판 상에 실장하고, 서브 마운트 기판에 배열된 배선을 통해 외부의 전원에 대해 2단자를 구현하는 공정상의 번거로움은 해결된다. 이외에, 셀 영역들 사이의 이격공간은 상부 전극을 통해 차폐되어 기판을 향하는 광의 반사는 최대화될 수 있다.Therefore, a complicated process of mounting two chips on an external power source through the wiring arranged on the submount substrate is achieved by mounting a plurality of chips on the submount substrate in the flip chip type. In addition, the spacing space between the cell areas can be shielded through the top electrode to maximize the reflection of light towards the substrate.
또한, 제2 층간 절연막은 기판과 상기 제2 층간 절연막 사이에 배치된 다수의 적층구조를 외부의 온도 및 습도 등으로부터 보호한다. 따라서, 별도의 패키징 수단의 개입 없이 기판에 직접 실장할 수 있는 구조가 실현된다.Further, the second interlayer insulating film protects a plurality of laminated structures disposed between the substrate and the second interlayer insulating film from external temperature, humidity, and the like. Therefore, a structure that can be directly mounted on the substrate without the intervention of another packaging means is realized.
특히, 하나의 기판 상에 플립칩 타입으로 다수의 발광 다이오드가 구현되므로, 공급되는 상용화 전원에 대한 전압의 강하, 레벨의 변환 또는 파형의 변환을 배제한 상태에서 상용화 전원을 직접 사용할 수 있는 이점이 있다.In particular, since a plurality of light emitting diodes are implemented as a flip chip type on one substrate, there is an advantage that a commercial power supply can be directly used in a state in which a voltage drop, a level conversion, or a wave form conversion to a supplied commercial power supply is excluded .
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.
100 : 기판 111, 112, 113, 114 : 제1 반도체층
121, 122, 123, 124 : 활성층 131, 132, 133, 134 : 제2 반도체층
140 : 비아홀 151 : 제1 하부 전극
152 : 제2 하부 전극 153 : 제3 하부 전극
154 : 제4 하부 전극 161 : 제1 셀 영역
162 : 제2 셀 영역 163 : 제3 셀 영역
164 : 제4 셀 영역 170 : 제1 층간 절연막
181 : 제1 상부 전극 182 : 제2 상부 전극
183 : 제3 상부 전극 184 : 제4 상부 전극
190 : 제2 층간 절연막 210 : 제1 패드
220 : 제2 패드100:
121, 122, 123, 124:
140: via hole 151: first lower electrode
152: second lower electrode 153: third lower electrode
154: fourth lower electrode 161: first cell region
162: second cell region 163: third cell region
164: fourth cell region 170: first interlayer insulating film
181: first upper electrode 182: second upper electrode
183: third upper electrode 184: fourth upper electrode
190: second interlayer insulating film 210: first pad
220: second pad
Claims (14)
상기 기판 상에 정렬되며, 각각 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 복수개의 발광 다이오드들;
상기 복수개의 발광 다이오드들 상에 정렬되며, 서로 동일한 재료로 형성되고, 각각 대응하는 발광 다이오드의 제1 반도체층에 전기적으로 접속하는 복수개의 상부 전극들;
상기 발광 다이오드들과 상기 상부 전극들 사이에 정렬되어, 상기 상부 전극들을 상기 발광 다이오드들의 측면으로부터 절연시키는 제1 층간 절연막;
상기 발광 다이오드들의 제2 반도체층 상에 정렬된 하부 전극들; 및
상기 상부 전극들 상에 정렬된 제1 패드 및 제2 패드를 포함하고,
상기 상부 전극들 중 하나 이상은 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하고, 상기 상부 전극들 중 다른 하나는 인접한 발광 다이오드의 제2 반도체층으로부터 절연되며,
상기 발광 다이오드들은 상기 상부 전극들에 의해 직렬 연결되고,
상기 제1 패드는 상기 직렬 연결된 발광 다이오드들 중 입력 발광 다이오드에 전기적으로 접속하고,
상기 제2 패드는 상기 직렬 연결된 발광 다이오들 중 출력 발광 다이오드에 전기적으로 접속하며,
상기 하부 전극은 상기 제2 반도체층을 상부를 덮고,
상기 상부 전극은 상기 복수의 발광 다이오드들 및 상기 성장 기판의 상부에 위치하되,
상기 하부 전극의 상부에는 상기 상부 전극의 적어도 일부가 위치하며,
상기 상부 전극 및 상기 하부 전극은 광을 반사시키는 발광 다이오드 어레이.Growth substrate;
A plurality of light emitting diodes arranged on the substrate, the plurality of light emitting diodes including a first semiconductor layer, an active layer and a second semiconductor layer, respectively;
A plurality of upper electrodes arranged on the plurality of light emitting diodes and formed of the same material as each other and electrically connected to the first semiconductor layers of the corresponding light emitting diodes;
A first interlayer insulating film disposed between the light emitting diodes and the upper electrodes to insulate the upper electrodes from the side surfaces of the light emitting diodes;
Lower electrodes arranged on a second semiconductor layer of the light emitting diodes; And
A first pad and a second pad arranged on the upper electrodes,
Wherein at least one of the upper electrodes is electrically connected to a second semiconductor layer of an adjacent light emitting diode and the other of the upper electrodes is insulated from a second semiconductor layer of an adjacent light emitting diode,
The light emitting diodes are connected in series by the upper electrodes,
Wherein the first pad is electrically connected to the input light emitting diode among the series-connected light emitting diodes,
The second pad is electrically connected to the output light emitting diode of the series-connected light emitting diodes,
The lower electrode covering the upper portion of the second semiconductor layer,
Wherein the upper electrode is positioned above the plurality of light emitting diodes and the growth substrate,
At least a portion of the upper electrode is located on the lower electrode,
Wherein the upper electrode and the lower electrode reflect light.
상기 제1 패드 및 제2 패드는 각각 적어도 2개의 발광 다이오드들에 걸쳐서 위치하는 발광 다이오드 어레이.The method according to claim 1,
Wherein the first pad and the second pad are positioned over at least two light emitting diodes, respectively.
상기 제1 패드 및 제2 패드는 동일 재료로 동일 공정에 형성되어 동일 레벨에 위치하는 발광 다이오드 어레이.The method of claim 2,
Wherein the first pad and the second pad are formed in the same process with the same material and located at the same level.
상기 제1 패드 및 제2 패드는,
Ti, Cr 또는 Ni을 포함하는 제1 층; 및
상기 제1 층 상에 형성되고, Al, Cu, Ag 또는 Au를 포함하는 제2 층을 가지는 발광 다이오드 어레이.The method of claim 3,
The first pad and the second pad may include a first pad,
A first layer comprising Ti, Cr or Ni; And
And a second layer formed on the first layer, the second layer including Al, Cu, Ag, or Au.
상기 제1 패드 또는 제2 패드는 도전성 재질의 패드 장벽층을 더 포함하는 발광 다이오드 어레이.The method of claim 4,
Wherein the first pad or the second pad further comprises a pad barrier layer of a conductive material.
상기 패드 장벽층은 Cr, Ni, Ti W, TiW, Mo, Pt 또는 이들의 복합층을 포함하는 발광 다이오드 어레이.The method of claim 5,
Wherein the pad barrier layer comprises Cr, Ni, TiW, TiW, Mo, Pt, or a composite layer thereof.
상기 제1 층간 절연막은 각 발광 다이오드 상의 하부 전극의 일부를 노출시키고,
상기 인접한 발광 다이오드의 제2 반도체층에 전기적으로 접속하는 상부 전극(들)은 상기 제1 층간 절연막을 통해 상기 노출된 하부 전극에 접속하는 발광 다이오드 어레이.The method according to claim 1,
The first interlayer insulating layer exposes a part of the lower electrode on each light emitting diode,
And the upper electrode (s) electrically connected to the second semiconductor layer of the adjacent light emitting diode are connected to the exposed lower electrode through the first interlayer insulating film.
상기 하부 전극들은 각각 반사층을 포함하는 발광 다이오드 어레이.The method of claim 8,
And the lower electrodes each include a reflective layer.
상기 상부 전극들을 덮는 제2 층간 절연막을 더 포함하되,
상기 제2 층간 절연막은 입력 발광 다이오드의 제2 반도체층 상에 정렬된 하부 전극과 출력 발광 다이오드의 제1 반도체층에 접속된 상부 전극을 노출시키고,
상기 제1 패드 및 제2 패드는 각각 상기 제2 층간 절연막을 통해 상기 하부 전극 및 상부 전극에 접속하는 발광 다이오드 어레이.The method of claim 8,
And a second interlayer insulating film covering the upper electrodes,
The second interlayer insulating layer exposes the lower electrode aligned on the second semiconductor layer of the input light emitting diode and the upper electrode connected to the first semiconductor layer of the output light emitting diode,
Wherein the first pad and the second pad are connected to the lower electrode and the upper electrode through the second interlayer insulating film, respectively.
상기 발광 다이오드들은 각각 제2 반도체층 및 활성층을 통해 상기 제1 반도체층을 노출하는 비아홀을 갖고,
상기 상부 전극들은 각각 상기 비아홀을 통해 대응하는 발광 다이오드의 제1 반도체층에 접속하는 발광 다이오드 어레이.The method according to claim 1,
Each of the light emitting diodes having a via hole exposing the first semiconductor layer through a second semiconductor layer and an active layer,
And the upper electrodes are respectively connected to the first semiconductor layers of the corresponding light emitting diodes through the via holes.
상기 상부 전극은 상기 발광 다이오드 어레이의 전체 면적의 30% 이상 및 100% 미만의 면적을 점유하는 발광 다이오드 어레이.The method according to claim 1,
Wherein the upper electrode occupies at least 30% and less than 100% of the total area of the light emitting diode array.
상기 상부 전극은 너비와 폭의 비가 1:3 내지 3:1의 범위 내에 있는 플레이트 또는 시트 형상을 갖는 발광 다이오드 어레이.The method according to claim 1,
Wherein the upper electrode has a plate or sheet shape having a width-to-width ratio within a range of 1: 3 to 3: 1.
상기 상부 전극들 중 적어도 하나는 대응하는 발광 다이오드의 너비 또는 폭에 비해 더 큰 너비 또는 폭을 갖는 발광 다이오드 어레이.The method according to claim 1,
Wherein at least one of the upper electrodes has a width or width greater than the width or width of the corresponding light emitting diode.
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