KR101970800B1 - Liquid crystal display device - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 이 액정표시장치는 수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널; 및 상기 수직 배선들을 통해 상기 픽셀들에 데이터 전압과 게이트 펄스를 공급하는 구동회로를 포함한다. 좌우로 이웃하는 제1 및 제2 픽셀들 사이의 제1 컬럼 경계부에 두 개의 수직 배선들이 배치되고, 좌우로 이웃하는 제2 및 제3 픽셀들 사이의 제2 컬럼 경계부에 하나의 수직 배선이 배치된다. The present invention relates to a liquid crystal display, comprising: a display panel including vertical wirings and horizontal wirings and including pixels; And a driving circuit for supplying a data voltage and a gate pulse to the pixels through the vertical wirings. Two vertical wirings are arranged at the first column boundary between the first and second pixels neighboring to the left and right and one vertical wiring is arranged at the second column boundary between the second and third pixels which are adjacent to the left and right do.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 베젤을 대폭 줄인 액정표시장치에 관한 것이다.
The present invention relates to a liquid crystal display device in which a bezel is greatly reduced.

표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. 이 중에서 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스 타입의 액정표시장치는 공정 기술과 구동 기술의 발달에 힘입어 가격이 낮아지고 성능이 높아져 소형 모바일 기기부터 대형 텔레비젼까지 거의 모든 표시장치에 적용되어 가장 널리 이용되고 있다. The display field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) that replaces bulky cathode ray tubes (CRTs). The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display device : EPD). Among them, the liquid crystal display device displays an image by controlling the electric field applied to the liquid crystal molecules in accordance with the data voltage. The active matrix type liquid crystal display device is most widely used for almost all display devices ranging from small mobile devices to large-sized televisions due to its low price and high performance due to the development of process technology and driving technology.

액정표시장치의 제조사들은 네로우 베젤(Narrow bezel)을 구현하기 위한 다양한 시도를 하고 있다. 네로우 베젤 기술은 같은 크기의 표시패널에서 영상이 표시되는 유효 화면의 크기를 상대적으로 크게 하기 위하여 표시패널의 가장자리에서 영상이 표시되지 않는 베젤(bezel)을 최소화하는 기술이다. 네로우 베젤 기술은 미세 공정 기술의 한계로 인하여 베젤 폭을 줄이는데 한계가 있다. 따라서, 공정 기술을 극복할 수 있는 네로우 베젤 기술의 개발이 필요하다.
Manufacturers of liquid crystal display devices have made various attempts to implement a narrow bezel. Narrow bezel technology is a technique that minimizes the bezel where the image is not displayed at the edge of the display panel in order to relatively enlarge the size of the effective screen in which the image is displayed in the display panel of the same size. Narrow bezel technology has limitations in reducing the bezel width due to limitations in microprocessing technology. Therefore, it is necessary to develop a narrow bezel technique that can overcome the process technology.

본 발명은 베젤 폭을 최소화할 수 있는 액정표시장치를 제공한다.
The present invention provides a liquid crystal display device capable of minimizing a bezel width.

본 발명의 액정표시장치는 수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널; 및 상기 수직 배선들을 통해 상기 픽셀들에 데이터 전압과 게이트 펄스를 공급하는 구동회로를 포함한다. 좌우로 이웃하는 제1 및 제2 픽셀들 사이의 제1 컬럼 경계부에 두 개의 수직 배선들이 배치되고, 좌우로 이웃하는 제2 및 제3 픽셀들 사이의 제2 컬럼 경계부에 하나의 수직 배선이 배치된다. 상기 두 개의 수직 배선들은 동일 평면 상에서 이웃하고 상기 데이터 전압이 공급되는 데이터 라인들이다. 상기 하나의 수직 배선은 상기 게이트 펄스가 공급되는 수직 게이트 라인이다. 상기 수평 배선들은 콘택홀들을 통해 상기 수직 게이트 라인에 1:1로 연결되는 수평 게이트 라인들을 포함한다. A liquid crystal display device of the present invention includes: a display panel including vertical wirings and horizontal wirings and including pixels; And a driving circuit for supplying a data voltage and a gate pulse to the pixels through the vertical wirings. Two vertical wirings are arranged at the first column boundary between the first and second pixels neighboring to the left and right and one vertical wiring is arranged at the second column boundary between the second and third pixels which are adjacent to the left and right do. The two vertical wirings are data lines neighboring on the same plane and supplied with the data voltage. The one vertical wiring is a vertical gate line to which the gate pulse is supplied. The horizontal wirings include horizontal gate lines connected in a 1: 1 relationship to the vertical gate lines through contact holes.

본 발명은 데이터라인들, 수직 게이트라인들, 수직 공통전압 라인들을 포함한 수직 배선들을 통해 표시패널의 구동에 필요한 모든 신호를 공급하여 표시패널의 베젤 폭을 최소로 좁힐 수 있다. The present invention can supply all the signals necessary for driving the display panel through the vertical lines including the data lines, the vertical gate lines, and the vertical common voltage lines to narrow the width of the bezel of the display panel to the minimum.

본 발명의 액정표시장치는 제1 컬럼 경계부에 두 개의 데이터 라인들을 배치하고, 제2 컬럼 경계부에 하나의 수직 게이트 라인을 배치하여 액정 분자의 비정상적 구동을 초래하는 전계를 줄이고 데이터 배선들의 폭을 수직 게이트 라인의 그 것 보다 좁혀 개구율을 향상시킬 수 있다. In the liquid crystal display of the present invention, two data lines are arranged at a first column boundary and one vertical gate line is arranged at a second column boundary to reduce an electric field which causes abnormal driving of liquid crystal molecules, It is possible to narrow the aperture ratio of the gate line to improve the aperture ratio.

나아가, 본 발명의 액정표시장치는 수직 게이트 라인들과 수평 게이트 라인들을 연결하는 콘택홀들을 적절히 배치하여 프로그레시브 스캔 방식의 게이트 드라이브 IC를 변경하지 않고 표시패널을 인터레이스 방법으로 구동할 수 있으므로 소스 드라이브 IC의 소비 전력과 발열양을 줄일 수 있다.
Furthermore, the liquid crystal display device of the present invention can appropriately dispose the contact holes connecting the vertical gate lines and the horizontal gate lines so that the display panel can be driven by the interlace method without changing the progressive scan type gate drive IC, The power consumption and heat generation can be reduced.

도 1 및 도 2는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 도면들이다.
도 3은 도 2에 도시된 COF를 확대하여 보여 주는 도면이다.
도 4는 본 발명의 실시예에 따른 픽셀 어레이의 일부를 보여 주는 등가 회로도이다.
도 5는 도 4에 도시된 픽셀 어레이에서 데이터 라인들과 수직 게이트 라인의 폭 차이를 보여 주는 평면도이다.
도 6은 도 5에 도시된 픽셀 어레이가 IPS 모드로 구현될 때 한 픽셀을 상세히 보여 주는 평면도이다.
도 7은 도 5에서 선 Ⅰ-Ⅰ'를 따라 절취한 단면도이다.
도 8은 도 5에서 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다.
도 9는 도 4 및 도 5에 도시된 콘택홀들의 배치를 이용한 인터레이스 방법을 보여 주는 파형도이다.
도 10은 표시패널이 인터레이스 방법으로 구동되는 다수의 블록으로 분할한 예를 보여 주는 도면이다.
도 11은 블록 분할 인터레이스 방법을 구현하기 위한 콘택홀 배치의 일 예를 보여 주는 도면이다.
도 12는 도 11과 같은 콘택홀들의 배치를 이용한 블록 분할 인터레이스 방법을 보여 주는 파형도이다. 1 and 2 are views showing a liquid crystal display device according to an embodiment of the present invention.
FIG. 3 is an enlarged view of the COF shown in FIG. 2. FIG.
4 is an equivalent circuit diagram showing a portion of a pixel array according to an embodiment of the present invention.
5 is a plan view showing the difference in width between the data lines and the vertical gate lines in the pixel array shown in FIG.
FIG. 6 is a plan view showing a pixel in detail when the pixel array shown in FIG. 5 is implemented in the IPS mode.
7 is a cross-sectional view taken along the line I-I 'in FIG.
8 is a cross-sectional view taken along line II-II 'in FIG.
Fig. 9 is a waveform diagram showing an interlace method using the arrangement of the contact holes shown in Figs. 4 and 5. Fig.
10 is a diagram showing an example in which the display panel is divided into a plurality of blocks driven by the interlacing method.
11 is a view showing an example of a contact hole arrangement for implementing a block division interlace method.
12 is a waveform diagram showing a block division interlace method using the arrangement of the contact holes as shown in FIG.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. The names of components used in the following description are selected in consideration of ease of specification, and may be different from actual product names.

도 1 내지 도 3을 참조하면, 본 발명의 액정표시장치는 표시패널(PNL), 드라이브 IC(Integrated Circuit, DIC)(10), 타이밍 콘트롤러(Timing Controller, TCON)(12) 등을 포함한다. 1 to 3, the liquid crystal display of the present invention includes a display panel (PNL), a drive integrated circuit (DIC) 10, a timing controller (TCON) 12, and the like.

본 발명의 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등 알려져 있는 모든 액정모드로 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.The liquid crystal display of the present invention can be implemented in all known liquid crystal modes such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode and FFS (Fringe Field Switching). Further, the liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, a reflective liquid crystal display device, and the like.

표시패널(PNL)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(PNL)에서 영상 데이터는 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이 영역에 표시된다. 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함한다. COT(Color filter on TFT) 공정을 이용하면, 컬러 필터는 하부 기판의 TFT 어레이에 형성될 수 있다. The display panel PNL includes an upper substrate and a lower substrate opposed to each other with the liquid crystal cell Clc therebetween. In the display panel (PNL), image data is displayed in a pixel array area where pixels are arranged in a matrix form. The pixel array includes a TFT array formed on the lower substrate and a color filter array formed on the upper substrate. Using a color filter on TFT (COT) process, a color filter can be formed on the TFT array of the lower substrate.

TFT 어레이에는 수직 배선들과 수평 배선들을 포함한다. 수직 배선들은 표시패널(PNL)의 수직 방향(도 1, y축 방향)을 따라 형성된다. 수평 배선들은 표시패널(PNL)의 수평 방향(도 1, x축 방향)을 따라 형성되어 수직 배선들과 직교된다. 수직 배선들은 데이터라인들(DL), 및 수직 게이트라인들(VGL)을 포함한다. 수평 배선들은 수직 게이트라인들(VGL)을 통해 게이트 펄스가 인가되는 수평 게이트라인들(HGL)을 포함한다. 수평 게이트라인들(HGL)은 도 4와 같이 콘택홀들(CONT1)을 통해 수직 게이트라인들(VGL)과 1:1로 연결되어 수직 게이트라인들(VGL)을 통해 게이트 펄스를 공급받는다.The TFT array includes vertical wirings and horizontal wirings. The vertical wirings are formed along the vertical direction (the y-axis direction in Fig. 1) of the display panel PNL. The horizontal wirings are formed along the horizontal direction (the x-axis direction in Fig. 1) of the display panel PNL and orthogonal to the vertical wirings. The vertical wirings include data lines DL, and vertical gate lines VGL. The horizontal wirings include horizontal gate lines (HGL) to which gate pulses are applied through vertical gate lines (VGL). The horizontal gate lines HGL are connected in a 1: 1 relationship with the vertical gate lines VGL through the contact holes CONT1 as shown in FIG. 4, and are supplied with gate pulses through the vertical gate lines VGL.

TFT 어레이에서, 데이터라인들(DL)과 수평 게이트라인들(HGL)의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 수평 게이트라인(HGL)으로부터의 게이트 펄스에 응답하여 수직 데이터라인(DL)으로부터의 데이터 전압을 액정셀(Clc)의 픽셀 전극(1)에 공급한다. 액정셀들(Clc) 각각은 TFT를 통해 데이터 전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동된다. 공통전압(Vcom)은 도 6과 같이 공통전압 공급 라인(COM1)을 통해 픽셀들에 형성된 공통전극(2)에 공급된다. 도 1에서, 공통전극(2)은 도 6에 도시된 IPS 모드의 공통전극(COM2)을 등가적으로 표현한 것이다. 액정셀(Clc)에는 액정셀의 전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터(Cst)가 접속된다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.In the TFT array, thin film transistors (TFTs) are formed at intersections of the data lines DL and the horizontal gate lines HGL. The TFT supplies the data voltage from the vertical data line DL to the pixel electrode 1 of the liquid crystal cell Clc in response to the gate pulse from the horizontal gate line HGL. Each of the liquid crystal cells Clc is driven by a voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied. The common voltage Vcom is supplied to the common electrode 2 formed on the pixels through the common voltage supply line COM1 as shown in Fig. 1, the common electrode 2 is an equivalent representation of the common electrode COM2 in the IPS mode shown in Fig. A storage capacitor Cst for holding the voltage of the liquid crystal cell for one frame period is connected to the liquid crystal cell Clc. The color filter array includes a color filter and a black matrix. On each of the upper glass substrate and the lower glass substrate of the display panel (PNL), a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

드라이브 IC(10)는 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)를 포함하는 표시패널의 구동회로이다. 소스 드라이브 IC(SIC)와 게이트 드라이브 IC(GIC)는 도 3과 같이 COF(Chip on film)와 같은 연성회로기판 상에 함께 실장될 수 있다. COF의 입력단은 PCB(Printed Circuit Board)에 접합되고, COF의 출력단은 표시패널(PNL)의 하부 기판에 접합된다. COF에서, 소스 드라이브 IC(SIC)에 연결된 배선들(도 3, 점선)과 게이트 드라이브 IC(GIC)에 연결된 배선들(도 3, 실선)이 전기적으로 분리될 수 있도록 그 배선들 사이에는 절연층이 형성된다. The drive IC 10 is a drive circuit of a display panel including a source drive IC (SIC) and a gate drive IC (GIC). The source drive IC (SIC) and the gate drive IC (GIC) may be mounted together on a flexible circuit board such as a chip on film (COF) as shown in FIG. An input terminal of the COF is connected to a PCB (Printed Circuit Board), and an output terminal of the COF is connected to a lower substrate of the display panel (PNL). In the COF, between the wirings (FIG. 3, dotted line) connected to the source drive IC SIC and the wirings (FIG. 3, solid line) connected to the gate drive IC (GIC) .

소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 입력 영상의 디지털 비디오 데이터들을 샘플링한 후에 래치(Latch)하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC(SIC)는 타이밍 콘트롤러(12)의 제어 하에 디지털-아날로그 변환기(Digital to Analog converter, ADC)를 이용하여 디지털 비디오 데이터들을 아날로그 감마보상전압으로 변환하여 데이터 전압을 발생하고 그 데이터 전압을 데이터라인들(DL)에 공급한다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 데이터 전압에 동기되는 게이트 펄스(또는 스캔펄스)를 제1 수직 게이트라인으로부터 제n 수직 게이트라인까지 순차적으로 공급한다. The source driver IC SIC latches the digital video data of the input image under the control of the timing controller 12 and converts it into data of a parallel data system. The source driver IC SIC generates a data voltage by converting the digital video data into an analog gamma compensation voltage using a digital-to-analog converter (ADC) under the control of the timing controller 12, To the data lines DL. The gate driver IC (GIC) sequentially supplies gate pulses (or scan pulses) synchronized with the data voltage from the first vertical gate line to the nth vertical gate line under the control of the timing controller 12. [

모든 드라이브 IC들(DIC)이 표시패널(PNL)의 상단에 연결된 COF에 형성되고, 수직 게이트라인들(HGL)을 통해 수평 게이트라인들(HGL)에 게이트 펄스가 인가된다. 따라서, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에는 게이트 드라이브 IC가 접합되거나 내장될 필요가 없고, 표시패널(PNL)의 좌측 가장자리와 우측 가장자리에 수평 게이트라인들(HGL)과 게이트 드라이브 IC를 연결하는 라우팅(routing) 배선들이 형성되지 않는다. 그 결과, 표시패널의 좌우측 가장자리의 베젤(BZ)과 하단 가장자리의 베젤은 그 폭이 최소화될 수 있다. All the drive ICs DIC are formed in the COF connected to the top of the display panel PNL and gate pulses are applied to the horizontal gate lines HGL through the vertical gate lines HGL. Therefore, the gate drive IC does not need to be joined or embedded in the left edge and the right edge of the display panel PNL, and the horizontal gate lines HGL and gate drive ICs are formed on the left edge and the right edge of the display panel PNL Routing wiring to connect is not formed. As a result, the widths of the bezel (BZ) at the left and right edges of the display panel and the bezel at the lower edge can be minimized.

타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수신한 입력 영상의 디지털 비디오 데이터를 소스 드라이브 IC들(SIC)에 전송한다. 타이밍 콘트롤러(12)는 호스트 시스템(14)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호들을 입력받는다. 이러한 타이밍 신호들은 입력 영상의 디지털 비디오 데이터와 동기된다. 타이밍 콘트롤러(12)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 소스 드라이브 IC들(SIC)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와, 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.The timing controller 12 transmits the digital video data of the input image received from the host system 14 to the source drive ICs SIC. The timing controller 12 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a main clock CLK from the host system 14. These timing signals are synchronized with the digital video data of the input image. The timing controller 12 generates a timing control signal for controlling the operation timing of the source drive ICs SIC using the timing signals Vsync, Hsync, DE, and CLK and a timing control signal for controlling the operation timings of the gate drive ICs (GIC) Lt; RTI ID = 0.0 > timing control < / RTI >

호스트 시스템(Host System, SYSTEM)(14)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(PNL)에 적합한 포맷으로 변환한다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(12)로 전송한다.The host system 14 may be implemented in any one of a television system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, have. The host system 14 converts the digital video data RGB of the input image into a format suitable for the display panel PNL. The host system 14 transmits timing signals (Vsync, Hsync, DE, MCLK) to the timing controller 12 together with the digital video data of the input video.

도 4는 본 발명의 실시예에 따른 픽셀 어레이의 일부를 보여 주는 등가 회로도이다. 도 5는 도 4에 도시된 픽셀 어레이에서 데이터 라인들과 수직 게이트 라인의 폭 차이를 보여 주는 평면도이다. 도 6은 도 5에 도시된 픽셀 어레이가 IPS 모드로 구현될 때 한 픽셀을 상세히 보여 주는 평면도이다. 도 4 내지 도 6에서, 'D1~D5'는 데이터라인들, 'VG1~VG4'는 수직 게이트라인들, 'HG1~HG4'는 수평 게이트라인들을 의미한다. 그리고 COM1은 공통전압 공급 라인이고, COM2는 공통전극이다. 4 is an equivalent circuit diagram showing a portion of a pixel array according to an embodiment of the present invention. 5 is a plan view showing the difference in width between the data lines and the vertical gate lines in the pixel array shown in FIG. FIG. 6 is a plan view showing a pixel in detail when the pixel array shown in FIG. 5 is implemented in the IPS mode. 4 to 6, 'D1 to D5' denote data lines, 'VG1 to VG4' denotes vertical gate lines, and 'HG1 to HG4' denotes horizontal gate lines. And COM1 is a common voltage supply line, and COM2 is a common electrode.

도 4 내지 도 6을 참조하면, 수평 방향에서 이웃한 픽셀들 사이에는 하나의 수직 게이트 라인(VG1~VG4)이 형성되거나 두 개의 데이터 라인들(D1~D6)이 형성된다. 예를 들어, 도 4 및 도 5와 같이 제1 내지 제3 픽셀들(P1~P3)이 한 라인에 나란히 배치될 때 좌우로 이웃한 제1 픽셀과 제2 픽셀 사이의 제1 컬럼 경계부(CB1)에는 두 개의 데이터 라인들(D1, D2)이 형성된다. 이에 비하여, 좌우로 이웃한 제2 픽셀(P2)과 제3 픽셀(P3) 사이의 제2 컬럼 경계부(CB2)에는 하나의 수직 게이트 라인(VG2)이 형성된다. 데이터 라인들(D1~D6) 각각의 폭(W1)은 수직 게이트 라인(VG1~VG4)의 폭(W2) 보다 작게 설정될 수 있다. 데이터 라인들(D1, D2)의 선폭을 줄여 픽셀들의 개구율을 높일 수 있다. Referring to FIGS. 4 to 6, one vertical gate line (VG1 to VG4) is formed between adjacent pixels in the horizontal direction, or two data lines (D1 to D6) are formed. For example, as shown in FIGS. 4 and 5, when the first to third pixels P1 to P3 are arranged side by side on one line, a first column boundary CB1 between the first pixel neighboring to the left and right and a second pixel CB1 , Two data lines D1 and D2 are formed. In contrast, one vertical gate line VG2 is formed at the second column boundary CB2 between the second pixel P2 and the third pixel P3, which are adjacent to each other. The width W1 of each of the data lines D1 to D6 may be set smaller than the width W2 of the vertical gate lines VG1 to VG4. The line width of the data lines D1 and D2 may be reduced to increase the aperture ratio of the pixels.

수직 게이트 라인들(VG1~VG4)은 콘택홀들(CONT1)을 통해 수평 게이트 라인들(HG1~HG4)에 1:1로 연결된다. 수직 게이트 라인들(VG1~VG4)에는 TFT가 연결되지 않는다. The vertical gate lines VG1 to VG4 are connected in a 1: 1 manner to the horizontal gate lines HG1 to HG4 through the contact holes CONT1. No TFTs are connected to the vertical gate lines (VG1 to VG4).

제1 픽셀(P1)의 TFT와 픽셀 전극을 각각 'T1' 및 'PIX1'이라 하고, 제2 픽셀(P)의 TFT와 픽셀 전극을 각각 'T2' 및 'PIX2'이라 할 때, 제1 및 제2 픽셀들(P1, P2)의 접속 관계를 설명하면 다음과 같다. 제1 픽셀(P1)의 TFT(T1)와 픽셀 전극(PIX1)은 제1 데이터 라인(D1)의 좌측에 배치된다. TFT(T1)는 제1 수평 게이트 라인(HG1)으로부터의 제1 게이트 펄스에 응답하여 제1 데이터 라인(D1)으로부터의 데이터 전압을 픽셀 전극(PIX1)에 공급한다. TFT(T1)는 제1 수평 게이트 라인(HG1)과 일체화된 게이트 전극, 제1 데이터 라인(D1)과 일체화된 드레인 전극, 및 콘택홀(CONT2)을 통해 픽셀 전극(PIX1)에 연결된 소스 전극을 포함한다. 제2 픽셀(P2)의 TFT(T2)와 픽셀 전극(PIX2)은 제2 데이터 라인(D1)의 우측에 배치된다. TFT(T2)는 제1 수평 게이트 라인(HG1)으로부터의 제1 게이트 펄스에 응답하여 제2 데이터 라인(D2)으로부터의 데이터 전압을 픽셀 전극(PIX2)에 공급한다. TFT(T2)는 제1 수평 게이트 라인(HG1)과 일체화된 게이트 전극, 제2 데이터 라인(D2)과 일체화된 드레인 전극, 및 콘택홀(CONT2)을 통해 픽셀 전극(PIX2)에 연결된 소스 전극을 포함한다. When the TFT and the pixel electrode of the first pixel P1 are referred to as T1 and PIX1 respectively and the TFT and the pixel electrode of the second pixel P are referred to as T2 and PIX2 respectively, The connection relationship of the second pixels P1 and P2 will now be described. The TFT T1 of the first pixel P1 and the pixel electrode PIX1 are disposed on the left side of the first data line D1. The TFT T1 supplies the data voltage from the first data line D1 to the pixel electrode PIX1 in response to the first gate pulse from the first horizontal gate line HG1. The TFT T1 includes a gate electrode integrated with the first horizontal gate line HG1, a drain electrode integrated with the first data line D1, and a source electrode connected to the pixel electrode PIX1 through the contact hole CONT2 . The TFT T2 of the second pixel P2 and the pixel electrode PIX2 are disposed on the right side of the second data line D1. The TFT T2 supplies the data voltage from the second data line D2 to the pixel electrode PIX2 in response to the first gate pulse from the first horizontal gate line HG1. The TFT T2 includes a gate electrode integrated with the first horizontal gate line HG1, a drain electrode integrated with the second data line D2, and a source electrode connected to the pixel electrode PIX2 through the contact hole CONT2 .

공통전압(Vcom)이 공급되는 공통전압 공급 라인(COM1)은 수평 게이트 라인(HG1~HG4)과 같은 게이트 금속으로 형성된다. 공통전압 공급 라인(COM1)은 도 6과 같이 콘택홀(CONT3)을 통해 각 픽셀마다 형성된 공통전극(COM2)에 연결되어 공통전압(Vcom)을 각 픽셀들에 분배한다. 도 6의 예에서, 공통전극(COM2)은 도 7 및 도 8과 같이 데이터 라인들(D1~D6)과 수직 게이트 라인들(VG1~VG4) 위에 배치되어 불필요한 전계(E-field)를 차단하여 액정 분자의 비정상적인 구동을 방지함과 아울러, 픽셀 전극(PIX2)과 함께 수평 전계를 형성하여 액정 분자들을 구동한다. The common voltage supply line COM1 to which the common voltage Vcom is supplied is formed of a gate metal such as the horizontal gate lines HG1 to HG4. The common voltage supply line COM1 is connected to the common electrode COM2 formed for each pixel through the contact hole CONT3 as shown in FIG. 6 to distribute the common voltage Vcom to each pixel. 6, the common electrode COM2 is disposed on the data lines D1 to D6 and the vertical gate lines VG1 to VG4 as shown in FIGS. 7 and 8 to block an unnecessary electric field (E-field) Thereby preventing abnormal driving of the liquid crystal molecules and forming a horizontal electric field together with the pixel electrode PIX2 to drive the liquid crystal molecules.

도 7은 도 5에서 선 Ⅰ-Ⅰ'를 따라 절취한 단면도이다. 도 8은 도 5에서 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다. 7 is a cross-sectional view taken along the line I-I 'in FIG. 8 is a cross-sectional view taken along line II-II 'in FIG.

도 7 및 도 8을 참조하면, 데이터 라인들(D1, D2)과 픽셀 전극(78) 사이의 최단 거리(L1)는 수직 게이트 라인(VG2)과 픽셀 전극(78) 사이의 최단 거리(L2) 보다 가깝다. 7 and 8, the shortest distance L1 between the data lines D1 and D2 and the pixel electrode 78 is the shortest distance L2 between the vertical gate line VG2 and the pixel electrode 78, It is closer.

기판(71) 상에 게이트 금속 패턴들이 형성된다. 게이트 금속 패턴들은 수평 게이트라인들(HG1~HG4), 공통전압 공급 라인(72) 등을 포함한다. 공통전압 공급 라인(72)은 도 6에 도시된 공통 전압 공급 라인(COM1)과 같은 구성요소이다. 게이트 금속은 구리(Cu), 알루미늄(Al), 알루미늄 네오듐(AlNd), 몰리브덴(Mo) 중 어느 하나의 단일 금속 또는 Cu/MoTi의 이중 금속층일 수 있다. Gate metal patterns are formed on the substrate 71. The gate metal patterns include horizontal gate lines HG1 to HG4, a common voltage supply line 72, and the like. The common voltage supply line 72 is the same component as the common voltage supply line COM1 shown in FIG. The gate metal may be a single metal of any one of copper (Cu), aluminum (Al), aluminum neodymium (AlNd) and molybdenum (Mo) or a double metal layer of Cu / MoTi.

게이트 절연막(73)은 게이트 금속 패턴들을 덮도록 기판(71) 상에 형성된다. 게이트 절연막(GI)은 질화 실리콘(SiNx)을 게이트 금속 패턴들과 기판(SUBS) 상에 증착하는 방법으로 형성될 수 있다. A gate insulating film 73 is formed on the substrate 71 so as to cover the gate metal patterns. The gate insulating film GI may be formed by a method of depositing silicon nitride (SiNx) on the gate metal patterns and the substrate SUBS.

게이트 절연막(73) 상에는 반도체 패턴(74)과, 소스-드레인 금속 패턴(75)이 적층된다. 반도체 패턴(74)과 소스-드레인 금속 패턴(75)이 적층된 패턴들은 데이터 라인들(D1~D6)과 수직 게이트 라인들(VG1~VG4)으로 형성된다. 소스-드레인 금속은 몰리브덴(Mo), 알루미늄 네오듐(AlNd), 크롬(Cr), 구리(Cu) 중 어느 하나로 형성될 수 있다. A semiconductor pattern 74 and a source-drain metal pattern 75 are stacked on the gate insulating film 73. The patterns in which the semiconductor pattern 74 and the source-drain metal pattern 75 are stacked are formed of the data lines D1 to D6 and the vertical gate lines VG1 to VG4. The source-drain metal may be formed of any one of molybdenum (Mo), aluminum neodymium (AlNd), chromium (Cr), and copper (Cu).

보호막(77)은 소스-드레인 검속 패턴들(75)을 덮는다. 보호막(77)은 포토 아크릴과 같은 유기절연 물질로 형성될 수 있다. 보호막(77) 위에는 공통전극(79)과 픽셀 전극(78)이 형성된다. 공통전극(79)은 도 1에 도시된 공통전극(2)과 같으며, 픽셀 전극(78)은 도 1에 도시된 픽셀 전극(1)과 같다. 공통전극(79)과 픽셀 전극(78)은 MoTi와 같은 금속으로 형성된다. The protective film 77 covers the source-drain deceleration patterns 75. The protective film 77 may be formed of an organic insulating material such as photoacryl. On the protective film 77, a common electrode 79 and a pixel electrode 78 are formed. The common electrode 79 is the same as the common electrode 2 shown in Fig. 1, and the pixel electrode 78 is the same as the pixel electrode 1 shown in Fig. The common electrode 79 and the pixel electrode 78 are formed of a metal such as MoTi.

데이터 라인들(D1~D6)에 인가되는 데이터 전압은 대략 0V~16V 사이의 전압이고 픽셀 전극에 인가되는 데이터 전압과의 전압 차가 작다. 하나의 컬럼 경계부 (CB1)에 두 개의 데이터 라인들(D1, D2)이 배치되므로 그 데이터 라인들(D1, D2)과 픽셀 전극(78) 사이의 간격이 가까워진다. 도 7과 같이 데이터 라인(D2)과 픽셀 전극(78) 사이의 전계(E-field)가 작기 때문에 데이터 라인(D2)과 픽셀 전극(78) 사이의 간격이 가까워도 액정 분자들은 이 전계(E-field)에 영향을 받지 않는다. 데이터 라인들(D1, D2) 위에 배치된 공통 전극(79)은 데이터 라인(D1, D2)과 액정 분자 사이에 배치되어 그들 사이의 전계를 차단하여 그 전계로 인하여 공통전극(79) 위쪽의 액정 분자들이 비정상적으로 구동되는 현상을 방지한다. 또한, 공통 전극(79)은 픽셀 전극(78)과 수평 전계를 형성하여 액정 분자들을 구동시킨다. The data voltage applied to the data lines D1 to D6 is approximately between 0V and 16V and the voltage difference between the data voltage and the data voltage applied to the pixel electrode is small. Two data lines D1 and D2 are disposed at one column boundary CB1 so that the interval between the data lines D1 and D2 and the pixel electrode 78 becomes close to each other. Since the electric field between the data line D2 and the pixel electrode 78 is small as shown in Fig. 7, even if the gap between the data line D2 and the pixel electrode 78 is close to the electric field E -field). The common electrode 79 disposed on the data lines D1 and D2 is disposed between the data lines D1 and D2 and the liquid crystal molecules to block the electric field therebetween, Thereby preventing the molecules from being abnormally driven. In addition, the common electrode 79 forms a horizontal electric field with the pixel electrode 78 to drive the liquid crystal molecules.

수직 게이트 라인들(VG1~VG4)에 인가되는 게이트 펄스는 대략 -5V~25V 사이에서 스윙한다. 따라서, 수직 게이트 라인들(VG1~VG4)에 인가되는 전압과 픽셀 전극들(78)에 인가되는 데이터 전압과의 전압 차가 크다. 수직 게이트 라인들(VG1~VG4)과 픽셀 전극들(78) 사이의 거리(L2)가 가까우면, 액정 분자들이 수직 게이트 라인들(VG1~VG4)과 픽셀 전극들(78) 사이의 전계에 의해 비정상적으로 구동된다. 이렇게 액정 분자들이 불필요한 전계에 의해 비정상적으로 구동되면 블랙 계조의 휘도가 높아져 명암비(Contrast ration, CR)가 떨어진다. 본 발명은 도 8과 같이 하나의 컬럼 경계부(CB2)에 하나의 수직 게이트 라인(VG2)만 형성하기 때문에 그 수직 게이트 라인(VG2)을 컬럼 경계부(CB2)의 중간부에 배치할 수 있다. 그러면, 수직 게이트 라인(VG2)과 픽셀 전극(78) 간의 거리(L2)가 멀어지므로 그 만큼 그 전극들 사이의 불필요한 전계 세기를 낮출 수 있다. 수직 게이트 라인(VG2) 위에 배치된 공통 전극(79)은 수직 게이트 라인(VG2)과 액정 분자 사이에 배치되어 그들 사이의 전계를 차단하여 그 전계로 인하여 공통전극(79) 위쪽의 액정 분자들이 비정상적으로 구동되는 현상을 방지한다. 또한, 공통 전극(79)은 픽셀 전극(78)과 수평 전계를 형성하여 액정 분자들을 구동시킨다. The gate pulse applied to the vertical gate lines (VG1 to VG4) swings between approximately -5V and 25V. Therefore, the voltage difference between the voltage applied to the vertical gate lines VG1 to VG4 and the data voltage applied to the pixel electrodes 78 is large. When the distance L2 between the vertical gate lines VG1 to VG4 and the pixel electrodes 78 is close to the distance between the vertical gate lines VG1 to VG4 and the pixel electrodes 78 And is abnormally driven. If the liquid crystal molecules are abnormally driven by an unnecessary electric field, the brightness of the black gradation increases and the contrast ratio (CR) decreases. Since the present invention forms only one vertical gate line VG2 at one column boundary CB2 as shown in FIG. 8, the vertical gate line VG2 can be arranged at the middle portion of the column boundary CB2. Then, since the distance L2 between the vertical gate line VG2 and the pixel electrode 78 is shortened, the unnecessary electric field intensity between the electrodes can be reduced accordingly. The common electrode 79 disposed on the vertical gate line VG2 is disposed between the vertical gate line VG2 and the liquid crystal molecules to intercept the electric field therebetween so that the liquid crystal molecules above the common electrode 79 are abnormal Thereby preventing a phenomenon of being driven. In addition, the common electrode 79 forms a horizontal electric field with the pixel electrode 78 to drive the liquid crystal molecules.

본 발명은 수직 게이트 라인들(VG1~VG4)과 수평 게이트 라인들(HG1~HG4)을 연결하기 위한 콘택홀들(CONT1)을 적절히 배치하여 프로그레시브 스캔(progressive scan) 방법으로 게이트 펄스를 출력하는 게이트 드라이브 IC(GIC)를 변경하지 않고 표시패널(PNL)을 인터레이스(interlace) 방법으로 구동할 수 있다. 일반적으로, 게이트 드라이브 IC(GIC)는 표시패널(PNL)의 제1 라인부터 제n 라인 순으로 순차적으로 선택될 수 있도록 프로그레시브 스캔 방법으로 게이트 펄스를 시프트시킨다. 본 발명은 콘택홀들(CONT1)을 적절히 배치하여 표시패널(PNL)에서 상하좌우로 이웃한 픽셀들의 극성이 서로 상반되는 도트 인버젼으로 픽셀들의 극성을 반전시키고, 프로그레시브 스캔 방식으로 게이트 펄스를 시프트시키는 게이트 드라이브 IC(GIC)를 이용하여 표시패널(PNL)을 인터레이스 구동한다. 표시패널(PNL)은 도트 인버젼으로 구동되기 때문에 잔상과 플리커가 최소화될 수 있다. 소스 드라이브 IC들(SIC)은 데이터 전압의 극성 반전 횟수가 절반 이하로 줄어들게 되므로 그 소비전력과 발열양이 줄어든다. The present invention is a gate structure in which a gate pulse is outputted by a progressive scan method by properly arranging contact holes CONT1 for connecting the vertical gate lines VG1 to VG4 and the horizontal gate lines HG1 to HG4, The display panel PNL can be driven in an interlaced manner without changing the drive IC (GIC). Generally, the gate drive IC (GIC) shifts gate pulses in a progressive scan method so that the gate panel can be sequentially selected from the first line to the n-th line of the display panel (PNL). In the present invention, the contact holes CONT1 are appropriately arranged to invert the polarity of the pixels with dot-inversion in which the polarities of the pixels neighboring the upper, lower, right, and left sides of the display panel PNL are opposite to each other, and shift the gate pulses in a progressive scan manner The display panel PNL is interlaced using the gate drive IC (GIC). Since the display panel (PNL) is driven with a dot-inversion version, the afterimage and flicker can be minimized. The source drive ICs (SIC) reduce the number of polarity inversion of the data voltage to less than half, which reduces power consumption and heat generation.

도 9는 도 4 및 도 5에 도시된 콘택홀들(CONT1)의 배치를 이용한 인터레이스 방법을 보여 주는 파형도이다. FIG. 9 is a waveform diagram showing an interlace method using the arrangement of the contact holes CONT1 shown in FIGS. 4 and 5. FIG.

도 4, 도 5 및 도 9를 참조하면, 제1 수직 게이트 라인(VG1)은 콘택홀(CONT1)을 통해 제1 수평 게이트 라인(HG1)과 연결되고, 제2 수직 게이트 라인(VG2)은 콘택홀(CONT1)을 통해 제3 수평 게이트 라인(HG3)과 연결된다. 제3 수직 게이트 라인(VG3)은 콘택홀(CONT1)을 통해 제2 수평 게이트 라인(HG2)과 연결되고, 제4 수직 게이트 라인(VG4)은 콘택홀(CONT1)을 통해 제4 수평 게이트 라인(HG4)과 연결된다. 이와 같은 방식으로, 본 발명의 표시패널(PNL)에서 적어도 일부는 제i(i는 양의 정수) 수직 게이트 라인과 제i 수평 게이트 라인을 연결하는 콘택홀, 제i+1 수직 게이트 라인과 제i+2 수평 게이트 라인을 연결하는 콘택홀, 제i+2 수직 게이트 라인을 제i+1 수평 게이트 라인과 연결하는 콘택홀, 및 제i+3 수직 게이트 라인을 제i+4 수평 게이트 라인과 연결하는 콘택홀을 포함한다. 4, 5 and 9, the first vertical gate line VG1 is connected to the first horizontal gate line HG1 through the contact hole CONT1, the second vertical gate line VG2 is connected to the first horizontal gate line HG1, And is connected to the third horizontal gate line HG3 through the hole CONT1. The third vertical gate line VG3 is connected to the second horizontal gate line HG2 through the contact hole CONT1 and the fourth vertical gate line VG4 is connected to the fourth horizontal gate line VG4 through the contact hole CONT1. HG4). In this manner, at least part of the display panel (PNL) of the present invention includes a contact hole connecting an i-th (i is a positive integer) vertical gate line and an i-th horizontal gate line, th horizontal gate line, the (i + 2) th horizontal gate line, the (i + 2) th vertical gate line, and the (i + And a contact hole for connecting the contact hole.

게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 제1 수직 게이트 라인(VG1)에 제1 게이트 펄스를 공급한 후, 제2 수직 게이트 라인(VG2)에 제2 게이트 펄스를 공급한다. 이어서, 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(12)의 제어 하에 제3 수직 게이트 라인(VG3)에 제3 게이트 펄스를 출력한 후, 제4 수직 게이트 라인(VG4)에 제4 게이트 펄스를 출력한다. The gate drive IC (GIC) supplies a first gate pulse to the first vertical gate line (VG1) under the control of the timing controller (12), and then supplies a second gate pulse to the second vertical gate line (VG2). Subsequently, the gate drive IC (GIC) outputs a third gate pulse to the third vertical gate line (VG3) under the control of the timing controller (12), and outputs a fourth gate pulse to the fourth vertical gate line (VG4) do.

도 4 및 도 5와 같은 콘택홀들(CONT1)의 배치로 인하여, 제1 게이트 펄스는 제1 수직 게이트 라인(VG1)을 경유하여 제1 수평 게이트 라인(HG1)에 공급되어 데이터가 기입될 표시패널(PNL)의 제1 라인을 선택한다. 표시패널(PNL)의 제1 라인에 베치된 픽셀들(P1~P3)은 제1 게이트 펄스에 응답하여 데이터 전압을 충전한다. 이어서, 제2 게이트 펄스는 제2 수직 게이트 라인(VG2)을 경유하여 제3 수평 게이트 라인(HG3)에 공급되어 데이터가 기입될 표시패널(PNL)의 제3 라인을 선택한다. 표시패널(PNL)의 제3 라인에 베치된 픽셀들(P7~P9)은 제2 게이트 펄스에 응답하여 데이터 전압을 충전한다. 따라서, 제1 수평 게이트 라인(HG1)에 제1 게이트 펄스가 인가된 직후에 제3 수평 게이트 라인(HG3)에 제2 게이트 펄스가 인가된다. 이렇게 기수 번째 수평 게이트 라인들(HG1, HG3)에 게이트 펄스가 순차적으로 공급된 후에 우수 번째 수평 게이트 라인들(HG2, HG4)에 게이트 펄스가 순차적으로 공급되기 시작한다.4 and 5, the first gate pulse is supplied to the first horizontal gate line HG1 via the first vertical gate line VG1 so that the data to be written And selects the first line of the panel (PNL). Pixels P1 to P3 that are shifted to the first line of the display panel PNL charge the data voltage in response to the first gate pulse. Then, the second gate pulse is supplied to the third horizontal gate line HG3 via the second vertical gate line VG2 to select the third line of the display panel PNL to which data is to be written. Pixels P7 to P9, which are shifted to the third line of the display panel PNL, charge the data voltage in response to the second gate pulse. Therefore, a second gate pulse is applied to the third horizontal gate line HG3 immediately after the first gate pulse is applied to the first horizontal gate line HG1. After the gate pulses are sequentially supplied to the odd-numbered horizontal gate lines HG1 and HG3, gate pulses are sequentially supplied to the even-numbered horizontal gate lines HG2 and HG4.

소스 드라이브 IC(SIC)는 표시패널(PNL)의 기수 번째 라인들에 배치된 픽셀들의 극성이 동일하기 때문에 제1 및 제2 게이트 펄스에 동기되는 데이터 전압의 극성을 동일하게 유지한다. 예를 들어, 소스 드라이브 IC(SIC)는 제1 게이트 펄스에 동기되는 정극성 데이터 전압을 기수 번째 데이터 라인들(D1, D3, D5)에 공급함과 동시에, 제1 게이트 펄스에 동기되는 부극성 데이터 전압을 우수 번째 데이터 라인들(D2, D4, D6)에 공급한다. 이어서, 소스 드라이브 IC는 제2 게이트 펄스에 동기되는 정극성 데이터 전압을 기수 번째 데이터 라인들(D1, D3, D5)에 공급함과 동시에, 제2 게이트 펄스에 동기되는 부극성 데이터 전압을 우수 번째 데이터 라인들(D2, D4, D6)에 공급한다.The source driver IC (SIC) keeps the polarities of the data voltages synchronized with the first and second gate pulses the same because the polarities of the pixels arranged in the odd-numbered lines of the display panel (PNL) are the same. For example, the source drive IC (SIC) supplies the positive polarity data voltage synchronized with the first gate pulse to the odd-numbered data lines (D1, D3, D5) And supplies the voltage to the odd-numbered data lines D2, D4, and D6. Subsequently, the source drive IC supplies the positive polarity data voltage synchronized with the second gate pulse to the odd-numbered data lines D1, D3 and D5, and the negative polarity data voltage synchronized with the second gate pulse to the even- To the lines D2, D4, and D6.

제3 게이트 펄스는 제3 수직 게이트 라인(VG3)을 경유하여 제2 수평 게이트 라인(HG2)에 공급되어 데이터가 기입될 표시패널(PNL)의 제2 라인을 선택한다. 표시패널(PNL)의 제2 라인에 베치된 픽셀들(P4~P6)은 제3 게이트 펄스에 응답하여 데이터 전압을 충전한다. 이어서, 제4 게이트 펄스는 제4 수직 게이트 라인(VG4)을 경유하여 제4 수평 게이트 라인(HG4)에 공급되어 데이터가 기입될 표시패널(PNL)의 제4 라인을 선택한다. 표시패널(PNL)의 제4 라인에 베치된 픽셀들(P10~P12)은 제4 게이트 펄스에 응답하여 데이터 전압을 충전한다. 따라서, 제2 수평 게이트 라인(HG2)에 제3 게이트 펄스가 인가된 직후에 제4 수평 게이트 라인(HG4)에 제4 게이트 펄스가 인가된다. The third gate pulse is supplied to the second horizontal gate line HG2 via the third vertical gate line VG3 to select the second line of the display panel PNL to which data is to be written. Pixels P4 to P6 that are shifted to the second line of the display panel PNL charge the data voltage in response to the third gate pulse. Then, the fourth gate pulse is supplied to the fourth horizontal gate line HG4 via the fourth vertical gate line VG4 to select the fourth line of the display panel PNL to which data is to be written. Pixels P10 to P12, which are added to the fourth line of the display panel PNL, charge the data voltage in response to the fourth gate pulse. Therefore, a fourth gate pulse is applied to the fourth horizontal gate line HG4 immediately after the third gate pulse is applied to the second horizontal gate line HG2.

소스 드라이브 IC(SIC)는 표시패널(PNL)의 우수 번째 라인들에 배치된 픽셀들의 극성이 동일하기 때문에 제3 및 제4 게이트 펄스에 동기되는 데이터 전압의 극성을 동일하게 유지시킨다. 예를 들어, 소스 드라이브 IC는 제3 게이트 펄스에 동기되는 부극성 데이터 전압을 기수 번째 데이터 라인들(D1, D3, D5)에 공급함과 동시에, 제3 게이트 펄스에 동기되는 정극성 데이터 전압을 우수 번째 데이터 라인들(D2, D4, D6)에 공급한다. 이어서, 소스 드라이브 IC는 제4 게이트 펄스에 동기되는 부극성 데이터 전압을 기수 번째 데이터 라인들(D1, D3, D5)에 공급함과 동시에, 제4 게이트 펄스에 동기되는 정극성 데이터 전압을 우수 번째 데이터 라인들(D2, D4, D6)에 공급한다.The source driver IC SIC maintains the same polarity of the data voltages synchronized with the third and fourth gate pulses because the polarities of the pixels arranged on the even-numbered lines of the display panel PNL are the same. For example, the source driver IC supplies the negative data voltage synchronized with the third gate pulse to the odd-numbered data lines D1, D3, and D5, and the positive data voltage synchronized with the third gate pulse is supplied to the even- Th data lines D2, D4, and D6. Subsequently, the source driver IC supplies the negative data voltage synchronized with the fourth gate pulse to the odd-numbered data lines D1, D3, and D5, and the positive data voltage synchronized with the fourth gate pulse to the even- To the lines D2, D4, and D6.

표시패널(PNL)이 전술한 인터레이스 방법으로 구동되면, 기수 번째 라인과 우수 번째 라인의 구동 주기가 길어져 MPRT(Motion Picture Response Time)을 줄일 수 있다. 표시패널(PNL)은 도 10 내지 도 12와 같이 다수의 블록들(BL1~BL3)로 가상 분할된다. 블록들(BL1~BL3)은 제1 블록(BL1), 제2 블록(BL2), 제3 블록(BL3) 순으로 순차적으로 구동된다. 블록들(BL1~BL3)은 스캐닝 백라이트 구동 타이밍에 동기되어 순차적으로 구동될 수 있다. 블록들(BL1~BL3) 각각은 인터레이스 방법으로 구동될 수 있다. 여기서, 블록들 각각은 표시패널(PNL)에서 N(N은 4 이상 n 이하의 양의 정수, n은 표시패널의 수직 해상도) 개의 라인들을 포함한다. 표시패널(PNL)의 수직 해상도는 수평 게이트 라인들의 개수와 같다. When the display panel PNL is driven by the above-described interlacing method, the driving period of the odd-numbered line and the even-numbered line becomes longer, and the Motion Picture Response Time (MPRT) can be reduced. The display panel PNL is virtually divided into a plurality of blocks BL1 to BL3 as shown in Figs. The blocks BL1 to BL3 are sequentially driven in the order of the first block BL1, the second block BL2, and the third block BL3. The blocks BL1 to BL3 can be sequentially driven in synchronization with the scanning backlight driving timing. Each of the blocks BL1 to BL3 may be driven by an interlace method. Here, each of the blocks includes N lines (N is a positive integer of 4 or more and n or less, and n is a vertical resolution of the display panel) lines in the display panel (PNL). The vertical resolution of the display panel (PNL) is equal to the number of horizontal gate lines.

도 10은 표시패널이 인터레이스 방법으로 구동되는 다수의 블록으로 분할한 예를 보여 주는 도면이다. 도 11은 블록 분할 인터레이스 방법을 구현하기 위한 콘택홀 배치의 일 예를 보여 주는 도면이다. 도 12는 도 11과 같은 콘택홀들의 배치를 이용한 블록 분할 인터레이스 방법을 보여 주는 파형도이다. 10 is a diagram showing an example in which the display panel is divided into a plurality of blocks driven by the interlacing method. 11 is a view showing an example of a contact hole arrangement for implementing a block division interlace method. 12 is a waveform diagram showing a block division interlace method using the arrangement of the contact holes as shown in FIG.

도 10 내지 도 12를 참조하면, 제1 블록(BL1)은 표시패널(PNL)의 제1 내지 제8 라인을 포함하는 블록으로 가정한다. 그리고 제2 블록(BL2)은 표시패널(PNL)의 제9 내지 제16 라인을 포함하는 블록으로 가정한다.10 to 12, it is assumed that the first block BL1 includes the first through eighth lines of the display panel PNL. And the second block BL2 is a block including the ninth through sixteenth lines of the display panel PNL.

게이트 드라이브 IC(GIC)는 제1 내지 제16 게이트 펄스를 제1 내지 제16 수직 게이트 라인들(VG1~VG16)에 순차적으로 출력한다. 이렇게 게이트 드라이브 IC(GIC)는 프로그레시브 스캔 방식으로 게이트 펄스를 순차 출력하지만 도 11과 같은 표시패널(PNL)의 콘택홀 배치로 인하여 표시패널(PNL)은 인터레이스 방법으로 구동된다. The gate drive IC (GIC) sequentially outputs the first to the sixteenth gate pulses to the first to sixteenth vertical gate lines (VG1 to VG16). In this way, the gate drive IC (GIC) sequentially outputs gate pulses in a progressive scan manner, but the display panel (PNL) is driven by the interlace method due to the arrangement of the contact holes of the display panel (PNL)

도 11 및 도 12와 같이 제1 블록(BL1) 내에서 기수 번째 수평 게이트 라인들(HG1, HG3, HG5, HG7)에 제1 내지 제4 게이트 펄스가 순차적으로 공급된 후에, 우수 번째 수평 게이트 라인들(HG2, HG4, HG6, HG8)에 제5 내지 제8 게이트 펄스가 순차적으로 공급된다. 이어서, 제2 블록(BL2) 내에서 기수 번째 수평 게이트 라인들(HG9, HG11, HG13, HG15)에 제9 내지 제12 게이트 펄스가 순차적으로 공급된 후에, 우수 번째 수평 게이트 라인들(HG10, HG12, HG14, HG16)에 제13 내지 제16 게이트 펄스가 순차적으로 공급된다. 이렇게 제1 블록(BL1)이 인터레이스 방법으로 스캐닝된 후에 제2 블록(BL2)이 스캐닝되기 시작한다. After the first to fourth gate pulses are sequentially supplied to the odd-numbered horizontal gate lines HG1, HG3, HG5, and HG7 in the first block BL1 as shown in FIGS. 11 and 12, The fifth to eighth gate pulses are sequentially supplied to the gate electrodes HG1, HG2, HG4, HG6 and HG8. Subsequently, after the ninth to twelfth gate pulses are sequentially supplied to the odd-numbered horizontal gate lines HG9, HG11, HG13 and HG15 in the second block BL2, the even-numbered horizontal gate lines HG10 and HG12 , HG14, and HG16 are sequentially supplied with the 13th to 16th gate pulses. After the first block BL1 is scanned by the interlace method, the second block BL2 starts to be scanned.

소스 드라이브 IC(SIC)는 표시패널(PNL)에서 기수 번째 라인들이 스캐닝되는 동안 같은 극성의 데이터 전압을 반복적으로 출력한 후에, 데이터 전압의 극성을 반전시켜 우수 번째 라인들이 스캐닝되는 동안 같은 반전된 극성의 데이터 전압을 반복적으로 출력한다. The source driver IC (SIC) repeatedly outputs the data voltages of the same polarity while the odd-numbered lines are being scanned in the display panel (PNL), then inverts the polarity of the data voltages so that the same inverted polarity Lt; / RTI >

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10 : 드라이브 IC 12 : 타이밍 콘트롤러
PNL : 표시패널 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC10: drive IC 12: timing controller
PNL: Display panel SIC: Source drive IC
GIC: Gate drive IC

Claims (10)

수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널; 및
상기 수직 배선들을 통해 상기 픽셀들에 데이터 전압과 게이트 펄스를 공급하는 구동회로를 포함하고,
좌우로 이웃하는 제1 및 제2 픽셀들 사이의 제1 컬럼 경계부에 두 개의 수직 배선들이 배치되고, 좌우로 이웃하는 제2 및 제3 픽셀들 사이의 제2 컬럼 경계부에 하나의 수직 배선이 배치되며,
상기 두 개의 수직 배선들은 동일 평면 상에서 이웃하고 상기 데이터 전압이 공급되는 데이터 라인들이고,
상기 하나의 수직 배선은 상기 게이트 펄스가 공급되는 수직 게이트 라인이고,
상기 수평 배선들은 콘택홀들을 통해 상기 수직 게이트 라인에 1:1로 연결되는 수평 게이트 라인들을 포함하고,
상기 데이터 라인들 각각의 폭은 상기 수직 게이트 라인의 폭 보다 작은 것을 특징으로 하는 액정표시장치. A display panel including vertical wirings and horizontal wirings and including pixels; And
And a driving circuit for supplying a data voltage and a gate pulse to the pixels through the vertical wirings,
Two vertical wirings are arranged at the first column boundary between the first and second pixels neighboring to the left and right and one vertical wiring is arranged at the second column boundary between the second and third pixels which are adjacent to the left and right And,
Wherein the two vertical wirings are data lines neighboring on the same plane and supplied with the data voltage,
The one vertical wiring is a vertical gate line to which the gate pulse is supplied,
Wherein the horizontal wirings include horizontal gate lines connected in a 1: 1 relationship to the vertical gate lines through contact holes,
Wherein a width of each of the data lines is smaller than a width of the vertical gate line. 삭제delete 제 1 항에 있어서,
상기 데이터 라인들과 상기 픽셀들의 픽셀 전극 사이의 최단 거리는 상기 수직 게이트 라인과 상기 픽셀들의 픽셀 전극 사이의 최단 거리 보다 가까운 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the shortest distance between the data lines and the pixel electrode of the pixels is closer to the shortest distance between the vertical gate line and the pixel electrode of the pixels. 제 3 항에 있어서,
상기 콘택홀들은,
제i(i는 양의 정수) 수직 게이트 라인과 제i 수평 게이트 라인을 연결하는 제1 콘택홀;
제i+1 수직 게이트 라인과 제i+2 수평 게이트 라인을 연결하는 제2 콘택홀;
제i+2 수직 게이트 라인을 제i+1 수평 게이트 라인과 연결하는 제3 콘택홀, 및 제i+3 수직 게이트 라인을 제i+4 수평 게이트 라인과 연결하는 제4 콘택홀을 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
Wherein:
A first contact hole connecting the i-th (i is a positive integer) vertical gate line and the i-th horizontal gate line;
A second contact hole connecting the (i + 1) th vertical gate line and the (i + 2) th horizontal gate line;
A third contact hole connecting the (i + 2) th vertical gate line with the (i + 1) th horizontal gate line, and a fourth contact hole connecting the (i + 3) Wherein the liquid crystal display device is a liquid crystal display device. 제 4 항에 있어서,
상기 구동회로는 상기 제i 수직 게이트 라인에 제1 게이트 펄스를 공급한 후, 상기 제i+1 수직 게이트 라인에 제2 게이트 펄스를 공급한 다음,
상기 제i+2 수직 게이트 라인에 제3 게이트 펄스를 출력한 후, 상기 제i+3 수직 게이트 라인에 제4 게이트 펄스를 출력하는 것을 특징으로 하는 액정표시장치.5. The method of claim 4,
The driving circuit supplies a first gate pulse to the i-th vertical gate line, and then supplies a second gate pulse to the (i + 1) -th vertical gate line,
And outputs a third gate pulse to the (i + 2) -th vertical gate line, and outputs a fourth gate pulse to the (i + 3) -th vertical gate line. 제 5 항에 있어서,
상기 구동회로는
상기 제1 게이트 펄스에 동기되는 정극성 데이터 전압을 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제1 게이트 펄스에 동기되는 부극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 후에, 상기 제2 게이트 펄스에 동기되는 상기 정극성 데이터 전압을 상기 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제2 게이트 펄스에 동기되는 상기 부극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 다음,
상기 제3 게이트 펄스에 동기되는 상기 부극성 데이터 전압을 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제3 게이트 펄스에 동기되는 상기 정극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 후에, 상기 제4 게이트 펄스에 동기되는 부극성 데이터 전압을 상기 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제4 게이트 펄스에 동기되는 정극성 데이터 전압을 우수 번째 데이터 라인들에 공급하는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
The drive circuit
Supplying a positive polarity data voltage synchronized with the first gate pulse to odd-numbered data lines, supplying a negative polarity data voltage synchronized with the first gate pulse to odd-numbered data lines, Supplying the positive polarity data voltage synchronized with the pulse to the odd-numbered data lines, supplying the negative polarity data voltage synchronized with the second gate pulse to the odd-numbered data lines,
Supplying the negative polarity data voltage synchronized with the third gate pulse to the odd-numbered data lines, supplying the positive polarity data voltage synchronized with the third gate pulse to the odd-numbered data lines, And supplies a negative data voltage synchronized with the fourth gate pulse to the odd-numbered data lines and a positive data voltage synchronized with the fourth gate pulse to the odd-numbered data lines. . 제 6 항에 있어서,
상기 표시패널에서 상하 좌우로 이웃하는 픽셀들은 서로 상반된 극성의 데이터 전압을 충전하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
Wherein the pixels neighboring the upper, lower, left, and right sides of the display panel are charged with data voltages of opposite polarities. 수직 배선들과 수평 배선들이 형성되고 픽셀들을 포함한 표시패널; 및
상기 수직 배선들을 통해 상기 픽셀들에 데이터 전압과 게이트 펄스를 공급하는 구동회로를 포함하고,
좌우로 이웃하는 제1 및 제2 픽셀들 사이의 제1 컬럼 경계부에 두 개의 수직 배선들이 배치되고, 좌우로 이웃하는 제2 및 제3 픽셀들 사이의 제2 컬럼 경계부에 하나의 수직 배선이 배치되며,
상기 두 개의 수직 배선들은 동일 평면 상에서 이웃하고 상기 데이터 전압이 공급되는 데이터 라인들이고,
상기 하나의 수직 배선은 상기 게이트 펄스가 공급되는 수직 게이트 라인이고,
상기 수평 배선들은 콘택홀들을 통해 상기 수직 게이트 라인에 1:1로 연결되는 수평 게이트 라인들을 포함하고,
상기 콘택홀들은,
제i(i는 양의 정수) 수직 게이트 라인과 제i 수평 게이트 라인을 연결하는 제1 콘택홀;
제i+1 수직 게이트 라인과 제i+2 수평 게이트 라인을 연결하는 제2 콘택홀;
제i+2 수직 게이트 라인을 제i+1 수평 게이트 라인과 연결하는 제3 콘택홀, 및 제i+3 수직 게이트 라인을 제i+4 수평 게이트 라인과 연결하는 제4 콘택홀을 포함하는 것을 특징으로 하는 액정표시장치.A display panel including vertical wirings and horizontal wirings and including pixels; And
And a driving circuit for supplying a data voltage and a gate pulse to the pixels through the vertical wirings,
Two vertical wirings are arranged at the first column boundary between the first and second pixels neighboring to the left and right and one vertical wiring is arranged at the second column boundary between the second and third pixels which are adjacent to the left and right And,
Wherein the two vertical wirings are data lines neighboring on the same plane and supplied with the data voltage,
The one vertical wiring is a vertical gate line to which the gate pulse is supplied,
Wherein the horizontal wirings include horizontal gate lines connected in a 1: 1 relationship to the vertical gate lines through contact holes,
Wherein:
A first contact hole connecting the i-th (i is a positive integer) vertical gate line and the i-th horizontal gate line;
A second contact hole connecting the (i + 1) th vertical gate line and the (i + 2) th horizontal gate line;
A third contact hole connecting the (i + 2) th vertical gate line with the (i + 1) th horizontal gate line, and a fourth contact hole connecting the (i + 3) Wherein the liquid crystal display device is a liquid crystal display device. 제 8 항에 있어서,
상기 구동회로는 상기 제i 수직 게이트 라인에 제1 게이트 펄스를 공급한 후, 상기 제i+1 수직 게이트 라인에 제2 게이트 펄스를 공급한 다음,
상기 제i+2 수직 게이트 라인에 제3 게이트 펄스를 출력한 후, 상기 제i+3 수직 게이트 라인에 제4 게이트 펄스를 출력하는 것을 특징으로 하는 액정표시장치.9. The method of claim 8,
The driving circuit supplies a first gate pulse to the i-th vertical gate line, and then supplies a second gate pulse to the (i + 1) -th vertical gate line,
And outputs a third gate pulse to the (i + 2) -th vertical gate line, and outputs a fourth gate pulse to the (i + 3) -th vertical gate line. 제 9 항에 있어서,
상기 구동회로는
상기 제1 게이트 펄스에 동기되는 정극성 데이터 전압을 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제1 게이트 펄스에 동기되는 부극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 후에, 상기 제2 게이트 펄스에 동기되는 상기 정극성 데이터 전압을 상기 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제2 게이트 펄스에 동기되는 상기 부극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 다음,
상기 제3 게이트 펄스에 동기되는 상기 부극성 데이터 전압을 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제3 게이트 펄스에 동기되는 상기 정극성 데이터 전압을 우수 번째 데이터 라인들에 공급한 후에, 상기 제4 게이트 펄스에 동기되는 부극성 데이터 전압을 상기 기수 번째 데이터 라인들에 공급함과 동시에, 상기 제4 게이트 펄스에 동기되는 정극성 데이터 전압을 우수 번째 데이터 라인들에 공급하는 것을 특징으로 하는 액정표시장치.
10. The method of claim 9,
The drive circuit
Supplying a positive polarity data voltage synchronized with the first gate pulse to odd-numbered data lines, supplying a negative polarity data voltage synchronized with the first gate pulse to odd-numbered data lines, Supplying the positive polarity data voltage synchronized with the pulse to the odd-numbered data lines, supplying the negative polarity data voltage synchronized with the second gate pulse to the odd-numbered data lines,
Supplying the negative polarity data voltage synchronized with the third gate pulse to the odd-numbered data lines, supplying the positive polarity data voltage synchronized with the third gate pulse to the odd-numbered data lines, And supplies a negative data voltage synchronized with the fourth gate pulse to the odd-numbered data lines and a positive data voltage synchronized with the fourth gate pulse to the odd-numbered data lines. .
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