KR102099712B1 - 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

패턴 형성 방법에 있어서, 식각 대상막 상에 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막을 화학 기상 증착 공정을 통해 형성한다. 상기 하층막 상에 감광막을 형성한다. 상기 감광막에 극자외선(EUV)을 조사하여 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 식각한다. 이에 따라, 미세 패턴 형성 시, 해상도 및 감도를 향상시키면서도 공정 단순화 및 효율 상승의 장점을 가질 수 있다.

Description

패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{METHOD OF FORMING A PATTERN AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 극자외선(EUV)을 사용한 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
고집적화에 따라 미세 패턴을 형성하기 위해서, 패턴 형성을 위해 사용되는 광원이 단파장화 되고 있다. KrF 엑시머 레이저 혹은 ArF 엑시머 레이저를 상기 광원으로 사용할 경우 식각 대상막으로부터의 난반사를 제어하는 것이 중요하며, 이를 위해 상기 식각 대상막과 감광막 사이에 반사 방지막(ARC)을 형성하는 공정이 추가로 요구된다. 이러한 추가 공정을 방지하기 위해서, 식각 대상막에 흡수되거나 이를 통과하는 극자외선(EUV)을 상기 광원으로 이용하는 방법이 개발되고 있다.
본 발명의 목적은 EUV 광원을 사용하여 미세 패턴을 효과적으로 형성할 수 있는 패턴 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 EUV 광원을 사용하여 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 패턴 형성 방법에서, 식각 대상막 상에 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막을 화학 기상 증착 공정을 통해 형성한다. 상기 하층막 상에 감광막을 형성한다. 상기 감광막에 극자외선(EUV)를 조사하여 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 식각한다.
예시적인 실시예들에 있어서, 상기 식각 대상막 상에 하층막을 형성할 때, 폴리실록산에 상기 광산발생제를 합성함으로써 증착 소스를 형성한다. 상기 증착 소스를 캐리어 가스를 통해 상기 식각 대상막 상에 제공한다.
예시적인 실시예들에 있어서, 상기 광산발생제는 상기 증착 소스에 대해 1 내지 7 중량%의 비율로 합성된다.
예시적인 실시예들에 있어서, 상기 증착 소스를 형성할 때, 상기 폴리실록산에 가교제 및 계면 접착 강화제 중 적어도 하나를 합성한다.
예시적인 실시예들에 있어서, 상기 계면 접착 강화제는 수산기를 포함한다.
예시적인 실시예들에 있어서, 상기 하층막은 80 내지 400℃의 온도에서 형성된다.
예시적인 실시예들에 있어서, 상기 감광막 패턴을 형성할 때, 상기 극자외선이 조사됨에 따라 상기 하층막으로부터 산이 발생하여 상기 감광막과의 계면에 산이 공급된다. 상기 감광막을 현상한다.
예시적인 실시예들에 있어서, 상기 식각 대상막을 식각할 때, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 하층막을 이방성 식각함으로써 하층막 패턴을 형성한다. 상기 감광막 패턴을 제거한다. 상기 하층막 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 식각한다.
예시적인 실시예들에 있어서, 상기 하층막을 형성하기 이전에, 상기 식각 대상막 상에 하드 마스크막을 형성한다.
예시적인 실시예들에 있어서, 상기 하드 마스크막은 탄소를 포함한다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조 방법에서, 기판 상에 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막 패턴을 화학 기상 증착 공정을 통해 형성한다. 상기 하층막 패턴을 마스크로 사용하여 상기 기판 상에 다이오드를 형성한다. 상기 다이오드 상에 하부 전극을 형성한다. 상기 하부 전극의 상면 상에 상변화 물질막 패턴을 형성한다. 상기 상변화 물질막 패턴의 상면을 커버하는 상부 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 하층막 패턴을 마스크로 사용하여 상기 기판 상에 다이오드를 형성할 때, 상기 기판 상에 제1 층간 절연막을 형성한다. 상기 하층막 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막을 관통하며 상기 기판의 상면을 노출시키는 콘택 홀을 형성한다. 상기 콘택 홀을 채우는 실리콘막을 형성한다. 상기 실리콘막에 불순물을 주입한다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 층간 절연막을 형성하기 이전에, 상기 기판 상부에 이온 주입 공정을 수행함으로써 불순물 영역을 형성한다. 상기 다이오드는 상기 불순물 영역의 상면에 접촉한다.
예시적인 실시예들에 있어서, 상기 다이오드 상에 상기 하부 전극을 형성할 때, 상기 제1 층간 절연막 상에 상기 다이오드의 상면을 부분적으로 노출시키는 개구를 갖는 제2 층간 절연막을 형성한다. 상기 개구의 측벽 상에 하부 전극막 패턴을 형성한다. 상기 하부 전극막을 부분적으로 식각한다. 상기 하부 전극은 상기 다이오드와 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 하층막 패턴을 형성할 때, 폴리실록산에 광산발생제를 합성함으로써 증착 소스를 형성한다. 상기 증착 소스를 캐리어 가스를 통해 상기 기판 상에 제공함으로써 하층막을 형성한다. 상기 하층막 상에 감광막을 형성한다. 상기 감광막에 극자외선을 조사하여 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 상기 하층막을 이방성 식각한다.
본 발명의 실시예들에 따르면, 식각 대상막과 감광막 사이에 광산발생제를 함유하는 실리콘 화합물로 하층막을 형성함으로써 미세 패턴 형성 시 해상도 및 감도를 향상시킬 수 있다.
또한, 화학 기상 증착 공정을 통해 형성되는 상기 하층막은 상기 식각 대상막 및 감광막에 대하여 높은 식각 선택비를 갖기 때문에, 종횡비가 큰 패턴 형성 시 요구되는 하드 마스크막 형성 단계를 최소화할 수 있어 공정의 단순화 및 공정 효율 상승의 장점을 가질 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 29는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이며, 도 30은 상기 반도체 소자의 제조 방법을 설명하기 위한 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
패턴 형성 방법
도 1 내지 도 5는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 식각 대상막(200) 상에 광산발생제(PAG)를 함유하는 실리콘 화합물을 포함하는 하층막(220)을 화학 기상 증착 공정을 통해 형성하고, 이후 하층막(220) 상에 감광막(230)을 형성한다.
하층막(220)은 폴리실록산에 광산발생제를 합성하여 증착 소스를 형성한 뒤, 상기 증착 소스를 예를 들어, 아르곤, 헬륨, 질소 등의 불활성 기체를 포함하는 캐리어 가스를 통해 식각 대상막 상에 제공하여 흡착시킴으로써 형성될 수 있다.
상기 폴리실록산은 실록산 결합을 갖는 중합체인 한 특별히 제한되지 않으며 예를 들어, 모노실록산(monosiloxane), 디실록산(disiloxane), 트리실록산(trisiloxane) 및 사이클로테트라실록산(cyclotetrasiloxane) 등을 상기 중합체의 반복 단위로서 포함할 수 있다.
상기 광산발생제는 빛에 의하여 산을 발생시킬 수 있는 화합물이면 특별히 제한되지 않으나 예를 들어, 트리페닐설포늄 트리플루오르메탄술포네이트(triphenylsulfonium trifluoromethanesulfonate)를 포함하는 오늄염(onium salt), 방향족 디아조늄염(aromatic diazonium salt), 술포늄염(sulfonium slat), 트리아릴술포늄염(triarylsulfonium salt), 디아릴술포늄염(diarylsulfonium salt), 모노아릴술포늄염(monoarylsulfonium salt), 요오드염(iodonium salt), 디아릴요오드염(diaryliodonium salt), 니트로벤질 에스테르(nitrobenzyl ester), 디술폰(disulfone), 디아조-디술폰(diazo-disulfone), 술포네이트(sulfonate), 트리클로로메틸 트리아진(trichloromethyl trizine) 및 N-히드록시숙신이미드 트리플레이트(N-hydroxysuccinimide triflate) 등을 포함할 수 있다.
상기 증착 소스 형성 시, 상기 폴리실록산에 너무 적은 양의 광산발생제를 합성할 경우 상기 감광막의 광에 대한 민감도가 저하될 수 있으며, 반면 너무 많은 양의 광산발생제를 합성할 경우 상기 하층막의 광 흡수량이 증가하여 이후 형성되는 감광막 패턴에 과도한 언더컷(under-cut)이 발생할 수 있다. 이에 따라, 예시적인 실시예들에 있어서 상기 광산발생제는 상기 증착 소스에 대하여 1 내지 7 중량%의 비율로 합성될 수 있다. 그러나 상기 광산발생제의 합성 비율은 이에 제한되는 것은 아니며 형성하고자 하는 패턴의 선폭 특성에 따라 용이하게 변경이 가능하다.
예시적인 실시예들에 있어서, 상기 폴리실록산에는 가교제 또는 계면 접착 강화제가 더 합성될 수 있다.
상기 가교제는 상기 폴리실록산의 반복 단위를 가교하기 위한 것으로서 예를 들어, 멜라민, 우레아, 다가 알콜(polyhydric alcohol) 등을 포함할 수 있다.
상기 계면 접착 강화제는 후속 공정 중 감광막 현상 시 발생할 수 있는 패턴의 무너짐 또는 박리를 방지하고자 하층막(220)과 감광막(230) 사이의 밀착성을 향상시키기 위한 것으로서 예를 들어, 수산기를 포함하며 하기 구조식 1 또는 2로 표시되는 화합물을 포함할 수 있다.
〔구조식 1〕
Figure 112013003803800-pat00001
〔구조식 2〕
Figure 112013003803800-pat00002
(이때, 상기 R3는 하기 구조식 3으로 표시된다.)
〔구조식 3〕
Figure 112013003803800-pat00003
이때, 상기 광산발생제, 가교제 및 계면 접착 강화제는 높은 온도 및 압력 하에서 상기 폴리실록산으로부터 쉽게 분리될 수 있다. 이에 따라, 예시적인 실시예들에 있어서 하층막(220)은 80 내지 400℃의 온도 및 760Torr의 압력에서 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 증착 소스는 상술한 광산발생제, 가교제 및 계면 접착 강화제와 같은 유기물이 합성된 폴리실록산 외에 계면 활성제를 더 포함할 수 있으며, 상기 계면 활성제는 특별히 제한되지 않고 예를 들어, 비이온성, 양이온성, 음이온성 또는 양쪽성 계면활성제를 모두 포함할 수 있다.
상술한 바와 같이, 하층막(220)을 식각 대상막(200)과 감광막(230) 사이에 광산발생제를 함유한 과량의 실리콘을 포함하도록 형성함으로써, 미세 패턴 형성 시 해상도 및 감도를 향상시킬 수 있다. 더욱이, 하층막(220)을 화학 기상 증착 공정을 통해 형성할 경우 고밀도로 형성되어 더욱 높은 식각 선택비를 가질 수 있기 때문에, 미세 패턴 형성 시 요구되는 하드 마스크 형성 단계를 최소화할 수 있다.
한편, 예시적인 실시예들에 있어서, 하층막(220) 형성 전 식각 대상막(200) 상에 하드 마스크막(210)을 더 형성할 수 있으며, 하드 마스크막(210)은 형성하고자 하는 패턴의 종횡비에 따라 생략될 수도 있다. 즉, 높은 종횡비를 갖는 패턴을 형성할 경우 하드 마스크(210)막은 식각 대상막(200) 상에 형성될 수 있으며, 이때, 하드 마스크막(210)은 하층막(220)과 다른 식각 선택비를 갖는 물질, 예를 들어 탄소를 포함하도록 형성될 수 있다.
도 2를 참조하면, 노광 마스크(240)를 사용하여 감광막(230)에 EUV 광원을 조사한다. 이에 따라, 감광막(230)은 상기 광원에 노출된 부분이 경화되어 노광부와 비노광부로 구분된다.
한편, EUV 광원은 다른 광원들과는 달리 식각 대상막(200)에 흡수되거나 투과되므로, 상기 광원을 조사할 경우 하층막(220)으로부터 산이 발생되어 하층막(220)과 감광막(230)의 계면에 산이 공급될 수 있다.
도 3을 참조하면, 감광막(230)을 현상함으로써 감광막 패턴(231)을 형성한다. 즉, 감광막(230)의 상기 비노광부만이 현상을 통해 용해되고, 상기 노광부는 하층막(220) 상에 잔류한다.
이때, 상술한 노광 공정 중 발생된 상기 산은 상기 노광부의 단면 형상에 영향을 줄 수 있기 때문에, 예시적인 실시예들에 있어서 감광막 패턴(231)은 식각 대상막(200)의 상면에 실질적으로 수직인 측벽을 갖도록 형성될 수 있다.
또한, 상술한 바와 같이 하층막(220)이 상기 계면 접착 강화제를 포함하도록 형성될 경우, 현상 중 감광막 패턴(231)이 무너지거나 식각 대상막(200)으로부터 분리되지 않아 이후 용이하게 패턴을 형성할 수 있다.
도 4를 참조하면, 감광막 패턴(231)을 식각 마스크로 사용하여 하층막(220)을 이방성 식각함으로써 하층막 패턴(221)을 형성한다.
하층막 패턴(221)은 예를 들어, 건식 식각 공정을 수행함으로써 형성될 수 있다.
이후, 감광막 패턴(231)은 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
도 5를 참조하면, 하층막 패턴(221)을 식각 마스크로 사용하여 식각 대상막(200)을 식각한다.
하층막 패턴(221)은 상술한 바와 같이 식각 대상막(200)에 대하여 높은 식각 선택비를 갖기 때문에 이를 식각 마스크로 사용함으로써 용이하게 미세 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 대상막(200) 상에 하층막 패턴(221)과 다른 식각 선택비를 갖는 물질, 예를 들어 탄소를 포함하는 하드 마스크막(210)이 더 형성될 경우에는 먼저 하층막 패턴(221)을 식각 마스크로 사용하여 하드 마스크막(210)을 식각한다. 이에 따라, 하드 마스크막 패턴(도시하지 않음)이 형성될 수 있다. 이어, 하층막 패턴(221)을 예를 들어 습식 식각 공정을 통해 제거한 뒤, 식각 마스크로서 상기 하드 마스크막 패턴을 사용하여 식각 대상막(200)을 식각한다. 이 경우, 하층막 패턴(221)과 상기 하드 마스크막 패턴의 서로 다른 식각 선택비로 인해 종횡비가 더욱 큰 미세 패턴도 용이하게 형성할 수 있다.
전술한 바와 같이, EUV 광원을 사용한 미세 패턴 형성 시, 식각 대상막(200)과 감광막(230) 사이에 광산발생제를 함유하는 실리콘 화합물로 하층막(220)을 형성함으로써 패턴의 해상도 및 감도를 향상시킬 수 있다.
또한, 하층막(220)을 화학 기상 증착 공정을 통해 형성할 경우, 하층막(220)은 식각 대상막(200) 및 감광막(230)에 대하여 더욱 높은 식각 선택비를 가질 수 있기 때문에, 종횡비가 큰 미세 패턴 형성 시 요구되는 하드 마스크막 형성 단계를 최소화할 수 있다. 그러므로 공정 단순화 및 공정 효율 상승의 장점을 가질 수 있다.
반도체 소자의 제조 방법
도 6 내지 도 29는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이며, 도 30은 상기 반도체 소자의 제조 방법을 설명하기 위한 사시도이다. 구체적으로, 도 6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 26 및 28은 반도체 소자를 제1 방향을 따라 절단한 단면도들이고, 도 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27, 29는 반도체 소자를 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 절단한 단면도들이다.
도 6 및 도 7을 참조하면, 기판(300) 상부에 이온 주입 공정을 수행함으로써 불순물 영역을 형성한 뒤, 소자 분리막 패턴(310)을 형성하여 기판(300)을 액티브 영역과 필드 영역으로 구분하고 워드 라인들(303)을 형성한다.
불순물 영역은 제1 불순물 예를 들어, 인, 비소와 같은 n형 불순물 또는 붕소, 갈륨과 같은 p형 불순물을 기판(300) 상부에 주입함으로써 형성될 수 있다. 일 실시예에 있어서, 상기 제1 불순물은 n형 불순물이다. 한편, 상기 불순물 영역 하부에는 상기 제1 불순물과는 다른 도전형의 불순물이 도핑된 웰 영역(도시되지 않음)이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다. 즉, 기판(300) 상에 트렌치들(305)을 형성하고, 트렌치들(305)을 충분히 채우는 소자 분리막(도시하지 않음)을 기판(300) 상에 형성한 후, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 기판(300) 상면에 평행한 제1 방향으로 연장되고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 기판(300)의 상기 액티브 영역 역시 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 상기 불순물 영역의 저면보다 낮은 저면을 갖도록 형성될 수 있으며, 이에 따라, 상기 액티브 영역 상부에 형성된 상기 불순물 영역이 소자 분리막 패턴(310)에 의해 분리되어 복수 개의 워드 라인들(303)을 형성할 수 있다. 예시적인 실시예들에 있어서, 각 워드 라인들(303)은 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 8 및 도 9를 참조하면, 도1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 기판(300) 및 소자 분리막 패턴(310) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수의 제1 콘택 홀들(325)이 형성된 제1 층간 절연막(320)을 형성한다.
즉, 기판(300) 상에 제1 층간 절연막(320) 및 하층막 패턴(도시하지 않음)을 순차적으로 형성하고, 상기 하층막 패턴을 식각 마스크로 사용하여 제1 층간 절연막(320)을 식각함으로써 제1 콘택 홀들(325)을 형성할 수 있다. 이에 따라 제1 콘택 홀들(325)은 제1 층간 절연막(320)을 관통하며 기판(300)의 워드 라인들(303) 상면을 노출시키도록 형성될 수 있으며, 제1 콘택 어레이를 형성할 수 있다.
상기 하층막 패턴은 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막(도시하지 않음)을 화학 기상 증착 방법을 통해 제1 층간 절연막(320) 상에 형성하고, 상기 하층막 상에 감광막 패턴(도시하지 않음)을 형성한 뒤, 상기 감광막 패턴을 식각 마스크로 사용하여 상기 하층막을 이방성 식각함으로써 형성할 수 있다.
상기 하층막은 폴리실록산에 광산발생제를 합성함으로써 증착 소스를 형성하고, 상기 증착 소스를 캐리어 가스를 통해 제1 층간 절연막(320) 상에 제공함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 폴리실록산에는 가교제 또는 계면 접착 강화제가 더 합성될 수 있으며, 상기 증착 소스는 상기 광산발생제, 가교제 및 계면 접착 강화제와 같은 유기물이 합성된 폴리실록산 외에 계면 활성제를 더 포함할 수 있다.
상술한 바와 같이, 상기 하층막 패턴이 상기 유기물들을 함유한 과량의 실리콘을 포함하도록 형성되며 화학 기상 증착 공정을 통해 형성되기 때문에, 제1 층간 절연막(320) 및 상기 감광막 패턴에 대하여 높은 식각 선택비를 가질 수 있다. 이에 따라, 형성하고자 하는 콘택 홀의 종횡비에 비례하여 추가적으로 요구되는 하드 마스크 형성 단계를 최소화하면서도 해상도 및 감도를 향상시킬 수 있다.
상기 감광막 패턴은 상기 하층막 상에 감광막(도시하지 않음)을 형성하고, 상기 감광막에 EUV를 이용한 노광 공정 및 현상을 수행함으로써 형성될 수 있다.
이때, EUV 광원은 다른 광원들과는 달리 기판(300)에 흡수되거나 투과되므로, 상기 광원에 의해 상기 하층막으로부터 산이 발생될 수 있다. 이에 따라 상기 하층막 및 감광막의 계면에 산이 공급되어, 상기 감광막 패턴은 예를 들어, 기판(300) 상면에 실질적으로 수직인 측벽을 갖도록 형성될 수 있다.
또한, 상기 하층막은 상술한 바와 같이 계면 접착 강화제를 더 포함하도록 형성될 수 있으므로, 현상 시 감광막 패턴의 무너짐 또는 기판(300)으로부터의 박리가 방지되기 때문에 더욱 용이하게 제1 콘택 홀들(325)을 형성할 수 있다.
한편, 제1 콘택 홀들(325)의 선폭에 따라 상기 하층막 패턴 형성 이전 제1 층간 절연막(320) 상에 하드 마스크막(도시하지 않음)을 더 형성할 수도 있다. 이 경우, 먼저 상기 하층막 패턴을 식각 마스크로 사용하여 상기 하드 마스크막을 식각함으로써 하드 마스크막 패턴(도시하지 않음)을 형성하고, 상기 하층막 패턴을 예를 들어, 습식 식각 공정을 통해 제거한 뒤, 상기 하드 마스크막 패턴을 식각 마스크로 사용하여 제1 층간 절연막(320)을 식각함으로써 제1 콘택 홀들(325)을 형성할 수 있다.
상기 하드 마스크막은 상기 하층막 패턴과 다른 식각 선택비를 갖는 물질, 예를 들어 탄소를 포함하도록 형성할 수 있으며, 제1 층간 절연막(320)은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있다.
도 10 및 도 11을 참조하면, 제1 콘택 홀들(325)을 채우는 다이오드(330) 및 오믹 패턴(340)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 다이오드(330)는 기판(300)의 노출된 워드 라인들(303) 상면을 씨드막으로 사용하는 선택적 에피택시얼 공정을 수행하여 제1 콘택 홀들(325)을 채우는 실리콘막을 형성하고, 상기 실리콘막의 하부 및 상부에 각각 제2 및 제3 불순물들을 주입함으로써 형성할 수 있다. 이에 따라, 상기 실리콘막의 하부 및 상부는 각각 하부 다이오드막(332) 및 상부 다이오드막(334)으로 정의될 수 있으며, 하부 다이오드막(332)의 경우 워드 라인들(303)의 상면과 접촉할 수 있다. 한편, 상기 제2 및 제3 불순물들을 주입하기 이전에, 상기 실리콘막의 상면에 대하여 평탄화 공정을 더 수행함으로써 다이오드(330)의 상면이 제1 층간 절연막(320)의 상면과 동일한 높이를 갖도록 형성할 수 있다.
일 실시예에 있어서, 상기 제2 불순물은 예를 들어, 인, 비소와 같은 n형 불순물이고, 상기 제3 불순물은 예를 들어, 붕소, 갈륨과 같은 p형 불순물이다.
오믹 패턴(340)은 다이오드(330)와 후속하여 형성되는 콘택 플러그(360) 사이의 접촉 저항을 감소시키기 위한 것으로서, 예시적인 실시예들에 있어서 다이오드(330) 및 제1 층간 절연막(320) 상에 금속막(미도시)을 형성하고, 열처리를 통해 상기 금속막과 다이오드(330)의 실리콘 성분을 반응시킴으로써 형성할 수 있다. 상기 금속막은 예를 들어, 코발트, 니켈, 텅스텐과 같은 금속을 포함하도록 형성할 수 있으며, 이에 따라 오믹 패턴(340)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함하도록 형성될 수 있다. 이후 상기 금속막 중 미반응 부분은 제거한다.
이와는 달리, 예시적인 실시예들에 있어 오믹 패턴(340)은 다이오드(330) 상부에 금속 이온을 직접 주입함으로써 형성할 수도 있으며, 경우에 따라 형성하지 않고 생략할 수도 있다.
한편, 다이오드(330) 및 오믹 패턴(340)은 각각 제1 콘택 홀들(325) 내에 형성되기 때문에, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 다이오드 어레이 및 오믹 패턴 어레이를 형성할 수 있다.
도 12 및 도 13을 참조하면, 도1 내지 도 5 혹은 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수 개의 제2 콘택 홀들(355)이 형성된 제2 층간 절연막(350)을 형성한다.
즉, 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 제2 층간 절연막(350) 및 예시적인 실시예들에 따른 하층막 패턴(도시하지 않음)을 순차적으로 형성하고, 상기 하층막 패턴을 식각 마스크로 사용하여 제2 층간 절연막(350)을 식각함으로써 제2 콘택 홀들(355)을 형성할 수 있다. 이에 따라 제2 콘택 홀들(355)은 제2 층간 절연막(350)을 관통하며 오믹 패턴(340)의 상면을 노출시키도록 형성될 수 있으며, 제2 콘택 어레이를 형성할 수 있다.
특히, 상기 하층막 패턴이 상술한 바와 같이, 광산발생제를 함유하는 실리콘 화합물을 포함하도록 형성되며 또한 화학 기상 증착 공정을 통해 형성되기 때문에, 제1 층간 절연막(320)에 대하여 높은 식각 선택비를 가질 수 있고, 이에 따라 형성하고자 하는 제2 콘택 홀들(355)의 종횡비가 큰 경우에도 하드 마스크막 형성 단계를 최소화하면서 용이하게 형성할 수 있다.
한편, 제2 층간 절연막(350)은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있다.
도 14 및 도 15를 참조하면, 제2 콘택 홀들(355)을 채우는 콘택 플러그(360)를 형성한다. 이에 따라, 콘택 플러그(360)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 콘택 플러그 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(360)는 제2 콘택 홀들(355)에 의해 노출된 오믹 패턴들(340)의 상면, 제2 콘택 홀들(355)의 측벽 및 제2 층간 절연막(350)의 상면 상에 제1 배리어막(도시하지 않음)을 형성하고, 이어, 제2 콘택 홀들(355)의 나머지 부분을 충분히 매립하는 제1 도전막(도시하지 않음)을 상기 제1 배리어막 상에 형성한 뒤, 상기 제1 배리어막 및 제1 도전막의 상부를 제2 층간 절연막(350)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다. 그러므로 콘택 플러그(360)는 제1 배리어막 패턴(362) 및 제1 도전막 패턴(364)을 포함하도록 형성될 수 있으며, 제1 배리어막 패턴(362)은 제1 도전막 패턴(364)의 측벽 및 저면을 감싸도록 형성될 수 있다.
상기 제1 배리어막은 예를 들어, 티타늄, 티타늄 질화물 등과 같은 금속 또는 금속 질화물을 사용하여 형성할 수 있고, 상기 제1 도전막은 예를 들어, 구리, 텅스텐, 알루미늄 등과 같은 저항 금속을 사용하여 형성할 수 있다.
다만, 콘택 플러그(360)는 경우에 따라 형성하지 않고 생략할 수도 있다.
도 16 및 도 17을 참조하면, 콘택 플러그(360)의 상면을 부분적으로 노출시키는 제1 개구(371)를 갖는 제3 층간 절연막(370)을 제2 층간 절연막(350) 상에 형성하고, 제1 개구(371)의 측벽 및 콘택 플러그(360), 제2 층간 절연막(350) 및 제3 층간 절연막(370)의 상면 상에 하부 전극막(380)을 형성한다.
예시적인 실시예들에 있어서, 제1 개구(371)는 상기 제1 방향으로 복수 개가 형성되며, 상기 제2 방향으로 연장될 수 있다. 이때, 상기 제1 방향으로 서로 인접하는 2개의 콘택 플러그들(360)은 하나의 제1 개구(371)에 의해 노출될 수 있다.
하부 전극막(380)은 금속 화합물, 예를 들어 금속, 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성할 수 있고, 제1 개구에 의해 노출된 콘택 플러그들(360) 및 제2 층간 절연막(350)의 상면, 제1 개구(371)의 측벽 및 제3 층간 절연막(370)의 상면 상에 컨포멀하게(conformally) 형성될 수 있다.
한편, 제3 층간 절연막(370)은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있다.
도 18 및 도 19를 참조하면, 하부 전극막(380) 상에 스페이서(400)를 형성한 뒤, 스페이서(400)를 식각 마스크로 사용하여 하부 전극막(380)을 식각함으로써 하부 전극막 패턴(382)을 형성한다.
스페이서(400)는 하부 전극막(380) 상에 스페이서막(도시하지 않음)을 형성한 후, 상기 스페이서막을 예를 들어 이방성 식각함으로써 형성할 수 있다. 이에 따라, 스페이서(400)는 제1 개구(371)의 측벽 내에 2개가 형성되며, 제1 개구(371)가 상기 제1 방향을 따라 복수 개로 형성되므로 스페이서(400) 역시 상기 제1 방향을 따라 복수 개가 형성될 수 있다.
따라서 하부 전극막 패턴(382)도 제1 개구(371)의 측벽에 상기 제2 방향으로는 연장되고, 상기 제1 방향을 따라 복수 개가 형성될 수 있다. 이때, 하부 전극막(380)이 상술한 바와 같이 제1 개구(371)의 측벽 및 제1 개구(371)에 의해 노출된 콘택 플러그(360) 상면에 컨포멀하게 형성되기 때문에, 각 하부 전극막 패턴들(382)은 상기 제1 방향으로 절단한 단면이 L자 형상 또는 J자 유사한 형상을 가지도록 형성될 수 있다. 하부 전극막 패턴(382)이 L자 형상의 단면을 가짐에 따라, 후속하여 형성되는 상변화 물질막 패턴(470)과의 접촉 면적보다 콘택 플러그(360)와의 접촉 면적이 상대적으로 커지게 되어 작은 전류로도 상변화 물질막 패턴(470)을 효율적으로 가열할 수 있다.
한편, 상기 스페이서막은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하되, 제3 층간 절연막(370)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다.
도 20 및 도 21을 참조하면, 제1 개구(371)의 나머지 부분을 충분히 채우는 제4 층간 절연막(도시하지 않음)을 노출된 콘택 플러그들(360) 및 제2 층간 절연막의(350) 상면, 스페이서들(400), 하부 전극막 패턴들(382) 및 제3 층간 절연막(370)의 상면 상에 형성하고, 하부 전극막 패턴들(382)의 상면이 노출될 때까지 이를 평탄화한다.
상기 제4 층간 절연막은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하되, 제3 층간 절연막(370) 및 스페이서(400)와 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 상기 제4 층간 절연막, 스페이서(400) 및 제3 층간 절연막(370)은 서로 병합될 수 있으며, 앞으로는 상기 병합된 막 구조물을 단순히 제4 층간 절연막(410)으로 통칭하기로 한다. 즉, 제4 층간 절연막(410)은 하부 전극막 패턴들(382)의 측벽을 감싸며 콘택 플러그들(360) 및 제2 층간 절연막(350) 상에 형성될 수 있다.
도 22 및 도 23을 참조하면, 상기 제2 방향으로 연장되는 포토레지스트 패턴(도시되지 않음)을 사용하는 식각 공정을 통해 하부 전극막 패턴(382)을 부분적으로 식각함으로써, 상기 제1 방향을 따라 복수 개의 하부 전극들(384)을 형성한다. 이때, 하부 전극막 패턴들(382)이 상기 제1 방향을 따라 복수 개로 형성되므로, 하부 전극들(384) 역시 상기 제1 방향을 따라 복수 개가 형성될 수 있으며, 이에 따라, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성된 하부 전극들(384)을 포함하는 하부 전극 어레이가 형성될 수 있다.
한편, 하부 전극막 패턴을 식각할 때, 제4 층간 절연막(410)도 부분적으로 식각되어 제2 개구(도시되지 않음)가 형성될 수 있으며, 이후 상기 제2 개구를 채우는 제5 층간 절연막(420)을 형성할 수 있다.
도 24 및 도 25를 참조하면, 하부 전극들(420)의 상부를 제거함으로써 리세스(415)를 형성한다.
예시적인 실시예들에 있어서, 하부 전극들(384)은 습식 식각 공정을 통해 부분적으로 제거할 수 있고, 이때, 하부 전극들(384)이 상술한 바와 같이 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 하부 전극 어레이를 형성하므로, 리세스(415) 역시 상기 제1 및 제2 방향들을 따라 각각 복수 개가 형성되어 리세스 어레이를 형성할 수 있다.
도 26 및 도 27을 참조하면, 각 리세스들(415)을 채우는 상변화 물질막 패턴(470)을 형성한다. 이에 따라, 상변화 물질막 패턴(470)은 상기 제1 및 제2 방향들을 따라 하부 전극(384)의 상면 상에 각각 복수 개로 형성되어 상변화 물질막 패턴 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 상변화 물질막 패턴(470)은 리세스(415)를 충분히 매립하도록 하부 전극들(384) 및 제4 및 제5 층간 절연막(410, 420) 상에 상변화 물질막(도시하지 않음)을 형성한 후, 이를 제4 및 제5 층간 절연막들(410, 420)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있고, 상기 상변화 물질막은 GeSbTe(GST)와 같은 칼코겐 화합물 또는, 탄소, 질소 및 금속이 도핑된 칼코겐 화합물을 사용하여 형성할 수 있다.
도 28 내지 도 30을 참조하면, 상변화 물질막 패턴들(470)의 상면을 노출시키는 제3 개구(485)를 갖는 제6 층간 절연막(480)을 제4 및 제5 층간 절연막(410, 420) 상에 형성하고, 제3 개구(485)를 채우는 상부 전극(490) 및 비트 라인(500)을 순차적으로 형성한다.
상부 전극(490)은 노출된 상변화 물질막 패턴(470) 및 제4 내지 제6 층간 절연막(410, 420, 480)의 상면 상에 제3 개구(485)를 충분히 매립하도록 제2 도전막(도시하지 않음)을 형성하고, 제6 층간 절연막(480)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화한 후, 평탄화된 상기 제2 도전막의 상부를 예를 들어, 습식 식각 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 상부 전극(490)은 상변화 물질막 패턴(470)의 상면을 커버하도록 형성될 수 있다.
이어, 이와 유사하게 상부 전극(490)의 상면 및 제6 층간 절연막(480) 상에 상기 제2 도전막 상부가 제거된 공간을 충분히 매립하도록 제3 도전막(도시하지 않음)을 형성하고, 상기 제3 도전막을 제6 층간 절연막(480)의 상면이 노출될 때까지 평탄화함으로써 비트라인(500)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(485)는 상기 제1 방향을 따라 복수 개 형성되므로, 상부 전극(490)은 역시 상기 제1 방향을 따라 복수 개 형성되어 상부 전극 열을 형성할 수 있다. 그러므로 비트 라인(500) 또한 상기 제1 방향을 따라 복수 개가 형성될 수 있다.
한편, 예시적인 실시예들에 있어서 제6 층간 절연막(480)은 산화물, 질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있고, 상기 제2 도전막은 금속, 금속 질화물, 금속 실리사이드 등을 포함하도록 형성할 수 있으며, 상기 제3 도전막은 구리, 알루미늄, 텅스텐과 같은 저 저항 금속을 포함하도록 형성할 수 있다.
일 실시예에 있어서, 비트 라인(500)은 금속 질화물을 포함하는 배리어막 패턴(도시되지 않음)을 구비하도록 형성할 수도 있다.
전술한 바와 같이, 기판 상에 광산발생제를 함유하는 실리콘 화합물로 하층막을 형성함으로써 높은 종횡비를 갖는 콘택 홀을 용이하게 형성할 수 있다.
또한, 상기 하층막을 화학 기상 증착 공정을 통해 형성할 경우, 상기 하층막은 더욱 높은 식각 선택비를 가질 수 있기 때문에, 고집적화에 따른 반도체 소자 제조 시 요구되는 하드 마스크막 형성 단계를 최소화할 수 있다.
200, 201: 식각 대상막 210: 하드 마스크막
220: 하층막 221: 하층막 패턴
230: 감광막 231: 감광막 패턴
240: 노광 마스크 300: 기판
303: 워드 라인 305: 트렌치
310: 소자 분리막 패턴 320: 제1 층간 절연막
325: 제1 콘택 홀 330: 다이오드
332: 하부 다이오드 334: 상부 다이오드
340: 오믹 패턴 350: 제2 층간 절연막
355: 제2 콘택 홀 360: 콘택 플러그
362: 제1 배리어막 패턴 364: 제1 도전막 패턴
370: 제3 층간 절연막 371: 제1 개구
380: 하부 전극막 382: 하부 전극막 패턴
384: 하부 전극 400: 스페이서
410: 제4 층간 절연막 415: 리세스
420: 제5 층간 절연막 470: 상변화 물질막 패턴
480: 제6 층간 절연막 485: 제3 개구
490: 상부 전극 500: 비트 라인

Claims (15)

  1. 식각 대상막 상에 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막을 화학 기상 증착 공정을 통해 형성하는 단계;
    상기 하층막 상에 감광막을 형성하는 단계;
    상기 감광막에 극자외선(EUV)을 조사하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 사용하여 상기 식각 대상막을 식각하는 단계를 포함하며,
    상기 식각 대상막 상에 하층막을 형성하는 단계는,
    폴리실록산에 상기 광산발생제를 합성함으로써 증착 소스를 형성하는 단계; 및
    상기 증착 소스를 캐리어 가스를 통해 상기 식각 대상막 상에 제공하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 광산발생제는 상기 증착 소스에 대해 1 내지 7 중량%의 비율로 합성되는 것을 특징으로 하는 패턴 형성 방법.
  4. 제1항에 있어서, 상기 증착 소스를 형성하는 단계는,
    상기 폴리실록산에 가교제 및 계면 접착 강화제 중 적어도 하나를 합성하는 단계를 더 포함하는 것을 특징으로 하는 패턴 형성 방법.
  5. 제4항에 있어서, 상기 계면 접착 강화제는 수산기를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  6. 제1항에 있어서, 상기 감광막 패턴을 형성하는 단계는,
    상기 극자외선이 조사됨에 따라 상기 하층막으로부터 산이 발생하여 상기 감광막과의 계면에 산이 공급되는 단계; 및
    상기 감광막을 현상하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  7. 기판 상에 광산발생제를 함유하는 실리콘 화합물을 포함하는 하층막 패턴을 화학 기상 증착 공정을 통해 형성하는 단계;
    상기 하층막 패턴을 마스크로 이용하여 상기 기판 상에 다이오드를 형성하는 단계;
    상기 다이오드 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 상변화 물질막 패턴을 형성하는 단계; 및
    상기 상변화 물질막 패턴 상에 상부 전극을 형성하는 단계를 포함하며,
    상기 기판 상에 상기 하층막 패턴을 형성하는 단계는,
    폴리실록산에 광산발생제를 합성함으로써 증착 소스를 형성하는 단계; 및
    상기 증착 소스를 캐리어 가스를 통해 상기 기판 상에 제공함으로써 하층막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 하층막 패턴을 마스크로 사용하여 상기 기판 상에 다이오드를 형성하는 단계는,
    상기 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 하층막 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막을 관통하며 상기 기판의 상면을 노출시키는 콘택 홀을 형성하는 단계;
    상기 콘택 홀을 채우는 실리콘막을 형성하는 단계; 및
    상기 실리콘막에 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 기판 상에 상기 제1 층간 절연막을 형성하는 단계 이전에,
    상기 기판 상부에 이온 주입 공정을 수행함으로써 불순물 영역을 형성하는 단계를 더 포함하고,
    상기 다이오드는 상기 불순물 영역의 상면에 접촉하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 기판 상에 상기 하층막 패턴을 형성하는 단계는, 상기 증착 소스를 캐리어 가스를 통해 상기 기판 상에 제공함으로써 하층막을 형성하는 단계 이후에,
    상기 하층막 상에 감광막을 형성하는 단계;
    상기 감광막에 극자외선을 조사하여 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 사용하여 상기 하층막을 이방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105449126B (zh) * 2015-12-22 2018-03-16 上海天马有机发光显示技术有限公司 一种蒸镀掩模板及其制作方法
CN112201577B (zh) * 2020-09-16 2023-02-03 上海华力集成电路制造有限公司 防止晶背污染的方法及晶背保护层

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090053899A1 (en) * 2007-08-20 2009-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pattern formation in semiconductor fabrication
JP2011074231A (ja) * 2009-09-30 2011-04-14 Jsr Corp シリコン含有膜形成用組成物及びシリコン含有膜並びにパターン形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7361444B1 (en) 1998-02-23 2008-04-22 International Business Machines Corporation Multilayered resist systems using tuned polymer films as underlayers and methods of fabrication thereof
KR100520188B1 (ko) 2000-02-18 2005-10-10 주식회사 하이닉스반도체 부분적으로 가교화된 2층 포토레지스트용 중합체
US6720249B1 (en) 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6500773B1 (en) 2000-11-27 2002-12-31 Applied Materials, Inc. Method of depositing organosilicate layers
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
JP4369203B2 (ja) * 2003-03-24 2009-11-18 信越化学工業株式会社 反射防止膜材料、反射防止膜を有する基板及びパターン形成方法
US8003293B2 (en) * 2004-09-30 2011-08-23 Intel Corporation Pixelated photoresists
KR100819647B1 (ko) 2006-06-27 2008-04-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8119324B2 (en) 2006-08-04 2012-02-21 Jsr Corporation Method of forming pattern, composition for forming upper-layer film, and composition for forming under-layer film
KR100908601B1 (ko) 2007-06-05 2009-07-21 제일모직주식회사 반사방지 하드마스크 조성물 및 이를 이용한 기판상 재료의패턴화 방법
JP2009199061A (ja) 2007-11-12 2009-09-03 Rohm & Haas Electronic Materials Llc オーバーコートされたフォトレジストと共に用いるためのコーティング組成物
KR101524712B1 (ko) 2007-11-30 2015-06-01 닛산 가가쿠 고교 가부시키 가이샤 블록화 이소시아네이트기를 갖는 실리콘 함유 레지스트 하층막 형성 조성물
JP5360416B2 (ja) 2008-01-11 2013-12-04 日産化学工業株式会社 ウレア基を有するシリコン含有レジスト下層膜形成組成物
WO2009104552A1 (ja) 2008-02-18 2009-08-27 日産化学工業株式会社 環状アミノ基を有するシリコン含有レジスト下層膜形成組成物
KR101749604B1 (ko) 2008-08-18 2017-06-21 닛산 가가쿠 고교 가부시키 가이샤 오늄기를 갖는 실리콘 함유 레지스트 하층막 형성 조성물
CN102257435B (zh) 2008-12-19 2014-01-22 日产化学工业株式会社 含有具有阴离子基的硅的抗蚀剂下层膜形成用组合物
TWI416262B (zh) 2009-03-13 2013-11-21 Jsr Corp A silicon film-forming composition, a silicon-containing film, and a pattern-forming method
CN102460301B (zh) 2009-06-02 2014-08-06 日产化学工业株式会社 含有带硫醚键的硅的抗蚀剂下层膜形成用组合物
KR101058495B1 (ko) * 2010-01-22 2011-08-24 주식회사 하이닉스반도체 다이오드형 상변화 메모리 장치의 제조 방법
JP2011213921A (ja) 2010-03-31 2011-10-27 Jsr Corp シリコン含有膜形成用組成物及びシリコン含有膜並びにパターン形成方法
JP5399347B2 (ja) 2010-09-01 2014-01-29 信越化学工業株式会社 ケイ素含有膜形成用組成物、ケイ素含有膜形成基板及びこれを用いたパターン形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090053899A1 (en) * 2007-08-20 2009-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pattern formation in semiconductor fabrication
JP2011074231A (ja) * 2009-09-30 2011-04-14 Jsr Corp シリコン含有膜形成用組成物及びシリコン含有膜並びにパターン形成方法

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