KR102099311B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 의한 표시장치는, 복수의 제어라인들 및 전원라인들에 접속되어 동일한 제어신호들 및 전원을 공통적으로 인가받는 복수의 화소들이 포함된 화소부와; 상기 화소부의 외곽에 위치하여 상기 전원라인들에 전원을 인가하는 복수의 인입부 패드들과; 상기 인입부 패드들을 연결하는 패드바와; 상기 패드바의 끝단부 및 복수의 전원라인들의 끝단부와 각각 접촉되어 상기 인입부 패드들과 상기 전원라인들을 전기적으로 연결하는 복수의 연결패턴들이 포함되며, 상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 전원라인들의 끝단부 중 적어도 하나는 그 접촉면적이 상기 연결패턴들 별로 상이하다.

Description

표시장치{Display device}
본 발명의 실시예는 표시장치에 관한 것으로, 특히 유기전계발광 표시장치에 관한 것이다.
표시장치들 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기발광 다이오드를 이용하여 화상을 표시한다. 이러한 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되기 때문에 차세대 디스플레이로 각광받고 있다.
일반적으로 유기전계발광 표시장치는 다수의 화소들을 포함하는 화소부와, 화소부로 구동신호를 공급하는 구동회로와, 화소부로 제어신호를 공급하는 제어회로 및 화소부로 전원을 공급하는 전원 공급회로를 포함한다.
화소들 각각은 주사신호가 공급될 때, 주사신호와 동기되어 공급되는 데이터 신호에 대응하는 휘도의 빛을 방출하며, 이를 통해 유기전계발광 표시장치는 소정의 영상을 표시한다.
단, 유기전계발광 표시장치에서 상기 화소들 각각의 발광 휘도는 상기 화소들에 인가되는 제어신호 및/또는 전원의 전압 레벨에 영향을 받을 수 있다. 즉, 상기 제어신호 및/또는 전원은 데이터 신호와 더불어 화소들의 발광 휘도를 결정하는 요인이 된다.
따라서, 균일한 화질의 영상을 표시하기 위해서는 각각의 화소들로 동일한 전압을 갖는 제어신호 및/또는 전원이 공급되어야 한다.
하지만, 각 화소들에 연결되는 라인들의 길이 차이로 인해 상기 각 화소들에 인가되는 전압이 서로 상이해지는 전압 강하(IR drop)가 발생될 수 있다.
특히, 표시장치의 표시패널이 대형화될수록 상기 라인들의 길이가 길어져, 제어신호 및/또는 전원을 공급받는 패드와의 거리에 따라 화소들 간의 휘도 편차가 심화될 수 있다.
본 발명의 실시예는 화소들 전체에 공통으로 인가되는 전원 및/또는 제어신호들에 있어서, 상기 전원 및/또는 제어신호들이 인가되는 각각의 인입부 패드와 전기적으로 연결되는 복수의 전원라인들 및/또는 제어라인들 간의 저항차를 최소화함으로써, 휘도 불균형 문제를 저감하는 표시장치를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 표시장치는, 복수의 제어라인들 및 전원라인들에 접속되어 동일한 제어신호들 및 전원을 공통적으로 인가받는 복수의 화소들이 포함된 화소부와; 상기 화소부의 외곽에 위치하여 상기 전원라인들에 전원을 인가하는 복수의 인입부 패드들과; 상기 인입부 패드들을 연결하는 패드바와; 상기 패드바의 끝단부 및 복수의 전원라인들의 끝단부와 각각 접촉되어 상기 인입부 패드들과 상기 전원라인들을 전기적으로 연결하는 복수의 연결패턴들이 포함되며, 상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 전원라인들의 끝단부 중 적어도 하나는 그 접촉면적이 상기 연결패턴들 별로 상이하다.
또한, 상기 접촉면적은 상기 인입부 패드로부터 가장 가까운 연결패턴에서 가장 작게 형성되며, 상기 접촉면적은 상기 인입부 패드에 가까운 연결패턴일수록 작아진다.
또한, 상기 접촉면적은 상기 인입부 패드로부터 가장 먼 연결패턴에서 가장 크게 형성되며, 상기 접촉면적은 상기 인입부 패드에 먼 연결패턴일수록 커진다.
또한, 상기 연결패턴들은 상기 패드바 및 전원라인들보다 저항이 큰 물질로 형성되며, 상기 연결패턴들을 형성하는 물질은 도핑된 반도체일 수 있다.
또한, 상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 전원라인들의 끝단부 중 적어도 하나는 그 접촉면적이 인입부 패드에 가까운 영역으로부터 먼 영역까지 점차 커지는 계단 형태로 형성된다.
또한, 상기 전원은 상기 복수의 화소들에 공통적으로 인가되는 초기화 전원이다.
또한, 상기 화소부의 외곽에 위치하여 상기 복수의 제어라인들에 각각의 제어신호들을 인가하는 복수의 인입부 패드들과; 상기 인입부 패드들을 연결하는 패드바와; 상기 패드바의 끝단부 및 복수의 제어라인들의 끝단부와 각각 접촉되어 상기 인입부 패드들과 상기 제어라인들을 전기적으로 연결하는 복수의 연결패턴들이 포함되며, 상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 제어라인들의 끝단부 중 적어도 하나는 그 접촉면적이 상기 연결패턴들 별로 상이하다.
또한, 상기 연결패턴들은 상기 패드바 및 제어라인들보다 저항이 큰 물질로 형성되며, 상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 제어라인들의 끝단부 중 적어도 하나는 그 접촉면적이 인입부 패드에 가까운 영역으로부터 먼 영역까지 점차 커지는 계단 형태로 형성될 수 있다.
또한, 상기 화소는, 캐소드전극이 제 2전원과 접속되는 유기 발광 다이오드와; 데이터라인과 제 1노드 사이에 접속되며, 주사라인으로 주사신호가 공급될 때 턴-온되는 제 1트랜지스터와; 상기 제 1노드와 초기화 전원 사이에 접속되는 제 1커패시터와; 상기 제 1노드로부터 공급되는 전압에 대응하여 제 1전원으로부터 상기 유기 발광 다이오드를 경유하여 상기 제 2전원으로 흐르는 전류량을 제어하기 위한 화소회로를 구비한다.
또한, 상기 화소회로는, 상기 제 1노드와 제 3노드 사이에 접속되며, 상기 제 1트랜지스터와 턴-온기간이 중첩되지 않는 제 3트랜지스터와; 제 2노드에 인가된 전압에 대응하여 상기 제 3노드를 경유하여 접속되는 상기 제 1전원으로부터 제 4노드를 경유하여 접속된 상기 유기 발광 다이오드로의 전류량을 제어하기 위한 제 2트랜지스터와; 상기 2노드와 상기 제 4노드 사이에 접속되며, 상기 제 3트랜지스터와 동시에 턴-온 및 턴-오프되는 제 4트랜지스터와; 상기 제 2노드와 상기 제 1전원 사이에 접속되는 스토리지 커패시터를 구비한다.
또한, 상기 화소회로는, 상기 제 2노드와 초기화전원 사이에 접속되며, 상기 제 1트랜지스터 및 제 3트랜지스터와 턴-온기간이 중첩되지 않는 제 5트랜지스터와; 상기 제 3노드와 상기 제 1전원 사이에 접속되며, 상기 제 5트랜지스터와 동시에 턴-온 및 턴-오프되는 제 6트랜지스터와; 상기 제 3노드와 상기 제 1전원 사이에 상기 제 6트랜지스터와 병렬로 접속되며, 상기 제 1트랜지스터와 턴-온기간이 중첩되는 제 7트랜지스터와; 상기 제 4노드와 상기 유기 발광 다이오드 사이에 접속되며, 상기 제 7트랜지스터와 동시에 턴-온 및 턴-오프되는 제 8트랜지스터를 더 구비한다.
이와 같은 본 발명의 실시예에 의하면, 화소들 전체에 공통으로 인가되는 전원 및/또는 제어신호들에 있어서, 상기 전원 및/또는 제어신호들이 인가되는 각각의 인입부 패드와 전기적으로 연결되는 복수의 전원라인들 및/또는 제어라인들 간의 저항차를 최소화함으로써, 표시패널의 국부적인 휘도 불균형 현상을 저감시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 블록도.
도 2는 도 1에 도시된 화소의 일 실시예에 대한 구조를 나타내는 회로도.
도 3은 도 2에 도시된 화소의 구동 방법의 실시예를 나타내는 파형도.
도 4a 및 도 4b는 도 1에 도시된 각 화소들에 공통으로 초기화 전원을 인가하는 인입부 패드 및 이와 전기적으로 연결되는 복수의 전원라인들의 구조를 개략적으로 나타내는 평면도.
도 5는 도 4a의 특정 영역(A, B)에 대한 단면도.
도 6은 도 4a의 특정 영역(C)에서의 저항값을 나타내는 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 주사라인들(S1 내지 Sn) 및 데이터라인들(D1 내지 Dm)에 의하여 구획된 영역에 위치되는 화소들(142)을 포함하는 화소부(140)와, 주사라인들(S1 내지 Sn)을 구동하기 위한 주사 구동부(110)와, 화소들(142)과 공통적으로 접속된 제 1제어라인들(a1 내지 an), 제 2제어라인들(b1 내지 bn) 및 발광 제어라인들로서의 제 3제어라인들(c1 내지 cn)을 구동하기 위한 제어 구동부(120)와, 데이터라인들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(130)와, 상기 구동부들(110, 120, 130)을 제어하기 위한 타이밍 제어부(150)를 구비한다.
이 때, 상기 제 1제어라인들(a1 내지 an)로는 공통적으로 제 1제어신호(CL1)이 인가되고, 제 2제어라인들(b1 내지 bn)로는 공통적으로 제 2제어신호(CL2)이 인가되며, 제 3제어라인들(c1 내지 cn)로는 공통적으로 제 3제어신호(CL3)이 인가된다.
또한, 상기 화소들(142)에는 화소 전원으로서의 제 1전원(ELVDD), 제 2전원(ELVDD) 및 각 화소에 포함된 구동 트랜지스터의 게이트전극을 초기화하는 초기화 전원(Vint)이 인가된다.
이 때, 상기 초기화 전원(Vint)은 상기 제 1 내지 3제어라인들과 같은 복수의 초기화 전원라인들(p1 내지 pm)을 통해 각각의 화소들(142)에 공통적으로 인가되며, 상기 제 1전원(ELVDD)는 하이 레벨의 전압이고, 제 2전원(ELVDD), 초기화 전원(Vint)는 로우 레벨이 전압이다.
일 예로 상기 제1 전원(ELVDD)은 15V의 양의 전압 레벨을 가지며, 상기 제2 전원(ELVSS)은 -5V의 음의 전압 레벨 또는 0V의 접지 전압 레벨을 가질 수 있다. 또한, 상기 초기화 전원(Vint)는 데이터 신호의 전압보다 낮은 전압으로 0V의 접지 전압 레벨을 가질 수 있다.
단, 상기 제 3제어라인들(c1 내지 cn)은 발광 제어신호가 인가되는 라인들로서, 상기 제어 구동부(120)가 아닌 주사 구동부(110)에 의해 구동될 수도 있다.
본 발명의 실시예에서 상기 주사 구동부(110)는 한 프레임 기간 중 제 3기간(도 3의 T3) 동안 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급한다. 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급되면 화소들(142)이 수평라인 단위로 선택된다.
또한, 제어 구동부(130) 또는 주사 구동부(110)는 한 프레임 기간 중 제 3기간(T3)을 제외한 제 1기간(도 3의 T1) 및 제 2기간(도 3의 T2) 동안 발광 제어라인인 제 3제어라인들(c1 내지 cn)로 발광 제어신호를 공급한다.
여기서, 주사신호는 화소들(142)에 포함된 트랜지스터가 턴-온될 수 있는 전압으로 설정되고, 발광 제어신호(CL3)는 화소들(142)에 포함된 트랜지스터가 턴-오프될 수 있는 전압으로 설정된다. 따라서, 제 3제어라인들(c1 내지 cn)로 발광 제어신호가 공급되는 제 1기간 및 제 2기간 동안 화소들(142)은 비발광 상태로 설정된다.
즉, 상기 트랜지스터가 P타입으로 구현되는 실시예의 경우 상기 주사신호는 로우 레벨의 전압으로 설정되고, 발광 제어신호는 하이 레벨의 전압으로 설정된다.
데이터 구동부(130)는 주사신호와 동기되도록 데이터라인들(D1 내지 Dm)로 데이터신호를 공급한다. 그러면, 주사신호에 의하여 선택된 화소들(142)로 데이터신호가 공급된다.
제어 구동부(120)는 앞서 언급한 바와 같이 한 프레임 기간 중 제 3기간(T3)을 제외한 제 1기간(T1) 및 제 2기간(T2) 동안 발광 제어라인인 제 3제어라인들(c1 내지 cn)로 발광 제어신호를 공급할 수 있을 뿐 아니라, 한 프레임 기간 중 제 1기간(T1) 동안 제 1제어라인(a1 내지 an)으로 제 1제어신호(CL1)를 공급하고, 제 2기간(T2) 동안 제 2제어라인(b1 내지 bn)으로 제 2제어신호(CL2)를 공급한다. 여기서, 제 1제어신호(CL1) 및 제 2제어신호(CL2)는 화소들(142)에 포함된 트랜지스터가 턴-온될 수 있는 전압으로 설정된다.
즉, 상기 트랜지스터가 P타입으로 구현되는 실시예의 경우 상기 제 1제어신호(CL1) 및 제 2제어신호(CL2)는 로우 레벨의 전압으로 설정된다.
화소들(142)은 주사라인들(S1 내지 Sn) 및 데이터라인들(D1 내지 Dm)의 교차부에 위치된다. 이와 같은 화소들(142)은 한 프레임의 제 1기간(T1) 동안 초기화되고, 제 2기간(T2) 동안 구동 트랜지스터의 문턱전압을 보상한다. 그리고, 화소들(142)은 제 3기간(T3) 동안 발광하면서 데이터신호에 대응하는 전압을 충전한다.
여기서, 화소부(140)에 포함되는 모든 화소들(142)은 제 2기간(T2) 동안 동시에 구동 트랜지스터의 문턱전압을 보상한다. 이와 같은 화소들(142)에 동시에 구동 트랜지스터의 문턱전압을 보상하는 경우 제 2기간(T2)을 충분히 확보할 수 있고, 이에 따라 안정적으로 구동 트랜지스터의 문턱전압을 보상할 수 있는 장점이 있다. 즉, 일 예로 상기 화소부(140)가 120Hz 이상의 고속 구동을 하는 경우에도 제 2기간(T2)의 시간을 충분히 확보하여 구동 트랜지스터의 문턱전압을 안정적으로 보상할 수 있다.
이하, 도 2 및 도 3을 참조하여 도 1에 도시된 화소(142)의 실시예 및 화소의 구동방법에 대해 보다 구체적으로 설명하도록 한다.
도 2는 도 1에 도시된 화소의 일 실시예에 대한 구조를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 의한 화소(142)는 제 1트랜지스터(M1), 제 1커패시터(C1), 화소회로(144) 및 유기 발광 다이오드(OLED)를 구비한다.
유기 발광 다이오드(OLED)의 애노드전극은 화소회로(144)에 접속되고, 캐소드전극은 제 2전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 화소회로(144)로부터 공급되는 전류량에 대응하여 소정 휘도로 발광한다.
제 1트랜지스터(M1)의 제 1전극은 데이터선(Dm)에 접속되고, 제 2전극은 화소회로(144)와 연결된 제 1노드(N1)에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 주사선(Sn)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 주사선(Sn)으로 주사신호가 공급될 때 턴-온된다.
제 1커패시터(C1)는 제 1노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 데이터신호에 대응하는 전압을 충전한다. 여기서, 초기화 전원(Vint)은 상기 제 1 내지 3제어라인들과 같이 복수의 초기화 전원라인들(p1 내지 pm)을 통해 각각의 화소들(142)과 공통적으로 인가되며, 이는 데이터신호보다 낮은 전압(일 예로 0V)으로 설정될 수 있다.
화소회로(144)는 제 1커패시터(C1)로부터 공급되는 전압, 즉 데이터신호의 전압에 대응하여 소정의 전압을 충전한다. 그리고, 화소회로(144)는 충전된 전압에 대응하여 제 1전원(ELVDD)으로부터 유기 발광 다이오드(OLED)로 공급되는 전류량을 제어한다.
본 발명의 실시예의 경우 상기 화소회로(144)는 제 2트랜지스터(M2) 내지 제 8트랜지스터(M8) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
구동 트랜지스터로서의 제 2트랜지스터(M2)의 제 1전극은 제 3노드(N3)에 접속되고, 제 2전극은 제 4노드(N4)에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 2노드(N2)에 인가된 전압에 대응하여 유기 발광 다이오드(OLED)로 공급되는 전류량을 제어한다.
제 3트랜지스터(M3)의 제 1전극은 제 1노드(N1)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2제어라인에 접속되어 제 2제어신호(CL2)가 인가된다. 이와 같은 제 3트랜지스터(M3)는 제 2제어라인으로 제 2제어신호가 공급될 때 턴-온되어 제 1노드(N1)와 제 3노드(N3)를 전기적으로 접속시킨다.
제 4트랜지스터(M4)의 제 1전극은 제 4노드(N4)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2제어라인에 접속되어 제 2제어신호(CL2)가 인가된다. 이와 같은 제 4트랜지스터(M4)는 제 2제어라인으로 제 2제어신호(CL2)가 공급될 때 턴-온되어 제 2노드(N1)와 제 4노드(N4)를 전기적으로 접속시킨다. 제 2노드(N2)와 제 4노드(N4)가 전기적으로 접속되면 제 2트랜지스터(M2)가 다이오드 형태로 접속된다.
제 5트랜지스터(M5)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 초기화 전원(Vint)에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 1제어라인에 접속되어 제 1제어신호(CL1)된다. 이와 같은 제 5트랜지스터(M5)는 제 1제어라인으로 제 1제어신호(CL1)가 공급될 때 턴-온되어 제 2노드(N2)로 초기화 전원(Vint)의 전압을 공급한다.
제 6트랜지스터(M6)의 제 1전극은 제 1전원(ELVDD)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다. 그리고, 제 6트랜지스터(M6)의 게이트전극은 제 1제어라인에 접속되어 제 1제어신호(CL1)가 인가된다. 이와 같은 제 6트랜지스터(M6)는 제 1제어라인으로 제 1제어신호(CL1)가 공급될 때 턴-온되어 제 3노드(N3)로 제 1전원(ELVDD)의 전압을 공급한다.
제 7트랜지스터(M7)의 제 1전극은 제 1전원(ELVDD)에 접속되고, 제 2전극은 제 3노드(N3)에 접속된다. 그리고, 제 7트랜지스터(M7)의 게이트전극은 발광 제어라인인 제 3제어라인에 접속되어 제 3제어신호(CL3)가 인가된다. 이와 같은 제 7트랜지스터(M7)는 제 3제어라인으로 발광 제어신호인 제 3제어신호(CL3)가 공급될 때 턴-오프되고, 발광 제어신호가 공급되지 않을 때 턴-온된다.
제 8트랜지스터(M8)의 제 1전극은 제 4노드(N4)에 접속되고, 제 2전극은 유기 발광 다이오드(OLED)의 애노드전극에 접속된다. 그리고, 제 8트랜지스터(M8)의 게이트전극은 제 3제어라인에 접속되어 제 3제어신호(CL3)가 인가된다. 이와 같은 제 8트랜지스터(M8)는 제 3제어라인으로 발광 제어신호(CL3)가 공급될 때 턴-오프되고, 발광 제어신호가 공급되지 않을 때 턴-온된다.
스토리지 커패시터(Cst)는 제 1전원(ELVDD)과 제 2노드(N2) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제 1커패시터(C1) 및 제 2커패시터(C2)에 충전된 전압에 대응하여 데이터신호 및 제 2트랜지스터(M2)의 문턱전압에 대응하는 전압을 충전한다.
도 3은 도 2에 도시된 화소의 구동 방법의 실시예를 나타내는 파형도이다.
도 3을 참조하면, 본 발명의 실시예에 의한 화소 구동방법의 한 프레임 기간은 제 1기간(T1), 제 2기간(T2) 및 제 3기간(T3)으로 나누어진다.
제 1기간(T1)은 초기화 기간으로서 제 2노드(N2) 즉, 구동 트랜지스터(M2)의 게이트 전극으로 초기화 전원(Vint)의 전압을 공급하는 기간이다.
제 2기간(T2)은 보상기간으로서 제 2트랜지스터(M2)의 문턱전압을 보상하는 기간이다.
제 3기간(T3)은 발광 및 데이터 기입기간으로서 제 1커패시터(C1) 및 제 2커패시터(C2)에 데이터신호에 대응되는 전압이 충전됨과 동시에 유기 발광 다이오드(OLED)가 소정 휘도의 빛을 생성하는 기간이다.
먼저, 제 1기간(T1) 및 제 2기간(T2) 동안 제 3제어라인으로 발광 제어신호(CL3)가 공급되고, 제 3기간(T3) 동안에는 발광 제어신호가 공급되지 않는다. 제 1기간(T1) 및 제 2기간(T2) 동안 제 3제어라인으로 발광 제어신호(CL3)가 공급되면 제 7트랜지스터(M7) 및 제 8트랜지스터(M8)가 턴-오프된다. 그러면, 제 2트랜지스터(M2)와 유기 발광 다이오드(OLED)의 전기적 접속이 차단되고, 이에 따라 제 1기간(T1) 및 제 2기간(T2) 동안 유기 발광 다이오드(OLED)는 비발광 상태로 설정된다.
제 1기간(T1) 동안 제 1제어라인으로 제 1제어신호(CL1)가 공급된다. 제 1제어라인으로 제 1제어신호가 공급되면 제 5트랜지스터(M5) 및 제 6트랜지스터(M6)가 턴-온된다. 제 5트랜지스터(M5)가 턴-온되면 제 2노드(N2)로 초기화전원(Vint)의 전압이 공급된다. 제 6트랜지스터(M6)가 턴-온되면 제 3노드(N3)로 제 1전원(ELVDD)의 전압이 공급된다. 여기서, 초기화 전원(Vint)은 데이터신호보다 낮은 전압으로 설정되기 때문에 제 1기간(T1) 동안 제 1트랜지스터(M1)는 온 바이어스 상태로 설정된다.
제 2기간(T2) 동안 제 2제어라인으로 제 2제어신호(CL2)가 공급된다. 제 2제어라인으로 제 2제어신호가 공급되면 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)가 턴-온된다.
제 4트랜지스터(M4)가 턴-온되면 제 2트랜지스터(M2)가 다이오드 형태로 접속된다. 제 3트랜지스터(M3)가 턴-온되면 제 1커패시터(C1)에 저장된 데이터신호의 전압이 제 3노드(N3)로 공급된다. 이때, 제 2노드(N2)의 전압이 데이터신호보다 낮은 초기화 전원(Vint)의 전압으로 초기화되었기 때문에 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 3노드(N3)에 인가된 전압이 다이오드 형태로 접속된 제 2트랜지스터(M2)를 경유하여 제 2노드(N2)로 공급된다. 이때, 스토리지 커패시터(Cst)는 데이터신호 및 제 2트랜지스터(M2)의 문턱전압에 대응하는 전압을 저장한다.
제 3기간(T3) 동안에는 제 3제어라인으로 발광 제어신호(CL3)의 공급이 중단된다. 제 3제어라인으로 발광 제어신호의 공급이 중단되면 제 7트랜지스터(M7) 및 제 8트랜지스터(M8)가 턴-온된다. 제 7트랜지스터(M7)가 턴-온되면 제 1전원(ELVDD)과 제 3노드(N3)과 전기적으로 접속된다. 제 8트랜지스터(M8)가 턴-온되면 제 4노드(N4)가 유기 발광 다이오드(OLED)와 전기적으로 접속된다. 그러면, 제 2트랜지스터(M2)는 제 2노드(N2)에 인가된 전압에 대응하여 제 1전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제 2전원(ELVSS)으로 흐르는 전류량을 제어한다. 이때, 유기 발광 다이오드(OLED)는 자신에게 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
한편, 제 3기간(T3) 동안 주사선들(S1 내지 Sn)로 주사신호([S1] 내지 [Sn])가 순차적으로 공급된다. 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급되면 수평라인 단위로 화소들(142) 각각에 포함된 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 데이터선(D1 내지 Dm 중 어느 하나)으로부터의 데이터신호([Dm])가 화소들(142) 각각에 포함된 제 1노드(N1)로 공급된다. 이 경우, 제 1커패시터(C1)는 데이터신호에 대응하는 전압을 충전한다. 실제로, 본원 발명에서는 상술한 과정을 반복하면서 소정의 영상을 구현한다.
한편, 본원 발명에서는 설명의 편의성을 위하여 트랜지스터들을 P타입으로 도시하였지만, 본원 발명이 이에 한정되지는 않는다. 다시 말하여, 트랜지스터들은 N타입으로 형성될 수도 있다.
또한, 본원 발명에서 유기 발광 다이오드(OLED)는 구동 트랜지스터(M2)로부터 공급되는 전류량에 대응하여 적색, 녹색 또는 청색의 광을 생성하지만, 본원 발명이 이에 한정되지는 않는다. 일 예로 유기 발광 다이오드(OLED)는 구동 트랜지스터로부터 공급되는 전류량에 대응하여 백색 광을 생성할 수도 있다. 이 경우, 별도의 컬러필터 등을 이용하여 컬러 영상을 구현한다.
도 1 내지 3을 통해 설명한 본 발명의 실시예에 의한 표시장치는 제 1 내지 제 3제어라인들(a1 내지 an, b1 내지 bn, c1 내지 cn) 및 초기화 전원(Vint)이 인가되는 초기화 전원라인들(p1 내지 pm)이 각각의 화소들(142)과 공통적으로 연결되며, 이에 따라 상기 복수의 화소들 각각은 공통적으로 동일한 제 1 내지 제 3제어신호(CL1, CL2, CL3) 및 초기화 전원(Vint)이 인가된다.
즉, 상기 화소들을 통해 균일한 화질의 영상을 표시하기 위해서는 각각의 화소들로 각각 동일한 전압을 갖는 제 1 내지 제 3제어신호 및 초기화 전원이 공급되어야 한다.
하지만, 각 화소들로 공급되는 제 1 내지 제 3제어신호(CL1, CL2, CL3) 및 초기화 전원(Vint)은 이들이 입력되는 인입부 패드들과 상기 각각의 화소들에 연결되는 제 1 내지 제 3제어라인들(a1 내지 an, b1 내지 bn, c1 내지 cn) 및 초기화 전원라인들(p1 내지 pm)의 길이 차이로 인해 상기 각 화소들에 인가되는 전압이 서로 상이해지는 전압 강하(IR drop)가 발생될 수 있으며, 이는 상기 화소부의 면적이 대형화될수록 상기 라인들의 길이가 길어져, 각각의 화소들과 제어신호 및/또는 전원을 공급받는 패드와의 거리에 따라 화소들 간의 휘도 편차가 심화될 수 있다.
특히 본 발명의 실시예의 경우 상기 초기화 전원(Vint)은 도 2에 도시된 바와 같이 각각의 화소들에 구비된 제 1커패시터(C1)의 일측 단자로 인가되는데, 상기 제 1커패시터(C1)는 프레임 기간 별로 각 화소에 인가되는 데이터신호에 대응하는 전압을 충전하는 바, 상기 초기화 전원(Vint)이 모든 화소에 일정하게 인가되지 않으면 각 화소별 휘도 편차에 의한 무라(mura) 형태의 불량이 나타날 수 있다.
이에 본 발명의 실시예는 상기 화소들 전체에 공통으로 인가되는 초기화 전원 및/또는 제어신호들에 있어서, 상기 초기화 전원 및/또는 제어신호들이 인가되는 각각의 인입부 패드와 전기적으로 연결되는 복수의 초기화 전원라인들 및/또는 제어라인들 간의 저항차를 최소화하는 구조를 통해 휘도 불균형 문제를 저감할 수 있다.
이하, 도 4 내지 도 6을 통해 화소별 휘도 편차 문제를 극복할 수 있는 본 발명의 실시예에 의한 구조에 대해 보다 상세히 설명하도록 한다.
단, 설명의 편의를 위하여 도 4 내지 도 6에 도시된 실시예에서는 각 화소들(142)과 공통적으로 연결되는 초기화 전원라인들(p1 내지 pm) 및 상기 초기화 전원라인들에 초기화 전원(Vint)을 제공하는 인입부 패드의 구조 및 그 연결관계를 설명한다.
즉, 상기 제 1 내지 제 3제어라인들 및 상기 제 1 내지 제 3제어라인들에 각각의 제어신호를 제공하는 인입부 패드와의 연결 구조도 하기 도 4 내지 도 6에 도시된 구조와 실질적으로 동일할 수 있다.
도 4a 및 도 4b는 도 1에 도시된 각 화소들에 공통으로 초기화 전원을 인가하는 인입부 패드 및 이와 전기적으로 연결되는 복수의 전원라인들의 구조를 개략적으로 나타내는 평면도이고, 도 5는 도 4a의 특정 영역(A, B)에 대한 단면도이다.
또한, 도 6은 도 4a의 특정 영역(C)에서의 저항값을 나타내는 그래프이다.
먼저 도 4a를 참조하면, 표시장치의 화소부(도 1의 140) 외곽 영역에는 초기화 전원(Vint)이 인가되는 복수의 인입부 패드들(410) 및 제 1방향으로 연장되어 상기 인입부 패드들(410)과 공통적으로 연결하는 패드바(pad bar)(420)가 형성된다.
도시된 바와 같이 상기 인입부 패드들(410)과 패드 바(420)는 일체형으로 형성될 수 있으며, 이는 저저항 금속 재질로 구현됨이 바람직하다.
또한, 상기 패드바(420)에 소정간격 이격되어 위치하고, 상기 화소들(142)에 초기화 전원을 제공하기 위하여 화소부(140)로 연장되는 복수의 초기화 전원라인들(440)이 형성된다.
상기 초기화 전원라인들(440)은 모든 화소들에 동일한 초기화 전원을 공통으로 인가하기 위해 배열되는 것으로서, 도 1에 도시된 실시예에 의할 경우 초기화 전원라인들(p1 내지 pm)은 각각의 데이터선들(D1 내지 Dm)과 평행하게 배열될 수 있다.
또한, 상기 각각의 초기화 전원라인들(440)을 상기 패드바(420)과 전기적으로 연결하기 위해 상기 초기화 전원라인들과 각각 접촉되는 섬(island) 형상의 연결패턴들(430)이 형성된다.
즉, 상기 연결패턴들(430)은 상기 초기화 전원라인들(440)의 끝단부 및 패드바(420)의 끝단부와 각각 접촉되도록 형성됨을 통해 이들을 전기적으로 연결한다.
이 때, 상기 연결패턴들(430)은 저저항 금속 재질로 구현되는 패드바(420) 및 초기화 전원라인들(440)보다 높은 저항값을 갖는 물질로 형성되며, 일 예로 이는 고농도로 도핑된 반도체로 구현될 수 있다.
도 4a에 도시된 구성을 통해 인입부 패드들(410)로 인가되는 초기화 전원(Vint)은 패드바(420) 및 연결패턴들(430)을 통해 각각의 초기화 전원라인들(440)로 인가된다.
단, 이 경우 인입부 패드(410)에 가장 가까운 영역(A)과 인입부 패드(410)에서 가장 먼 영역(B) 즉, 인접한 인인부 패드들 사이의 중앙부(B)를 비교하면, 상기 초기화 전원(Vint)이 인가되는 전류 경로의 길이 차로 인해 저항의 차이가 발생된다.
즉, 상기 인입부 패드(410)에 가장 가까운 영역(A)에서는 저항이 가장 작고, 반대로 인입부 패드(410)에서 가장 먼 영역(B)에서는 저항이 가장 크게 된다.
이러한 저항의 차이를 최소화하기 위해서는 상기 인입부 패드(410)와 전기적으로 연결되는 복수의 초기화 전원라인들(440)에 있어서, 상기 인입부 패드(410)에 가까운 영역(A)에 대해서는 저항값을 높이고, 상기 인입부 패드(410)에서 먼 영역(B)으로 갈수록 저항값을 낮춰야 한다.
본 발명의 실시예는 이와 같은 저항의 차이를 최소화하기 위하여 도시된 바와 같이 연결패턴들(430)과 접촉되는 초기화 전원라인들(440)의 끝단부 및 패드바(420)의 끝단부의 형상을 조절한다.
도 4a를 참조하면, 상기 A영역 즉, 저항이 가장 작은 영역에 대해서는 상기 연결패턴(430)과 중첩되는 초기화 전원라인(440a) 및 패드부(420)의 끝단부의 면적이 최소화되도록 형성하고, 상기 B영역 즉, 저항이 가장 큰 영역으로 갈수록 상기 연결패턴(430)과 중첩되는 초기화 전원라인(440a) 및 패드부(420)의 끝단부의 면적이 최대화되도록 형성한다.
즉, 상기 각각의 연결패턴들(420)과 상기 초기화 전원라인(440a)의 끝단부 및 패드부(420)의 끝단부의 접촉면적은 A영역에서 가장 작고, B영역에서 가장 크게 형성된다.
따라서, 상기 연결패턴(430)과 중첩되는 초기화 전원라인(440a) 및 패드부(420)의 끝단부는 도시된 바와 같이 인입부 패드(410)에 가까운 영역(A)에서 인입부 패드(410)에서 가장 먼 영역(B)까지 상기 중첩되는 끝단부의 면적이 점점 커지는 계단 형태로 형성될 수 있다.
즉, 도 5의 단면도를 참조하면, A 영역에 위치한 연결패턴(430)의 경우 초기화 전원라인(440a) 및 패드부(420)와 중첩되지 않는 영역의 길이(Da)가 B 영역에 위치한 연결패턴(430)의 중첩되지 않는 영역의 길이(Db)보다 길게 되어 그 저항값이 상대적으로 크게 된다. 이는 상기 연결패턴(430)의 저항이 상기 초기화 전원라인(440a) 및 패드부(420)의 저항보다 크기 때문이다.
도 6은 도 4a의 특정 영역(C)에서의 저항값을 나타내는 그래프로서, 상기 C영역은 도 4a에 도시된 패드바(420)와 연결된 각각의 연결패턴들(430) 및 상기 연결패턴들(430)과 연결된 복수의 초기화 전원라인들(440)에 대한 저항값을 나타낸다.
즉, 도 6을 참조하면, 상기 인입부 패드(410)와 가장 가까운 영역(A)의 저항(약 800Ω)이 가장 크고, 상기 인입부 패드와 가장 먼 영역(B)의 저항(약 10 Ω)이 가장 작게 된다.
따라서, 본 발명의 실시예에 의한 구조에 의할 경우 각각의 인입부 패드(410)와 전기적으로 연결되는 복수의 초기화 전원라인들(440) 간의 저항차를 최소화할 수 있으며, 이를 통해 휘도 불균형 문제를 저감할 수 있다.
다음으로 도 4b의 실시예는 도 4a의 실시예와 비교할 때 패드바(420')의 구조가 상이할 뿐 그 외의 구성 및 동작이 실질적으로 동일하므로, 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고, 이에 대한 상세한 설명은 생략하도록 한다.
도 4b를 참조하면, 상기 패드바(420')의 경우 도 4a의 실시예와 달리 복수의 연결패턴들(430)과 중첩되는 끝단부가 계단 형상이 아닌 직선 형태로 형성된다. 이 경우 상기 패드부(420')의 끝단부와 중첩되는 연결패턴들(430)의 면적은 동일하게 된다.
다만, 상기 복수의 연결패턴들(430)과 각각 중첩되는 초기화 전원라인들(440)은 도 4a의 실시예와 같이 인입부 패드(410)에 가까운 영역(A)에서 인입부 패드(410)에서 가장 먼 영역(B)까지 상기 중첩되는 끝단부의 면적이 점점 커지는 계단 형태로 형성된다.
따라서, 도 4b의 실시예에 의할 경우에도 상기 인입부 패드(410)와 가장 가까운 영역(A)의 저항이 가장 크고, 상기 인입부 패드와 가장 먼 영역(B)의 저항이 가장 작게 되는 것이다.
또한, 도시되지 않았지만 다른 실시예로서 상기 복수의 연결패턴들(430)과 각각 중첩되는 초기화 전원라인들(440)의 끝단부가 동일한 길이를 가지고, 상기 연결패턴들(430)과 중첩되는 패드부(420)의 끝단부가 계단 형상으로 형성될 수 있으며, 이 경우에도 상기 인입부 패드(410)와 가장 가까운 영역(A)의 저항이 가장 크고, 상기 인입부 패드와 가장 먼 영역(B)의 저항이 가장 작게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
140: 화소부 142: 화소
410: 인입부 패드 420: 패드바
430: 연결패턴 440: 초기화 전원라인

Claims (15)

  1. 복수의 제어라인들 및 전원라인들에 접속되어 동일한 제어신호들 및 전원을 공통적으로 인가받는 복수의 화소들이 포함된 화소부와;
    상기 화소부의 외곽에 위치하여 상기 전원라인들에 전원을 인가하는 복수의 인입부 패드들과;
    상기 인입부 패드들을 연결하는 패드바와;
    상기 패드바의 끝단부 및 복수의 전원라인들의 끝단부와 각각 접촉되어 상기 인입부 패드들과 상기 전원라인들을 전기적으로 연결하는 복수의 연결패턴들이 포함되며,
    상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 전원라인들의 끝단부 중 적어도 하나는 그 중첩면적 및 접촉면적이 상기 연결패턴들 별로 상이하고,
    서로 대응하는 상기 중첩면적 및 상기 접촉면적은 서로 동일하고,
    상기 중첩면적 및 상기 접촉면적은 상기 인입부 패드로부터 가장 가까운 연결패턴에서 가장 작게 형성되고,
    상기 중첩면적 및 상기 접촉면적은 상기 인입부 패드로부터 가장 먼 연결패턴에서 가장 크게 형성됨을 특징으로 하는 표시장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 중첩면적은 상기 인입부 패드에 가까운 연결패턴일수록 작아짐을 특징으로 하는 표시장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 중첩면적은 상기 인입부 패드에 먼 연결패턴일수록 커짐을 특징으로 하는 표시장치.
  6. 제 1항에 있어서,
    상기 연결패턴들은 상기 패드바 및 전원라인들보다 저항이 큰 물질로 형성됨을 특징으로 하는 표시장치.
  7. 제 6항에 있어서,
    상기 연결패턴들을 형성하는 물질은 도핑된 반도체임을 특징으로 하는 표시장치.
  8. 제 1항에 있어서,
    상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 전원라인들의 끝단부 중 적어도 하나는 그 중첩면적이 인입부 패드에 가까운 영역으로부터 먼 영역까지 점차 커지는 계단 형태로 형성됨을 특징으로 하는 표시장치.
  9. 제 1항에 있어서,
    상기 전원은 상기 복수의 화소들에 공통적으로 인가되는 초기화 전원임을 특징으로 하는 표시장치.
  10. 제 1항에 있어서,
    상기 화소부의 외곽에 위치하여 상기 복수의 제어라인들에 각각의 제어신호들을 인가하는 복수의 인입부 패드들과;
    상기 인입부 패드들을 연결하는 패드바와;
    상기 패드바의 끝단부 및 복수의 제어라인들의 끝단부와 각각 접촉되어 상기 인입부 패드들과 상기 제어라인들을 전기적으로 연결하는 복수의 연결패턴들이 포함되며,
    상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 제어라인들의 끝단부 중 적어도 하나는 그 중첩면적이 상기 연결패턴들 별로 상이함을 특징으로 하는 표시장치.
  11. 제 10항에 있어서,
    상기 연결패턴들은 상기 패드바 및 제어라인들보다 저항이 큰 물질로 형성됨을 특징으로 하는 표시장치.
  12. 제 10항에 있어서,
    상기 연결패턴들과 각각 접촉되는 패드바의 끝단부 및 복수의 제어라인들의 끝단부 중 적어도 하나는 그 중첩면적이 인입부 패드에 가까운 영역으로부터 먼 영역까지 점차 커지는 계단 형태로 형성됨을 특징으로 하는 표시장치.
  13. 제 1항에 있어서,
    상기 화소는,
    캐소드전극이 제 2전원과 접속되는 유기 발광 다이오드와;
    데이터라인과 제 1노드 사이에 접속되며, 주사라인으로 주사신호가 공급될 때 턴-온되는 제 1트랜지스터와;
    상기 제 1노드와 초기화 전원 사이에 접속되는 제 1커패시터와;
    상기 제 1노드로부터 공급되는 전압에 대응하여 제 1전원으로부터 상기 유기 발광 다이오드를 경유하여 상기 제 2전원으로 흐르는 전류량을 제어하기 위한 화소회로를 구비하는 것을 특징으로 하는 표시장치.
  14. 제 13항에 있어서,
    상기 화소회로는,
    상기 제 1노드와 제 3노드 사이에 접속되며, 상기 제 1트랜지스터와 턴-온기간이 중첩되지 않는 제 3트랜지스터와;
    제 2노드에 인가된 전압에 대응하여 상기 제 3노드를 경유하여 접속되는 상기 제 1전원으로부터 제 4노드를 경유하여 접속된 상기 유기 발광 다이오드로의 전류량을 제어하기 위한 제 2트랜지스터와;
    상기 2노드와 상기 제 4노드 사이에 접속되며, 상기 제 3트랜지스터와 동시에 턴-온 및 턴-오프되는 제 4트랜지스터와;
    상기 제 2노드와 상기 제 1전원 사이에 접속되는 스토리지 커패시터를 구비하는 것을 특징으로 하는 표시장치.
  15. 제 14항에 있어서,
    상기 화소회로는,
    상기 제 2노드와 초기화전원 사이에 접속되며, 상기 제 1트랜지스터 및 제 3트랜지스터와 턴-온기간이 중첩되지 않는 제 5트랜지스터와;
    상기 제 3노드와 상기 제 1전원 사이에 접속되며, 상기 제 5트랜지스터와 동시에 턴-온 및 턴-오프되는 제 6트랜지스터와;
    상기 제 3노드와 상기 제 1전원 사이에 상기 제 6트랜지스터와 병렬로 접속되며, 상기 제 1트랜지스터와 턴-온기간이 중첩되는 제 7트랜지스터와;
    상기 제 4노드와 상기 유기 발광 다이오드 사이에 접속되며, 상기 제 7트랜지스터와 동시에 턴-온 및 턴-오프되는 제 8트랜지스터를 더 구비하는 것을 특징으로 하는 표시장치.
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