KR102093192B1 - Thin film transistor and Display Device and Method of manufacturing the sames - Google Patents

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Abstract

본 발명은, 기판 상에 형성된 액티브층; 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극; 상기 액티브층의 일단 영역과 연결되는 소스 전극; 상기 액티브층의 타단 영역과 연결되는 드레인 전극; 및 상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 형성된 차광막을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판과 그 제조방법, 그를 이용한 디스플레이 장치 및 그 제조방법에 관한 것이다. The present invention, an active layer formed on a substrate; A gate electrode controlling electron movement in the active layer; A source electrode connected to one region of the active layer; A drain electrode connected to the other end region of the active layer; And a light blocking film formed under the active layer to block light from entering the active layer. The present invention relates to a thin film transistor substrate, a manufacturing method thereof, a display device using the same, and a manufacturing method thereof.

Description

박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법{Thin film transistor and Display Device and Method of manufacturing the sames}Thin film transistor and display device and method of manufacturing the same

본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 디스플레이 장치의 스위칭 소자로 이용되는 박막 트랜지스터에 관한 것이다. The present invention relates to a thin film transistor, and more particularly, to a thin film transistor used as a switching element of a display device.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. Thin film transistors are widely used as switching elements of display devices such as liquid crystal display devices and organic light emitting devices.

상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어진다. 이와 같은 박막 트랜지스터는 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플라나(Coplanar) 구조로 나눌 수 있다. The thin film transistor includes a gate electrode, an active layer, a source electrode, and a drain electrode. The thin film transistor may be divided into a staggered structure and a coplanar structure according to the arrangement of the electrodes.

상기 스태거드 구조는 액티브층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 상기 코플라나 구조는 게이트 전극과 소스/드레인 전극이 액티브층 위에서 함께 배치된 구조이다. The staggered structure is a structure in which a gate electrode and a source / drain electrode are separated from the top and bottom around the active layer, and the coplanar structure is a structure in which a gate electrode and a source / drain electrode are disposed together on the active layer.

이하 도면을 참조로 종래의 박막 트랜지스터에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor will be described with reference to the drawings.

도 1a는 종래의 코플라나 구조의 박막 트랜지스터 기판의 개략적인 단면도이다. 1A is a schematic cross-sectional view of a conventional coplanar structured thin film transistor substrate.

도 1a에서 알 수 있듯이, 종래의 코플라나 구조의 박막 트랜지스터 기판은, 기판(10), 버퍼층(20), 액티브층(30), 게이트 절연막(40), 게이트 전극(50), 층간 절연막(60), 소스 전극(70a) 및 드레인 전극(70b), 보호막(80), 및 화소 전극(90)을 포함하여 이루어진다. As can be seen in Figure 1a, a conventional coplanar structured thin film transistor substrate includes a substrate 10, a buffer layer 20, an active layer 30, a gate insulating film 40, a gate electrode 50, and an interlayer insulating film 60 ), A source electrode 70a and a drain electrode 70b, a protective layer 80, and a pixel electrode 90.

상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다. Glass is mainly used for the substrate 10, but a transparent plastic that can be bent or bent may be used.

상기 버퍼층(20)은 상기 기판(10) 상에 형성되어 있으며, 고온의 증착 공정 중에 상기 기판(10) 상에 함유된 물질이 상기 액티브층(30)으로 확산되는 것을 차단하는 역할을 한다. The buffer layer 20 is formed on the substrate 10, and serves to block the material contained on the substrate 10 from being diffused into the active layer 30 during a high-temperature deposition process.

상기 액티브층(30)은 상기 버퍼층(20) 상에 형성되어 있다. The active layer 30 is formed on the buffer layer 20.

상기 게이트 절연막(40)은 상기 액티브층(30) 상에 형성되어 상기 게이트 전극(50)을 상기 액티브층(30)으로부터 절연시키는 역할을 한다. The gate insulating layer 40 is formed on the active layer 30 and serves to insulate the gate electrode 50 from the active layer 30.

상기 게이트 전극(50)은 상기 게이트 절연막(40) 상에 형성되어 있다. The gate electrode 50 is formed on the gate insulating film 40.

상기 층간 절연막(60)은 상기 게이트 전극(50)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(60)은 소정 영역에 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 액티브층(30)의 일단 영역 및 타단 영역이 노출된다. The interlayer insulating film 60 is formed on the entire surface of the substrate including the gate electrode 50. However, the interlayer insulating layer 60 has a first contact hole CH1 in a predetermined region, and one end region and the other end region of the active layer 30 are exposed by the first contact hole CH1.

상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 층간 절연막(60) 상에 형성되어 있다. 특히, 상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 제1 콘택홀(CH1)을 통해서 상기 노출된 액티브층(30)의 일단 영역 및 타단 영역과 연결되어 있다. The source electrode 70a and the drain electrode 70b are formed on the interlayer insulating film 60. In particular, the source electrode 70a and the drain electrode 70b are connected to one end region and the other end region of the exposed active layer 30 through the first contact hole CH1.

상기 보호막(80)은 상기 소스 전극(70a) 및 드레인 전극(70b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(80)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(70b)의 소정 영역이 노출된다. The passivation layer 80 is formed on the entire surface of the substrate including the source electrode 70a and the drain electrode 70b. However, the protective layer 80 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 70b is exposed by the second contact hole CH2.

상기 화소 전극(90)은 상기 보호막(80) 상에 형성되어 있다. 특히, 상기 화소 전극(90)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(70b)의 소정 영역과 연결되어 있다. The pixel electrode 90 is formed on the passivation layer 80. In particular, the pixel electrode 90 is connected to a predetermined region of the exposed drain electrode 70b through the second contact hole CH2.

그러나, 이와 같은 종래의 코플라나 구조의 박막 트랜지스터 기판은 다음과 같은 문제가 있다. However, such a conventional coplanar structured thin film transistor substrate has the following problems.

종래의 경우, 상기 액티브층(30)이 상기 기판(10)의 하부에서 유입되는 광에 그대로 노출되고, 그에 따라 시간이 지남에 따라 상기 액티브층(30)의 신뢰성이 떨어지는 문제가 있다. In the conventional case, the active layer 30 is exposed to the light flowing from the lower portion of the substrate 10 as it is, and as a result, the reliability of the active layer 30 is deteriorated.

도 1b는 종래의 스태거드(Staggered) 구조의 박막 트랜지스터 기판의 개략적인 단면도이다. 1B is a schematic cross-sectional view of a conventional staggered structure thin film transistor substrate.

도 1b에서 알 수 있듯이, 종래의 스태거드 구조의 박막 트랜지스터 기판은, 기판(10), 게이트 전극(50), 게이트 절연막(40), 액티브층(30), 소스 전극(70a) 및 드레인 전극(70b), 보호막(80), 및 화소 전극(90)을 포함하여 이루어진다. As can be seen in Figure 1b, a conventional staggered thin film transistor substrate includes a substrate 10, a gate electrode 50, a gate insulating film 40, an active layer 30, a source electrode 70a, and a drain electrode. It includes 70b, a protective film 80, and a pixel electrode 90.

상기 게이트 전극(50)은 상기 기판(10) 상에 형성되어 있다. The gate electrode 50 is formed on the substrate 10.

상기 게이트 절연막(40)은 상기 게이트 전극(50) 상에 형성되어 상기 게이트 전극(50)을 상기 액티브층(30)으로부터 절연시킨다. The gate insulating layer 40 is formed on the gate electrode 50 to insulate the gate electrode 50 from the active layer 30.

상기 액티브층(30)은 상기 게이트 절연막(40) 상에 형성되어 있다. The active layer 30 is formed on the gate insulating film 40.

상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 액티브층(30) 상에 형성되어 있다. 구체적으로, 상기 소스 전극(70a)은 상기 액티브층(30)의 일단 영역 상에 형성되어 있고, 상기 드레인 전극(70b)은 상기 액티브층(30)의 타단 영역 상에 형성되어 있다. The source electrode 70a and the drain electrode 70b are formed on the active layer 30. Specifically, the source electrode 70a is formed on one region of the active layer 30, and the drain electrode 70b is formed on the other region of the active layer 30.

상기 보호막(80)은 상기 소스 전극(70a) 및 드레인 전극(70b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(80)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(70b)의 소정 영역이 노출된다. The passivation layer 80 is formed on the entire surface of the substrate including the source electrode 70a and the drain electrode 70b. However, the protective layer 80 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 70b is exposed by the second contact hole CH2.

상기 화소 전극(90)은 상기 보호막(80) 상에 형성되어 있다. 특히, 상기 화소 전극(90)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(70b)의 소정 영역과 연결되어 있다. The pixel electrode 90 is formed on the passivation layer 80. In particular, the pixel electrode 90 is connected to a predetermined region of the exposed drain electrode 70b through the second contact hole CH2.

그러나, 이와 같은 종래의 스태거드 구조의 박막 트랜지스터 기판은 다음과 같은 문제가 있다. However, the conventional thin film transistor substrate having a staggered structure has the following problems.

상기 게이트 전극(50)은 상기 기판(10)의 하부에서 유입되는 광이 상기 액티브층(30)으로 조사되는 것을 방지하기 위해서 그 사이즈를 크게 형성하는데, 이와 같이, 게이트 전극(50)의 크기가 증가함에 따라 박막 트랜지스터를 설계하는데 제약이 발생할 수 있다. 또한, 상기 게이트 전극(50)의 크기가 증가함에 따라 상기 게이트 전극(50)과 소스 전극(70a) 사이 및 상기 게이트 전극(50)과 드레인 전극(70b) 사이에 기생 커패시턴스(Parasitic Capacitance)가 증가하여 소자의 고속 구동이 저하될 수 있다. The gate electrode 50 is formed to have a large size to prevent light from entering the lower portion of the substrate 10 from being irradiated to the active layer 30. As such, the size of the gate electrode 50 is As it increases, restrictions may arise in designing thin film transistors. Further, as the size of the gate electrode 50 increases, parasitic capacitance increases between the gate electrode 50 and the source electrode 70a and between the gate electrode 50 and the drain electrode 70b. Therefore, high-speed driving of the device may be deteriorated.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 코플라나 구조의 경우 기판의 하부에서 유입되는 광에 의해서 액티브층의 신뢰성이 떨어지는 문제가 해소될 수 있고 스태거드 구조의 경우 게이트 전극의 크기를 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공함과 더불어 그를 이용한 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention is designed to solve the above-mentioned conventional problems, and in the case of the coplanar structure, a problem in which the reliability of the active layer is deteriorated by light flowing from the lower portion of the substrate can be solved and in the case of a staggered structure An object of the present invention is to provide a thin film transistor substrate capable of reducing the size of a gate electrode and a manufacturing method thereof, and a display device using the same and a manufacturing method thereof.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 액티브층; 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극; 상기 액티브층의 일단 영역과 연결되는 소스 전극; 상기 액티브층의 타단 영역과 연결되는 드레인 전극; 및 상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 형성된 차광막을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다.The present invention to achieve the above object, the active layer formed on the substrate; A gate electrode controlling electron movement in the active layer; A source electrode connected to one region of the active layer; A drain electrode connected to the other end region of the active layer; And a light blocking film formed under the active layer to block light from entering the active layer.

본 발명은 또한, 기판 상에 액티브층을 형성하는 공정; 상기 기판 상에 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극을 형성하는 공정; 상기 액티브층의 일단 영역과 연결되는 소스 전극 및 상기 액티브층의 타단 영역과 연결되는 드레인 전극을 형성하는 공정; 및 상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 차광막을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.The present invention also provides a step of forming an active layer on a substrate; Forming a gate electrode on the substrate to control electron movement in the active layer; Forming a source electrode connected to one region of the active layer and a drain electrode connected to the other region of the active layer; And forming a light shielding film under the active layer in order to block light from entering the active layer.

본 발명은 또한, 박막 트랜지스터 기판을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은, 기판 상에 형성된 액티브층; 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극; 상기 액티브층의 일단 영역과 연결되는 소스 전극; 상기 액티브층의 타단 영역과 연결되는 드레인 전극; 및 상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 형성된 차광막을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치를 제공한다. The present invention also includes a thin film transistor substrate, the thin film transistor substrate comprising: an active layer formed on a substrate; A gate electrode controlling electron movement in the active layer; A source electrode connected to one region of the active layer; A drain electrode connected to the other end region of the active layer; And a light shielding film formed under the active layer to block light from entering the active layer.

본 발명은 또한, 박막 트랜지스터 기판의 제조방법을 포함하여 이루어지고, 상기 박막 트랜지스터 기판의 제조방법은, 기판 상에 액티브층을 형성하는 공정; 상기 기판 상에 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극을 형성하는 공정; 상기 액티브층의 일단 영역과 연결되는 소스 전극 및 상기 액티브층의 타단 영역과 연결되는 드레인 전극을 형성하는 공정; 및 상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 차광막을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다. The present invention also includes a method of manufacturing a thin film transistor substrate, and the method of manufacturing the thin film transistor substrate comprises: forming an active layer on a substrate; Forming a gate electrode on the substrate to control electron movement in the active layer; Forming a source electrode connected to one region of the active layer and a drain electrode connected to the other region of the active layer; And forming a light shielding film under the active layer to block light from entering the active layer.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above has the following effects.

본 발명은 기판 상에 차광막이 형성되어 있어 상기 차광막에 의해서 액티브층으로 광이 입사되는 것이 차단되어 액티브층의 신뢰성이 떨어지는 문제가 해소된다. 특히, 본 발명에 따른 차광막은 전기전도도가 열악한 반도체 물질 또는 블랙 수지 물질로 이루어져 있어, 차광막과 다른 전극들 사이에서 기생 커패시턴스가 발생하지 않고, 따라서, 설계 및 공정이 복잡한 이중 게이트 구조를 형성할 필요가 없다. In the present invention, since a light shielding film is formed on a substrate, light is prevented from entering the active layer by the light shielding film, thereby solving the problem of deterioration in reliability of the active layer. In particular, the light-shielding film according to the present invention is made of a semiconductor material or black resin material having poor electrical conductivity, so that parasitic capacitance does not occur between the light-shielding film and other electrodes, and therefore, it is necessary to form a complex double gate structure in design and process. There is no

또한, 본 발명은 기판 상에 차광막이 형성되어 있기 때문에 게이트 전극의 크기를 줄일 수 있어 박막 트랜지스터를 설계하는데 제약이 줄어들고, 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극 사이에 기생 커패시턴스가 감소하여 소자의 고속 구동이 가능한 장점이 있다. In addition, the present invention can reduce the size of the gate electrode because the light-shielding film is formed on the substrate, thereby reducing the limitations in designing the thin film transistor, and reducing the parasitic capacitance between the gate electrode and the source electrode and between the gate electrode and the drain electrode. There is an advantage that it is possible to drive the device at high speed.

도 1a는 종래의 코플라나 구조의 박막 트랜지스터 기판의 개략적인 단면도이고, 도 1b는 종래의 스태거드 구조의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 12a 내지 도 12f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 13a 내지 도 13f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 16a 내지 도 16g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 17a 내지 도 17g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 18은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 19는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 20은 비정질 실리콘의 차광 효능을 보여주는 그래프이다. 1A is a schematic cross-sectional view of a conventional coplanar structured thin film transistor substrate, and FIG. 1B is a schematic cross-sectional view of a conventional staggered structured thin film transistor substrate.
2 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
3 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
4A to 4G are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to an embodiment of the present invention.
5A to 5F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to an embodiment of the present invention.
6 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
7 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
8A to 8E are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention.
9A to 9E are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention.
10 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
11 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
12A to 12F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention.
13A to 13F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention.
14 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
15 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
16A to 16G are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention.
17A to 17G are schematic cross-sectional views of a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention.
18 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention.
19 is a schematic cross-sectional view of a liquid crystal display device according to an exemplary embodiment of the present invention.
20 is a graph showing the shading efficacy of amorphous silicon.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on" described herein is meant to include not only when a certain configuration is formed directly on the top surface of another configuration, but also when a third configuration is interposed between these configurations.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 2 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 차광막(110), 버퍼층(120), 액티브층(130), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160), 소스 전극(170a) 및 드레인 전극(170b), 보호막(180), 및 화소 전극(190)을 포함하여 이루어진다. 2, the thin film transistor substrate according to an embodiment of the present invention, the substrate 100, the light shielding film 110, the buffer layer 120, the active layer 130, the gate insulating film 140, the gate electrode ( 150), an interlayer insulating layer 160, a source electrode 170a and a drain electrode 170b, a protective layer 180, and a pixel electrode 190.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. Glass is mainly used for the substrate 100, but a transparent plastic that can be bent or bent, for example, polyimide may be used. When a polyimide is used as a material for the substrate 100, considering that a high temperature deposition process is performed on the substrate 100, a polyimide excellent in heat resistance capable of withstanding high temperature may be used.

상기 차광막(110)은 상기 기판(100) 상에 패턴 형성되어 있다. 상기 차광막(110)은 상기 기판(100)의 아래에서 상기 액티브층(130)으로 광이 입사되는 것을 차단하는 역할을 하는 것이고, 따라서, 상기 차광막(110)은 상기 액티브층(130)을 가릴 수 있도록 형성된다. 즉, 상기 차광막(110)은 상기 액티브층(130)과 동일하거나 그보다 넓은 면적을 가지도록 형성된다. The light shielding film 110 is patterned on the substrate 100. The light-shielding film 110 serves to block light from entering the active layer 130 under the substrate 100, and thus, the light-shielding film 110 may cover the active layer 130. So that it is formed. That is, the light shielding film 110 is formed to have the same or larger area than the active layer 130.

상기 차광막(110)은 전기전도도가 우수한 금속 이외의 재료로 이루어진다. The light-shielding film 110 is made of a material other than metal having excellent electrical conductivity.

만약, 상기 차광막(110)이 전기전도도가 우수한 금속으로 이루어지게 되면, 상기 차광막(110)과 다른 전극들 사이에서 기생 커패시턴스가 발생하여 소자의 구동 특성이 저하되는 문제가 있기 때문이다. 다만, 이와 같은 기생 커패시턴스를 방지하기 위해서 금속으로 이루어진 차광막(110)을 상기 게이트 전극(150)과 연결하여 이중 게이트(Double gate) 구조로 형성할 수도 있지만, 이 경우는 차광막(110)과 게이트 전극(150)과의 연결을 위한 설계 및 공정이 복잡해지는 문제가 있다. This is because when the light-shielding film 110 is made of a metal having excellent electrical conductivity, parasitic capacitance occurs between the light-shielding film 110 and other electrodes, thereby deteriorating driving characteristics of the device. However, in order to prevent such parasitic capacitance, the light blocking film 110 made of metal may be connected to the gate electrode 150 to form a double gate structure, but in this case, the light blocking film 110 and the gate electrode There is a problem in that the design and process for connection with 150 are complicated.

따라서, 본 발명의 일 실시예에 따른 차광막(110)은 전기전도도가 열악한 재료로 이루어지며, 구체적으로, 비정질 실리콘(a-Si)과 같은 반도체 물질 또는 블랙 수지 물질로 이루어질 수 있다. Therefore, the light-shielding film 110 according to an embodiment of the present invention is made of a material having poor electrical conductivity, and specifically, may be made of a semiconductor material such as amorphous silicon (a-Si) or a black resin material.

한편, 본 발명에 따른 박막 트랜지스터를 제조하기 위해서는 대략 300℃ 이상의 고온의 증착 공정이 수행되므로, 상기 차광막(110)의 재료는 고온의 증착 공정에 잘 견딜 수 있어야 한다. 이와 같은 내열성 특성을 고려할 때, 상기 블랙 수지 물질보다는 상기 비정질 실리콘(a-Si)과 같은 반도체 물질이 상기 차광막(110)의 재료로 더 바람직하다. Meanwhile, in order to manufacture the thin film transistor according to the present invention, since a high temperature deposition process of about 300 ° C. or higher is performed, the material of the light shielding film 110 must be able to withstand high temperature deposition processes. Considering such heat resistance properties, a semiconductor material such as the amorphous silicon (a-Si) is more preferable as the material of the light shielding film 110 than the black resin material.

상기 비정질 실리콘(a-Si)과 같은 반도체 물질을 상기 차광막(110)의 재료로 이용할 경우 상기 반도체 물질의 두께는 1000 내지 3000 Å 범위가 바람직하다. 만약, 상기 반도체 물질의 두께가 1000 Å 미만일 경우에는 차광 효과가 떨어질 수 있고, 만약, 상기 반도체 물질의 두께가 3000 Å 초과할 경우에는 차광 효과 증진은 미미한 반면 박막 트랜지스터의 전체 두께가 증가되기 때문이다. When using a semiconductor material such as the amorphous silicon (a-Si) as a material for the light shielding film 110, the thickness of the semiconductor material is preferably in the range of 1000 to 3000 mm 2. If the thickness of the semiconductor material is less than 1000 Å, the light blocking effect may be deteriorated. If the thickness of the semiconductor material exceeds 3000 Å, the light blocking effect enhancement is insignificant while the overall thickness of the thin film transistor is increased. .

도 20은 비정질 실리콘의 차광 효능을 보여주는 그래프이다. 20 is a graph showing the shading efficacy of amorphous silicon.

도 20을 참조하면, 비교예 1은 차광막을 형성하지 않았지만 입사광을 차단한 상태에서의 시간에 따른 Vth(문턱 전압: Threshold voltage) 변화를 보여주는 그래프이고, 비교예 2는 차광막을 형성하지 않고 입사광을 차단하지 않은 상태에서의 시간에 따른 Vth 변화를 보여주는 그래프이고, 실시예는 비정질 실리콘으로 이루어진 차광막을 형성하고 입사광을 차단하지 않은 상태에서의 시간에 따른 Vth 변화를 보여주는 그래프이다. Referring to FIG. 20, Comparative Example 1 is a graph showing a change in Vth (threshold voltage) over time in a state in which incident light is blocked although a light shielding film is not formed, and Comparative Example 2 shows incident light without forming a light shielding film. A graph showing a change in Vth over time in a non-blocking state, and an embodiment is a graph showing a change in Vth over time in a state in which a light shielding film made of amorphous silicon is formed and the incident light is not blocked.

비교예 1은 입사광을 차단한 상태이므로 광에 의해서 액티브층이 영향을 받지 않은 경우이고, 비교예 2는 입사광을 차단하지 않은 상태이므로 광에 의해서 액티브층이 영향을 받은 경우로서, 비교예 2의 그래프는 비교예 1에 비하여 Vth 변동이 심하게 됨을 알 수 있다. Comparative Example 1 is a case where the active layer is not affected by light because the incident light is blocked, and Comparative Example 2 is a case where the active layer is affected by light because the incident layer is not blocked. It can be seen from the graph that Vth fluctuations are more severe than Comparative Example 1.

반면에, 실시예는 입사광을 차단하지 않은 상태이므로 광에 의해서 액티브층이 영향을 받을 수 있는 환경임에도 불구하고 비교예 1과 유사한 Vth 거동을 보임을 알 수 있다. 따라서, 도 20의 그래프를 통해서, 비정질 실리콘이 광의 투과를 차단함을 알 수 있다. On the other hand, since the embodiment does not block the incident light, it can be seen that the Vth behavior is similar to that of Comparative Example 1 despite the environment in which the active layer can be affected by the light. Therefore, it can be seen from the graph of FIG. 20 that amorphous silicon blocks light transmission.

다시, 도 2를 참조하면, 상기 버퍼층(120)은 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 형성되어 있다. 상기 버퍼층(120)은 고온의 증착 공정 중에 상기 기판(100) 상에 함유된 물질이 상기 액티브층(130)으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(120)은 본 발명에 따른 박막 트랜지스터가 유기발광장치에 적용될 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(120)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층은 경우에 따라서 생략할 수도 있다.Referring to FIG. 2 again, the buffer layer 120 is formed on the entire surface of the substrate 100 including the light blocking film 110. The buffer layer 120 serves to block the material contained on the substrate 100 from being diffused into the active layer 130 during a high temperature deposition process. In addition, when the thin film transistor according to the present invention is applied to an organic light emitting device, the buffer layer 120 may also serve to prevent external moisture or moisture from penetrating into the organic light emitting device. The buffer layer 120 may be made of silicon oxide or silicon nitride. The buffer layer may be omitted in some cases.

상기 액티브층(130)은 상기 버퍼층(120) 상에 패턴 형성되어 있다. 이와 같은 액티브층(130)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The active layer 130 is patterned on the buffer layer 120. The active layer 130 may be formed of an oxide semiconductor such as In-Ga-Zn-O (IGZO), but is not limited thereto.

상기 게이트 절연막(140)은 상기 액티브층(130)의 중앙 측 상에 패턴 형성되어 있다. 이와 같은 게이트 절연막(140)은 상기 게이트 전극(150)을 상기 액티브층(130)으로부터 절연시키는 역할을 한다. The gate insulating layer 140 is patterned on the center side of the active layer 130. The gate insulating layer 140 serves to insulate the gate electrode 150 from the active layer 130.

상기 게이트 절연막(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The gate insulating layer 140 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 게이트 전극(150)은 상기 게이트 절연막(140) 상에 패턴 형성되어 있어, 상기 액티브층(130) 내의 전자 이동을 제어한다. 상기 게이트 전극(150)은 상기 게이트 절연막(140)과 동시에 패턴 형성될 수 있으며, 그에 따라서 상기 게이트 전극(150)은 상기 게이트 절연막(140)과 동일한 패턴으로 형성될 수 있다. 여기서, 게이트 전극(150)의 패턴과 게이트 절연막(140)의 패턴이 동일하다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 한다. The gate electrode 150 is patterned on the gate insulating layer 140 to control electron movement in the active layer 130. The gate electrode 150 may be patterned at the same time as the gate insulating layer 140, and accordingly, the gate electrode 150 may be formed in the same pattern as the gate insulating layer 140. Here, the fact that the pattern of the gate electrode 150 and the pattern of the gate insulating layer 140 are identical should be interpreted to include a case in which the patterns of both are completely identical, as well as a case where a difference occurs in the process.

상기 게이트 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate electrode 150 is molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or their It may be made of an alloy, and may be made of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 층간 절연막(160)은 상기 게이트 전극(150)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(160)은 소정 영역에 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 액티브층(130)의 일단 영역 및 타단 영역이 노출된다. The interlayer insulating layer 160 is formed on the entire surface of the substrate including the gate electrode 150. However, the interlayer insulating layer 160 is provided with a first contact hole CH1 in a predetermined region, so that one region and the other region of the active layer 130 are exposed by the first contact hole CH1.

상기 층간 절연막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The interlayer insulating layer 160 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 소스 전극(170a) 및 드레인 전극(170b)은 상기 층간 절연막(160) 상에서 서로 마주하면서 패턴 형성되어 있다. The source electrode 170a and the drain electrode 170b are patterned while facing each other on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 일단 영역과 연결되어 있고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 타단 영역과 연결되어 있다. The source electrode 170a is connected to one region of the active layer 130 through the first contact hole CH1, and the drain electrode 170b is active through the first contact hole CH1. It is connected to the other end region of the layer 130.

상기 소스 전극(170a) 및 드레인 전극(170b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The source electrode 170a and the drain electrode 170b are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or an alloy thereof, and may be formed of a single layer of the metal or alloy or multiple layers of two or more layers.

상기 보호막(180)은 상기 소스 전극(170a) 및 드레인 전극(170b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(180)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(170b)의 소정 영역이 노출된다. The passivation layer 180 is formed on the entire surface of the substrate including the source electrode 170a and the drain electrode 170b. However, the protective layer 180 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 170b is exposed by the second contact hole CH2.

상기 보호막(180)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The protective layer 180 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). .

상기 화소 전극(190)은 상기 보호막(180) 상에 패턴 형성되어 있다. 특히, 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(170b)과 연결되어 있다. The pixel electrode 190 is patterned on the passivation layer 180. In particular, the pixel electrode 190 is connected to the exposed drain electrode 170b through the second contact hole CH2.

상기 화소 전극(190)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. The pixel electrode 190 may be made of a transparent metal oxide such as ITO, but is not limited thereto, and may be made of an opaque metal in some cases.

도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 차광막(110)의 위치가 변경된 것을 제외하고 전술한 도 2에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고 동일한 구성에 대한 반복 설명은 생략하기로 한다. 3 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which is the same as the thin film transistor substrate according to FIG. 2 described above, except that the position of the light shielding film 110 is changed. Therefore, the same reference numerals are assigned to the same components, and repeated descriptions of the same components will be omitted.

도 3에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 차광막(110)이 버퍼층(120) 위에 형성되어 있다. 즉, 차광막(110)이 액티브층(130)의 바로 아래에 형성됨으로써, 차광막(110)과 액티브층(130)이 직접 접촉되어 있다. As can be seen in FIG. 3, according to another embodiment of the present invention, the light blocking film 110 is formed on the buffer layer 120. That is, since the light-shielding film 110 is formed directly under the active layer 130, the light-shielding film 110 and the active layer 130 are in direct contact.

도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다. 4A to 4G are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to an embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 2 described above. In the following, repeated descriptions of repeated parts in materials and structures of the respective structures will be omitted.

우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 차광막(110)을 패턴 형성하고, 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 버퍼층(120)을 형성한다. First, as can be seen in FIG. 4A, the light shielding film 110 is patterned on the substrate 100, and the buffer layer 120 is formed on the entire surface of the substrate 100 including the light shielding film 110.

상기 차광막(110)은 a-Si을 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하고, 증착한 a-Si 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 마스크 공정(제1 마스크 공정)을 이용하여 패턴 형성할 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다. The light-shielding film 110 is a mask process that sequentially deposits a-Si using PECVD (Plasma Enhanced Chemical Vapor Deposition), forms a photoresist pattern on the deposited a-Si, and then performs exposure, development, and etching processes in sequence. The pattern can be formed by using (first mask process). Pattern formation for each component described below can also be performed using a mask process including exposure, development, and etching processes as described above.

상기 버퍼층(120)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성할 수 있다. The buffer layer 120 may be formed using PECVD (Plasma Enhanced Chemical Vapor Deposition).

다음, 도 4b에서 알 수 있듯이, 상기 버퍼층(120) 상에 액티브층(130)을 패턴 형성한다. Next, as can be seen in FIG. 4B, an active layer 130 is patterned on the buffer layer 120.

상기 액티브층(130)은 상기 버퍼층(120) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 마스크 공정(제2 마스크 공정)으로 패터닝하여 형성할 수 있다. The active layer 130 deposits an amorphous oxide semiconductor, such as a-IGZO, on the buffer layer 120 using sputtering or metal organic chemical vapor deposition (MOCVD), and furnace or rapid heat treatment. The amorphous oxide semiconductor may be crystallized by performing a high temperature heat treatment process of about 650 ° C or higher through (Rapid Thermal Process: RTP), and the crystallized oxide semiconductor may be formed by patterning in a mask process (second mask process).

다음, 도 4c에서 알 수 있듯이, 상기 액티브층(130) 상에 게이트 절연막(140) 및 게이트 전극(150)을 패턴 형성한다. Next, as shown in FIG. 4C, a gate insulating layer 140 and a gate electrode 150 are patterned on the active layer 130.

상기 게이트 절연막(140) 및 게이트 전극(150)은 상기 액티브층(130) 상에 PECVD법으로 게이트 절연막층을 증착하고 이어서 스퍼터링법(Sputtering)으로 게이트 전극층을 증착하고, 그 후 마스크 공정(제3 마스크 공정)으로 상기 게이트 절연막층 및 게이트 전극층을 함께 패터닝하여 형성할 수 있다. The gate insulating layer 140 and the gate electrode 150 deposit a gate insulating layer by PECVD on the active layer 130, and then deposit a gate electrode layer by sputtering, followed by a mask process (third A mask process) may be formed by patterning the gate insulating layer and the gate electrode layer together.

이와 같이, 게이트 절연막(140)과 게이트 전극(150)을 하나의 마스크 공정으로 형성할 경우 상기 게이트 절연막(140)과 게이트 전극(150)은 동일한 패턴으로 형성된다. As described above, when the gate insulating layer 140 and the gate electrode 150 are formed by one mask process, the gate insulating layer 140 and the gate electrode 150 are formed in the same pattern.

다음, 도 4d에서 알 수 있듯이, 상기 액티브층(130) 및 게이트 전극(150) 상에 층간 절연막(160)을 패턴 형성한다. Next, as can be seen in FIG. 4D, an interlayer insulating layer 160 is patterned on the active layer 130 and the gate electrode 150.

상기 층간 절연막(160)은 상기 액티브층(130)의 일단 영역 및 타단 영역을 노출시키기 위해서 제1 콘택홀(CH1)을 구비하도록 마스크 공정(제4 마스크 공정)으로 패턴 형성한다. The interlayer insulating layer 160 is patterned by a mask process (fourth mask process) to include a first contact hole CH1 in order to expose one region and the other region of the active layer 130.

다음, 도 4e에서 알 수 있듯이, 상기 층간 절연막(160) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. Next, as can be seen in FIG. 4E, a source electrode 170a and a drain electrode 170b are patterned on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 일단 영역과 연결하고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 타단 영역과 연결되도록 마스크 공정(제5 마스크 공정)으로 패턴 형성한다. The source electrode 170a is connected to one region of the active layer 130 through the first contact hole CH1, and the drain electrode 170b is the active layer through the first contact hole CH1. A pattern is formed by a mask process (a fifth mask process) to be connected to the other end region of 130.

다음, 도 4f에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. Next, as can be seen in FIG. 4F, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b.

상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키기 위해서 제2 콘택홀(CH2)을 구비하도록 마스크 공정(제6 마스크 공정)으로 패턴 형성한다. The passivation layer 180 is patterned by a mask process (sixth mask process) to include a second contact hole CH2 to expose the drain electrode 170b.

다음, 도 4g에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. Next, as illustrated in FIG. 4G, a pixel electrode 190 is patterned on the passivation layer 180.

상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 마스크 공정(제7 마스크 공정)으로 패턴 형성한다. The pixel electrode 190 is patterned by a mask process (a seventh mask process) to be connected to the drain electrode 170b through the second contact hole CH2.

도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 이하에서는, 전술한 실시예와 중복되는 설명은 생략하기로 한다. 5A to 5F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 3 described above. Hereinafter, descriptions overlapping with the above-described embodiments will be omitted.

우선, 도 5a에서 알 수 있듯이, 기판(100)의 전체 면 상에 버퍼층(120)을 형성하고, 상기 버퍼층(120) 상에 차광막(110) 및 액티브층(130)을 패턴 형성한다. First, as can be seen in FIG. 5A, a buffer layer 120 is formed on the entire surface of the substrate 100, and a light shielding film 110 and an active layer 130 are patterned on the buffer layer 120.

상기 차광막(110)과 액티브층(130)은, 상기 버퍼층(120) 상에 a-Si을 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하고, 이어서 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 그리고 마스크 공정(제1 마스크 공정)으로 상기 a-Si 및 산화물 반도체를 함께 패터닝하여 형성할 수 있다. The light-shielding film 110 and the active layer 130 deposit a-Si on the buffer layer 120 using PECVD (Plasma Enhanced Chemical Vapor Deposition), and then sputter an amorphous oxide semiconductor such as a-IGZO. The amorphous oxide semiconductor is subjected to a high temperature heat treatment process of about 650 ° C. or higher through deposition by using a sputtering method or MOCVD (Metal Organic Chemical Vapor Deposition), and through a furnace or rapid thermal process (RTP). Crystallization, and may be formed by patterning the a-Si and oxide semiconductors together in a mask process (first mask process).

이와 같이, 차광막(110) 및 액티브층(130)을 하나의 마스크 공정으로 형성할 경우 상기 차광막(110) 및 액티브층(130)은 동일한 패턴으로 형성된다. As described above, when the light blocking film 110 and the active layer 130 are formed by one mask process, the light blocking film 110 and the active layer 130 are formed in the same pattern.

다음, 도 5b에서 알 수 있듯이, 상기 액티브층(130) 상에 게이트 절연막(140) 및 게이트 전극(150)을 패턴 형성한다. Next, as can be seen in FIG. 5B, a gate insulating layer 140 and a gate electrode 150 are patterned on the active layer 130.

상기 게이트 절연막(140) 및 게이트 전극(150)은 하나의 마스크 공정(제2 마스크 공정)으로 함께 패터닝하여 형성할 수 있다. The gate insulating layer 140 and the gate electrode 150 may be formed by patterning together in one mask process (second mask process).

다음, 도 5c에서 알 수 있듯이, 상기 액티브층(130) 및 게이트 전극(150) 상에 층간 절연막(160)을 마스크 공정(제3 마스크 공정)으로 패턴 형성한다. Next, as can be seen in FIG. 5C, the interlayer insulating layer 160 is patterned on the active layer 130 and the gate electrode 150 by a mask process (third mask process).

다음, 도 5d에서 알 수 있듯이, 상기 층간 절연막(160) 상에 소스 전극(170a) 및 드레인 전극(170b)을 마스크 공정(제4 마스크 공정)으로 패턴 형성한다. Next, as can be seen in FIG. 5D, the source electrode 170a and the drain electrode 170b are patterned on the interlayer insulating layer 160 by a mask process (fourth mask process).

다음, 도 5e에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 마스크 공정(제5 마스크 공정)으로 패턴 형성한다. Next, as can be seen in FIG. 5E, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b by a mask process (a fifth mask process).

다음, 도 5f에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 마스크 공정(제6 마스크 공정)으로 패턴 형성한다. Next, as can be seen in FIG. 5F, the pixel electrode 190 is patterned on the passivation layer 180 by a mask process (sixth mask process).

이하의 다양한 실시예들에 대해서 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. Repetitive description of the same configuration as the above-described embodiment will be omitted for various embodiments below.

도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 6 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.

도 6에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 차광막(100), 버퍼층(120), 게이트 전극(150), 게이트 절연막(140), 액티브층(130), 소스 전극(170a) 및 드레인 전극(170b), 보호막(180), 및 화소 전극(190)을 포함하여 이루어진다. As can be seen in Figure 6, the thin film transistor substrate according to another embodiment of the present invention, the substrate 100, the light-shielding film 100, the buffer layer 120, the gate electrode 150, the gate insulating film 140, the active layer 130, a source electrode 170a and a drain electrode 170b, a passivation layer 180, and a pixel electrode 190.

상기 차광막(110)은 상기 기판(100) 상에 패턴 형성되어 있다. The light shielding film 110 is patterned on the substrate 100.

상기 버퍼층(120)은 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 형성되어 있다. The buffer layer 120 is formed on the entire surface of the substrate 100 including the light blocking film 110.

상기 게이트 전극(150)은 상기 버퍼층(120) 상에 패턴 형성되어 있다. The gate electrode 150 is patterned on the buffer layer 120.

상기 게이트 절연막(140)은 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 형성되어 있다. The gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150.

상기 액티브층(130)은 상기 게이트 절연막(140) 상에 패턴 형성되어 있다. The active layer 130 is patterned on the gate insulating layer 140.

상기 소스 전극(170a) 및 드레인 전극(170b)은 상기 액티브층(130) 상에서 서로 마주하면서 패턴 형성되어 있다. 특히, 상기 소스 전극(170a)은 상기 액티브층(130)의 일단 영역 상에 패턴 형성되어 있고, 상기 드레인 전극(170b)은 상기 액티브층(130)의 타단 영역 상에 패턴 형성되어 있다. The source electrode 170a and the drain electrode 170b are patterned while facing each other on the active layer 130. In particular, the source electrode 170a is patterned on one region of the active layer 130, and the drain electrode 170b is patterned on the other region of the active layer 130.

상기 보호막(180)은 상기 소스 전극(170a) 및 드레인 전극(170b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(180)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(170b)의 소정 영역이 노출된다. The passivation layer 180 is formed on the entire surface of the substrate including the source electrode 170a and the drain electrode 170b. However, the protective layer 180 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 170b is exposed by the second contact hole CH2.

상기 화소 전극(190)은 상기 보호막(180) 상에 패턴 형성되어 있다. 특히, 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(170b)의 소정 영역과 연결되어 있다. The pixel electrode 190 is patterned on the passivation layer 180. In particular, the pixel electrode 190 is connected to a predetermined region of the exposed drain electrode 170b through the second contact hole CH2.

이상과 같은 도 6에 따른 실시예의 경우, 상기 차광막(100)에 의해서 상기 액티브층(130)으로 광이 조사되는 것을 방지할 수 있기 때문에, 상기 게이트 전극(150)의 크기를 줄일 수 있다. 따라서, 박막 트랜지스터를 설계하는데 제약이 줄어들고, 게이트 전극(150)과 소스 전극(170a) 사이 및 게이트 전극(150)과 드레인 전극(170b) 사이에 기생 커패시턴스가 감소하여 소자의 고속 구동이 가능하다. In the case of the embodiment according to FIG. 6 as described above, since light can be prevented from being irradiated to the active layer 130 by the light shielding film 100, the size of the gate electrode 150 can be reduced. Accordingly, restrictions in designing the thin film transistor are reduced, and parasitic capacitance between the gate electrode 150 and the source electrode 170a and between the gate electrode 150 and the drain electrode 170b is reduced, thereby enabling high-speed driving of the device.

도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 차광막(110)과 게이트 전극(150) 사이에 버퍼층(120)이 형성되지 않은 것을 제외하고 전술한 도 6에 따른 박막 트랜지스터 기판과 동일하다. 7 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which is illustrated in FIG. 6, except that the buffer layer 120 is not formed between the light-shielding film 110 and the gate electrode 150 It is the same as the thin film transistor substrate.

도 7에서 알 수 있듯이, 게이트 전극(150)이 차광막(110) 바로 위에 형성됨으로써, 게이트 전극(150)과 차광막(110)이 직접 접촉되어 있다. As can be seen in FIG. 7, the gate electrode 150 is formed directly on the light blocking film 110, so that the gate electrode 150 and the light blocking film 110 are in direct contact.

도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 6에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 8A to 8E are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 6 described above.

우선, 도 8a에서 알 수 있듯이, 기판(100) 상에 차광막(110)을 패턴 형성하고, 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 버퍼층(120)을 형성한다. 상기 차광막(110)은 제1 마스크 공정을 이용하여 패턴 형성할 수 있다.First, as can be seen in FIG. 8A, the light shielding film 110 is patterned on the substrate 100, and the buffer layer 120 is formed on the entire surface of the substrate 100 including the light shielding film 110. The light blocking layer 110 may be patterned using a first mask process.

다음, 도 8b에서 알 수 있듯이, 상기 버퍼층(120) 상에 게이트 전극(150)을 패턴 형성하고, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. 상기 게이트 전극(150)은 제2 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 8B, a gate electrode 150 is patterned on the buffer layer 120, and a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150. do. The gate electrode 150 may be patterned using a second mask process.

다음, 도 8c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. 상기 액티브층(130)은 제3 마스크 공정을 이용하여 패턴 형성하고, 상기 소스 전극(170a) 및 드레인 전극(170b)은 제4 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 8C, an active layer 130 is patterned on the gate insulating layer 140, and a source electrode 170a and a drain electrode 170b are patterned on the active layer 130. . The active layer 130 may be patterned using a third mask process, and the source electrode 170a and drain electrode 170b may be patterned using a fourth mask process.

다음, 도 8d에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제5 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 8D, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a fifth mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 8e에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제6 마스크 공정으로 패턴 형성할 수 있다. Next, as shown in FIG. 8E, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned through a sixth mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 7에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 9A to 9E are schematic sectional views of a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 7 described above.

우선, 도 9a에서 알 수 있듯이, 기판(100) 상에 차광막(110) 및 게이트 전극(150)을 패턴 형성한다. First, as can be seen in FIG. 9A, a light shielding film 110 and a gate electrode 150 are patterned on the substrate 100.

상기 차광막(110)은 상기 기판(100) 상에 패턴 형성하고, 상기 게이트 전극(150)은 상기 차광막(110) 상에 패턴 형성한다. 이와 같은, 차광막(110) 및 게이트 전극(150)은 하프톤 마스크(halftone mask)를 이용하여 1회의 노광 공정을 통한 제1 마스크 공정으로 패턴 형성할 수 있다. The light blocking layer 110 is patterned on the substrate 100, and the gate electrode 150 is patterned on the light blocking layer 110. The light-shielding film 110 and the gate electrode 150 may be patterned by a first mask process through one exposure process using a halftone mask.

다음, 도 9b에서 알 수 있듯이, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. Next, as can be seen in FIG. 9B, a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150.

다음, 도 9c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. 상기 액티브층(130)은 제2 마스크 공정을 이용하여 패턴 형성하고, 상기 소스 전극(170a) 및 드레인 전극(170b)은 제3 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 9C, an active layer 130 is patterned on the gate insulating layer 140, and a source electrode 170a and a drain electrode 170b are patterned on the active layer 130. . The active layer 130 may be patterned using a second mask process, and the source electrode 170a and drain electrode 170b may be patterned using a third mask process.

다음, 도 9d에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제4 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 9D, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a fourth mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 9e에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제5 마스크 공정으로 패턴 형성할 수 있다. Next, as shown in FIG. 9E, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned through a fifth mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 10은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 액티브층(130)과 소스 전극(170a) 사이 및 액티브층(130)과 드레인 전극(170b) 사이에 에치 스톱퍼(135)가 추가로 형성된 것을 제외하고 전술한 도 6에 따른 박막 트랜지스터와 동일하다. 10 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which is an etch stopper between the active layer 130 and the source electrode 170a and between the active layer 130 and the drain electrode 170b. It is the same as the thin film transistor according to FIG. 6 described above, except that 135 is further formed.

도 10에서 알 수 있듯이, 기판(100) 상에 차광막(110), 버퍼층(120), 게이트 전극(150), 게이트 절연막(140), 및 액티브층(130)이 차례로 형성되어 있다. 10, the light blocking film 110, the buffer layer 120, the gate electrode 150, the gate insulating film 140, and the active layer 130 are sequentially formed on the substrate 100.

상기 액티브층(130) 상에는 에치 스톱퍼(135)가 패턴 형성되어 있다. 상기 에치 스톱퍼(135)는 상기 액티브층(130)의 채널 영역이 식각되는 것을 방지하는 역할을 한다. 상기 에치 스톱퍼(135)는 실리콘 질화물과 같은 무기 절연막으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The etch stopper 135 is patterned on the active layer 130. The etch stopper 135 serves to prevent the channel region of the active layer 130 from being etched. The etch stopper 135 may be made of an inorganic insulating film such as silicon nitride, but is not limited thereto.

상기 에치 스톱퍼(135) 상에는 소스 전극(170a) 및 드레인 전극(170b)이 서로 마주하면서 패턴 형성되어 있고, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에는 제2 콘택홀(CH2)을 구비한 보호막(180)이 형성되어 있고, 상기 보호막(180) 상에는 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(170b)의 소정 영역과 연결되는 화소 전극(190)이 형성되어 있다. A source electrode 170a and a drain electrode 170b are patterned on the etch stopper 135 while facing each other, and a second contact hole CH2 is provided on the source electrode 170a and the drain electrode 170b. A passivation layer 180 is formed, and a pixel electrode 190 is formed on the passivation layer 180 to be connected to a predetermined region of the exposed drain electrode 170b through the second contact hole CH2.

도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 차광막(110)과 게이트 전극(150) 사이에 버퍼층(120)이 형성되지 않은 것을 제외하고 전술한 도 10에 따른 박막 트랜지스터 기판과 동일하다. 11 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which is illustrated in FIG. 10 described above except that the buffer layer 120 is not formed between the light-shielding film 110 and the gate electrode 150 It is the same as the thin film transistor substrate.

도 11에서 알 수 있듯이, 게이트 전극(150)이 차광막(110) 바로 위에 형성됨으로써, 게이트 전극(150)과 차광막(110)이 직접 접촉되어 있다. As can be seen in FIG. 11, the gate electrode 150 is formed directly on the light blocking film 110, so that the gate electrode 150 and the light blocking film 110 are in direct contact.

도 12a 내지 도 12f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 10에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 12A to 12F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 10 described above.

우선, 도 12a에서 알 수 있듯이, 기판(100) 상에 차광막(110)을 패턴 형성하고, 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 버퍼층(120)을 형성한다. 상기 차광막(110)은 제1 마스크 공정을 이용하여 패턴 형성할 수 있다.First, as can be seen in FIG. 12A, the light shielding film 110 is patterned on the substrate 100, and the buffer layer 120 is formed on the entire surface of the substrate 100 including the light shielding film 110. The light blocking layer 110 may be patterned using a first mask process.

다음, 도 12b에서 알 수 있듯이, 상기 버퍼층(120) 상에 게이트 전극(150)을 패턴 형성하고, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. 상기 게이트 전극(150)은 제2 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 12B, a gate electrode 150 is patterned on the buffer layer 120, and a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150. do. The gate electrode 150 may be patterned using a second mask process.

다음, 도 12c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 에치 스톱퍼(135)를 패턴 형성한다. 상기 액티브층(130)은 제3 마스크 공정을 이용하여 패턴 형성하고, 상기 에치 스톱퍼(135)는 제4 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 12C, an active layer 130 is patterned on the gate insulating layer 140, and an etch stopper 135 is patterned on the active layer 130. The active layer 130 may be patterned using a third mask process, and the etch stopper 135 may be patterned using a fourth mask process.

다음, 도 12d에서 알 수 있듯이, 상기 에치 스톱퍼(135) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. 상기 소스 전극(170a) 및 드레인 전극(170b)은 제5 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 12D, a source electrode 170a and a drain electrode 170b are patterned on the etch stopper 135. The source electrode 170a and the drain electrode 170b may be patterned using a fifth mask process.

다음, 도 12e에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제6 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 12E, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a sixth mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 12f에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제7 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 12F, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned through a seventh mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 13a 내지 도 13f는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 11에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 13A to 13F are schematic manufacturing process cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 11 described above.

우선, 도 13a에서 알 수 있듯이, 기판(100) 상에 차광막(110) 및 게이트 전극(150)을 패턴 형성한다. First, as can be seen in FIG. 13A, a light shielding film 110 and a gate electrode 150 are patterned on the substrate 100.

상기 차광막(110) 및 게이트 전극(150)은 하프톤 마스크(halftone mask)를 이용하여 1회의 노광 공정을 통한 제1 마스크 공정으로 패턴 형성할 수 있다. The light blocking layer 110 and the gate electrode 150 may be patterned by a first mask process through one exposure process using a halftone mask.

다음, 도 13b에서 알 수 있듯이, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. Next, as can be seen in FIG. 13B, a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150.

다음, 도 13c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 에치 스톱퍼(135)를 패턴 형성한다. 상기 액티브층(130)은 제2 마스크 공정을 이용하여 패턴 형성하고, 상기 에치 스톱퍼(135)는 제3 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 13C, the active layer 130 is patterned on the gate insulating layer 140, and the etch stopper 135 is patterned on the active layer 130. The active layer 130 may be patterned using a second mask process, and the etch stopper 135 may be patterned using a third mask process.

다음, 도 13d에서 알 수 있듯이, 상기 에치 스톱퍼(135) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. 상기 소스 전극(170a) 및 드레인 전극(170b)은 제4 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 13D, a source electrode 170a and a drain electrode 170b are patterned on the etch stopper 135. The source electrode 170a and the drain electrode 170b may be patterned using a fourth mask process.

다음, 도 13e에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제5 마스크 공정으로 패턴 형성할 수 있다. Next, as shown in FIG. 13E, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a fifth mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 13f에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제6 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 13F, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned through a sixth mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 14는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 14 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.

도 14에서 알 수 있듯이, 기판(100) 상에 차광막(110), 버퍼층(120), 게이트 전극(150), 게이트 절연막(140), 및 액티브층(130)이 차례로 형성되어 있다. As can be seen in FIG. 14, the light blocking layer 110, the buffer layer 120, the gate electrode 150, the gate insulating layer 140, and the active layer 130 are sequentially formed on the substrate 100.

상기 액티브층(130) 상에는 마스크층(136)이 형성되어 있다. 상기 마스크층(136)은 상기 액티브층(130)의 채널 영역을 가림으로써 상기 채널 영역 이외의 영역에서만 도체화 공정이 이루어질 수 있도록 한다. 즉, 상기 마스크(136)로 가려진 상기 액티브층(130)의 중앙 영역은 전자의 이동 채널로서 반도체 특성을 가지고 있고, 상기 마스크(136)로 가려지지 않은 상기 액티브층(130)의 일단 영역 및 타단 영역은 후술하는 제조공정에서와 같은 도체화 공정을 통해 전기전도도가 우수한 층이 되어 전자의 이동이 보다 원활하도록 한다. A mask layer 136 is formed on the active layer 130. The mask layer 136 covers the channel region of the active layer 130 so that the conductor process can be performed only in the region other than the channel region. That is, the central region of the active layer 130, which is covered by the mask 136, has a semiconductor characteristic as a moving channel of electrons, and one region and the other end of the active layer 130, which are not covered by the mask 136, The region becomes a layer having excellent electrical conductivity through a conductor process, such as in a manufacturing process described later, so that electron movement is smoother.

상기 마스크층(136)은 실리콘 질화물과 같은 무기 절연막으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The mask layer 136 may be made of an inorganic insulating film such as silicon nitride, but is not limited thereto.

상기 마스크층(136)을 포함한 기판 전체 면에는 층간 절연막(160)이 형성되어 있다. 다만, 상기 층간 절연막(160)은 소정 영역에 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 도체화된 액티브층(130)의 일단 영역 및 타단 영역이 노출된다. An interlayer insulating layer 160 is formed on the entire surface of the substrate including the mask layer 136. However, the interlayer insulating layer 160 is provided with a first contact hole CH1 in a predetermined region, so that one end region and the other end region of the active layer 130 conductive by the first contact hole CH1 are formed. Exposed.

상기 층간 절연막(160) 상에는 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 일단 영역과 연결되는 소스 전극(170a) 및 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 타단 영역과 연결되는 드레인 전극(170b)이 서로 마주하면서 형성되어 있다. The active layer 130 is formed on the interlayer insulating layer 160 through a source electrode 170a connected to one region of the active layer 130 through the first contact hole CH1 and the first contact hole CH1. ), The drain electrode 170b connected to the other end region is formed while facing each other.

상기 소스 전극(170a) 및 드레인 전극(170b) 상에는 제2 콘택홀(CH2)을 구비한 보호막(180)이 형성되어 있고, 상기 보호막(180) 상에는 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(170b)의 소정 영역과 연결되는 화소 전극(190)이 형성되어 있다. A protective layer 180 having a second contact hole CH2 is formed on the source electrode 170a and the drain electrode 170b, and the exposure through the second contact hole CH2 is formed on the protective layer 180. A pixel electrode 190 connected to a predetermined region of the drain electrode 170b is formed.

도 15는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 차광막(110)과 게이트 전극(150) 사이에 버퍼층(120)이 형성되지 않은 것을 제외하고 전술한 도 14에 따른 박막 트랜지스터 기판과 동일하다. 15 is a schematic cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention, which is illustrated in FIG. 14, except that the buffer layer 120 is not formed between the light shielding film 110 and the gate electrode 150. It is the same as the thin film transistor substrate.

도 15에서 알 수 있듯이, 게이트 전극(150)이 차광막(110) 바로 위에 형성됨으로써, 게이트 전극(150)과 차광막(110)이 직접 접촉되어 있다. As can be seen in FIG. 15, the gate electrode 150 is formed directly on the light blocking film 110, so that the gate electrode 150 and the light blocking film 110 are in direct contact.

도 16a 내지 도 16g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 14에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 16A to 16G are schematic sectional views of a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention, which relates to a manufacturing process of the thin film transistor substrate according to FIG. 14 described above.

우선, 도 16a에서 알 수 있듯이, 기판(100) 상에 차광막(110)을 패턴 형성하고, 상기 차광막(110)을 포함한 기판(100)의 전체 면 상에 버퍼층(120)을 형성한다. 상기 차광막(110)은 제1 마스크 공정을 이용하여 패턴 형성할 수 있다.First, as can be seen in FIG. 16A, the light shielding film 110 is patterned on the substrate 100, and the buffer layer 120 is formed on the entire surface of the substrate 100 including the light shielding film 110. The light blocking layer 110 may be patterned using a first mask process.

다음, 도 16b에서 알 수 있듯이, 상기 버퍼층(120) 상에 게이트 전극(150)을 패턴 형성하고, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. 상기 게이트 전극(150)은 제2 마스크 공정을 이용하여 패턴 형성할 수 있다.Next, as can be seen in FIG. 16B, a gate electrode 150 is patterned on the buffer layer 120, and a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150. do. The gate electrode 150 may be patterned using a second mask process.

다음, 도 16c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 마스크층(136)을 패턴 형성한다. 상기 액티브층(130)은 제3 마스크 공정을 이용하여 패턴 형성하고, 상기 마스크층(136)은 제4 마스크 공정을 이용하여 패턴 형성할 수 있다. Next, as can be seen in FIG. 16C, an active layer 130 is patterned on the gate insulating layer 140, and a mask layer 136 is patterned on the active layer 130. The active layer 130 may be patterned using a third mask process, and the mask layer 136 may be patterned using a fourth mask process.

상기 마스크층(136)을 패턴 형성한 이후, 상기 마스크층(136)에 의해 가려지지 않은 상기 액티브층(130)의 일단 영역 및 타단 영역을 도체화한다. After the mask layer 136 is patterned, one region and the other region of the active layer 130 that are not covered by the mask layer 136 are conductorized.

상기 도체화 공정은 상기 액티브층(130)을 구성하는 산화물 반도체에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, IGZO와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다. The conductor process may be performed by performing a plasma treatment on the oxide semiconductor constituting the active layer 130. That is, when plasma treatment is performed on an oxide semiconductor such as IGZO, the characteristics of the oxide semiconductor are changed to be conductive.

상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 이와 같은, 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정은 기존의 건식 식각(Dry Etching) 장비를 이용할 수 있어 장비 개발 비용을 절감하는 효과가 있다. Plasma treatment for the oxide semiconductor may be performed by plasma etching or enhanced capacitively coupled plasma treatment. Such, plasma etching (Enhanced Capacitively Coupled Plasma) or plasma enhanced etching (Plasma Etching) treatment process can use the existing dry etching (Dry Etching) equipment has the effect of reducing the cost of equipment development.

다음, 도 16d에서 알 수 있듯이, 상기 액티브층(130) 및 마스크층(136) 상에 층간 절연막(160)을 패턴 형성한다. Next, as can be seen in FIG. 16D, an interlayer insulating layer 160 is patterned on the active layer 130 and the mask layer 136.

상기 층간 절연막(160)은 상기 도체화된 액티브층(130)의 일단 영역 및 타단 영역을 노출시키는 제1 콘택홀(CH1)을 구비하도록 제5 마스크 공정으로 패턴 형성할 수 있다. The interlayer insulating layer 160 may be patterned by a fifth mask process to include a first contact hole CH1 exposing one region and the other region of the conductive active layer 130.

다음, 도 16e에서 알 수 있듯이, 상기 층간 절연막(160) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. Next, as can be seen in FIG. 16E, a source electrode 170a and a drain electrode 170b are patterned on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 일단 영역과 연결되고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 타단 영역과 연결되도록 제6 마스크 공정으로 패턴 형성할 수 있다. The source electrode 170a is connected to one region of the active layer 130 through the first contact hole CH1, and the drain electrode 170b is the active layer through the first contact hole CH1. The pattern may be formed by the sixth mask process to be connected to the other end region of 130.

다음, 도 16f에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제7 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 16F, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a seventh mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 16g에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제8 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 16G, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned by an eighth mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 17a 내지 도 17g는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 15에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 17A to 17G are schematic cross-sectional views of a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 15 described above.

우선, 도 17a에서 알 수 있듯이, 기판(100) 상에 차광막(110) 및 게이트 전극(150)을 패턴 형성한다. First, as can be seen in FIG. 17A, the light shielding film 110 and the gate electrode 150 are patterned on the substrate 100.

상기 차광막(110) 및 게이트 전극(150)은 하프톤 마스크(halftone mask)를 이용하여 1회의 노광 공정을 통한 제1 마스크 공정으로 패턴 형성할 수 있다. The light blocking layer 110 and the gate electrode 150 may be patterned by a first mask process through one exposure process using a halftone mask.

다음, 도 17b에서 알 수 있듯이, 상기 게이트 전극(150)을 포함한 기판(100)의 전체 면 상에 게이트 절연막(140)을 형성한다. Next, as can be seen in FIG. 17B, a gate insulating layer 140 is formed on the entire surface of the substrate 100 including the gate electrode 150.

다음, 도 17c에서 알 수 있듯이, 상기 게이트 절연막(140) 상에 액티브층(130)을 패턴 형성하고, 상기 액티브층(130) 상에 마스크층(136)을 패턴 형성한다. 상기 액티브층(130)은 제2 마스크 공정을 이용하여 패턴 형성하고, 상기 마스크층(136)은 제3 마스크 공정을 이용하여 패턴 형성할 수 있다. Next, as can be seen in FIG. 17C, an active layer 130 is patterned on the gate insulating layer 140 and a mask layer 136 is patterned on the active layer 130. The active layer 130 may be patterned using a second mask process, and the mask layer 136 may be patterned using a third mask process.

상기 마스크층(136)을 패턴 형성한 이후, 상기 마스크층(136)에 의해 가려지지 않은 상기 액티브층(130)의 일단 영역 및 타단 영역을 도체화한다. After the mask layer 136 is patterned, one region and the other region of the active layer 130 that are not covered by the mask layer 136 are conductorized.

다음, 도 17d에서 알 수 있듯이, 상기 액티브층(130) 및 마스크층(136) 상에 층간 절연막(160)을 패턴 형성한다. Next, as can be seen in FIG. 17D, an interlayer insulating layer 160 is patterned on the active layer 130 and the mask layer 136.

상기 층간 절연막(160)은 상기 도체화된 액티브층(130)의 일단 영역 및 타단 영역을 노출시키는 제1 콘택홀(CH1)을 구비하도록 제4 마스크 공정으로 패턴 형성할 수 있다. The interlayer insulating layer 160 may be patterned by a fourth mask process to include a first contact hole CH1 exposing one region and the other region of the conductive active layer 130.

다음, 도 17e에서 알 수 있듯이, 상기 층간 절연막(160) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. Next, as shown in FIG. 17E, a source electrode 170a and a drain electrode 170b are patterned on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 일단 영역과 연결되고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(130)의 타단 영역과 연결되도록 제5 마스크 공정으로 패턴 형성할 수 있다. The source electrode 170a is connected to one region of the active layer 130 through the first contact hole CH1, and the drain electrode 170b is the active layer through the first contact hole CH1. The pattern may be formed by a fifth mask process to be connected to the other end region of 130.

다음, 도 17f에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. 상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키는 제2 콘택홀(CH2)을 구비하도록 제6 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 17F, a protective layer 180 is patterned on the source electrode 170a and the drain electrode 170b. The passivation layer 180 may be patterned by a sixth mask process to include a second contact hole CH2 exposing the drain electrode 170b.

다음, 도 17g에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 제7 마스크 공정으로 패턴 형성할 수 있다. Next, as can be seen in FIG. 17G, a pixel electrode 190 is patterned on the passivation layer 180. The pixel electrode 190 may be patterned through a seventh mask process to be connected to the drain electrode 170b through the second contact hole CH2.

도 18은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다. 18 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention, which relates to the organic light emitting device to which the thin film transistor substrate according to FIG. 2 is applied.

도 18에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는, 전술한 도 2에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(200), 발광부(210), 및 상부 전극(220)을 추가로 포함하여 이루어진다. As can be seen in Figure 18, the organic light emitting device according to an embodiment of the present invention includes the thin film transistor substrate according to Figure 2 described above, the bank layer 200, the light emitting unit 210 on the thin film transistor substrate , And an upper electrode 220.

상기 뱅크층(200)은 보호막(180) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(200)은 소스 전극(170a) 및 드레인 전극(170b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(200)에 의해 둘러싸여 있다. The bank layer 200 is formed on the passivation layer 180. Specifically, the bank layer 200 is formed on the source electrode 170a and the drain electrode 170b, particularly in an area other than the pixel area. That is, the pixel area displaying an image is surrounded by the bank layer 200.

이와 같은 뱅크층(200)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The bank layer 200 may be made of an organic insulating material, for example, polyimide, photo acryl, or benzocyclobutene (BCB), but is not limited thereto.

상기 발광부(210)는 상기 화소 전극(190) 상에 형성되어 있다. 상기 발광부(210)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(210)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다. The light emitting part 210 is formed on the pixel electrode 190. Although the light emitting unit 210 is not illustrated, a hole injection layer, a hole transport layer, an organic light emitting layer, an electron transport layer, and an electron injection layer may be formed in a stacked structure. However, one or more layers of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be omitted. The light emitting unit 210 may be changed in various forms known in the art in addition to the combination of the above layers.

상기 상부 전극(220)은 상기 발광부(210) 상에 형성되어 있다. 이와 같은 상부 전극(220)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(210) 뿐만 아니라 상기 뱅크층(200)을 포함한 기판 전체 면에 형성될 수 있다. The upper electrode 220 is formed on the light emitting part 210. The upper electrode 220 may function as a common electrode, and accordingly, it may be formed on the entire surface of the substrate including the light emitting unit 210 as well as the bank layer 200.

상기 상부 전극(220)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The upper electrode 220 may be made of a metal such as silver (Ag), but is not limited thereto.

이상과 같은 도 18에 따른 유기발광장치는, 전술한 도 4a 내지 도 4g에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(170a) 및 드레인 전극(170b) 위쪽의 보호막(180) 상에 뱅크층(200)을 패턴 형성하고, 상기 화소 전극(190) 상에 발광부(210)를 패턴 형성하고, 그리고 상기 발광부(210) 상에 상부 전극(220)을 형성하는 공정을 통해 제조한다. The organic light emitting device according to FIG. 18 as described above, after manufacturing the thin film transistor substrate by the process according to the above-described FIGS. 4A to 4G, on the protective layer 180 above the source electrode 170a and the drain electrode 170b In the process of forming a bank layer 200 in the pattern, patterning the light emitting unit 210 on the pixel electrode 190, and forming the upper electrode 220 on the light emitting unit 210 do.

도시하지는 않았지만, 전술한 다양한 실시예에 따른 박막 트랜지스터 기판이 적용된 유기발광장치 및 전술한 다양한 실시예에 따른 박막 트랜지스터 기판의 제조 방법이 적용된 유기발광장치의 제조방법도 본 발명의 범위 내에 있다. Although not illustrated, the organic light emitting device to which the thin film transistor substrate according to the various embodiments described above is applied and the manufacturing method of the organic light emitting device to which the method of manufacturing the thin film transistor substrate according to various embodiments described above are applied are also within the scope of the present invention.

도 19는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 액정표시장치에 관한 것이다. 19 is a schematic cross-sectional view of a liquid crystal display device according to an embodiment of the present invention, which relates to a liquid crystal display device to which the thin film transistor substrate according to FIG. 2 is applied.

도 19에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 2에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(300), 및 상기 양 기판 사이에 형성된 액정층(400)을 포함하여 이루어진다. As can be seen from FIG. 19, the liquid crystal display according to an exemplary embodiment of the present invention includes the thin film transistor substrate according to FIG. 2 described above, the opposite substrate 300 facing the thin film transistor substrate, and the liquid crystal formed between the two substrates. It comprises a layer 400.

도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 화소 전극(190)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다. Although not illustrated, a common electrode for forming an electric field for driving a liquid crystal may be additionally formed on the thin film transistor substrate together with the pixel electrode 190.

상기 대향 기판(300)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다. Although not shown, the counter substrate 300 may include a light blocking layer and a color filter layer.

상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다. The light blocking layer is formed in a matrix structure in order to block light leakage to areas other than the pixel area, and the color filter layer is formed in a region between the light blocking layers of the matrix structure.

본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다. The liquid crystal display device according to the present invention can be applied to liquid crystal display devices of various modes known in the art, such as a twisted nematic (TN) mode, a vertical alignment (VA) mode, and an in-plane switching (IPS) mode.

이상과 같은 도 19에 따른 액정표시장치는, 전술한 도 4a 내지 도 4g에 따른 공정으로 박막 트랜지스터 기판을 제조하고, 대향 기판(300)을 제조하고, 그리고, 상기 양 기판 사이에 액정층(400)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다. The liquid crystal display device according to FIG. 19 as described above, manufactures a thin film transistor substrate by the process according to FIGS. 4A to 4G described above, manufactures a counter substrate 300, and a liquid crystal layer 400 between the two substrates. ) Is manufactured through a process of bonding both substrates.

상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다. The process of bonding the two substrates may be performed using a vacuum injection method or liquid crystal dropping method known in the art.

도시하지는 않았지만, 전술한 다양한 실시예에 따른 박막 트랜지스터 기판이 적용된 액정표시장치 및 전술한 다양한 실시예에 따른 박막 트랜지스터 기판의 제조 방법이 적용된 액정표시장치의 제조방법도 본 발명의 범위 내에 있다. Although not shown, a method of manufacturing a liquid crystal display device to which a thin film transistor substrate according to various embodiments described above is applied, and a method of manufacturing a liquid crystal display device to which a method of manufacturing a thin film transistor substrate according to various embodiments described above is applied are also within the scope of the present invention.

100: 기판 110: 차광막
120: 버퍼층 130: 액티브층
135: 에치 스톱퍼 136: 마스크층
140: 게이트 절연막 150: 게이트 전극
160: 층간 절연막 170a: 소스 전극
170b: 드레인 전극 180: 보호막
190: 화소 전극100: substrate 110: light shielding film
120: buffer layer 130: active layer
135: etch stopper 136: mask layer
140: gate insulating film 150: gate electrode
160: interlayer insulating film 170a: source electrode
170b: drain electrode 180: protective film
190: pixel electrode

Claims (16)

기판 상에 형성된 액티브층;
상기 액티브층 내의 전자 이동을 제어하는 게이트 전극;
상기 액티브층의 일단 영역과 연결되는 소스 전극;
상기 액티브층의 타단 영역과 연결되는 드레인 전극;
상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 형성된 차광막;
상기 액티브층의 상면에 구비되며 상기 액티브층보다 작은 면적을 가지는 마스크층; 및
상기 마스크층과 상기 소스 전극 사이 및 상기 마스크층과 상기 드레인 전극 사이에 구비된 층간 절연막을 포함하고,
상기 소스 전극과 상기 드레인 전극은 상기 층간 절연막에 구비된 콘택홀을 통해서 상기 액티브층과 연결되고,
상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 전극의 끝단은 상기 액티브층의 끝단과 수평방향으로 마주하도록 구비된 것을 특징으로 하는 박막 트랜지스터 기판. An active layer formed on the substrate;
A gate electrode controlling electron movement in the active layer;
A source electrode connected to one region of the active layer;
A drain electrode connected to the other end region of the active layer;
A light blocking film formed under the active layer to block light from entering the active layer;
A mask layer provided on an upper surface of the active layer and having a smaller area than the active layer; And
And an interlayer insulating film provided between the mask layer and the source electrode and between the mask layer and the drain electrode,
The source electrode and the drain electrode are connected to the active layer through a contact hole provided in the interlayer insulating film,
A thin film transistor substrate characterized in that the ends of at least one of the source electrode and the drain electrode are provided to face the ends of the active layer in a horizontal direction. 제1항에 있어서,
상기 차광막은 반도체 물질 또는 블랙 수지 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 1,
The light shielding film is a thin film transistor substrate, characterized in that made of a semiconductor material or a black resin material. 제2항에 있어서,
상기 반도체 물질은 비정질 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 2,
The semiconductor material is a thin film transistor substrate, characterized in that made of amorphous silicon. 제3항에 있어서,
상기 비정질 실리콘은 1000 내지 3000 Å의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 3,
The amorphous silicon is a thin film transistor substrate, characterized in that formed to a thickness of 1000 to 3000 Å. 삭제delete 제1항에 있어서,
상기 차광막과 상기 액티브층 사이에 버퍼층이 추가로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 1,
A thin film transistor substrate characterized in that a buffer layer is further formed between the light shielding film and the active layer. 제1항에 있어서,
상기 차광막은 상기 게이트 전극과 접촉하는 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 1,
The light blocking film is in contact with the gate electrode, characterized in that the thin film transistor substrate. 제1항에 있어서,
상기 차광막과 상기 게이트 전극 사이에 버퍼층이 추가로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. According to claim 1,
A thin film transistor substrate characterized in that a buffer layer is further formed between the light shielding film and the gate electrode. 기판 상에 액티브층을 형성하는 공정;
상기 기판 상에 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극을 형성하는 공정;
상기 액티브층의 일단 영역과 연결되는 소스 전극 및 상기 액티브층의 타단 영역과 연결되는 드레인 전극을 형성하는 공정;
상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 차광막을 형성하는 공정;
상기 액티브층의 상면에 상기 액티브층보다 작은 면적을 가지는 마스크층을 형성하는 공정; 및
상기 마스크층과 상기 소스 전극 사이 및 상기 마스크층과 상기 드레인 전극 사이에 층간 절연막을 형성하는 공정을 포함하고,
상기 소스 전극과 상기 드레인 전극은 상기 층간 절연막에 구비된 콘택홀을 통해서 상기 액티브층과 연결되고,
상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 전극의 끝단은 상기 액티브층의 끝단과 수평방향에서 마주하도록 구비된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. Forming an active layer on a substrate;
Forming a gate electrode on the substrate to control electron movement in the active layer;
Forming a source electrode connected to one region of the active layer and a drain electrode connected to the other region of the active layer;
Forming a light shielding film under the active layer to block light from entering the active layer;
Forming a mask layer having a smaller area than the active layer on an upper surface of the active layer; And
And forming an interlayer insulating film between the mask layer and the source electrode and between the mask layer and the drain electrode,
The source electrode and the drain electrode are connected to the active layer through a contact hole provided in the interlayer insulating film,
A method of manufacturing a thin film transistor substrate, wherein an end of at least one of the source electrode and the drain electrode is provided to face the end of the active layer in a horizontal direction. 제9항에 있어서,
상기 차광막은 반도체 물질 또는 블랙 수지 물질로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 9,
The method of manufacturing a thin film transistor substrate, wherein the light-shielding film is made of a semiconductor material or a black resin material. 삭제delete 제9항에 있어서,
상기 차광막과 상기 액티브층 사이에 버퍼층을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 9,
A method of manufacturing a thin film transistor substrate, further comprising forming a buffer layer between the light blocking film and the active layer. 제9항에 있어서,
상기 차광막과 상기 게이트 전극은 하나의 마스크 공정으로 함께 패턴 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 9,
A method of manufacturing a thin film transistor substrate, wherein the light shielding film and the gate electrode are patterned together in a single mask process. 제9항에 있어서,
상기 차광막과 상기 게이트 전극 사이에 버퍼층을 형성하는 공정을 추가로 수행하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법. The method of claim 9,
A method of manufacturing a thin film transistor substrate, further comprising forming a buffer layer between the light shielding film and the gate electrode. 박막 트랜지스터 기판을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은,
기판 상에 형성된 액티브층;
상기 액티브층 내의 전자 이동을 제어하는 게이트 전극;
상기 액티브층의 일단 영역과 연결되는 소스 전극;
상기 액티브층의 타단 영역과 연결되는 드레인 전극;
상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 형성된 차광막;
상기 액티브층의 상면에 구비되며 상기 액티브층보다 작은 면적을 가지는 마스크층; 및
상기 마스크층과 상기 소스 전극 사이 및 상기 마스크층과 상기 드레인 전극 사이에 구비된 층간 절연막을 포함하고,
상기 소스 전극과 상기 드레인 전극은 상기 층간 절연막에 구비된 콘택홀을 통해서 상기 액티브층과 연결되고,
상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 전극의 끝단은 상기 액티브층의 끝단과 수평방향으로 마주하도록 구비된 것을 특징으로 하는 디스플레이 장치. It comprises a thin film transistor substrate,
The thin film transistor substrate,
An active layer formed on the substrate;
A gate electrode controlling electron movement in the active layer;
A source electrode connected to one region of the active layer;
A drain electrode connected to the other end region of the active layer;
A light blocking film formed under the active layer to block light from entering the active layer;
A mask layer provided on an upper surface of the active layer and having a smaller area than the active layer; And
And an interlayer insulating film provided between the mask layer and the source electrode and between the mask layer and the drain electrode,
The source electrode and the drain electrode are connected to the active layer through a contact hole provided in the interlayer insulating film,
A display device characterized in that an end of at least one of the source electrode and the drain electrode is provided to face the end of the active layer in a horizontal direction. 박막 트랜지스터 기판의 제조방법을 포함하여 이루어지고,
상기 박막 트랜지스터 기판의 제조방법은,
기판 상에 액티브층을 형성하는 공정;
상기 기판 상에 상기 액티브층 내의 전자 이동을 제어하는 게이트 전극을 형성하는 공정;
상기 액티브층의 일단 영역과 연결되는 소스 전극 및 상기 액티브층의 타단 영역과 연결되는 드레인 전극을 형성하는 공정;
상기 액티브층으로 광이 입사되는 것을 차단하기 위해서 상기 액티브층 아래에 차광막을 형성하는 공정;
상기 액티브층의 상면에 상기 액티브층보다 작은 면적으로 가지는 마스크층을 형성하는 공정; 및
상기 마스크층과 상기 소스 전극 사이 및 상기 마스크층과 상기 드레인 전극 사이에 층간 절연막을 형성하는 공정을 포함하고,
상기 소스 전극과 상기 드레인 전극은 상기 층간 절연막에 구비된 콘택홀을 통해서 상기 액티브층과 연결되고,
상기 소스 전극과 상기 드레인 전극 중 적어도 하나의 전극의 끝단은 상기 액티브층의 끝단과 수평방향에서 마주하도록 구비된 것을 특징으로 하는 디스플레이 장치의 제조방법.It comprises a method of manufacturing a thin film transistor substrate,
The manufacturing method of the thin film transistor substrate,
Forming an active layer on a substrate;
Forming a gate electrode on the substrate to control electron movement in the active layer;
Forming a source electrode connected to one region of the active layer and a drain electrode connected to the other region of the active layer;
Forming a light shielding film under the active layer to block light from entering the active layer;
Forming a mask layer having a smaller area than the active layer on an upper surface of the active layer; And
And forming an interlayer insulating film between the mask layer and the source electrode and between the mask layer and the drain electrode,
The source electrode and the drain electrode are connected to the active layer through a contact hole provided in the interlayer insulating film,
A method of manufacturing a display device, characterized in that an end of at least one of the source electrode and the drain electrode is provided to face the end of the active layer in a horizontal direction.
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