KR102052994B1 - Thin film transistor substrate and Display Device and Method of manufacturing the sames - Google Patents

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Abstract

본 발명은, 기판 상에 형성되며 산화물 반도체로 이루어진 액티브층; 상기 액티브층의 일 측 상에 형성된 제1 도전막 및 상기 액티브층의 타 측 상에 형성된 제2 도전막; 상기 액티브층의 중앙 측 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 형성된 층간 절연막; 및 상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극 및 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 포함하여 이루어진 박막 트랜지스터 기판과 그 제조방법, 그를 이용한 디스플레이 장치와 그 제조방법에 관한 것으로서,
본 발명에 따르면, 액티브층 상에 제1 도전막 및 제2 도전막이 패턴 형성되어 있고, 상기 제1 도전막 및 제2 도전막이 소스 전극 및 드레인 전극과 연결되어 있기 때문에, 상기 소스 전극 및 드레인 전극 사이에서의 전자 이동이 용이하게 된다. The present invention is an active layer formed on a substrate and made of an oxide semiconductor; A first conductive film formed on one side of the active layer and a second conductive film formed on the other side of the active layer; A gate insulating film formed on a center side of the active layer; A gate electrode formed on the gate insulating film; An interlayer insulating film formed on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And a source electrode connected to the first conductive layer through the first contact hole and a drain electrode connected to the second conductive layer through the first contact hole, and a method of manufacturing the same. As a display device and a method of manufacturing the same,
According to the present invention, since the first conductive film and the second conductive film are patterned on the active layer and the first conductive film and the second conductive film are connected to the source electrode and the drain electrode, the source electrode and the drain electrode Electron movement between them becomes easy.

Description

박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법{Thin film transistor substrate and Display Device and Method of manufacturing the sames}Thin film transistor substrate and display device and method of manufacturing the same

본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 산화물 박막 트랜지스터에 관한 것이다. The present invention relates to a thin film transistor, and more particularly to an oxide thin film transistor.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. The thin film transistor is widely used as a switching element of a display device such as a liquid crystal display device and an organic light emitting device.

상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어지며, 일반적으로 상기 액티브층으로는 Si 반도체가 주로 이용되고 있다. The thin film transistor includes a gate electrode, an active layer, a source electrode, and a drain electrode. In general, a Si semiconductor is mainly used as the active layer.

상기 Si 반도체는 현재 대부분의 대량생산에 적용되고 있지만 초고속 및 초고집적화에 대해서 더 이상 한계를 보이고 있기 때문에 그 대안에 대한 연구가 꾸준히 진행되고 있다. The Si semiconductor is currently applied to most mass production, but since it is no longer limited to ultra-high speed and ultra-high integration, research on the alternative is steadily being conducted.

이와 같은 상황에서, 최근 들어 상기 액티브층으로서 산화물 반도체를 이용하는 방안에 대한 연구가 증가되고 있다. 상기 산화물 반도체는 매우 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있어 상기 Si 반도체의 한계를 극복할 수 있는 차세대 반도체로 관심을 받고 있다. 또한, 산화물 반도체는 광을 투과시킬 수 있어 투명한 표시장치의 구현을 가능하게 할 수 있다. In such a situation, recently, studies on using an oxide semiconductor as the active layer have been increasing. The oxide semiconductor has been attracting attention as a next-generation semiconductor that can maintain its characteristics even at a very thin nanometer level, thereby overcoming the limitations of the Si semiconductor. In addition, the oxide semiconductor may transmit light, thereby enabling the implementation of a transparent display device.

이하 도면을 참조로 종래의 산화물 반도체를 이용한 박막 트랜지스터에 대해서 설명하기로 한다. Hereinafter, a thin film transistor using a conventional oxide semiconductor will be described with reference to the drawings.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional thin film transistor substrate.

도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 버퍼층(20), 액티브층(30), 게이트 절연막(40), 게이트 전극(50), 층간 절연막(60), 소스 전극(70a) 및 드레인 전극(70b), 보호막(80), 및 화소 전극(90)을 포함하여 이루어진다. As can be seen in FIG. 1, a conventional thin film transistor substrate includes a substrate 10, a buffer layer 20, an active layer 30, a gate insulating film 40, a gate electrode 50, an interlayer insulating film 60, and a source electrode. 70a and the drain electrode 70b, the passivation film 80, and the pixel electrode 90.

상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다. The substrate 10 is mainly glass, but a transparent plastic that can bend or bend may be used.

상기 버퍼층(20)은 상기 기판(10) 상에 형성되어 있으며, 고온의 증착 공정 중에 상기 기판(10) 상에 함유된 물질이 상기 액티브층(30)으로 확산되는 것을 차단하는 역할을 한다. The buffer layer 20 is formed on the substrate 10 and serves to block diffusion of the material contained on the substrate 10 into the active layer 30 during a high temperature deposition process.

상기 액티브층(30)은 상기 버퍼층(20) 상에 형성되어 있다. 이와 같은 액티브층(30)은 산화물 반도체로 이루어진다.The active layer 30 is formed on the buffer layer 20. The active layer 30 is made of an oxide semiconductor.

상기 게이트 절연막(40)은 상기 액티브층(30) 상에 형성되어 상기 게이트 전극(50)을 상기 액티브층(30)으로부터 절연시키는 역할을 한다. The gate insulating layer 40 is formed on the active layer 30 to insulate the gate electrode 50 from the active layer 30.

상기 게이트 전극(50)은 상기 게이트 절연막(40) 상에 형성되어 있다. The gate electrode 50 is formed on the gate insulating film 40.

상기 층간 절연막(60)은 상기 게이트 전극(50)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(60)은 소정 영역에 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 액티브층(30)의 일단 영역 및 타단 영역이 노출된다. The interlayer insulating layer 60 is formed on the entire surface of the substrate including the gate electrode 50. However, since the interlayer insulating layer 60 has a first contact hole CH1 in a predetermined region, one end region and the other end region of the active layer 30 are exposed by the first contact hole CH1.

상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 층간 절연막(60) 상에 형성되어 있다. 특히, 상기 소스 전극(70a) 및 드레인 전극(70b)은 상기 제1 콘택홀(CH1)을 통해서 상기 노출된 액티브층(30)의 일단 영역 및 타단 영역과 연결되어 있다. The source electrode 70a and the drain electrode 70b are formed on the interlayer insulating film 60. In particular, the source electrode 70a and the drain electrode 70b are connected to one end region and the other end region of the exposed active layer 30 through the first contact hole CH1.

상기 보호막(80)은 상기 소스 전극(70a) 및 드레인 전극(70b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(80)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(70b)의 소정 영역이 노출된다. The passivation layer 80 is formed on the entire surface of the substrate including the source electrode 70a and the drain electrode 70b. However, the passivation layer 80 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 70b is exposed by the second contact hole CH2.

상기 화소 전극(90)은 상기 보호막(80) 상에 형성되어 있다. 특히, 상기 화소 전극(90)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(70b)의 소정 영역과 연결되어 있다. The pixel electrode 90 is formed on the passivation layer 80. In particular, the pixel electrode 90 is connected to a predetermined region of the exposed drain electrode 70b through the second contact hole CH2.

이와 같은 종래의 박막 트랜지스터 기판은 액티브층 위에 게이트 전극과 소스/드레인 전극이 함께 형성되어 있는 소위 코플라나(Coplanar) 구조의 박막 트랜지스터에 관한 것으로서, 다음과 같은 문제점이 있다. Such a conventional thin film transistor substrate relates to a thin film transistor having a so-called coplanar structure in which a gate electrode and a source / drain electrode are formed together on an active layer, and have the following problems.

Si 반도체를 액티브층의 재료로 이용하는 경우에 있어서, 소스/드레인 전극과 연결되는 Si 반도체 영역에는 일반적으로 도펀트를 도핑하여 전기전도도가 우수한 오믹 콘택층이 형성되게 된다. 그러나, 산화물 반도체를 액티브층의 재료로 이용한 경우에 있어서는 그와 같은 도펀트 도핑을 통한 오믹 콘택층 형성이 어렵게 된다. In the case of using a Si semiconductor as the active layer material, an ohmic contact layer having excellent electrical conductivity is generally formed by doping a dopant in the Si semiconductor region connected to the source / drain electrodes. However, when an oxide semiconductor is used as the material of the active layer, it is difficult to form an ohmic contact layer through such dopant doping.

따라서, 종래의 산화물 박막 트랜지스터는 상기 소스 전극(70a) 및 드레인 전극(70b)과 연결되는 상기 액티브층(30)의 일단 영역 및 타단 영역의 전기전도도가 떨어져 상기 소스 전극(70a)과 드레인 전극(70b) 사이의 전자 이동이 어려운 문제가 있다. Accordingly, in the conventional oxide thin film transistor, electrical conductivity of one end region and the other end region of the active layer 30 connected to the source electrode 70a and the drain electrode 70b is reduced, so that the source electrode 70a and the drain electrode ( There is a problem that the electron transfer between 70b) is difficult.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 산화물 반도체를 액티브층으로 이용하면서도 소스 전극과 드레인 전극 사이의 전자 이동이 원활한 박막 트랜지스터 기판 및 그 제조방법을 제공함과 더불어 그를 이용한 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above-mentioned conventional problems, and the present invention provides a thin film transistor substrate and a method of manufacturing the same, using an oxide semiconductor as an active layer and having smooth electron transfer between a source electrode and a drain electrode. An object of the present invention is to provide a display device and a method of manufacturing the same.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성되며 산화물 반도체로 이루어진 액티브층; 상기 액티브층의 일 측 상에 형성된 제1 도전막 및 상기 액티브층의 타 측 상에 형성된 제2 도전막; 상기 액티브층의 중앙 측 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 형성된 층간 절연막; 및 상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극 및 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다. The present invention to achieve the above object, an active layer formed on a substrate and made of an oxide semiconductor; A first conductive film formed on one side of the active layer and a second conductive film formed on the other side of the active layer; A gate insulating film formed on a center side of the active layer; A gate electrode formed on the gate insulating film; An interlayer insulating film formed on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And a source electrode connected to the first conductive layer through the first contact hole, and a drain electrode connected to the second conductive layer through the first contact hole.

본 발명은 또한, 기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정; 상기 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 상기 게이트 전극층 상에 제1 포토레지스트 패턴을 형성하는 공정; 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정; 상기 제1 포토레지스트 패턴을 포함한 기판 전체 면에 도전막층을 형성하는 공정; 상기 제1 포토레지스트 패턴을 제거함으로써 상기 제1 포토레지스트 패턴 상에 형성된 도전막층은 제거하고 그 이외의 도전막층은 잔존시키는 공정; 상기 잔존하는 도전막층 상에 제2 포토레지스트 패턴을 형성하는 공정; 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 잔존하는 도전막층을 식각하여, 상기 액티브층의 일 측 상에 제1 도전막을 형성하고 상기 액티브층의 타 측 상에 제2 도전막을 형성하는 공정; 상기 제2 포토레지스트 패턴을 제거하는 공정; 상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 층간 절연막을 형성하는 공정; 및 상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극을 형성하고 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법을 제공한다.The present invention also provides a process for forming an active layer made of an oxide semiconductor on a substrate; Sequentially forming a gate insulating layer and a gate electrode layer on the entire surface of the substrate including the active layer, and forming a first photoresist pattern on the gate electrode layer; Forming a gate electrode and a gate insulating pattern by sequentially etching the gate electrode layer and the gate insulating layer using the first photoresist pattern as a mask; Forming a conductive film layer on the entire surface of the substrate including the first photoresist pattern; Removing the conductive film layer formed on the first photoresist pattern by removing the first photoresist pattern, and leaving other conductive film layers remaining; Forming a second photoresist pattern on the remaining conductive film layer; Etching the remaining conductive film layer by using the second photoresist pattern as a mask to form a first conductive film on one side of the active layer and a second conductive film on the other side of the active layer; Removing the second photoresist pattern; Forming an interlayer insulating film on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And forming a source electrode connected to the first conductive layer through the first contact hole and forming a drain electrode connected to the second conductive layer through the first contact hole. It provides a manufacturing method.

본 발명은 또한, 박막 트랜지스터 기판을 포함하여 이루어지고, 상기 박막 트랜지스터 기판은, 기판 상에 형성되며 산화물 반도체로 이루어진 액티브층; 상기 액티브층의 일 측 상에 형성된 제1 도전막 및 상기 액티브층의 타 측 상에 형성된 제2 도전막; 상기 액티브층의 중앙 측 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 형성된 층간 절연막; 및 상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극 및 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치를 제공한다. The present invention also includes a thin film transistor substrate, the thin film transistor substrate comprising: an active layer formed on the substrate and made of an oxide semiconductor; A first conductive film formed on one side of the active layer and a second conductive film formed on the other side of the active layer; A gate insulating film formed on a center side of the active layer; A gate electrode formed on the gate insulating film; An interlayer insulating film formed on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And a source electrode connected to the first conductive layer through the first contact hole and a drain electrode connected to the second conductive layer through the first contact hole.

본 발명은 또한, 박막 트랜지스터 기판의 제조방법을 포함하여 이루어지고, 상기 박막 트랜지스터 기판의 제조방법은, 기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정; 상기 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 상기 게이트 전극층 상에 제1 포토레지스트 패턴을 형성하는 공정; 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정; 상기 제1 포토레지스트 패턴을 포함한 기판 전체 면에 도전막층을 형성하는 공정; 상기 제1 포토레지스트 패턴을 제거함으로써 상기 제1 포토레지스트 패턴 상에 형성된 도전막층은 제거하고 그 이외의 도전막층은 잔존시키는 공정; 상기 잔존하는 도전막층 상에 제2 포토레지스트 패턴을 형성하는 공정; 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 잔존하는 도전막층을 식각하여, 상기 액티브층의 일 측 상에 제1 도전막을 형성하고 상기 액티브층의 타 측 상에 제2 도전막을 형성하는 공정; 상기 제2 포토레지스트 패턴을 제거하는 공정; 상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 층간 절연막을 형성하는 공정; 및 상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극을 형성하고 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다. The present invention also includes a method for manufacturing a thin film transistor substrate, the method for manufacturing a thin film transistor substrate comprising: forming an active layer of an oxide semiconductor on a substrate; Sequentially forming a gate insulating layer and a gate electrode layer on the entire surface of the substrate including the active layer, and forming a first photoresist pattern on the gate electrode layer; Forming a gate electrode and a gate insulating pattern by sequentially etching the gate electrode layer and the gate insulating layer using the first photoresist pattern as a mask; Forming a conductive film layer on the entire surface of the substrate including the first photoresist pattern; Removing the conductive film layer formed on the first photoresist pattern by removing the first photoresist pattern, and leaving other conductive film layers remaining; Forming a second photoresist pattern on the remaining conductive film layer; Etching the remaining conductive film layer by using the second photoresist pattern as a mask to form a first conductive film on one side of the active layer and a second conductive film on the other side of the active layer; Removing the second photoresist pattern; Forming an interlayer insulating film on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And forming a source electrode connected to the first conductive film through the first contact hole, and forming a drain electrode connected to the second conductive film through the first contact hole. A method of manufacturing a display device is provided.

이상과 같은 본 발명에 따르면, 액티브층 상에 제1 도전막 및 제2 도전막이 패턴 형성되어 있고, 상기 제1 도전막 및 제2 도전막이 소스 전극 및 드레인 전극과 연결되어 있기 때문에, 상기 소스 전극 및 드레인 전극 사이에서의 전자 이동이 용이하게 된다. According to the present invention as described above, since the first conductive film and the second conductive film are patterned on the active layer, and the first conductive film and the second conductive film are connected to the source electrode and the drain electrode, the source electrode And electron movement between the drain electrodes becomes easy.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional thin film transistor substrate.
2 is a schematic cross-sectional view of a thin film transistor substrate according to an exemplary embodiment of the present invention.
3A to 3K are schematic cross-sectional views illustrating a manufacturing process of a thin film transistor substrate according to an exemplary embodiment of the present invention.
4 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention.
5 is a schematic cross-sectional view of a liquid crystal display according to an exemplary embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term " on " as used herein means to include not only when a configuration is formed directly on top of another configuration, but also when a third configuration is interposed between these configurations.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 2 is a schematic cross-sectional view of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 버퍼층(110), 액티브층(120), 도전막(130a, 130b), 게이트 절연막(140), 게이트 전극(150), 층간 절연막(160), 소스 전극(170a) 및 드레인 전극(170b), 보호막(180), 및 화소 전극(190)을 포함하여 이루어진다. As can be seen in Figure 2, the thin film transistor substrate according to an embodiment of the present invention, the substrate 100, the buffer layer 110, the active layer 120, the conductive film (130a, 130b), the gate insulating film 140, The gate electrode 150, the interlayer insulating layer 160, the source electrode 170a and the drain electrode 170b, the passivation layer 180, and the pixel electrode 190 may be formed.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. The substrate 100 is mainly glass, but a transparent plastic that can be bent or bent, such as polyimide, may be used. When the polyimide is used as the material of the substrate 100, in consideration of a high temperature deposition process on the substrate 100, a polyimide having excellent heat resistance that can withstand high temperatures may be used.

상기 버퍼층(110)은 상기 기판(100)의 전체 면 상에 형성되어 있다. 상기 버퍼층(110)은 고온의 증착 공정 중에 상기 기판(100) 상에 함유된 물질이 상기 액티브층(120)으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(110)은 본 발명에 따른 박막 트랜지스터가 유기발광장치에 적용될 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(110)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층은 경우에 따라서 생략할 수도 있다.The buffer layer 110 is formed on the entire surface of the substrate 100. The buffer layer 110 serves to block diffusion of the material contained on the substrate 100 into the active layer 120 during a high temperature deposition process. In addition, when the thin film transistor according to the present invention is applied to an organic light emitting device, the buffer layer 110 may also prevent the external moisture or moisture from penetrating into the organic light emitting device. The buffer layer 110 may be made of silicon oxide or silicon nitride. The buffer layer may be omitted in some cases.

상기 액티브층(120)은 상기 버퍼층(110) 상에 패턴 형성되어 있다. 이와 같은 액티브층(120)은 산화물 반도체로 이루어진다. 상기 산화물 반도체로는 In-Ga-Zn-O(IGZO)을 이용할 수 있다.The active layer 120 is patterned on the buffer layer 110. The active layer 120 is made of an oxide semiconductor. In-Ga-Zn-O (IGZO) may be used as the oxide semiconductor.

상기 도전막(130a, 130b)은 상기 액티브층(120) 상에 패턴 형성되어 있다. 상기 도전막(130a, 130b)은 금속 또는 ITO와 같은 금속 산화물로 이루어질 수 있다. The conductive layers 130a and 130b are patterned on the active layer 120. The conductive layers 130a and 130b may be made of metal or metal oxide such as ITO.

상기 도전막(130a, 130b)은 제1 도전막(130a) 및 제2 도전막(130b)으로 이루어진다. The conductive films 130a and 130b include a first conductive film 130a and a second conductive film 130b.

상기 제1 도전막(130a)은 상기 액티브층(120)의 일 측 상에 형성되어 있고, 상기 제2 도전막(130b)은 상기 액티브층(120)의 타 측 상에 형성되어 있다. The first conductive layer 130a is formed on one side of the active layer 120, and the second conductive layer 130b is formed on the other side of the active layer 120.

특히, 상기 액티브층(120)의 중앙 측 상에는 상기 게이트 절연막(140)이 패턴 형성되어 있는데, 상기 제1 도전막(130a)은 상기 게이트 절연막(140)이 형성되지 않은 상기 액티브층(120)의 일 측 전체 면에 형성되고, 상기 제2 도전막(130b)은 상기 게이트 절연막(140)이 형성되지 않은 상기 액티브층(120)의 타 측 전체 면에 형성될 수 있다. In particular, the gate insulating layer 140 is patterned on the center side of the active layer 120. The first conductive layer 130a is formed of the active layer 120 where the gate insulating layer 140 is not formed. The second conductive layer 130b may be formed on the entire surface of one side, and the second conductive layer 130b may be formed on the entire surface of the other side of the active layer 120 in which the gate insulating layer 140 is not formed.

상기 제1 도전막(130a)은 상기 액티브층(120)의 일 측과 상기 소스 전극(170a) 사이를 전기적으로 연결시키고, 상기 제2 도전막(130b)은 상기 액티브층(120)의 타 측과 상기 드레인 전극(170b) 사이를 전기적으로 연결시킨다. The first conductive layer 130a is electrically connected between one side of the active layer 120 and the source electrode 170a, and the second conductive layer 130b is the other side of the active layer 120. And the drain electrode 170b are electrically connected to each other.

이와 같이, 상기 액티브층(120) 상에 제1 및 제2 도전막(130a, 130b)이 패턴 형성되어 있고, 상기 제1 및 제2 도전막(130a, 130b)이 상기 소스 전극 및 드레인 전극(170a, 170b)과 연결되어 있기 때문에, 상기 소스 전극(170a) 및 드레인 전극(170b) 사이에서의 전자 이동이 용이하게 된다. As such, the first and second conductive layers 130a and 130b are patterned on the active layer 120, and the first and second conductive layers 130a and 130b are formed on the source electrode and the drain electrode. Since it is connected to 170a and 170b, electron movement between the source electrode 170a and the drain electrode 170b is facilitated.

상기 게이트 절연막(140)은 상기 액티브층(120)의 중앙 측 상에 패턴 형성되어 있다. 이와 같은 게이트 절연막(140)은 상기 게이트 전극(150)을 상기 액티브층(120) 및 상기 도전막(130a, 130b)으로부터 절연시키는 역할을 한다. The gate insulating layer 140 is patterned on the center side of the active layer 120. The gate insulating layer 140 insulates the gate electrode 150 from the active layer 120 and the conductive layers 130a and 130b.

상기 게이트 절연막(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The gate insulating layer 140 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not necessarily limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 게이트 전극(150)은 상기 게이트 절연막(140) 상에 패턴 형성되어 있다. 상기 게이트 전극(150)은 상기 게이트 절연막(140)과 동시에 패턴 형성될 수 있으며, 그에 따라서 상기 게이트 전극(150)은 상기 게이트 절연막(140)과 동일한 패턴으로 형성될 수 있다. 여기서, 게이트 전극(150)의 패턴과 게이트 절연막(140)의 패턴이 동일하다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 한다. The gate electrode 150 is patterned on the gate insulating layer 140. The gate electrode 150 may be patterned at the same time as the gate insulating layer 140. Accordingly, the gate electrode 150 may be formed in the same pattern as the gate insulating layer 140. Here, the same pattern of the gate electrode 150 and the pattern of the gate insulating layer 140 should be interpreted to include not only the case where the patterns are exactly the same but also a case where a difference occurs in the process progression.

상기 게이트 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate electrode 150 is molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or their It may be made of an alloy, and may be made of a single layer or two or more layers of the metal or alloy.

상기 층간 절연막(160)은 상기 게이트 전극(150)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(160)은 소정 영역에 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)에 의해서 상기 제1 도전막(130a) 및 제2 도전막(130b)이 노출된다. The interlayer insulating layer 160 is formed on the entire surface of the substrate including the gate electrode 150. However, the interlayer insulating layer 160 has a first contact hole CH1 in a predetermined region, and the first and second conductive layers 130a and 130b are formed by the first contact hole CH1. Is exposed.

상기 층간 절연막(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The interlayer insulating layer 160 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not necessarily limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). have.

상기 소스 전극(170a) 및 드레인 전극(170b)은 상기 층간 절연막(160) 상에서 서로 마주하면서 패턴 형성되어 있다. The source electrode 170a and the drain electrode 170b are patterned while facing each other on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 노출된 제1 도전막(130a)과 연결되어 있고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 노출된 제2 도전막(130b)과 연결되어 있다. The source electrode 170a is connected to the exposed first conductive layer 130a through the first contact hole CH1, and the drain electrode 170b is connected to the first contact hole CH1 through the first contact hole CH1. It is connected to the exposed second conductive film 130b.

상기 소스 전극(170a) 및 드레인 전극(170b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The source electrode 170a and the drain electrode 170b include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), and copper. (Cu), or alloys thereof, and may be composed of a single layer or multiple layers of two or more layers of the metal or alloy.

상기 보호막(180)은 상기 소스 전극(170a) 및 드레인 전극(170b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(180)은 소정 영역에 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)에 의해서 상기 드레인 전극(170b)의 소정 영역이 노출된다. The passivation layer 180 is formed on the entire surface of the substrate including the source electrode 170a and the drain electrode 170b. However, the passivation layer 180 includes a second contact hole CH2 in a predetermined region, and a predetermined region of the drain electrode 170b is exposed by the second contact hole CH2.

상기 보호막(180)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다. The passivation layer 180 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto, and may be made of an organic insulating material such as photo acryl or benzocyclobutene (BCB). .

상기 화소 전극(190)은 상기 보호막(180) 상에 패턴 형성되어 있다. 특히, 상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출된 드레인 전극(170b)과 연결되어 있다. The pixel electrode 190 is patterned on the passivation layer 180. In particular, the pixel electrode 190 is connected to the exposed drain electrode 170b through the second contact hole CH2.

상기 화소 전극(190)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. The pixel electrode 190 may be made of a transparent metal oxide such as ITO, but is not necessarily limited thereto, and may be made of an opaque metal in some cases.

도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다. 3A to 3K are schematic cross-sectional views illustrating a manufacturing process of a thin film transistor substrate according to an embodiment of the present invention, which relates to the manufacturing process of the thin film transistor substrate according to FIG. 2. In the following, overlapping descriptions of repeated portions in materials, structures, and the like of each structure will be omitted.

우선, 도 3a에서 알 수 있듯이, 기판(100)의 전체 면 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 액티브층(120)을 패턴 형성한다. First, as shown in FIG. 3A, the buffer layer 110 is formed on the entire surface of the substrate 100, and the active layer 120 is patterned on the buffer layer 110.

상기 버퍼층(110)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성할 수 있다. The buffer layer 110 may be formed using PECVD (Plasma Enhanced Chemical Vapor Deposition).

상기 액티브층(120)은 상기 버퍼층(110) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체 상에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다. The active layer 120 deposits an amorphous oxide semiconductor, such as a-IGZO, on the buffer layer 110 using sputtering or metal organic chemical vapor deposition (MOCVD), followed by furnace or rapid thermal treatment. A high temperature heat treatment process of about 650 ° C. or more is performed through a rapid thermal process (RTP) to crystallize the amorphous oxide semiconductor, form a photoresist pattern on the crystallized oxide semiconductor, and then perform exposure, development, and etching processes. A pattern can be formed using a so-called mask process. Pattern formation for each of the components described below may also be performed using a mask process including the above exposure, development, and etching processes.

다음, 도 3b에서 알 수 있듯이, 상기 액티브층(120)을 포함한 기판 전체 면에 게이트 절연막층(141) 및 게이트 전극층(151)을 차례로 형성하고, 상기 게이트 전극층(151) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 3B, the gate insulating layer 141 and the gate electrode layer 151 are sequentially formed on the entire surface of the substrate including the active layer 120, and the first photoresist is formed on the gate electrode layer 151. The pattern PR1 is formed.

상기 게이트 절연막층(141)은 PECVD법을 이용하여 형성하고, 상기 게이트 전극층(151)은 스퍼터링법(Sputtering)을 이용하여 형성하고, 상기 제1 포토레지스트 패턴(PR1)은 전술한 마스크 공정을 이용하여 형성할 수 있다. The gate insulating layer 141 is formed using a PECVD method, the gate electrode layer 151 is formed using a sputtering method, and the first photoresist pattern PR1 uses the mask process described above. Can be formed.

다음, 도 3c에서 알 수 있듯이, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 하여 상기 게이트 전극층(151) 및 게이트 절연막층(141)을 차례로 식각한다. As shown in FIG. 3C, the gate electrode layer 151 and the gate insulating layer 141 are sequentially etched using the first photoresist pattern PR1 as a mask.

이와 같은 식각 공정을 수행하면, 상기 게이트 절연막층(141)이 식각되어 상기 액티브층(120) 상에 게이트 절연막(140) 패턴이 형성되고, 상기 게이트 전극층(151)이 식각되어 상기 게이트 절연막(140) 상에 게이트 전극(150) 패턴이 형성된다. When the etching process is performed, the gate insulating layer 141 is etched to form a gate insulating layer 140 pattern on the active layer 120, and the gate electrode layer 151 is etched to form the gate insulating layer 140. ), A gate electrode 150 pattern is formed.

다음, 도 3d에서 알 수 있듯이, 상기 제1 포토레지스트 패턴(PR1)을 포함한 기판 전체 면에 도전막층(131)을 형성한다. Next, as shown in FIG. 3D, the conductive film layer 131 is formed on the entire surface of the substrate including the first photoresist pattern PR1.

상기 도전막층(131)은 상기 제1 포토레지스트 패턴(PR1), 상기 액티브층(120), 및 상기 버퍼층(110) 상에 형성된다. The conductive layer 131 is formed on the first photoresist pattern PR1, the active layer 120, and the buffer layer 110.

상기 도전막층(131)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 형성할 수 있다. The conductive layer 131 may be formed using sputtering or metal organic chemical vapor deposition (MOCVD).

다음, 도 3e에서 알 수 있듯이, 리프트 오프(Lift-off) 공정을 통해 상기 제1 포토레지스트 패턴(PR1)을 제거한다. Next, as shown in FIG. 3E, the first photoresist pattern PR1 is removed through a lift-off process.

이와 같이 제1 포토레지스트 패턴(PR1)을 제거하면, 상기 제1 포토레지스트 패턴 상에 형성된 도전막층(131)은 제거되고, 그 이외의 도전막층(131), 구체적으로 상기 액티브층(120)과 상기 버퍼층(110) 상에 형성된 도전막층(131)은 잔존하게 된다. 또한, 상기 제1 포토레지스트 패턴(PR1)의 제거에 의해서 상기 게이트 전극(150)이 노출된다. When the first photoresist pattern PR1 is removed as described above, the conductive layer 131 formed on the first photoresist pattern is removed, and other conductive layer 131, specifically, the active layer 120 and the active layer 120 are removed. The conductive layer 131 formed on the buffer layer 110 remains. In addition, the gate electrode 150 is exposed by removing the first photoresist pattern PR1.

다음, 도 3f에서 알 수 있듯이, 상기 잔존하는 도전막층(131) 상에 제2 포토레지스트 패턴(PR2)을 형성하고, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 하여 상기 잔존하는 도전막층(131)을 식각한다. Next, as shown in FIG. 3F, a second photoresist pattern PR2 is formed on the remaining conductive layer 131, and the remaining conductive layer is formed using the second photoresist pattern PR2 as a mask. 131).

상기 제2 포토레지스트 패턴(PR2)은 상기 액티브층(120)에 대응하는 패턴으로 형성한다. 즉, 상기 제2 포토레지스트 패턴(PR2)은 상기 액티브층(120) 상에 형성된 도전막층(131) 및 게이트 전극(150) 위에 형성한다. The second photoresist pattern PR2 is formed in a pattern corresponding to the active layer 120. That is, the second photoresist pattern PR2 is formed on the conductive layer 131 and the gate electrode 150 formed on the active layer 120.

상기 제2 포토레지스트 패턴(PR2)이 상기 액티브층(120)에 대응하는 패턴으로 형성되어 있기 때문에, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 하여 상기 도전막층(131)을 식각하게 되면, 상기 액티브층(120) 상에 형성된 도전막층(131)은 잔존하고 나머지는 제거된다. Since the second photoresist pattern PR2 is formed in a pattern corresponding to the active layer 120, when the conductive layer 131 is etched using the second photoresist pattern PR2 as a mask, The conductive layer 131 formed on the active layer 120 remains and the rest are removed.

따라서, 상기 식각 공정에 의해서, 상기 액티브층(120)의 일 측 상에 제1 도전막(130a)이 형성되고, 상기 액티브층(120)의 타 측 상에 제2 도전막(130b)이 형성된다. Therefore, by the etching process, the first conductive layer 130a is formed on one side of the active layer 120, and the second conductive layer 130b is formed on the other side of the active layer 120. do.

다음, 도 3g에서 알 수 있듯이, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. Next, as shown in FIG. 3G, the second photoresist pattern PR2 is removed.

다음, 도 3h에서 알 수 있듯이, 상기 제1 도전막(130a), 제2 도전막(130b), 및 게이트 전극(150) 상에 층간 절연막(160)을 패턴 형성한다. 3H, an interlayer insulating layer 160 is patterned on the first conductive layer 130a, the second conductive layer 130b, and the gate electrode 150.

상기 층간 절연막(160)은 상기 제1 도전막(130a) 및 제2 도전막(130b)을 노출시키기 위해서 제1 콘택홀(CH1)을 구비하도록 패턴 형성한다. The interlayer insulating layer 160 is patterned to include a first contact hole CH1 in order to expose the first conductive layer 130a and the second conductive layer 130b.

다음, 도 3i에서 알 수 있듯이, 상기 층간 절연막(160) 상에 소스 전극(170a) 및 드레인 전극(170b)을 패턴 형성한다. Next, as shown in FIG. 3I, a source electrode 170a and a drain electrode 170b are patterned on the interlayer insulating layer 160.

상기 소스 전극(170a)은 상기 제1 콘택홀(CH1)을 통해서 상기 제1 도전막(130a)과 연결하고, 상기 드레인 전극(170b)은 상기 제1 콘택홀(CH1)을 통해서 상기 제2 도전막(130b)과 연결되도록 패턴 형성한다. The source electrode 170a is connected to the first conductive layer 130a through the first contact hole CH1, and the drain electrode 170b is connected to the second conductive hole through the first contact hole CH1. The pattern is formed to be connected to the film 130b.

다음, 도 3j에서 알 수 있듯이, 상기 소스 전극(170a) 및 드레인 전극(170b) 상에 보호막(180)을 패턴 형성한다. Next, as shown in FIG. 3J, the passivation layer 180 is patterned on the source electrode 170a and the drain electrode 170b.

상기 보호막(180)은 상기 드레인 전극(170b)을 노출시키기 위해서 제2 콘택홀(CH2)을 구비하도록 패턴 형성한다. The passivation layer 180 is patterned to include the second contact hole CH2 in order to expose the drain electrode 170b.

다음, 도 3k에서 알 수 있듯이, 상기 보호막(180) 상에 화소 전극(190)을 패턴 형성한다. Next, as shown in FIG. 3K, the pixel electrode 190 is patterned on the passivation layer 180.

상기 화소 전극(190)은 상기 제2 콘택홀(CH2)을 통해서 상기 드레인 전극(170b)과 연결되도록 패턴 형성한다. The pixel electrode 190 is patterned to be connected to the drain electrode 170b through the second contact hole CH2.

도 4는 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다. 4 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention, which relates to the organic light emitting device to which the thin film transistor substrate according to FIG. 2 is applied.

도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는, 전술한 도 2에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(200), 발광부(210), 및 상부 전극(220)을 추가로 포함하여 이루어진다. As can be seen in Figure 4, the organic light emitting device according to an embodiment of the present invention includes a thin film transistor substrate according to the above-described Figure 2, the bank layer 200, the light emitting unit 210 on the thin film transistor substrate And an upper electrode 220.

상기 뱅크층(200)은 보호막(180) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(200)은 소스 전극(170a) 및 드레인 전극(170b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(200)에 의해 둘러싸여 있다. The bank layer 200 is formed on the passivation layer 180. Specifically, the bank layer 200 is formed above the source electrode 170a and the drain electrode 170b, and is particularly formed in a region other than the pixel region. That is, the pixel area displaying the image is surrounded by the bank layer 200.

이와 같은 뱅크층(200)은 유기절연물질, 예를 들면 폴리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The bank layer 200 may be formed of an organic insulating material, for example, polyimide, photo acryl, or benzocyclobutene (BCB), but is not limited thereto.

상기 발광부(210)는 상기 화소 전극(190) 상에 형성되어 있다. 상기 발광부(210)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(210)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다. The light emitting part 210 is formed on the pixel electrode 190. Although not shown, the light emitting unit 210 may be formed in a structure in which a hole injection layer, a hole transport layer, an organic light emitting layer, an electron transport layer, and an electron injection layer are sequentially stacked. However, one or more layers of the hole injection layer, the hole transport layer, the electron transport layer and the electron injection layer may be omitted. The light emitting unit 210 may be changed in various forms known in the art in addition to the combination of the above layers.

상기 상부 전극(220)은 상기 발광부(210) 상에 형성되어 있다. 이와 같은 상부 전극(220)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(210) 뿐만 아니라 상기 뱅크층(200)을 포함한 기판 전체 면에 형성될 수 있다. The upper electrode 220 is formed on the light emitting part 210. The upper electrode 220 may function as a common electrode, and thus may be formed on the entire surface of the substrate including the bank layer 200 as well as the light emitting unit 210.

상기 상부 전극(220)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The upper electrode 220 may be made of a metal such as silver (Ag), but is not necessarily limited thereto.

이상과 같은 도 4에 따른 유기발광장치는, 전술한 도 3a 내지 도 3k에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(170a) 및 드레인 전극(170b) 위쪽의 보호막(180) 상에 뱅크층(200)을 패턴 형성하고, 상기 화소 전극(190) 상에 발광부(210)를 패턴 형성하고, 그리고 상기 발광부(210) 상에 상부 전극(220)을 형성하는 공정을 통해 제조한다. As described above, the organic light emitting device of FIG. 4 fabricates a thin film transistor substrate by the process of FIGS. 3A to 3K, and then, on the passivation layer 180 on the source electrode 170a and the drain electrode 170b. Patterning the bank layer 200 on the substrate, patterning the light emitting unit 210 on the pixel electrode 190, and forming an upper electrode 220 on the light emitting unit 210. do.

도 5는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판이 적용된 액정표시장치에 관한 것이다. 5 is a schematic cross-sectional view of a liquid crystal display according to an exemplary embodiment of the present invention, which relates to the liquid crystal display to which the thin film transistor substrate according to FIG. 2 is applied.

도 5에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 2에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(300), 및 상기 양 기판 사이에 형성된 액정층(400)을 포함하여 이루어진다. As can be seen in FIG. 5, the liquid crystal display according to the exemplary embodiment of the present invention includes a thin film transistor substrate according to FIG. 2, an opposing substrate 300 facing the thin film transistor substrate, and a liquid crystal formed between both substrates. Layer 400.

도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 화소 전극(190)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다. Although not illustrated, a common electrode may be further formed on the thin film transistor substrate to form an electric field for driving the liquid crystal together with the pixel electrode 190.

상기 대향 기판(300)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다. Although not shown, the opposing substrate 300 may include a light blocking layer and a color filter layer.

상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다. The light blocking layer is formed in a matrix structure in order to block leakage of light to a region other than the pixel region, and the color filter layer is formed in an area between the light blocking layers of the matrix structure.

본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다. The liquid crystal display according to the present invention may be applied to liquid crystal display devices of various modes known in the art, such as twisted nematic (TN) mode, vertical alignment (VA) mode, and in-plane switching (IPS) mode.

이상과 같은 도 5에 따른 액정표시장치는, 전술한 도 3a 내지 도 3k에 따른 공정으로 박막 트랜지스터 기판을 제조하고, 대향 기판(300)을 제조하고, 그리고, 상기 양 기판 사이에 액정층(400)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다. As described above, the LCD according to FIG. 5 manufactures a thin film transistor substrate, a counter substrate 300, and a liquid crystal layer 400 between the substrates by the process according to FIGS. 3A to 3K. ) Is manufactured through the process of bonding both substrates together.

상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다. The process of bonding the both substrates may be performed using a vacuum injection method or a liquid crystal dropping method known in the art.

100: 기판 110: 버퍼층
120: 액티브층 130a, 130b: 제1, 제2 도전막
140: 게이트 절연막 150: 게이트 전극
160: 층간 절연막 170a: 소스 전극
170b: 드레인 전극 180: 보호막
190: 화소 전극100: substrate 110: buffer layer
120: active layer 130a, 130b: first and second conductive films
140: gate insulating film 150: gate electrode
160: interlayer insulating film 170a: source electrode
170b: drain electrode 180: protective film
190: pixel electrode

Claims (13)

기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성되며 산화물 반도체로 이루어진 액티브층;
상기 액티브층의 일 측 상에 형성된 제1 도전막 및 상기 액티브층의 타 측 상에 형성된 제2 도전막;
상기 액티브층의 중앙 측 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 게이트 전극;
상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 형성된 층간 절연막; 및
상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극 및 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 포함하고,
상기 제1 및 제2 도전막은 상기 버퍼층의 적어도 일부에 접하며 금속 또는 ITO로 이루어진 박막 트랜지스터 기판. A buffer layer formed on the substrate;
An active layer formed on the buffer layer and formed of an oxide semiconductor;
A first conductive film formed on one side of the active layer and a second conductive film formed on the other side of the active layer;
A gate insulating film formed on a center side of the active layer;
A gate electrode formed on the gate insulating film;
An interlayer insulating film formed on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And
A source electrode connected to the first conductive layer through the first contact hole and a drain electrode connected to the second conductive layer through the first contact hole;
The thin film transistor substrate of claim 1, wherein the first and second conductive layers contact at least a portion of the buffer layer and are made of metal or ITO. 제1항에 있어서,
상기 제1 도전막은 상기 게이트 절연막이 형성되지 않은 상기 액티브층의 일 측 전체 면에 형성되고, 상기 제2 도전막은 상기 게이트 절연막이 형성되지 않은 상기 액티브층의 타 측 전체 면에 형성되는 박막 트랜지스터 기판.The method of claim 1,
The first conductive layer is formed on the entire surface of one side of the active layer where the gate insulating film is not formed, and the second conductive layer is formed on the entire other side of the active layer on which the gate insulating layer is not formed . 제1항에 있어서,
상기 드레인 전극을 노출시키기 위한 제2 콘택홀을 구비하면서 상기 소스 전극 및 드레인 전극을 포함한 기판의 전체 면에 형성된 보호막; 및
상기 제2 콘택홀을 통해서 상기 드레인 전극과 연결되면서 상기 보호막 상에 형성된 화소 전극을 추가로 포함하여 이루어진 박막 트랜지스터 기판. The method of claim 1,
A protective film formed on an entire surface of the substrate including the source electrode and the drain electrode while having a second contact hole for exposing the drain electrode; And
And a pixel electrode formed on the passivation layer while being connected to the drain electrode through the second contact hole. 제1항에 있어서,
상기 게이트 절연막과 상기 게이트 전극은 동일한 패턴으로 형성된 박막 트랜지스터 기판. The method of claim 1,
The thin film transistor substrate of which the gate insulating film and the gate electrode are formed in the same pattern. 기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정;
상기 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 상기 게이트 전극층 상에 제1 포토레지스트 패턴을 형성하는 공정;
상기 제1 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정;
상기 제1 포토레지스트 패턴을 포함한 기판 전체 면에 도전막층을 형성하는 공정;
상기 제1 포토레지스트 패턴을 제거함으로써 상기 제1 포토레지스트 패턴 상에 형성된 도전막층은 제거하고 그 이외의 도전막층은 잔존시키는 공정;
상기 잔존하는 도전막층 상에 제2 포토레지스트 패턴을 형성하는 공정;
상기 제2 포토레지스트 패턴을 마스크로 하여 상기 잔존하는 도전막층을 식각하여, 상기 액티브층의 일 측 상에 제1 도전막을 형성하고 상기 액티브층의 타 측 상에 제2 도전막을 형성하는 공정;
상기 제2 포토레지스트 패턴을 제거하는 공정;
상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 층간 절연막을 형성하는 공정; 및
상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극을 형성하고 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조방법. Forming an active layer made of an oxide semiconductor on the substrate;
Sequentially forming a gate insulating layer and a gate electrode layer on the entire surface of the substrate including the active layer, and forming a first photoresist pattern on the gate electrode layer;
Forming a gate electrode and a gate insulating pattern by sequentially etching the gate electrode layer and the gate insulating layer using the first photoresist pattern as a mask;
Forming a conductive film layer on the entire surface of the substrate including the first photoresist pattern;
Removing the conductive film layer formed on the first photoresist pattern by removing the first photoresist pattern, and leaving other conductive film layers remaining;
Forming a second photoresist pattern on the remaining conductive film layer;
Etching the remaining conductive film layer by using the second photoresist pattern as a mask to form a first conductive film on one side of the active layer and a second conductive film on the other side of the active layer;
Removing the second photoresist pattern;
Forming an interlayer insulating film on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And
And forming a source electrode connected to the first conductive layer through the first contact hole and forming a drain electrode connected to the second conductive layer through the first contact hole. Way. 제5항에 있어서,
상기 제2 포토레지스트 패턴은 상기 액티브층에 대응하는 패턴으로 형성하는 박막 트랜지스터 기판의 제조방법. The method of claim 5,
And the second photoresist pattern is formed in a pattern corresponding to the active layer. 제5항에 있어서,
상기 액티브층 형성 공정 이전에 상기 기판 상에 버퍼층을 형성하는 공정;
상기 소스 전극 및 드레인 전극을 형성하는 공정 이후에 상기 드레인 전극을 노출시키기 위한 제2 콘택홀을 구비하면서 상기 기판의 전체 면에 보호막을 형성하는 공정; 및
상기 제2 콘택홀을 통해서 상기 드레인 전극과 연결되면서 상기 보호막 상에 화소 전극을 형성하는 공정을 추가로 포함하여 이루어진 박막 트랜지스터 기판의 제조방법. The method of claim 5,
Forming a buffer layer on the substrate before the active layer forming process;
Forming a protective film on the entire surface of the substrate while having a second contact hole for exposing the drain electrode after the step of forming the source electrode and the drain electrode; And
And forming a pixel electrode on the passivation layer while being connected to the drain electrode through the second contact hole. 박막 트랜지스터 기판을 포함하여 이루어지고,
상기 박막 트랜지스터 기판은,
기판 상에 형성되는 버퍼층;
상기 버퍼층 상에 형성되며 산화물 반도체로 이루어진 액티브층;
상기 액티브층의 일 측 상에 형성된 제1 도전막 및 상기 액티브층의 타 측 상에 형성된 제2 도전막;
상기 액티브층의 중앙 측 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 게이트 전극;
상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 형성된 층간 절연막; 및
상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극 및 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 포함하고,
상기 제1 및 제2 도전막은 상기 버퍼층의 적어도 일부에 접하며 금속 또는 ITO로 이루어진 디스플레이 장치.Including a thin film transistor substrate,
The thin film transistor substrate,
A buffer layer formed on the substrate;
An active layer formed on the buffer layer and formed of an oxide semiconductor;
A first conductive film formed on one side of the active layer and a second conductive film formed on the other side of the active layer;
A gate insulating film formed on a center side of the active layer;
A gate electrode formed on the gate insulating film;
An interlayer insulating film formed on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And
A source electrode connected to the first conductive layer through the first contact hole and a drain electrode connected to the second conductive layer through the first contact hole;
And the first and second conductive layers are in contact with at least a portion of the buffer layer and are made of metal or ITO. 박막 트랜지스터 기판의 제조방법을 포함하여 이루어지고,
상기 박막 트랜지스터 기판의 제조방법은,
기판 상에 산화물 반도체로 이루어진 액티브층을 형성하는 공정;
상기 액티브층을 포함한 기판 전체 면에 게이트 절연막층 및 게이트 전극층을 차례로 형성하고, 상기 게이트 전극층 상에 제1 포토레지스트 패턴을 형성하는 공정;
상기 제1 포토레지스트 패턴을 마스크로 하여 상기 게이트 전극층 및 게이트 절연막층을 차례로 식각하여 게이트 전극 및 게이트 절연막 패턴을 형성하는 공정;
상기 제1 포토레지스트 패턴을 포함한 기판 전체 면에 도전막층을 형성하는 공정;
상기 제1 포토레지스트 패턴을 제거함으로써 상기 제1 포토레지스트 패턴 상에 형성된 도전막층은 제거하고 그 이외의 도전막층은 잔존시키는 공정;
상기 잔존하는 도전막층 상에 제2 포토레지스트 패턴을 형성하는 공정;
상기 제2 포토레지스트 패턴을 마스크로 하여 상기 잔존하는 도전막층을 식각하여, 상기 액티브층의 일 측 상에 제1 도전막을 형성하고 상기 액티브층의 타 측 상에 제2 도전막을 형성하는 공정;
상기 제2 포토레지스트 패턴을 제거하는 공정;
상기 제1 도전막 및 제2 도전막을 노출시키기 위한 제1 콘택홀을 구비하면서 상기 기판 전체 면에 층간 절연막을 형성하는 공정; 및
상기 제1 콘택홀을 통해서 상기 제1 도전막과 연결되는 소스 전극을 형성하고 상기 제1 콘택홀을 통해서 상기 제2 도전막과 연결되는 드레인 전극을 형성하는 공정을 포함하여 이루어진 디스플레이 장치의 제조방법. Including a method for manufacturing a thin film transistor substrate,
The manufacturing method of the thin film transistor substrate,
Forming an active layer made of an oxide semiconductor on the substrate;
Sequentially forming a gate insulating layer and a gate electrode layer on the entire surface of the substrate including the active layer, and forming a first photoresist pattern on the gate electrode layer;
Forming a gate electrode and a gate insulating pattern by sequentially etching the gate electrode layer and the gate insulating layer using the first photoresist pattern as a mask;
Forming a conductive film layer on the entire surface of the substrate including the first photoresist pattern;
Removing the conductive film layer formed on the first photoresist pattern by removing the first photoresist pattern, and leaving other conductive film layers remaining;
Forming a second photoresist pattern on the remaining conductive film layer;
Etching the remaining conductive film layer by using the second photoresist pattern as a mask to form a first conductive film on one side of the active layer and a second conductive film on the other side of the active layer;
Removing the second photoresist pattern;
Forming an interlayer insulating film on the entire surface of the substrate while having a first contact hole for exposing the first conductive film and the second conductive film; And
Forming a source electrode connected to the first conductive layer through the first contact hole, and forming a drain electrode connected to the second conductive layer through the first contact hole. . 제5항에 있어서,
상기 도전막층을 형성하는 공정에서, 상기 도전막층은 금속 또는 ITO로 이루어진 박막 트랜지스터 기판의 제조방법.The method of claim 5,
In the step of forming the conductive film layer, the conductive film layer is a method of manufacturing a thin film transistor substrate made of metal or ITO. 제9항에 있어서,
상기 도전막층을 형성하는 공정에서, 상기 도전막층은 금속 또는 ITO로 이루어진 디스플레이 장치의 제조방법.The method of claim 9,
In the step of forming the conductive film layer, the conductive film layer is a manufacturing method of a display device made of metal or ITO. 삭제delete 삭제delete
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