KR102090600B1 - 박막트랜지스터 어레이 기판의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에서는 다수의 마스크 공정을 이용해서 반도체층과 금속층의 이층 구조로 이뤄진 데이터 라인을 포함한 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 상기 데이터 라인은, (a) 반도체층과 금속층을 순차적으로 적층 형성하는 단계와, (b) 상기 금속층 위에 윙패턴을 갖는 포토 레지스트를 형성해서 이를 베리어로 상기 금속층을 습식 식각하는 단계와, (c) 상기 (b) 단계에 의해 노출된 반도체층을 건식 식각하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조 방법을 개시한다.
Description
본 발명은 데이터 라인 형성시 발생하는 액티브 테일(active tail) 현상을 줄인 박막트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
액정표시 장치는 메트릭스 형태로 배열된 화소들에 능동적으로 데이터를 입력하고, 각 화소들의 광투과율을 조절해 원하는 이미지를 표시하는 장치이다. 이 장치를 구성하는 액정 표시패널은 두 전극 사이에 액정을 협지시켜 액정의 배열 방향을 조절하는 것으로, 광투과율을 조절할 수 있도록 구성돼 있다.
액정 표시패널은 컬러필터 기판 및 박막트랜지스터 어레이 기판을 포함해서 구성된다. 컬러필터 기판은 빛의 진행 방향을 기준으로 박막 트랜지스터 어레이 기판보다 위쪽에 배치되며, 삼원색을 표시하기 위해서 컬러필터가 형성돼 있다. 박막트랜지스터 어레이 기판은 각 화소에 입력되는 데이터를 선택적으로 입력하는 박막 트랜지스터와, 각 화소를 구동하는데 필요한 게이트 라인, 데이터 라인, 화소 전극등이 형성돼 있다.
한편, 박막 트랜지스터는 소스 전극, 드레인 전극, 게이트 전극을 포함하며, 게이트 전극에 입력되는 신호에 따라 소스 전극과 드레인 전극을 선택적으로 연결하는 반도체층을 포함한다.
그런데, 각 화소에 박막 트랜지스터를 통해 데이터 신호를 입력하는 데이터 라인은 소스전극 및 드레인 전극과 동시에 형성된다. 이 때문에, 데이터 라인은 반도체층과 금속층의 이층 구조로 형성된다.
그런데, 반도체층과 금속층은 식각비가 다르고, 노광 현상 과정에서 빛의 회절 현상 때문에, 데이터 라인 형성시 금속층보다 반도체층의 선폭이 더 두껍게 형성되는 액티브 테일(active tail) 현상이 발생한다.
그런데, 지금처럼 고정세화 추세로 액정 표시패널을 개발하면, 액티브 테일로 인해 고정세화를 구현하는데 문제점이 있다.
본 발명은 이 같은 배경에서 창안된 것으로, 데이터 라인 형성시 액티브 테일 현상을 줄여 미세 선폭의 데이터 라인을 형성할 수 있도록 하는데 있다.
본 발명의 일 실시예에서는 다수의 마스크 공정을 이용해서 반도체층과 금속층의 이층 구조로 이뤄진 데이터 라인을 포함한 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 상기 데이터 라인은, (a) 반도체층과 금속층을 순차적으로 적층 형성하는 단계와, (b) 상기 금속층 위에 윙패턴을 갖는 포토 레지스트를 형성해서 이를 베리어로 상기 금속층을 습식 식각하는 단계와, (c) 상기 (b) 단계에 의해 노출된 반도체층을 건식 식각하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조 방법을 개시한다.
상기 (c) 단계는, 상기 반도체층에 언더 컷이 일어나도록 상기 반도체층을 건식 식각하고, 상기 건식 식각에 의해 노출된 상기 금속층의 끝을 습식 식각해 금속층, 반도체층의 순서로 단차지게 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에서, 박막트랜지스터 기판에서 데이터 라인은 윙패턴을 이용해서 형성함으로써 액티브 테일을 줄여 미세 패턴의 데이터 라인을 형성할 수가 있다.
도 1 은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 보여주는 평면도이고,
도 2는 도 1의 I-I선을 따라 절단한 단면도이고,
도 3은 본 발명의 일 실시예에 따른 제조 방법 중 제1 마스크 공정을 설명하는 평면도이고,
도 4는 도 1의 I-I선을 따라 절단한 단면도이고,
도 5는 본 발명의 일 실시예에 따른 제조 방법 중 제2 마스크 공정을 설명하는 평면도이고,
도 6은 도 5의 I-I선을 따라 절단한 단면도이고,
도 7a 내지 도 7c는 제2 마스크 공정에서 사용되는 포토 레지스트 패턴을 보여주는 도면이고,
도 8은 윙패턴을 포함하는 포토레지스트의 평면 모습을 보여주는 도면이고,
도 9는 도 8에서 예시하는 윙패턴을 포함한 포토 레지스트 패턴에 의해 데이터 라인이 형성되는 과정을 설명하는 도면이고,
도 10은 본 발명의 일 실시예에 따른 제조 방법 중 제3 마스크 공정을 설명하는 평면도이고,
도 11은 도 10의 I-I선을 따라 절단한 단면도이고,
도 12는 본 발명의 일 실시예에 따른 제조 방법 중 제4 마스크 공정을 설명하는 평면도이고,
도 13은 도 12의 I-I선을 따라 절단한 단면도이다.
도 2는 도 1의 I-I선을 따라 절단한 단면도이고,
도 3은 본 발명의 일 실시예에 따른 제조 방법 중 제1 마스크 공정을 설명하는 평면도이고,
도 4는 도 1의 I-I선을 따라 절단한 단면도이고,
도 5는 본 발명의 일 실시예에 따른 제조 방법 중 제2 마스크 공정을 설명하는 평면도이고,
도 6은 도 5의 I-I선을 따라 절단한 단면도이고,
도 7a 내지 도 7c는 제2 마스크 공정에서 사용되는 포토 레지스트 패턴을 보여주는 도면이고,
도 8은 윙패턴을 포함하는 포토레지스트의 평면 모습을 보여주는 도면이고,
도 9는 도 8에서 예시하는 윙패턴을 포함한 포토 레지스트 패턴에 의해 데이터 라인이 형성되는 과정을 설명하는 도면이고,
도 10은 본 발명의 일 실시예에 따른 제조 방법 중 제3 마스크 공정을 설명하는 평면도이고,
도 11은 도 10의 I-I선을 따라 절단한 단면도이고,
도 12는 본 발명의 일 실시예에 따른 제조 방법 중 제4 마스크 공정을 설명하는 평면도이고,
도 13은 도 12의 I-I선을 따라 절단한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 보여주는 도면이다. 이 중 도 1은 평면도이고, 도 2는 도 1의 I-I선을 따라 절단한 단면도이다.
도 1 및 도 2에서, 본 실시예의 박막트랜지스터 어레이 기판은 기판(145) 위에 게이트 절연막(136)을 사이에 두고 교차해 화소영역을 정의하는 게이트라인(102)과 데이터라인(104), 그 교차부마다 형성된 박막트랜지스터(TFT), 화소영역에 형성된 화소전극(114), 화소영역의 빛샘을 방지하는 차광막(BLSP), 스토리지 캐패시터(Cst)를 포함한다.
박막트랜지스터(TFT)는 2층으로 이뤄진 게이트라인(102)을 통해 입력되는 게이트 신호에 응답하여 소스전극(110)과 드레인전극(112) 사이에 채널을 형성해 데이터라인(104)을 통해 입력되는 데이터 신호를 화소전극(114)에 공급한다. 이 박막트랜지스터(TFT)는 게이트라인(102)에 연결된 게이트전극(108), 데이터라인(104)에 연결된 소스전극(110), 소스전극(110)과 마주하며 화소전극(114)에 접속된 드레인전극(112), 게이트 절연막(136)을 사이에 두고 게이트전극(108)과 중첩해 소스전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 반도체층(154)을 구비한다. 이 반도체층(154)은 소스전극(110) 및 드레인전극(112) 사이에 채널을 형성하는 활성층(148)과, 소소전극(110) 및 드레인전극(112)과 저항성 접촉을 위하여 채널부를 제외한 활성층(148) 위에 형성된 저항성 접촉층(150)을 구비한다.
화소전극(114)은 데이터라인(104)과 게이트라인(102)에 의해 정의된 화소영역에서 기판(145) 바로 위에 투명전극으로 형성돼 있다. 이 화소전극(114)은 박막트랜지스터(TFT)의 드레인전극(112)과 화소 링크전극(LK1)으로 연결돼, 데이터라인(104)을 통해 전달되는 데이터 신호를 입력받는다. 화소 링크전극(LK1)은 제1 및 제2 컨택홀(CH1, CH2)을 통해 노출된 화소전극(114)과 드레인전극(112)을 연결시킨다.
스토리지 캐패시터(Cst)는 유전체인 게이트 절연막(136) 및 보호막(152)을 사이에 두고 화소전극(114)의 끝단부와 차광막(BLSP)이 중첩해 이뤄진다. 이 스토리지 캐패시터(Cst)는 차광막(BLSP)에 인가되는 기준전압과 화소전극(114)에 인가되는 데이터전압의 차에 해당하는 전압을 충전해서, 화소전극(114)에 입력된 데이터전압을 다음 데이터전압이 입력될 때까지 안정적으로 유지한다.
차광막(BLSP)은 화소영역에서 화소전극(114)과 이 화소전극(114)의 왼편과 오른편에 각각 배치된 데이터라인(104), 화소전극(114)과 위쪽에 배치된 게이트라인(102) 사이에 위치해, 화소영역에서 빛샘이 발생하는 것을 방지한다. 이 차광막(BLSP)은 연결링크(160)를 통해서 세로방향으로 이웃한 다음 화소의 차광막(BLSP)과 연결되며, 또한 가로방향으로도 이웃한 다음 화소의 차광막(BLSP)과도 연결된다. 이 차광막(BLSP)에는 소정의 전압, 예로 공통전압(Vcom)이 모든 화소에 동일하게 전달돼, 스토리지 캐패시터(Cst)의 기준전압을 형성한다.
이하, 이처럼 구성되는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조 과정을 설명한다. 도 3은 제1 마스크 공정을 설명하는 평면도이고, 도 4는 도 3의 I-I선을 따라 절단한 단면도이다.
제1 마스크 공정은, 기판(145) 위에 투명전극의 화소전극(114)과 게이트라인(102), 게이트전극(108)을 포함하는 2층의 게이트 금속패턴을 형성하는 단계이다. 이 제1 마스크 공정은 하프톤 마스크 또는 회절노광 마스크를 이용해서 화소전극(114)과 게이트 금속패턴을 같이 형성한다. 여기서, 화소전극(114)은 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질로 이뤄지고, 게이트 금속은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
도 5는 제2 마스크 공정을 설명하는 평면도이고, 도 6은 도 5의 I-I선을 따라 절단한 단면도이다.
제2 마스크 공정은, 게이트 절연막(136)과, 데이터라인(104), 소스전극(110), 드레인 전극(112), 반도체층(154)을 포함하는 소스/드레인 금속패턴을 형성하는 단계이다. 이 제2 마스크 공정에서, 화소전극(114)과 게이트 금속패턴이 형성된 기판(145)에 PECVD, 스퍼터링 등의 증착 방법을 이용해서 게이트 절연막(136)을 형성한다. 이 게이트 절연막(136)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기물로 구성될 수 있다.
다음으로, 상술한 제1 마스크 공정과 마찬가지로 하프톤 마스크 또는 회절노광 마스크를 이용해서 게이트 절연막(136) 위에 소스/드레인 금속패턴을 형성한다.
도 7a 내지 도 7c에서와 같이, 게이트 절연막(136) 위에 PECVD, 스퍼터링 등의 증착방법을 이용해서 제1 반도체층(211), 제2반도체층(213), 그리고 제3 도전층(215)을 순차적으로 적층 형성한다. 여기서, 제1 반도체층(211)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제2 반도체층(213)은 TFT 타입에 맞춰N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용된다. 그리고, 제3 도전층(215)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
다음으로, 하프톤 마스크를 이용해서 두께가 다른 제1 포토레지스트 패턴(PP1) 및 제2 포토레지스트 패턴(PP2)을 제3 도전층(215) 위에 형성한다. 하프톤 마스크중 차단부(P1)에 대응하는 곳은 제1 두께를 갖는 제1 포토레지스트 패턴(PP1)이 형성되고, 하프톤 투과부(P2)에 대응하는 곳은 제1 두께보다 얇은 제2 두께를 갖는 제2 포토레지스트 패턴(PP2)이 형성되고, 투과부(P3)에 대응하는 곳은 포토레지스트 패턴이 없게 된다(도 7a참조).
다음으로, 제1 및 제2 포토레지스트 패턴(PP1, PP2)을 베리어로, 노출된 제3 도전층(215), 제2 반도체층(213), 제1반도체층(211)을 순차적으로 식각한다. 이에 따라, 화소전극(114) 위에 형성됐던 제1 반도체층(211), 제2반도체층(213), 그리고 제3 도전층(215)은 제거된다.
다음으로, 산소(O2) 플라즈마를 이용한 애싱 공정으로 두께가 상대적으로 얇은 제2 포토레지스트 패턴(PP2)은 제거되며, 이에 따라 제2 포토레지스트 패턴(PP2)에 가려져 있던 제3 도전층(215)이 노출된다. 이때, 제1 포토레지스트 패턴(PP1)은 애싱 공정으로 인해서 두께가 얇아진다(도 7b 참조).
다음으로, 제1 포토레지스트 패턴(PP1)을 베리어로, 노출된 제3 도전층(215)과, 제2 반도체층(213)을 식각해서 소스전극(110)과 드레인 전극(112)을 분리하고, 활성층(148)과 저항성 접촉층(150)을 구비한 반도체층(154)을 형성한다(도 7c).
이처럼, TFT를 형성한 후에는 제3 도전층(215) 위에 남아있는 제1 포토레지스트 패턴(PP1)을 스트립 공정으로 제거해, 소스 전극(110)과 드레인 전극(112), 데이터라인(104)을 포함하는 소스/드레인 금속패턴을 완성한다.
상술한 바처럼, TFT 및 데이터 라인을 형성할 때, 본 발명의 일 실시예에서는 윙패턴을 갖는 포토 레지스트를 사용한다.
도 8은 데이터 라인(104)을 형성하는 윙패턴을 포함한 포토 레지스트의 평면 모습을 보여준다. 도 8에서 보여지는 바처럼, 데이터 라인(104) 형성용 포토 레지스트(PR)는 바디(BO)와 바디(BO)에서 톱니 모양으로 돌출된 윙패턴(WI)을 포함한다.
빛은 경계면에서 회절하기 때문에, 포토 레지스트를 노광 및 현상해서 패턴을 형성할 때 경사면이 완만해지게 된다. 하지만, 이처럼 포토 레지스트가 윙패턴을 포함하는 경우에는 윙패턴이 없는 경우보다 경사면이 보다 경사지게 된다.
도 9는 이 같은 윙패턴을 포함한 포토 레지스트를 이용해서 데이터 라인을 형성하는 과정을 보여준다. 도 9에서는 반도체층이 단일층으로 구성된 것으로 예시한다.
도 9에서, 반도체층(ac1)과 금속층(ac2)을 순차적으로 형성한 후에, 도 8에서 예시하는 바와 같은 윙패턴을 갖는 포토 레지스트(PR)를 노광 및 현상해서 데이터 라인 형성용 패턴을 완성한다. 이에 따라, 데이터 라인이 형성될 영역을 제외한 영역에서 포토 레지스트가 제거된다(도 9a 참조).
이 상태에서, 포토 레지스트(PR)를 베리어로 금속층(ac2)을 습식 식각한다. 식각액으로는 포토 레지스트(PR)를 고려해서 다양한 형태로 선택이 가능하다(도 9b 참조).
습식 식각에 의해 금속층(ac2)이 선택적으로 제거되고, 금속층(ac2) 아래에 형성된 반도체층(ac1)이 노출된다. 이처럼 반도체층(ac1)이 노출된 상태에서, 포토 레지스트(PR)를 베리어로 반도체층(ac1)을 건식 식각한다. 이때, 반도체층(ac1)을 포토 레지스트(PR) 아래에 잔류하는 금속층(ac2)보다 안쪽으로 위치하게 언더컷이 일어나도록 반도체층(ac1)을 식각한다(도 9c 참조).
한편 건식 식각에 의해 포토 레지스트(PR) 역시 그 크기가 줄어들어, 건식 식각을 마친 후 포토 레지스트(PR)에 의해 가려져 있던 금속층(ac2)의 양쪽 끝 일부가 노출된다. 노출된 금속층(ac2)에 대해서는 포토 레지스트(PR)를 베리어로 습식 식각한다. 이에 따라, 최종적으로 액티브 테일을 줄인 데이터 라인을 형성할 수가 있다.
도 10은 제3 마스크 공정을 설명하는 평면도이고, 도 11은 도 10의 I-I선을 따라 절단한 단면도이다.
제 3 마스크 공정은, 포토레지스트 패턴을 이용해서 보호막(152) 또는 보호막(152)과 게이트 절연막(136)을 관통하는 제1, 2컨택홀(CH1,CH2)를 형성하는 단계이다. 제3 마스크 공정에서는, TFT, 게이트 절연막(136) 및 소스/드레인 금속 패턴 위에 유기물로 이뤄진 보호막(152)을 전면적으로 형성한다. 이 보호막(152)은 게이트 절연막(136)과 같은 무기 절연물이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연물로 이뤄진다.
제3 마스크 공정에서는 제3 마스크로 보호막(152) 위에 제1-2 컨택홀 패턴을 갖는 포토레지스트 패턴을 형성하고, 이를 베리어로 노출된 영역을 식각해 제1-2 컨택홀(CH1-CH2)를 형성한다. 이후, 이 포토레지스트 패턴(PR)은 스트립 공정으로 제거된다. 여기서, 제1 컨택홀(CH1)은 보호막(152)을 관통해 드레인 전극(112)을 노출시키고, 제2 컨택홀(CH2)은 보호막(152) 및 게이트 절연막(136)을 관통해 화소전극(114)을 노출시킨다.
도 12는 제4 마스크 공정을 설명하는 평면도이고, 도 13은 I-I선을 따라 절단한 단면도이다.
제 4 마스크 공정은, 차광막(BLSP)을 포함하는 전극 금속패턴을 형성하는 단계이다.
이 제4 마스크 공정에서는, 보호막(152) 및 제1 내지 제2 컨택홀(CH1-CH2)에 스퍼터링 방법 등의 증착법을 이용해서, 제4 도전층(221)을 형성한다. 이 제4 도전층(221)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 이뤄지거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금과 같이 금속물질이 2층 이상 적층된 구조로 이뤄진다.
그리고, 제4 마스크를 이용해서, 제4 도전층(221) 위에 포토레지스트(PR)를 패터닝하고, 이를 베리어로 노출된 제4 도전층(221)을 식각한다. 이에 따라, 화소 링크전극(LK1), 차광막(BLSP)을 제외한 곳에 형성됐던 제4 도전층(221)이 제거된다.
다음으로, 남아있는 포토레지스트(PR)를 스트립 공정으로 제거해 전극 금속패턴을 완성한다.
이처럼 제조되는 본 실시예의 박막트랜지스터 기판에서 데이터 라인(104)은 도 8 및 도 9를 통해서 설명된 바처럼 윙패턴을 이용해서 형성함으로써 액티브 테일을 줄여 미세 패턴의 데이터 라인을 형성할 수가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (4)
- 다수의 마스크 공정을 이용해서 반도체층과 금속층의 이층 구조로 이뤄진 데이터 라인을 포함한 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
상기 데이터 라인은,
(a) 반도체층과 금속층을 순차적으로 적층 형성하는 단계와,
(b) 상기 금속층 위에 윙패턴을 갖는 포토 레지스트를 형성해서 이를 베리어로 상기 금속층을 습식 식각하여, 상기 반도체층을 노출시키는 단계와,
(c) 상기 포토 레지스트를 베리어로 상기 (b) 단계에 의해 노출된 상기 반도체층을 건식 식각하여 상기 반도체층에 언더 컷이 일어나도록 하는 동시에 상기 포토 레지스트의 크기를 축소시키는 단계와,
(d) 상기 축소된 크기의 포토 레지스트 외측으로 노출된 상기 금속층의 양쪽 끝 일부분을 습식 식각하여 상기 반도체층의 양쪽 끝 일부분을 노출시키는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제1항에 있어서,
상기 데이터 라인을 형성하기 전에,
기판 상에 투명 화소전극과 금속 게이트 라인 및 금속 게이트 전극을 형성하는 단계; 및
상기 투명 화소전극, 상기 금속 게이트 라인 및 상기 금속 게이트 전극을 커버하도록 상기 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 반도체층과 상기 금속층을 순차적으로 적층 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제2항에 있어서,
상기 반도체층은 제1반도체층과 제2반도체층을 포함하며,
상기 금속층 상에 제1두께를 갖는 제1포토레지스트 패턴 및 상기 제1두께보다 얇은 제2 두께를 갖는 제2포토레지스트 패턴을, 서로 이격되도록 형성하는 단계;
제1 및 제2 포토레지스트 패턴을 베리어로, 상기 제1 및 제2 포토레지스트 패턴을 통해 노출된 상기 금속층, 상기 제2반도체층 및 상기 제1반도체층을 순차적으로 식각하여 상기 화소전극과 중첩되는 위치의 금속층, 제2반도체층 및 제1반도체층을 제거하는 단계;
산소 플라즈마를 이용한 에싱 공정으로 상기 제2포토레지스트 패턴을 제거하여 상기 금속층을 노출시키고, 상기 게이트 전극과 대응하는 위치의 상기 금속층이 노출되도록 상기 제1포토레지스트 패턴의 두께를 얇게 하는 단계; 및
상기 제1포토레지스트 패턴을 베리어로, 상기 제1포토레지스트 패턴을 통해 노출된 상기 금속층과 상기 제2반도체층을 식각하여 소스전극과 드레인 전극을 형성하고, 상기 소스전극, 상기 드레인 전극 및 상기 게이트 전극과 중첩되는 상기 제1반도체층의 활성층과, 상기 제1반도체층의 활성층 상에서 상기 소스전극 및 상기 드레인 전극과 중첩되는 저항성 접촉층을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
- 제3항에 있어서,
상기 게이트 절연막 상에 상기 소스전극, 상기 드레인 전극 및 상기 데이터 라인을 커버하도록 보호막을 형성하고, 상기 드레인 전극의 일부가 노출되도록 상기 보호막을 관통하는 제1콘택홀과, 상기 화소전극의 일부가 노출되도록 상기 보호막 및 상기 게이트 절연막을 관통하는 제2콘택홀을 형성하는 단계; 및
상기 보호막 상에 도전층을 형성한 후 상기 도전층을 패터닝하여 상기 드레인 전극과 상기 화소전극을 연결하는 화소링크전극과 상기 화소전극과 상기 데이터 라인 사이의 영역에 위치하는 차광막을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
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